JPH08237145A

JPH08237145A - ビタビ復号装置

Info

Publication number: JPH08237145A
Application number: JP7064701A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1996-09-13
Anticipated expiration: 2017-11-20
Also published as: JP3348328B2

Abstract

(57)【要約】【目的】パスメモリの消費電力の低減が図れるビタビ
復号装置を提供する。【構成】第Ｎ段目の２つの状態と、第Ｎ段目に続く第
（Ｎ＋１）段目の２つの状態とからパスメモリセルを構
成する。そして、互いに半周期位相が異なり、システム
クロックの１／２周波数のクロックで動作する２つのフ
リップフロップ４１及び４２、４３及び４４と、２つの
フリップフロップ４１及び４２、４３及び４４の出力を
システムクロックにより交互に振り分けるセレクタ４
５、４６とにより段間シフトを行うようにする。これに
より、パスメモリのフリップフロップの動作周波数を１
／２に落とすことができ、消費電力の低減が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、畳み込み符号を復号
するビタビ復号装置に関するもので、特に、パスメモリ
の構成に係わる。

【０００２】

【従来の技術】例えば衛星通信では、畳み込み符号が用
いられ、その復号には、ビタビ復号が用いられている。
ビタビ復号は、状態遷移を表したトレリス線図を使っ
て、最尤系列の符号を推定するもので、ランダムエラー
に対する訂正能力が非常に大きい。衛星通信では、拘束
長が７程度の畳み込み符号が用いられているが、説明を
簡単とするため、ここでは、拘束長３の符号について説
明する。

【０００３】図１４は、拘束長３の畳み込み符号を発生
する符号器の一例である。この符号器は、２段のシフト
レジスタを構成するレジスタ１０２Ａ、１０２Ｂと、加
算器１０３〜１０５とから構成されている。すなわち、
入力端子１０１からのデータが、レジスタ１０２Ａ及び
１０２Ｂの縦続接続に供給されると共に、加算器１０３
及び１０４に供給される。レジスタ１０２Ａ及び１０２
Ｂの段間の出力が加算器１０３に供給される。レジスタ
１０２Ｂの出力が加算器１０４及び１０５に供給され
る。加算器１０４及び１０５の出力が出力端子１０６Ａ
及び１０６Ｂから取り出される。

【０００４】この符号器の生成多項式は、Ｇ₁₁＝１＋Ｄ² Ｇ₁₂＝１＋Ｄ＋Ｄ² で与えられる。このシフトレジスタ１０２Ａ、１０２Ｂ
を状態遷移図で表すと、図１５に示すようになる。この
図で１／１１という記号は、入力が１のとき、１１を出
力してこの枝のように遷移する、ということを意味す
る。シストレジスタ１０２Ａ、１０２Ｂで設定できる状
態は、（００）、（０１）、（１０）、（００）の４通
りである。

【０００５】以上のような状態遷移図から、図１６に示
すようなトレリス線図が描ける。この図において、実線
の枝は入力０による遷移を示し、破線の枝は入力１によ
り遷移を示す。枝に沿って書かれている数字は、その枝
の遷移が起きたときの出力である。例えば状態（００）
なら、次の状態は（００）か（０１）の２通りであり、
入力符号が「０」なら（００）、「１」なら（０１）で
ある。状態（０１）なら、次の状態は、次の状態は（１
０）か（１１）の２通りであり、入力符号が「０」なら
（１０）、「１」なら（１１）である。このように、各
状態に遷移するパスは、必ず２通りである。

【０００６】ビタビ復号は、このようなトレリス線図を
使って、最尤系列の符号を推定するものである。つま
り、各状態に行く経路は、２通りである。ビタビ復号で
は、この２つのパスのうちから、尤度の高いパスを生き
残りパスとして選択していく。このようにして尤度の高
いパスを生き残りパスとして選択していくことで、デー
タが復号される。

【０００７】通常、ビタビ復号器は、ブランチメトリッ
ク演算回路と、ＡＣＳ回路と、パスメモリと、判定回路
とから構成されている。ブランチメトリック演算回路
は、受信データと受信データの候補との距離を求めるも
のである。ＡＣＳ回路は、過去のステートメトリックと
２つのパスのブランチメトリックとを加算して今回の２
つのパスのメトリックを求める加算器と、求められた２
つのパスのメトリックを比較するコンパレータと、この
コンパレータの出力から尤度の高いパスを選択するセレ
クタとから構成されている。パスメモリは、各状態での
生き残りパスを記憶するものである。判定回路は、各状
態のパスメモリの出力の最尤判定を行うものである。

【０００８】

【発明が解決しようとする課題】上述の例では、説明を
簡単化するため、拘束長３の符号について述べたが、衛
星通信では、拘束長が７程度の畳込み符号が用いられて
いる。拘束長が３の符号の場合には、状態数は４である
が、拘束長が７の場合には、状態数は６４にもなる。そ
して、衛星通信では、５０〜６０ＭＨｚの高速動作が要
求される。更に、パンクチャド符号を用いて、符号化率
を７／８にする場合、生き残りパスを記憶するパスメモ
リは、１０段程度要求される。このため、従来のビタビ
復号器では、パスメモリの消費電力が増大するという問
題が生じている。

【０００９】すなわち、図１７は、従来のパスメモリセ
ルの構成を示すものである。図１７において、１１１は
２入力セレクタ、１１２はＤフリップフロップである。
セレクタ１１１のＡ入力端には、入力端子１２１からデ
ータが供給される。セレクタ１１１のＢ入力端には、入
力端子１２２からデータが供給される。セレクタ１１１
のセレクト信号入力端には、入力端子１２３から、ＡＣ
Ｓ回路のからのセレクト信号が供給される。セレクタ１
１１の出力がＤフリップフロップ１１２に供給される。
Ｄフリップフロップ１１２のクロック入力端には、入力
端子１２４からシステムクロックが供給される。Ｄフリ
ップフロップ１１２の出力が出力端子１２５から取り出
される。

【００１０】拘束長７の符号で、状態数が６４の場合に
は、これらのセルが図１８に示すように配される。この
場合、パスメモリ全体でフリップフロップの数が７００
０個にもおよぶ。これらが全てシステムクロックに同期
して動作するため、その消費電力は膨大なものとなる。
このため、３．３Ｖの低電圧動作でも消費電力が２Ｗ近
くになり、素子の信頼性やパッケージコスト、搭載した
セットでの冷却の問題等が生じる。

【００１１】この対策として、ＳＳＴ方式と、４者択一
パスメモリ方式が提案されている。ＳＳＴ方式は、受信
データを簡易的に誤り訂正なしとして復号し、再び畳み
込み符号化して受信データとの差をとりパスメモリに入
力するものである。この方式は、差異のないところだけ
データの変化が起こるので、パスメモリでのラッチ反転
が減少し、消費電力は削減される。しかしながら、消費
電力全体に占めるラッチ反転の割合はおよそ２割程度で
あり、全体から見ると、この方法による改善効果は小さ
い。

【００１２】また、４者択一パスメモリ方式は、通常Ｑ
ＰＳＫ変調された１組のＩ／Ｑ受信データに対してブラ
ンチメトリックの計算を行う所を、連続する２組のＩ／
Ｑ受信データに対してブランチメトリック計算を行うも
のである。これにより、ＡＣＳでの生き残りパスの尤度
計算をシステムクロックの２回に１回行うようにし、こ
れに従ってパスメモリ部もシステムクロックの２倍の周
期で動作させ、低消費電力化を図るものである。回路構
成にもよるが、パスメモリではフリップフロップのトラ
ンスミッションゲート等システムクロックに同期して動
作する部分か消費電力の６割以上を占めているので、こ
の方法は低消費電力化には有効である。

【００１３】しかし、尤度計算を２回に１回に減らすこ
とにより、従来は１つの受信データに対して４つのブラ
ンチメトリック演算を計算しているところを、２つの受
信データに対して１６のブランチメトリック値を計算す
る必要が生じてくる。また、ＡＣＳ回路では、従来のブ
ランチメトリック値とステートメトリック値の和を２組
求めてその大小を比較を行い、一方を選択する動作が行
われていたが、この方法では、ブランチメトリック値と
ステートメトリック値の和を４組求め、その中の最小値
を求めることになる。つまり、配線数や回路規模は２倍
以上になる。

【００１４】また、従来のパスメモリでは、上述のよう
に、１つの状態毎にメモリセルを構成している。各メモ
リセルの結線は非常に複雑になる。このため、パスメモ
リセルをどのように結線するかがチップサイズに大きな
影響をもたらす。チップサイズが大きくなると、配線容
量が増大し、消費電力の増大につながる。また、多数の
フリップフロップが同時に動作するために、電源系を十
分に強化する必要が生じる。

【００１５】したがって、この発明の目的は、パスメモ
リの動作周波数を下げることで、消費電力の低減が図れ
るようにしたビタビ復号装置を提供することにある。

【００１６】この発明の他の目的は、最適な配線が行
え、チップサイズが減少し、消費電力の低減が図れるよ
うにしたビタビ復号装置を提供することにある。

【００１７】

【課題を解決するための手段】この発明は、受信データ
と受信データの候補との距離を求めるブランチメトリッ
ク演算回路と、ブランチメトリックとステートメトリッ
クとを加算する加算器と、メトリックを比較するセレク
タと、メトリックから生き残りパスを選択するセレクタ
とからなるＡＣＳ回路と、生き残りパスを記憶するパス
メモリとからなり、パスメモリは、第Ｎ段目の２つの状
態と、第Ｎ段目に続く第（Ｎ＋１）段目の２つの状態と
からパスメモリセルを構成するようにしたビダビ復号装
置である。

【００１８】この発明では、パスメモリは、互いに半周
期位相が異なり、システムクロックの１／２周波数のク
ロックで動作する２つのフリップフロップと、２つのフ
リップフロップの出力をシステムクロックにより交互に
振り分けるセレクタとにより段間シフトを行うようにし
ている。

【００１９】

【作用】パスメモリセルでのシフト回路を、システムク
ロックの１／２の周波数で半周期位相の異なるクロック
で動作する２つのフリップフロップと、このフリップフ
ロップの出力を振り分けるセレクタとに置き換えている
ので、パスメモリのフリップフロップの動作周波数を１
／２に落とすことができる。

【００２０】拘束長がＫの符号を用いた場合に、第Ｎ段
目の状態Ｍ及び状態（Ｍ＋２^(K-2)）と、第（Ｎ＋１）
段目の状態（２Ｍ）及び状態（２Ｍ＋１）とからパスメ
モリセルが構成されている。更に、各パスメモリ間のト
レリス線図に基づく結線を第１の配線層により行い、各
パスの選択信号を第２の配線層により行い、かつ、パス
メモリセル回路が形成されている領域上では、第１及び
第の２配線が略直交している。これにより、パスメモリ
の配線が最適に行える。

【００２１】

【実施例】以下、この発明の一実施例について図面参照
して説明する。図１は、この発明が適用できるビタビ復
号器の全体構成を示すものである。図１において、１Ａ
及び１Ｂは、入力端子である。入力端子１Ａ及び１Ｂ
に、受信データが供給される。

【００２２】なお、受信信号は、例えば、１／４πシフ
トＱＰＳＫ変調されて送られてきたデータの復調出力で
ある。Ｉ軸の復調出力が入力端子１Ａに供給され、Ｑ軸
の復調出力が入力端子１Ｂに供給される。受信データ
は、例えば、拘束長７の畳込み符号を用いて符号化され
ている。拘束長７の符号器としては、例えば、図２に示
すように、シフトレジスタ１１と、加算器１２及び１３
とからなるものが用いられる。

【００２３】図２に示すような、拘束長７の畳み込み符
号器の場合、状態数は（２⁶＝６４）になる。そして、
各状態に遷移するパスは、夫々２通りのどちらかであ
る。すなわち、シフトレジスタ１１の次の状態は、左に
１ビットシフトして、ＬＳＢに入力データが与えられた
ような状態となるので、図３に示すように、ある時点で
の状態が例えば「８（００１０００）」であったとする
と、以前の状態は「４（０００１００）」か「３６（１
００１００）」の何れかである。このような状態遷移か
らトレリス線図が作られる。この発明が適用されたビタ
ズ復号装置では、このような状態遷移を基にトレリス線
図が作られ、このトレリス線図から生き残りパスが選択
されていき、畳み込み符号が復号される。

【００２４】入力端子１Ａ及び１Ｂからの受信データが
ブランチメトリック演算回路２に供給される。ブランチ
メトリック演算回路２は、受信データと受信データの候
補との距離を求めるものである。すなわち、受信データ
（Ｉ，Ｑ）の候補としては、（０，０）、（０，１）、
（１，０）、（１，１）があげられる。ブランチメトリ
ック演算回路２は、受信データ（Ｉ，Ｑ）と、この受信
データの候補（０，０）、（０，１）、（１，０）、
（１，１）との距離を求め、これをブランチメトリック
ＢＭ００、ＢＭ０１、ＢＭ１０、ＢＭ１１として出力す
る。

【００２５】なお、ブランチメトリック演算回路２で
は、軟判定と呼ばれる手法が用いられる。これは、復調
器で受信データを０か１かを判定してしまうと、伝送路
のノイズや歪みにより０と１との中間の値になりデータ
を誤判定する場合があるので、受信データを３ビット程
度で表わして、距離を求めるようにするものである。す
なわち、この場合、受信データ（Ｉ，Ｑ）の候補は、
（０００，０００）、（０００，１１１）、（１１１，
０００）、（１１１，１１１）として表される。このよ
うに表現された候補と、受信データとの距離が求められ
る。

【００２６】ブランチメトリック演算回路２の出力がＡ
ＣＳ回路３に供給される。ＡＣＳ回路３は、ステートメ
トリックとその状態に到達する２つのパスのブランチメ
トリックとを加算する加算器と、求められた２つのパス
のメトリックを比較するコンパレータと、このコンパレ
ータの出力から生き残りパスを選択するセレクタとから
なる。

【００２７】図４は、ＡＣＳ回路の具体的構成である。
図４において、入力端子２１及び入力端子２３に時点ｔ
のブランチメトリックが供給される。入力端子２２に、
状態ｍの時点（ｔ−１）のステートメトリックが供給さ
れる。入力端子２４に、状態（ｍ＋３２）の時点（ｔ−
１）のステートメトリックが供給される。

【００２８】入力端子２１からのブランチメトリック
と、入力端子２２からのステートメトリックが加算器２
５に供給され、加算器される。入力端子２３からのブラ
ンチメトリックと、入力端子２４からのステートメトリ
ックが加算器２６に供給され、加算される。

【００２９】加算器２５の出力が比較器２７に供給され
ると共に、セレクタ２８に供給される。加算器２６の出
力が比較器２７に供給されると共に、セレクタ２８に供
給される。

【００３０】比較器２７で、加算器２５の出力と加算器
２６の出力とが比較され、その状態に到達する２つのパ
スの尤度が判断される。比較器２７の出力がセレクタ２
８に供給される。比較器２７は、求められたメトリック
から、２つのパスのうち尤度の高い方が出力されるよう
に、セレクタ２８を切り換える。これにより、生き残り
パスが選択される。

【００３１】セレクタ２８の出力がフリップフロップ２
９に供給される。フリップフロップ２９には、端子３０
からクロックが供給される。フリップフロップ２９の出
力が出力端子３１から出力される。

【００３２】図１において、ＡＣＳ回路３の出力がパス
メモリ４に供給される。パスメモリ４により、各状態で
の生き残りパスが記憶される。パスメモリ４の出力が判
定回路５に供給される。判定回路５により、各状態のパ
スメモリ４の出力の最尤判定が行われる。これにより、
受信データが復号される。復号されたデータは、出力端
子６から出力される。

【００３３】パスメモリ４について詳述する。パスメモ
リ４は、上述のように、各状態での生き残りパスを記憶
するものである。この発明が適用されたパスメモリ４で
は、チップサイズの削減と、消費電力の低減が図られて
いる。

【００３４】すなわち、従来のパスメモリセルは、図１
７で示したように、各段の１つの状態を単位として構成
されている。これに対して、この発明が適用されたパス
メモリセルでは、第Ｎ段の２つの状態と、これに続く第
（Ｎ＋１）段目の２つの状態とから、１つのパスメモリ
セルを構成している。このような構成とすると、配線が
最適に行なえる。

【００３５】つまり、拘束長７の符号を用いると、パン
クチャド符号を利用して符号化率を７／８にした場合
に、状態数６４を１段として１００段程度のパスメモリ
が必要とされる。そして、各段間の接続は、非常に複雑
になる。したがって、パスメモリの各段をどのように配
線するかがチップサイズに大きな影響を及ぼす。メタル
３層配線でレイアウトした場合、以下のようにすると最
適な配線になると考えられる。

【００３６】状態ｍのパスメモリからは、状態２ｍと状
態（２ｍ＋１）のパスメモリセルに結線される。このこ
とから、各段の中で、ある状態（状態ｍ及び状態（ｍ＋
２^(K-2)））を示すパスメモリと、その状態の次の状態
（状態２ｍ及び（２ｍ＋１））を示すパスメモリとを隣
接して配置すれば、前段からの結線は１本で済む。これ
により段間結線は半分の６４本でよくなる。

【００３７】次に、パスメモリ間の接線であるが、結線
の規則から最低でも３２本程度交差部分が生じてまう。
この交差部分の幅はメタル配線のピッチで決まるので、
接線方向に対して直交する方向の長さが短い方が交差部
分の面積は小さくなる。但し、その長さは（配線ピッチ
×６４）以上なければならない。更に、セルの上を配線
が密接して通ると、配線のパスメモリセルのコンタクト
領域を大きくとらなければならなくなる。このことか
ら、パスメモリセルの各段の形状は、図５に示すような
形状より、図５Ｂに示すような正方形に近い方が望まし
い。

【００３８】信号線と電源線への配線層の割当は、パス
メモリセルの回路上では、図６に示すように、パス接続
線を第１の配線層で行い、ＡＣＳ選択線を第２の配線層
でパス接続線とは直交する方向に行うことが望ましい。
両者を別の配線層にすることは当然のことであるが、直
交させるのは、段間でのパス接続線の交差を第２の配線
層を使って行うためである。

【００３９】この発明が適用されたパスメモリセルで
は、図７Ｂに示すように、第Ｎ段の２つの状態と、これ
に続く第（Ｎ＋１）段目の２つの状態とからパスメモリ
セルが構成される。そして、図７Ａに示すように、略正
方形に近い状態に、セルが配置される。そして、パス接
続線が第１の配線層で行われ、ＡＣＳ選択線が第２の配
線層で、パス接続線とは直交する方向に、行われてい
る。

【００４０】更に、この発明が適用されたパスメモリセ
ルでは、Ｄフリップフロップにより１クロックシフトさ
せる代わりに、システムクロックの１／２の周波数で半
周期位相のずれたクロックで動作する２つのＤフリップ
フロップによりセレクタの出力を取込み、この２つのＤ
フリップフロップの出力を交互に取り出すようにしてい
る。これにより、フリップフロップの動作周波数が下が
り、低消費電力化が図れる。

【００４１】図８は、この発明が適用されたビタビ復号
装置におけるパスメモリセルの一例である。このパスメ
モリセルは、第Ｎ段の状態ｍと状態（ｍ＋３２）と、こ
れに続く第（Ｎ＋１）段目の状態２ｍと状態（２ｍ＋
１）との、４つの部分を１つのパスメモリセルとして構
成したものである。

【００４２】図８において、入力端子３１及び３２に
は、状態ｍに行く前段からの２つのデータが供給され
る。入力端子３１及び３２からのデータがセレクタ３５
のＡ側入力及びＢ側入力に夫々に供給される。セレクタ
３５には、端子３７から、ＡＣＳ回路からの出力に基づ
くセレクト信号が供給される。

【００４３】セレクタ３５の出力がフリップフロップ４
１及び４２に供給される。フリップフロップ４１には、
クロックＣＫ１が供給される。フリップフロップ４２に
は、クロックＣＫ２が供給される。クロックＣＫ１及び
ＣＫ２は、システムクロックＣＫの１／２の周波数のク
ロックで、互いに半周期位相がずらされている。フリッ
プフロップ４１及び４２の出力がセレクタ４５のＡ側入
力及びＢ側入力に夫々供給される。セレクタ４５には、
端子４７から、システムクロックＣＫがセレクト信号と
して供給される。セレクタ４５の出力がセレクタ５１の
Ａ側入力及びセレクタ５２のＡ側入力に供給される。

【００４４】入力端子３３及び３４からのデータがセレ
クタ３６のＡ側入力及びＢ側入力に夫々供給される。セ
レクタ３６には、端子３８から、ＡＣＳ回路の出力に基
づく、セレクト信号が供給される。

【００４５】セレクタ３６の出力がフリップフロップ４
３及び４４に供給される。フリップフロップ４３には、
クロックＣＫ１が供給される。フリップフロップ４４に
は、クロックＣＫ２が供給される。フリップフロップ４
３及び４４の出力がセレクタ４６のＡ側入力及びＢ側入
力に夫々供給される。セレクタ４６には、端子４８か
ら、システムクロックＣＫがセレクト信号として供給さ
れる。セレクタ４６の出力がセレクタ５１のＢ側入力及
びセレクタ５２のＢ側入力に供給される。

【００４６】セレクタ５１には、端子５３からセレクト
信号が供給される。セレクタ５１の出力が出力端子５５
から出力される。セレクタ５２には、端子５４からセレ
クト信号が供給される。セレクタ５２の出力が出力端子
５６から出力される。

【００４７】図９は、上述のメモリセルの各部の動作を
示すタイミングチャートである。図９において、入力端
子３１に、図９Ｄに示すように、データＤ１０、Ｄ１
１、Ｄ１２、…が供給され、入力端子３２に、図９Ｅに
示すように、データＤ２０、Ｄ２１、Ｄ２２、…が供給
される。セレクト信号入力端子３７には、図９Ｆに示す
ように、セレクト信号が供給される。このセレクト信号
により、入力端子３１からのデータと、入力端子３２か
らのデータとが選択される。セレクタ３５の出力がＤフ
リップフロップ４１及び４２に供給される。

【００４８】Ｄフリップフロップ４１には、図９Ｂに示
すようなクロックＣＫ１が供給され、Ｄフリップフロッ
プ４２には、図９Ｃ示すように、このクロックＣＫ１と
半周期位相の異なるクロックＣＫ２が供給される。Ｄフ
リップフロップ４１には、このクロックＣＫ１で、セレ
クタ３５の出力が取り込まれる。また、Ｄフリップフロ
ップ４２には、このクロックＣＫ２で、セレクタ３５の
出力が取り込まれる。したがって、フリップフロップ４
１からは、図９Ｇに示すように、データが出力される。
フリップフロップ４２からは、図９Ｈに示すように、デ
ータが出力される。

【００４９】入力端子３３に、図９Ｉに示すように、デ
ータＤ３０、Ｄ３１、Ｄ３２、…が供給され、入力端子
３４に、図９Ｊに示すように、データＤ４０、Ｄ４１、
Ｄ４２、…が供給される。セレクト信号入力端子３８に
は、図９Ｋに示すように、セレクト信号が供給される。
このセレクト信号により、入力端子３３からのデータ
と、入力端子３４からのデータとが選択される。セレク
タ３６の出力がＤフリップフロップ４３及び４４に供給
される。

【００５０】Ｄフリップフロップ４３には、図９Ｂに示
すようなクロックＣＫ１が供給され、Ｄフリップフロッ
プ４４には、図９Ｃ示すように、このクロックＣＫ１と
半周期位相の異なるクロックＣＫ２が供給される。Ｄフ
リップフロップ４３には、このクロックＣＫ１で、セレ
クタ３６の出力が取り込まれる。また、Ｄフリップフロ
ップ４４には、このクロックＣＫ２で、セレクタ３６の
出力が取り込まれる。したがって、フリップフロップ４
３からは、図９Ｌに示すように、データが出力される。
フリップフロップ４２からは、図９Ｍに示すように、デ
ータが出力される。

【００５１】フリップフロップ４１の出力及びフリップ
フロップ４２の出力がセレクタ４５に供給される。セレ
クタ４５には、端子４７から、図９Ａに示すシステムク
ロックＣＫが供給される。フリップフロップ４１の出力
（図９Ｇ）とフリップフロップ４２の出力（図９Ｈ）と
が、セレクタ４５により、システムクロックＣＫで振り
分けられる。これにより、セレクタ４５からは、図９Ｎ
に示すように、データが出力される。

【００５２】フリップフロップ４３の出力及びフリップ
フロップ４４の出力がセレクタ４６に供給される。セレ
クタ４６には、端子４８から、図９Ａに示すシステムク
ロックＣＫが供給される。フリップフロップ４３の出力
（図９Ｌ）とフリップフロップ４４の出力（図９Ｍ）と
が、セレクタ４６により、システムクロックＣＫで振り
分けられる。これにより、セレクタ４６からは、図９Ｏ
に示すように、データが出力される。

【００５３】セレクタ５１には、図９Ｐに示すように、
セレクト信号が供給される。このセレクト信号により、
セレクタ４５の出力（図９Ｎ）と、セレクタ４６の出力
（図９Ｏ）とが選択される。これにより、出力端子５５
からは、図９Ｑに示すように、データが出力される。

【００５４】セレクタ５２には、図９Ｒに示すように、
セレクト信号が供給される。このセレクト信号により、
セレクタ４５の出力（図９Ｎ）と、セレクタ４６の出力
（図９Ｏ）とが選択される。これにより、出力端子５６
からは、図９Ｓに示すように、データが出力される。

【００５５】なお、Ｎ段の出力、即ちセレクタ４５及び
４６の出力は、従来のパスメモリセルで構成した場合の
Ｎ段の出力を１クロック遅延させたものとなっている。
これは、メモリセルの出力、即ち出力端子５５及び５６
の出力のタイミングを、従来のメモリセルで構成した場
合と一致させるためである。そのために、（Ｎ＋１）段
のセレクト信号は、通常のセレクト信号を１クロック遅
延させたものを用意する必要がある。

【００５６】このようなパスメモリセルが、従来のパス
メモリセルと同様な動作をすることを確認するために、
従来のパスメモリセルで、第Ｎ段の状態ｍと状態（ｍ＋
３２）と、第（Ｎ＋１）段目の状態２ｍと状態（２ｍ＋
１）との、４つの部分を構成した例について、以下に説
明する。

【００５７】図１０において、１５１Ａは、ｎ段の状態
ｍのパスメモリセル、１５１Ｂは、ｎ段の状態（ｍ＋３
２）のパスメモリセルである。１５１Ｃは、（ｎ＋１）
段の状態２ｍのパスメモリセル、１５１Ｄは、（ｎ＋
１）段の状態（２ｍ＋１）のパスメモリセルである。

【００５８】パスメモリセル１５１Ａのセレクタ１１１
Ａには、入力端子１２１Ａ及び１２２Ａを介して、前段
からの２つのデータが供給される。セレクタ１１１Ａで
２つのデータのうちの１つが選択され、これがＤフリッ
プフロップ１１２Ａを介して出力される。同様に、パス
メモリセル１５１Ｂのセレクタ１１１Ｂには、入力端子
１２１Ｂ及び１２２Ｂを介して、前段からの２つのデー
タが供給される。セレクタ１１１Ｂで２つのデータのう
ちの１つが選択され、これがＤフリップフロップ１１２
Ｂを介して出力される。

【００５９】パスメモリセル１５１Ｃのセレクタ１１１
Ｃには、入力端子１２１Ｃ及び１２２Ｃを介して、パス
メモリセル１５１Ａ及び１５１Ｂからの２つのデータが
供給される。セレクタ１１１Ｃで２つのデータのうちの
１つが選択され、これがＤフリップフロップ１１２Ｃを
介して、出力端子１２５Ｃから出力される。同様に、パ
スメモリセル１５１Ｄのセレクタ１１１Ｄには、入力端
子１２１Ｄ及び１２２Ｄを介して、パスメモリセル１５
１Ａ及び１５１Ｂからの２つのデータが供給される。セ
レクタ１１１Ｄで２つのデータのうちの１つが選択さ
れ、これがＤフリップフロップ１１２Ｄを介して、出力
端子１２５Ｄから出力される。

【００６０】図１１は、上述のように、２段のパスメモ
リを構成した場合の各部データを示すタイミングチャー
トである。図１１において、メモリセル１５１Ａの入力
端子１２１Ａに、図１１Ｂに示すように、データＤ１
０、Ｄ１１、Ｄ１２、…が供給され、入力端子１２２Ａ
に、図１１Ｃに示すように、データＤ２０、Ｄ２１、Ｄ
２２、…が供給される。メモリセル１５１Ａのセレクト
信号入力端子１２３Ａには、図１１Ｄに示すように、セ
レクト信号が供給される。このセレクト信号により、入
力端子１２１Ａからのデータと、入力端子１２２Ｂから
のデータとが選択される。選択されたデータは、Ｄフリ
ップフロップ１１２Ａで１クロック遅延されて出力され
る。したがって、出力端子１２５Ａからは、図１１Ｆに
示すようにデータが出力される。

【００６１】また、メモリセル１５１Ｂの入力端子１２
１Ｂに、図１１Ｆに示すように、データＤ３０、Ｄ３
１、Ｄ３２、…が供給され、入力端子１２２Ｂに、図１
１Ｇに示すように、データＤ４０、Ｄ４１、Ｄ４２、…
が供給される。メモリセル１５１Ｂのセレクト信号入力
端子１２３Ｂには、図１１Ｈに示すように、セレクト信
号が供給される。このセレクト信号により、入力端子１
２１Ｂからのデータと、入力端子１２２Ｂからのデータ
とが選択される。選択されたデータは、Ｄフリップフロ
ップ１１２Ｂで１クロック遅延されて出力される。した
がって、出力端子１２５Ｂからは、図１１Ｉに示すよう
にデータが出力される。

【００６２】メモリセル１５１Ｃの入力端子１２１Ｃに
は、メモリセル１５１Ａの出力（図１１Ｅ）が供給さ
れ、入力端子１２２Ｂには、メモリセル１５１Ｂの出力
（図１１Ｉ）が供給される。メモリセル１５１Ｃのセレ
クト信号入力端子１２３Ｃには、図１１Ｊに示すよう
に、セレクト信号が供給される。このセレクト信号によ
り、入力端子１２１Ｃからのデータと、入力端子１２２
Ｃからのデータとが選択される。選択されたデータは、
Ｄフリップフロップ１１２Ｃで１クロック遅延されて出
力される。したがって、出力端子１２５Ｃからは、図１
１Ｋに示すようにデータが出力される。

【００６３】メモリセル１５１Ｄの入力端子１２１Ｄに
は、メモリセル１５１Ａの出力（図１１Ｅ）が供給さ
れ、入力端子１２２Ｄには、メモリセル１５１Ｂの出力
（図１１Ｉ）が供給される。メモリセル１５１Ｄのセレ
クト信号入力端子１２３Ｄには、図１１Ｌに示すよう
に、セレクト信号が供給される。このセレクト信号によ
り、入力端子１２１Ｄからのデータと、入力端子１２２
Ｄからのデータとが選択される。選択されたデータは、
Ｄフリップフロップ１１２Ｄで１クロック遅延されて出
力される。したがって、出力端子１２５Ｄからは、図１
１Ｍに示すようにデータが出力される。

【００６４】図９Ｑ及び図９Ｓと、図１１Ｋ及び図１１
Ｓとを比較すれば分かるように、この発明が適用された
パスメモリセルは、従来と同様の動作を行うことができ
る。

【００６５】図１２は、従来のパスメモリを用いたビダ
ビ復号装置と、４者択一方式を用いたビタビ復号装置
と、この発明が適用されたビタビ復号装置とを、回路規
模で比較したものであり、図１３は、動作性能で比較し
たものである。図１２及び図１３から、本願発明の効果
は、明らかである。つまり、この発明が適用さたビタビ
復号装置及び４者択一方式では、従来方式に比べて、パ
スメモリのクロックレートを落とすことができ、消費電
力が低減できる。４者択一方式は、回路規模の点で不利
である。この発明が適用されたビタビ復号装置は、消費
電力の低減が図れると共に、回路規模が殆ど増大しな
い。

【００６６】

【発明の効果】この発明によれは、パスメモリセルでの
シフト回路を、システムクロックの１／２の周波数で半
周期位相の異なるクロックで動作する２つのフリップフ
ロップと、このフリップフロップの出力を振り分けるセ
レクタとに置き換えているので、パスメモリのフリップ
フロップの動作周波数を１／２に落とすことができる。
このため、消費電力の大幅な削減を図ることができる。

【００６７】また、この発明によれば、拘束長がＫの符
号を用いた場合に、第Ｎ段目の状態Ｍ及び状態（Ｍ＋２
^(K-2)）と、第（Ｎ＋１）段目の状態（２Ｍ）及び状態
（２Ｍ＋１）とからパスメモリセルが構成されている。
更に、各パスメモリ間のトレリス線図に基づく結線を第
１の配線層により行い、各パスの選択信号を第２の配線
層により行い、かつ、パスメモリセル回路が形成されて
いる領域上では、第１及び第２の配線が略直交してい
る。これにより、パスメモリの配線が最適に行える。

【図面の簡単な説明】

【図１】この発明が適用できるビタビ復号装置の一例の
ブロック図である。

【図２】この発明が適用できるビタビ復号装置における
符号の説明に用いるブロック図である。

【図３】この発明が適用できるビタビ復号装置の説明に
用いる略線図である。

【図４】この発明が適用できるビタビ復号装置における
ＡＣＳ回路の一例のブロック図である。

【図５】この発明が適用できるビタビ復号装置の説明に
用いる略線図である。

【図６】この発明が適用できるビタビ復号装置の説明に
用いる略線図である。

【図７】この発明が適用できるビタビ復号装置の説明に
用いる略線図である。

【図８】この発明が適用できるビタビ復号装置における
パスメモリの一例のブロック図である。

【図９】この発明が適用できるビタビ復号装置における
パスメモリの説明に用いるタイミング図である。

【図１０】パスメモリの説明に用いるブロック図であ
る。

【図１１】パスメモリの説明に用いるタイミング図であ
る。

【図１２】この発明の一実施例の説明に用いる略線図で
ある。

【図１３】この発明の一実施例の説明に用いる略線図で
ある。

【図１４】畳込み符号の説明に用いるブロック図であ
る。

【図１５】畳込み符号の説明に用いる状態遷移図であ
る。

【図１６】ビタビ復号の説明に用いるトレリス線図であ
る。

【図１７】従来のパスメモリセルの一例のブロック図で
ある。

【図１８】従来のパスメモリの説明に用いるブロック図
である。

【符号の説明】

２ブラチメトリック演算回路３ＡＣＳ回路４パスメモリ３５、３６、４５、４６、５１、５２セレクタ４１、４２、４３、４４フリップフロップ

Claims

【特許請求の範囲】

【請求項１】受信データと上記受信データの候補との
距離を求めるブランチメトリック演算回路と、上記ブランチメトリックとステートメトリックとを加算
する加算器と、メトリックを比較するセレクタと、上記
メトリックから生き残りパスを選択するセレクタとから
なるＡＣＳ回路と、生き残りパスを記憶するパスメモリとからなり、上記パスメモリは、第Ｎ段目の２つの状態と、上記第Ｎ
段目に続く第（Ｎ＋１）段目の２つの状態とからパスメ
モリセルを構成するようにしたビダビ復号装置。
【請求項２】各パスメモリ間のトレリス線図に基づく
結線を第１の配線層により行い、各パスの選択信号を第
２の配線層により行い、かつ、パスメモリセル回路が形
成されている領域上では、上記第１及び第２の配線が略
直交していることを特徴とする請求項１記載のビタビ復
号装置。
【請求項３】上記第Ｎ段目の２つの状態と、上記第Ｎ
段目に続く第（Ｎ＋１）段目の２つの状態は、拘束長が
Ｋの符号を用いた場合に、第Ｎ段目の状態Ｍ及び状態
（Ｍ＋２^(K-2)）と、第（Ｎ＋１）段目の状態（２Ｍ）
及び状態（２Ｍ＋１）である請求項１記載のビタビ復号
装置。
【請求項４】上記パスメモリは、互いに半周期位相が
異なり、システムクロックの１／２周波数のクロックで
動作する２つのフリップフロップと、上記２つのフリッ
プフロップの出力をシステムクロックにより交互に振り
分けるセレクタとにより段間シフトを行うようにした請
求項１記載のビタビ復号装置。