JPH06252701A - 時系列信号の線形補間装置 - Google Patents
時系列信号の線形補間装置Info
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- JPH06252701A JPH06252701A JP5785893A JP5785893A JPH06252701A JP H06252701 A JPH06252701 A JP H06252701A JP 5785893 A JP5785893 A JP 5785893A JP 5785893 A JP5785893 A JP 5785893A JP H06252701 A JPH06252701 A JP H06252701A
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Abstract
(57)【要約】
【目的】 複雑な構成によることなく、高速の変換動作
が可能な線形補間装置を提供する。 【構成】 差分データＩＮは、ビットシフター部１に入
力され、下位ビット方向に１ビットシフトされる。シフ
トにより差分データは、２分の１になる。加算部２にお
いて、シフトされた差分データと出力レジスタ３の実値
データが加算され、補間した実値データが得られ、出力
レジスタ３に記憶される。さらに、シフトされた同じ差
分データが加算され、出力レジスタ３に記憶され、結果
的に差分データが加算された実値データが得られる。こ
れを繰り返して、差分データの加算値の中間に、１個の
補間データが挿入される。
が可能な線形補間装置を提供する。 【構成】 差分データＩＮは、ビットシフター部１に入
力され、下位ビット方向に１ビットシフトされる。シフ
トにより差分データは、２分の１になる。加算部２にお
いて、シフトされた差分データと出力レジスタ３の実値
データが加算され、補間した実値データが得られ、出力
レジスタ３に記憶される。さらに、シフトされた同じ差
分データが加算され、出力レジスタ３に記憶され、結果
的に差分データが加算された実値データが得られる。こ
れを繰り返して、差分データの加算値の中間に、１個の
補間データが挿入される。
Description
【０００１】
【産業上の利用分野】本発明は、時系列信号の線形補間
装置、特に、デジタル音声機器に適した時系列信号の線
形補間装置に関するものである。
装置、特に、デジタル音声機器に適した時系列信号の線
形補間装置に関するものである。
【０００２】
【従来の技術】従来の時系列信号の線形補間装置は、時
刻Ｔn および時刻Ｔn+1 のデータを記憶し、補間数に基
づいた演算を行なっている。すなわち、時刻Ｔn におけ
るデータをＸn 、時刻Ｔn+1 におけるデータをＸn+1 と
し、補間数をｐ個とすると、補間分△Ｘnpは、 △Ｘnp＝（Ｘn+1 −Ｘn ）／（ｐ＋１） となり、第１番目の補間データＸnp1 は、 Ｘnp1 ＝Ｘn ＋△Ｘnp となる、第２番目の補間データＸnp2 は、 Ｘnp2 ＝Ｘnp1 ＋△Ｘnp となる。以下、補間した実値データに補間分を順次加算
することにより次の補間データが実値データとして演算
される。
刻Ｔn および時刻Ｔn+1 のデータを記憶し、補間数に基
づいた演算を行なっている。すなわち、時刻Ｔn におけ
るデータをＸn 、時刻Ｔn+1 におけるデータをＸn+1 と
し、補間数をｐ個とすると、補間分△Ｘnpは、 △Ｘnp＝（Ｘn+1 −Ｘn ）／（ｐ＋１） となり、第１番目の補間データＸnp1 は、 Ｘnp1 ＝Ｘn ＋△Ｘnp となる、第２番目の補間データＸnp2 は、 Ｘnp2 ＝Ｘnp1 ＋△Ｘnp となる。以下、補間した実値データに補間分を順次加算
することにより次の補間データが実値データとして演算
される。
【０００３】このように、従来の線形補間は、補間数に
応じた係数である１／（ｐ＋１）を、（Ｘn+1 −Ｘn ）
で演算される差分データに乗じて補間分を演算し、この
補間分を実値データに対して順次加算して線形補間を行
なう構成であった。したがって、補間数により、乗ずる
係数値を変更する必要があるため、補間数に応じた個別
の係数に対応させた構成が必要となり、構成が複雑にな
るという問題があった。
応じた係数である１／（ｐ＋１）を、（Ｘn+1 −Ｘn ）
で演算される差分データに乗じて補間分を演算し、この
補間分を実値データに対して順次加算して線形補間を行
なう構成であった。したがって、補間数により、乗ずる
係数値を変更する必要があるため、補間数に応じた個別
の係数に対応させた構成が必要となり、構成が複雑にな
るという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、複雑な構成によ
ることなく、高速の変換動作が可能な線形補間装置を提
供することを目的とするものである。
題点を解決するためになされたもので、複雑な構成によ
ることなく、高速の変換動作が可能な線形補間装置を提
供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、請求項１に記
載の発明においては、時系列信号の線形補間装置におい
て、２進コードで符号化された差分データをシフトする
シフト手段と、該シフト手段によりシフトされたデータ
を実値データに加算する加算手段と、該加算手段により
加算された実値データを記憶する記憶手段を有すること
を特徴とするものである。
載の発明においては、時系列信号の線形補間装置におい
て、２進コードで符号化された差分データをシフトする
シフト手段と、該シフト手段によりシフトされたデータ
を実値データに加算する加算手段と、該加算手段により
加算された実値データを記憶する記憶手段を有すること
を特徴とするものである。
【０００６】請求項２に記載の発明においては、請求項
１に記載の発明において、差分データをシフトするシフ
ト手段のシフト数を変更する選択手段を有することを特
徴とするものであり、請求項３に記載の発明において
は、請求項１または２に記載の発明において、差分デー
タをシフトした際に生じる端数分を積算する積算手段
と、端数処理を行なう端数処理手段を有することを特徴
とするものであり、請求項４に記載の発明においては、
請求項１乃至３に記載の発明において 実値データを入
力する入力手段を有し、該入力手段からのデータと加算
手段により加算されたデータとを選択するデータ選択手
段を有することを特徴とするものである。
１に記載の発明において、差分データをシフトするシフ
ト手段のシフト数を変更する選択手段を有することを特
徴とするものであり、請求項３に記載の発明において
は、請求項１または２に記載の発明において、差分デー
タをシフトした際に生じる端数分を積算する積算手段
と、端数処理を行なう端数処理手段を有することを特徴
とするものであり、請求項４に記載の発明においては、
請求項１乃至３に記載の発明において 実値データを入
力する入力手段を有し、該入力手段からのデータと加算
手段により加算されたデータとを選択するデータ選択手
段を有することを特徴とするものである。
【０００７】請求項５に記載の発明においては、時系列
信号の線形補間装置において、２進コードで符号化され
た差分データを符号データと絶対値データより構成され
たデータとし、前記絶対値データをシフトするシフト手
段と、該シフト手段によりシフトされたデータを前記符
号データに基づいて補数処理を行なう補数処理手段と、
該補数処理手段により処理されたデータを実値データに
加算する加算手段と、該加算手段により加算された実値
データを記憶する記憶手段を有することを特徴とするも
のである。
信号の線形補間装置において、２進コードで符号化され
た差分データを符号データと絶対値データより構成され
たデータとし、前記絶対値データをシフトするシフト手
段と、該シフト手段によりシフトされたデータを前記符
号データに基づいて補数処理を行なう補数処理手段と、
該補数処理手段により処理されたデータを実値データに
加算する加算手段と、該加算手段により加算された実値
データを記憶する記憶手段を有することを特徴とするも
のである。
【０００８】請求項６に記載の発明においては、請求項
５に記載の発明において、絶対値データをシフトするシ
フト手段のシフト数を変更する選択手段を有することを
特徴とするものであり、請求項７に記載の発明において
は、請求項５または６に記載の発明において、絶対値デ
ータをシフトした際に生じる端数分を積算する積算手段
と、端数処理を行なう端数処理手段を有することを特徴
とするものであり、請求項８に記載の発明においては、
請求項５乃至７に記載の発明において、実値データを入
力する入力手段を有し、該入力手段からのデータと加算
手段により加算されたデータとを選択するデータ選択手
段を有することを特徴とするものである。
５に記載の発明において、絶対値データをシフトするシ
フト手段のシフト数を変更する選択手段を有することを
特徴とするものであり、請求項７に記載の発明において
は、請求項５または６に記載の発明において、絶対値デ
ータをシフトした際に生じる端数分を積算する積算手段
と、端数処理を行なう端数処理手段を有することを特徴
とするものであり、請求項８に記載の発明においては、
請求項５乃至７に記載の発明において、実値データを入
力する入力手段を有し、該入力手段からのデータと加算
手段により加算されたデータとを選択するデータ選択手
段を有することを特徴とするものである。
【０００９】
【作用】本発明によれば、補間データをシフト手段によ
り得ることができ、シフト手段によりシフトされた補間
データを実値データに加算することによって、補間され
た時系列信号を得ることができるので、回路構成の複雑
化を防ぐとともに、補間動作の高速化を実現できる。
り得ることができ、シフト手段によりシフトされた補間
データを実値データに加算することによって、補間され
た時系列信号を得ることができるので、回路構成の複雑
化を防ぐとともに、補間動作の高速化を実現できる。
【００１０】また、シフト手段のシフト数を変更するこ
とにより、補間数を簡単に変更することができる。
とにより、補間数を簡単に変更することができる。
【００１１】さらに、差分データをシフトした際に生じ
る端数分を積算する積算手段を有することにより、積算
誤差を補正することが可能となる。
る端数分を積算する積算手段を有することにより、積算
誤差を補正することが可能となる。
【００１２】
【実施例】図１は、本発明の時系列信号の線形補間装置
の第１の実施例のブロック図である。図中、１はビット
シフター部、２は加算部、３は出力レジスタである。ま
た、ＩＮは入力データ、ＣＬＫはクロック信号、ＲＥＳ
はリセット信号、ＯＵＴは補間された出力データであ
る。この実施例においては、入力データＩＮは、音声信
号を所定の時間間隔でサンプリングし、デジタル化され
た入力信号である。この入力信号は、差分データで与え
られており、上述した（Ｘn+1 −Ｘn ）に相当するデー
タである。このデータは、例えば、ＡＤＰＣＭとして与
えられたデータを、２進データに変換したデータであ
る。２進データとしては、符号データと絶対値を２進コ
ードで符号化したデータ、負数を１の補数であらわした
２進データ、負数を２の補数であらわした２進データ
等、適宜の２進コードで符号化したデータを用いること
ができ、加算部２においては、符号化に伴う正負の値を
考慮した加算が行なわれる。ビットシフター部１は、差
分データを１ビット下位方向にシフトするものであり、
差分データが２進コードであるから、１ビットシフトさ
れることによって、差分データは、２分の１となる。出
力レジスタ３は、ｍビットレジスタであり、実値データ
が記憶され、出力データＯＵＴとなる。以上により第１
番目の実値データが出力レジスタ３に記憶され、初期設
定が完了するが、この方法だとビットシフター部１によ
ってシフトされた小数点部については無視されるので、
そこで得られた実値データに誤差が生じることがある。
この誤差をなくすためには、加算部２と出力レジスタ３
をシフトしてあふれるビットを含めた形で処理するよう
に構成すればよい。具体的には、加算部２と出力レジス
タ３のビット数をシフトするビット分だけ増やせばよ
い。各部の制御は、図示しないＣＰＵまたはシーケンス
回路等によって行なわれる。
の第１の実施例のブロック図である。図中、１はビット
シフター部、２は加算部、３は出力レジスタである。ま
た、ＩＮは入力データ、ＣＬＫはクロック信号、ＲＥＳ
はリセット信号、ＯＵＴは補間された出力データであ
る。この実施例においては、入力データＩＮは、音声信
号を所定の時間間隔でサンプリングし、デジタル化され
た入力信号である。この入力信号は、差分データで与え
られており、上述した（Ｘn+1 −Ｘn ）に相当するデー
タである。このデータは、例えば、ＡＤＰＣＭとして与
えられたデータを、２進データに変換したデータであ
る。２進データとしては、符号データと絶対値を２進コ
ードで符号化したデータ、負数を１の補数であらわした
２進データ、負数を２の補数であらわした２進データ
等、適宜の２進コードで符号化したデータを用いること
ができ、加算部２においては、符号化に伴う正負の値を
考慮した加算が行なわれる。ビットシフター部１は、差
分データを１ビット下位方向にシフトするものであり、
差分データが２進コードであるから、１ビットシフトさ
れることによって、差分データは、２分の１となる。出
力レジスタ３は、ｍビットレジスタであり、実値データ
が記憶され、出力データＯＵＴとなる。以上により第１
番目の実値データが出力レジスタ３に記憶され、初期設
定が完了するが、この方法だとビットシフター部１によ
ってシフトされた小数点部については無視されるので、
そこで得られた実値データに誤差が生じることがある。
この誤差をなくすためには、加算部２と出力レジスタ３
をシフトしてあふれるビットを含めた形で処理するよう
に構成すればよい。具体的には、加算部２と出力レジス
タ３のビット数をシフトするビット分だけ増やせばよ
い。各部の制御は、図示しないＣＰＵまたはシーケンス
回路等によって行なわれる。
【００１３】第１の実施例の動作について説明する。第
１番目のデータとしては、実値データがビットシフター
部１に入力データＩＮとして入力される。まず、リセッ
ト信号ＲＥＳが、出力レジスタ３に加えられ、出力レジ
スタ３がリセットされた後、ビットシフター部１によっ
てシフトされた実値データが、加算部２において、出力
レジスタ３の出力と加算される。出力レジスタ３の記憶
データはリセットされたデータであるから、加算値はシ
フトされた実値データ、すなわち、実値データの２分の
１のデータとなる。加算値は、出力レジスタ３に記憶さ
れ、出力データＯＵＴとなる。
１番目のデータとしては、実値データがビットシフター
部１に入力データＩＮとして入力される。まず、リセッ
ト信号ＲＥＳが、出力レジスタ３に加えられ、出力レジ
スタ３がリセットされた後、ビットシフター部１によっ
てシフトされた実値データが、加算部２において、出力
レジスタ３の出力と加算される。出力レジスタ３の記憶
データはリセットされたデータであるから、加算値はシ
フトされた実値データ、すなわち、実値データの２分の
１のデータとなる。加算値は、出力レジスタ３に記憶さ
れ、出力データＯＵＴとなる。
【００１４】次に、ビットシフター部１の同じ出力デー
タが加算部２に入力され、出力レジスタ３の出力と加算
される。出力レジスタ３の記憶データは実値データの２
分の１のデータであるから、加算値は実値データとな
る。加算値は、出力レジスタ３に記憶され、出力データ
ＯＵＴとなる。
タが加算部２に入力され、出力レジスタ３の出力と加算
される。出力レジスタ３の記憶データは実値データの２
分の１のデータであるから、加算値は実値データとな
る。加算値は、出力レジスタ３に記憶され、出力データ
ＯＵＴとなる。
【００１５】以後は、差分データが入力信号ＩＮとして
入力される。差分データは、ビットシフター部１におい
てシフトされ、２分の１の値となる。ビットシフター部
１によってシフトされた差分データが、加算部２におい
て、出力レジスタ３の出力である実値データと加算され
る。したがって、補間した実値データが得られる。加算
値は、出力レジスタ３に記憶され、出力データＯＵＴと
なる。
入力される。差分データは、ビットシフター部１におい
てシフトされ、２分の１の値となる。ビットシフター部
１によってシフトされた差分データが、加算部２におい
て、出力レジスタ３の出力である実値データと加算され
る。したがって、補間した実値データが得られる。加算
値は、出力レジスタ３に記憶され、出力データＯＵＴと
なる。
【００１６】次に、ビットシフター部１の同じ出力デー
タが加算部２に入力され、出力レジスタ３の出力と加算
される。出力レジスタ３の記憶データは補間した実値デ
ータであるから、最初の実値データに差分データが加え
られたデータに相当する実値データとなる。加算値は、
同様に、出力レジスタ３に記憶され、出力データＯＵＴ
となる。
タが加算部２に入力され、出力レジスタ３の出力と加算
される。出力レジスタ３の記憶データは補間した実値デ
ータであるから、最初の実値データに差分データが加え
られたデータに相当する実値データとなる。加算値は、
同様に、出力レジスタ３に記憶され、出力データＯＵＴ
となる。
【００１７】以後は、同様にビットシフター部１によっ
てシフトされた差分データが、順次加算部２において、
出力レジスタ３に記憶された実値データに加算され、入
力データＩＮに相当するデータの中間に１つのデータが
補間された出力データＯＵＴを得ることができる。
てシフトされた差分データが、順次加算部２において、
出力レジスタ３に記憶された実値データに加算され、入
力データＩＮに相当するデータの中間に１つのデータが
補間された出力データＯＵＴを得ることができる。
【００１８】図２により、本発明の実施例の補間方法を
説明する。ＡＤＰＣＭ入力データが時系列信号として与
えられて、上述したように、シフトされた差分データが
実値データに順次加算されて、時刻Ｔn においてｎ番目
の実値データが得られているとする。その値をＸn とす
る。また、時刻Ｔn+1 における（ｎ＋１）番目のデータ
の値をＸn+1 とすると、差分データ△Ｘn+1 は、 △Ｘn+1 ＝Ｘn+1 −Ｘn である。この時刻Ｔn とＴn+1 との間を補間する。補間
データは１個に限られるものではないが、ここでは１個
の場合を説明する。この場合は、時刻Ｔn と時刻Ｔn+1
との中間の時刻に、Ｘn+1 とＸn との平均値である （（Ｘn+1 −Ｘn ）／２）＋Ｘn の値のデータを挿入する。 Ｘn+1 −Ｘn ＝△Ｘn+1 であるから、 △Ｘn+1 ／２＋Ｘn のデータを生成すればよい。上述したように、△Ｘn+1
／２は、△Ｘn+1 を１ビット下位方向にシフトすること
により得ることができるから、差分データをビットシフ
ター部１によってシフトしたデータを、ｎ番目の実値デ
ータに加算することにより、ｎ番目のデータと（ｎ＋
１）番目のデータを線形に補間することができる。
説明する。ＡＤＰＣＭ入力データが時系列信号として与
えられて、上述したように、シフトされた差分データが
実値データに順次加算されて、時刻Ｔn においてｎ番目
の実値データが得られているとする。その値をＸn とす
る。また、時刻Ｔn+1 における（ｎ＋１）番目のデータ
の値をＸn+1 とすると、差分データ△Ｘn+1 は、 △Ｘn+1 ＝Ｘn+1 −Ｘn である。この時刻Ｔn とＴn+1 との間を補間する。補間
データは１個に限られるものではないが、ここでは１個
の場合を説明する。この場合は、時刻Ｔn と時刻Ｔn+1
との中間の時刻に、Ｘn+1 とＸn との平均値である （（Ｘn+1 −Ｘn ）／２）＋Ｘn の値のデータを挿入する。 Ｘn+1 −Ｘn ＝△Ｘn+1 であるから、 △Ｘn+1 ／２＋Ｘn のデータを生成すればよい。上述したように、△Ｘn+1
／２は、△Ｘn+1 を１ビット下位方向にシフトすること
により得ることができるから、差分データをビットシフ
ター部１によってシフトしたデータを、ｎ番目の実値デ
ータに加算することにより、ｎ番目のデータと（ｎ＋
１）番目のデータを線形に補間することができる。
【００１９】図３は、本発明の時系列信号の線形補間装
置の第２の実施例のブロック図である。図中、図１と同
様な部分には同じ符号を付して説明を省略する。２２は
キャリー入力付き加算部、４は補数処理部、５は端数処
理部であり、ＰＬＭは符号入力データ、ＭＯＤＥ１，Ｍ
ＯＤＥ２はモード選択信号である。この実施例において
は、差分データは、符号ビットが付加されたデータであ
る。データが（ｍ＋１）ビットであるとすれば、各ビッ
トは、２m ，２m-1 ，２m-2 ，・・・，２1 ，２0 であ
らわされる。２m のビットが符号ビットとして用いら
れ、差分データが正の数の場合は”０”、負の数の場合
は”１”であり、符号入力データＰＬＭとして入力され
る。２m-1 ，２m-2 ，・・・，２1 ，２0 のビットに
は、差分の絶対値が２進コードであらわされ、入力デー
タＩＮとして入力される。ビットシフター部１は、下位
方向に、１ビット乃至３ビットのシフトを行なうことが
でき、そのシフト数は、２ビットのモード選択信号ＭＯ
ＤＥ１，ＭＯＤＥ２で選択される。すなわち、モード選
択信号ＭＯＤＥ１，ＭＯＤＥ２が”０”，”０”であれ
ば、シフトはされない。ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”であれば、１ビットのシフトが行なわれ、
ＭＯＤＥ１，ＭＯＤＥ２が”０”，”１”であれば、２
ビットのシフトが行なわれ、ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”１”であれば、３ビットのシフトが行なわ
れる。出力レジスタ３は、２m-1 〜２0 のｍビットに加
えて２-1，２-2，２-3のビットまで記憶できるよう（ｍ
＋３）ビットのレジスタが用いられる。補数処理部４
は、２m のビットである符号入力データＰＬＭに応じて
制御され、差分データが負の数、すなわち、ＰＬＭが”
１”である場合に、入力データＩＮを１に対する補数に
変換する。また、キャリー入力付き加算部２２にはキャ
リー入力ＣＲが設けられ、キャリー入力が”１”である
場合に、加算値に１を加算する。端数処理部５は、出力
レジスタ３の２-1，２-2のビットを端数処理する。端数
処理は、切り捨て、切り上げ、四捨五入のいずれでもよ
い。
置の第２の実施例のブロック図である。図中、図１と同
様な部分には同じ符号を付して説明を省略する。２２は
キャリー入力付き加算部、４は補数処理部、５は端数処
理部であり、ＰＬＭは符号入力データ、ＭＯＤＥ１，Ｍ
ＯＤＥ２はモード選択信号である。この実施例において
は、差分データは、符号ビットが付加されたデータであ
る。データが（ｍ＋１）ビットであるとすれば、各ビッ
トは、２m ，２m-1 ，２m-2 ，・・・，２1 ，２0 であ
らわされる。２m のビットが符号ビットとして用いら
れ、差分データが正の数の場合は”０”、負の数の場合
は”１”であり、符号入力データＰＬＭとして入力され
る。２m-1 ，２m-2 ，・・・，２1 ，２0 のビットに
は、差分の絶対値が２進コードであらわされ、入力デー
タＩＮとして入力される。ビットシフター部１は、下位
方向に、１ビット乃至３ビットのシフトを行なうことが
でき、そのシフト数は、２ビットのモード選択信号ＭＯ
ＤＥ１，ＭＯＤＥ２で選択される。すなわち、モード選
択信号ＭＯＤＥ１，ＭＯＤＥ２が”０”，”０”であれ
ば、シフトはされない。ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”であれば、１ビットのシフトが行なわれ、
ＭＯＤＥ１，ＭＯＤＥ２が”０”，”１”であれば、２
ビットのシフトが行なわれ、ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”１”であれば、３ビットのシフトが行なわ
れる。出力レジスタ３は、２m-1 〜２0 のｍビットに加
えて２-1，２-2，２-3のビットまで記憶できるよう（ｍ
＋３）ビットのレジスタが用いられる。補数処理部４
は、２m のビットである符号入力データＰＬＭに応じて
制御され、差分データが負の数、すなわち、ＰＬＭが”
１”である場合に、入力データＩＮを１に対する補数に
変換する。また、キャリー入力付き加算部２２にはキャ
リー入力ＣＲが設けられ、キャリー入力が”１”である
場合に、加算値に１を加算する。端数処理部５は、出力
レジスタ３の２-1，２-2のビットを端数処理する。端数
処理は、切り捨て、切り上げ、四捨五入のいずれでもよ
い。
【００２０】第２の実施例の動作について説明する。モ
ード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”
である場合は、ビットシフター部１で１ビットのシフト
が行なわれる。シフトされたデータに対して、符号入力
データＰＬＭが”０”であれば、補数処理部４は、補数
処理は行なわず、そのままのデータがキャリー入力付き
加算部２２に入力される。キャリー入力付き加算部２２
において、シフトされた差分データが、出力レジスタ３
の実値データに順次加算されることは第１の実施例で説
明したと同様であるが、この実施例では、２-1，２-2の
ビットも順次加算される。符号入力データＰＬＭが”
１”である場合は、補数処理部４で１に対する補数に変
換され、キャリー入力付き加算部２２に入力されて、出
力レジスタ３の実値データと加算され、キャリーの１が
さらに加算される。２m のビットに上がった桁上げデー
タは捨てられる。このような加算によって、シフトされ
た差分データの減算が行なわれる。出力データＯＵＴ
は、出力レジスタ３の出力データが端数処理部５で端数
処理されたデータである。キャリー入力付き加算部２２
において、シフトされた差分データが２回加算されるご
とに、新しい差分データが入力データＩＮとして入力さ
れ、補間数が１の補間が行なわれる。なお、最初に入力
される実値データは、第１の実施例で説明したように、
ＲＥＳ信号が出力レジスタ３に加えられた後、実値デー
タも１ビットシフトさせて、２回に加算を行なうように
してもよいが、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
を”０”，”０”として、ビットシフター部１でのシフ
トを行なわないようにして、出力レジスタ３に実値デー
タを記憶させるようにしてもよい。
ード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”
である場合は、ビットシフター部１で１ビットのシフト
が行なわれる。シフトされたデータに対して、符号入力
データＰＬＭが”０”であれば、補数処理部４は、補数
処理は行なわず、そのままのデータがキャリー入力付き
加算部２２に入力される。キャリー入力付き加算部２２
において、シフトされた差分データが、出力レジスタ３
の実値データに順次加算されることは第１の実施例で説
明したと同様であるが、この実施例では、２-1，２-2の
ビットも順次加算される。符号入力データＰＬＭが”
１”である場合は、補数処理部４で１に対する補数に変
換され、キャリー入力付き加算部２２に入力されて、出
力レジスタ３の実値データと加算され、キャリーの１が
さらに加算される。２m のビットに上がった桁上げデー
タは捨てられる。このような加算によって、シフトされ
た差分データの減算が行なわれる。出力データＯＵＴ
は、出力レジスタ３の出力データが端数処理部５で端数
処理されたデータである。キャリー入力付き加算部２２
において、シフトされた差分データが２回加算されるご
とに、新しい差分データが入力データＩＮとして入力さ
れ、補間数が１の補間が行なわれる。なお、最初に入力
される実値データは、第１の実施例で説明したように、
ＲＥＳ信号が出力レジスタ３に加えられた後、実値デー
タも１ビットシフトさせて、２回に加算を行なうように
してもよいが、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
を”０”，”０”として、ビットシフター部１でのシフ
トを行なわないようにして、出力レジスタ３に実値デー
タを記憶させるようにしてもよい。
【００２１】上述した実施例は、補間数が１である２分
の１補間の場合の一連動作である。２進符号の場合に
は、下位ビット方向に２ビットのシフトを与えることに
より、４分の１、また、３ビットのシフトを与えること
により、８分の１の値が得られるから、ビットシフター
部において、２ビットのシフトを与える場合には、３個
の補間データを挿入でき、３ビットのシフトを与える場
合には、７個の補間データを挿入できる。
の１補間の場合の一連動作である。２進符号の場合に
は、下位ビット方向に２ビットのシフトを与えることに
より、４分の１、また、３ビットのシフトを与えること
により、８分の１の値が得られるから、ビットシフター
部において、２ビットのシフトを与える場合には、３個
の補間データを挿入でき、３ビットのシフトを与える場
合には、７個の補間データを挿入できる。
【００２２】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”０”，”１”である場合は、ビットシフター部１で
２ビットのシフトが行なわれる。補数処理部４における
補数処理およびキャリー入力付き加算部２２における加
算は、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”である場合と同様であるが、入力データＩ
Ｎは、キャリー入力付き加算部２２において、シフトさ
れた差分データが４回加算されるごとに、新しい差分デ
ータが入力データＩＮとして入力され、補間数が３の補
間が行なわれる。
が”０”，”１”である場合は、ビットシフター部１で
２ビットのシフトが行なわれる。補数処理部４における
補数処理およびキャリー入力付き加算部２２における加
算は、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”である場合と同様であるが、入力データＩ
Ｎは、キャリー入力付き加算部２２において、シフトさ
れた差分データが４回加算されるごとに、新しい差分デ
ータが入力データＩＮとして入力され、補間数が３の補
間が行なわれる。
【００２３】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”１”である場合は、ビットシフター部１で
３ビットのシフトが行なわれる。補数処理部４における
補数処理およびキャリー入力付き加算部２２における加
算は、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”である場合と同様であるが、入力データＩ
Ｎは、キャリー入力付き加算部２２において、シフトさ
れた差分データが８回加算されるごとに、新しい差分デ
ータが入力データＩＮとして入力され、補間数が７の補
間が行なわれる。
が”１”，”１”である場合は、ビットシフター部１で
３ビットのシフトが行なわれる。補数処理部４における
補数処理およびキャリー入力付き加算部２２における加
算は、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”である場合と同様であるが、入力データＩ
Ｎは、キャリー入力付き加算部２２において、シフトさ
れた差分データが８回加算されるごとに、新しい差分デ
ータが入力データＩＮとして入力され、補間数が７の補
間が行なわれる。
【００２４】第２の実施例におけるビットシフター部１
の動作について図４で説明する。この図では、シフト数
が２である場合を図示した。ビットシフター部１には、
絶対値データである２m-1 ，２m-2 ，・・・，２1 ，２
0 のビットが入力され、下位ビット方向へ２ビットシフ
トされる。すなわち、２m-1 ，２m-2 ，・・・，２3，
２2 の各ビットは、それぞれ２m-3 ，２m-4 ，・・・，
２1 ，２0 のビットへシフトされ、２1 ，２0 は、小数
部の２-1，２-2のビットへシフトされる。シフトを受け
ないビットである２m-1 ，２m-2 と２-3のビットに
は、”０”が移される。シフト数が１または３の場合も
同様である。
の動作について図４で説明する。この図では、シフト数
が２である場合を図示した。ビットシフター部１には、
絶対値データである２m-1 ，２m-2 ，・・・，２1 ，２
0 のビットが入力され、下位ビット方向へ２ビットシフ
トされる。すなわち、２m-1 ，２m-2 ，・・・，２3，
２2 の各ビットは、それぞれ２m-3 ，２m-4 ，・・・，
２1 ，２0 のビットへシフトされ、２1 ，２0 は、小数
部の２-1，２-2のビットへシフトされる。シフトを受け
ないビットである２m-1 ，２m-2 と２-3のビットに
は、”０”が移される。シフト数が１または３の場合も
同様である。
【００２５】図５は、図４で説明したビットシフトを行
なう一例の回路図である。左側がシフトを受けるデータ
の入力端子であり、２m-1 〜２0 のビットデータが入力
される。右側はシフトされたデータの出力端子であり、
２m-1 〜２-3のビットデータが出力される。ＬＣは論理
回路であり、入力側に４個のＡＮＤ回路と出力側に１個
のＯＲ回路が設けられている。シフト数は、モード選択
信号ＭＯＤＥ１，ＭＯＤＥ２を受ける４個のＡＮＤ回路
の出力で決定される。例えば、モード選択信号ＭＯＤＥ
１，ＭＯＤＥ２が”０”，”１”で２ビットのシフトが
行なわれる場合は、各論理回路ＬＣの上から２番目のＡ
ＮＤ回路の出力が”１”となり、出力側においては、２
m-1 ，２m-2 と２-3のビットが”０”となり、他のビッ
トには、入力データＩＮの２ビットシフトされたデータ
が出力される。他のシフト数の場合も、同様にして、ビ
ットシフトが行なわれる。
なう一例の回路図である。左側がシフトを受けるデータ
の入力端子であり、２m-1 〜２0 のビットデータが入力
される。右側はシフトされたデータの出力端子であり、
２m-1 〜２-3のビットデータが出力される。ＬＣは論理
回路であり、入力側に４個のＡＮＤ回路と出力側に１個
のＯＲ回路が設けられている。シフト数は、モード選択
信号ＭＯＤＥ１，ＭＯＤＥ２を受ける４個のＡＮＤ回路
の出力で決定される。例えば、モード選択信号ＭＯＤＥ
１，ＭＯＤＥ２が”０”，”１”で２ビットのシフトが
行なわれる場合は、各論理回路ＬＣの上から２番目のＡ
ＮＤ回路の出力が”１”となり、出力側においては、２
m-1 ，２m-2 と２-3のビットが”０”となり、他のビッ
トには、入力データＩＮの２ビットシフトされたデータ
が出力される。他のシフト数の場合も、同様にして、ビ
ットシフトが行なわれる。
【００２６】図６は、本発明の時系列信号の線形補間装
置の第３の実施例のブロック図である。図中、図１，図
３と同様な部分には同じ符号を付して説明を省略する。
この実施例においては、差分データは、正の値はｍビッ
トの２進コードで、負の値は１に対する補数で与えられ
る。データがｍビットであるとすれば、各ビットは、２
m-1 ，２m-2 ，・・・，２1 ，２0 であらわされる。２
m-1 のビットは、差分データが正の値の場合は”０”、
負の値の場合は”１”である。これら２m-1 ，２m-2 ，
・・・，２1 ，２0 のビットは、入力データＩＮとして
入力される。ビットシフター部１は、下位方向に、１ビ
ット乃至３ビットのシフトを行なうことができ、そのシ
フト数は、２ビットのモード選択信号ＭＯＤＥ１，ＭＯ
ＤＥ２で選択される。すなわち、モード選択信号ＭＯＤ
Ｅ１，ＭＯＤＥ２が”０”，”０”であれば、シフトは
されない。ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”で
あれば、１ビットのシフトが行なわれ、ＭＯＤＥ１，Ｍ
ＯＤＥ２が”０”，”１”であれば、２ビットのシフト
が行なわれ、ＭＯＤＥ１，ＭＯＤＥ２が”１”，”１”
であれば、３ビットのシフトが行なわれる。出力レジス
タ３は、２m-1 〜２0 のｍビットに加えて２-1，２-2，
２-3のビットまで記憶できるよう（ｍ＋３）ビットのレ
ジスタが用いられる。キャリー入力付き加算部２２には
キャリー入力ＣＲが設けられ、キャリー入力が”１”で
ある場合に、加算値に１を加算する。キャリー入力に
は、ＭＳＢである２m-1 のビットが用いられる。端数処
理部５は、出力レジスタ３の２-1，２-2のビットを端数
処理する。端数処理は、切り捨て、切り上げ、四捨五入
のいずれでもよい。
置の第３の実施例のブロック図である。図中、図１，図
３と同様な部分には同じ符号を付して説明を省略する。
この実施例においては、差分データは、正の値はｍビッ
トの２進コードで、負の値は１に対する補数で与えられ
る。データがｍビットであるとすれば、各ビットは、２
m-1 ，２m-2 ，・・・，２1 ，２0 であらわされる。２
m-1 のビットは、差分データが正の値の場合は”０”、
負の値の場合は”１”である。これら２m-1 ，２m-2 ，
・・・，２1 ，２0 のビットは、入力データＩＮとして
入力される。ビットシフター部１は、下位方向に、１ビ
ット乃至３ビットのシフトを行なうことができ、そのシ
フト数は、２ビットのモード選択信号ＭＯＤＥ１，ＭＯ
ＤＥ２で選択される。すなわち、モード選択信号ＭＯＤ
Ｅ１，ＭＯＤＥ２が”０”，”０”であれば、シフトは
されない。ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”で
あれば、１ビットのシフトが行なわれ、ＭＯＤＥ１，Ｍ
ＯＤＥ２が”０”，”１”であれば、２ビットのシフト
が行なわれ、ＭＯＤＥ１，ＭＯＤＥ２が”１”，”１”
であれば、３ビットのシフトが行なわれる。出力レジス
タ３は、２m-1 〜２0 のｍビットに加えて２-1，２-2，
２-3のビットまで記憶できるよう（ｍ＋３）ビットのレ
ジスタが用いられる。キャリー入力付き加算部２２には
キャリー入力ＣＲが設けられ、キャリー入力が”１”で
ある場合に、加算値に１を加算する。キャリー入力に
は、ＭＳＢである２m-1 のビットが用いられる。端数処
理部５は、出力レジスタ３の２-1，２-2のビットを端数
処理する。端数処理は、切り捨て、切り上げ、四捨五入
のいずれでもよい。
【００２７】第３の実施例の動作について説明する。モ
ード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”
である場合は、ビットシフター部１で１ビットのシフト
が行なわれる。キャリー入力付き加算部２２において、
シフトされた差分データが、出力レジスタ３の実値デー
タに順次加算されることは第１，第２の実施例で説明し
たと同様である。シフトされた差分データは、キャリー
入力付き加算部２２に入力されて、出力レジスタ３の実
値データと加算され、ＭＳＢである２m-1 のビットがキ
ャリー入力としてさらに加算される。したがって、２
m-1 が”１”である負の値の場合には、１が加算され
る。この場合、２m のビットに上がったデータは捨てら
れる。このような加算によって、シフトされた差分デー
タの加減算が行なわれる。出力データＯＵＴは、出力レ
ジスタ３の出力データが端数処理部５で端数処理された
データである。キャリー入力付き加算部２２において、
シフトされた差分データが２回加算されるごとに、新し
い差分データが入力データＩＮとして入力され、補間数
が１の補間が行なわれる。なお、最初に入力される実値
データは、第１の実施例で説明したように、実値データ
も１ビットシフトさせて、２回に加算を行なうようにし
てもよいが、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
を”０”，”０”として、ビットシフター部１でのシフ
トを行なわないようにして、出力レジスタ３に実値デー
タを記憶させるようにしてもよい。
ード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”１”，”０”
である場合は、ビットシフター部１で１ビットのシフト
が行なわれる。キャリー入力付き加算部２２において、
シフトされた差分データが、出力レジスタ３の実値デー
タに順次加算されることは第１，第２の実施例で説明し
たと同様である。シフトされた差分データは、キャリー
入力付き加算部２２に入力されて、出力レジスタ３の実
値データと加算され、ＭＳＢである２m-1 のビットがキ
ャリー入力としてさらに加算される。したがって、２
m-1 が”１”である負の値の場合には、１が加算され
る。この場合、２m のビットに上がったデータは捨てら
れる。このような加算によって、シフトされた差分デー
タの加減算が行なわれる。出力データＯＵＴは、出力レ
ジスタ３の出力データが端数処理部５で端数処理された
データである。キャリー入力付き加算部２２において、
シフトされた差分データが２回加算されるごとに、新し
い差分データが入力データＩＮとして入力され、補間数
が１の補間が行なわれる。なお、最初に入力される実値
データは、第１の実施例で説明したように、実値データ
も１ビットシフトさせて、２回に加算を行なうようにし
てもよいが、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
を”０”，”０”として、ビットシフター部１でのシフ
トを行なわないようにして、出力レジスタ３に実値デー
タを記憶させるようにしてもよい。
【００２８】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”０”，”１”である場合は、ビットシフター部１で
２ビットのシフトが行なわれる。キャリー入力付き加算
部２２における加算は、モード選択信号ＭＯＤＥ１，Ｍ
ＯＤＥ２が”１”，”０”である場合と同様であるが、
入力データＩＮは、キャリー入力付き加算部２２におい
て、シフトされた差分データが４回加算されるごとに、
新しい差分データが入力データＩＮとして入力され、補
間数が３の補間が行なわれる。
が”０”，”１”である場合は、ビットシフター部１で
２ビットのシフトが行なわれる。キャリー入力付き加算
部２２における加算は、モード選択信号ＭＯＤＥ１，Ｍ
ＯＤＥ２が”１”，”０”である場合と同様であるが、
入力データＩＮは、キャリー入力付き加算部２２におい
て、シフトされた差分データが４回加算されるごとに、
新しい差分データが入力データＩＮとして入力され、補
間数が３の補間が行なわれる。
【００２９】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”１”である場合は、ビットシフター部１で
３ビットのシフトが行なわれる。キャリー入力付き加算
部２２における加算は、モード選択信号ＭＯＤＥ１，Ｍ
ＯＤＥ２が”１”，”０”である場合と同様であるが、
入力データＩＮは、キャリー入力付き加算部２２におい
て、シフトされた差分データが８回加算されるごとに、
新しい差分データが入力データＩＮとして入力され、補
間数が７の補間が行なわれる。
が”１”，”１”である場合は、ビットシフター部１で
３ビットのシフトが行なわれる。キャリー入力付き加算
部２２における加算は、モード選択信号ＭＯＤＥ１，Ｍ
ＯＤＥ２が”１”，”０”である場合と同様であるが、
入力データＩＮは、キャリー入力付き加算部２２におい
て、シフトされた差分データが８回加算されるごとに、
新しい差分データが入力データＩＮとして入力され、補
間数が７の補間が行なわれる。
【００３０】第３の実施例におけるビットシフター部１
の動作について図７で説明する。この図では、シフト数
が２である場合を図示した。ビットシフター部１に入力
された２m-1 ，２m-2 ，・・・，２1 ，２0 のビット
が、下位ビット方向へ２ビットシフトされる。すなわ
ち、２m-1 ，２m-2 ，・・・，２3 ，２2 の各ビット
は、それぞれ２m-3 ，２m-4 ，・・・，２1 ，２0 のビ
ットへシフトされ、２1 ，２0 は、小数部の２-1，２-2
のビットへシフトされる。シフトを受けないビットであ
る２m-1 ，２m-2 には、ＭＳＢである２m-1 のビットが
移される。２-3のビットにも、２m-1 のビットを移すよ
うにするのがよい。シフト数が１または３の場合も同様
である。
の動作について図７で説明する。この図では、シフト数
が２である場合を図示した。ビットシフター部１に入力
された２m-1 ，２m-2 ，・・・，２1 ，２0 のビット
が、下位ビット方向へ２ビットシフトされる。すなわ
ち、２m-1 ，２m-2 ，・・・，２3 ，２2 の各ビット
は、それぞれ２m-3 ，２m-4 ，・・・，２1 ，２0 のビ
ットへシフトされ、２1 ，２0 は、小数部の２-1，２-2
のビットへシフトされる。シフトを受けないビットであ
る２m-1 ，２m-2 には、ＭＳＢである２m-1 のビットが
移される。２-3のビットにも、２m-1 のビットを移すよ
うにするのがよい。シフト数が１または３の場合も同様
である。
【００３１】図８は、図７で説明したビットシフトを行
なう一例の回路図である。左側がシフトを受けるデータ
の入力端子であり、２m-1 〜２0 のビットデータが入力
される。右側はシフトされたデータの出力端子であり、
２m-1 〜２-3のビットデータが出力される。ＬＣは論理
回路であり、入力側に４個のＡＮＤ回路と出力側に１個
のＯＲ回路が設けられている。シフト数は、モード選択
信号ＭＯＤＥ１，ＭＯＤＥ２を受ける４個のＡＮＤ回路
の出力で決定される。例えば、モード選択信号ＭＯＤＥ
１，ＭＯＤＥ２が”０”，”１”で２ビットのシフトが
行なわれる場合は、各論理回路ＬＣの上から２番目のＡ
ＮＤ回路の出力が”１”となり、出力側においては、２
m-1 ，２m-2 と２-3のビットに２m-1 のビットが移さ
れ、他のビットには、入力データＩＮの２ビットシフト
されたデータが出力される。他のシフト数の場合も、同
様にして、ビットシフトが行なわれる。
なう一例の回路図である。左側がシフトを受けるデータ
の入力端子であり、２m-1 〜２0 のビットデータが入力
される。右側はシフトされたデータの出力端子であり、
２m-1 〜２-3のビットデータが出力される。ＬＣは論理
回路であり、入力側に４個のＡＮＤ回路と出力側に１個
のＯＲ回路が設けられている。シフト数は、モード選択
信号ＭＯＤＥ１，ＭＯＤＥ２を受ける４個のＡＮＤ回路
の出力で決定される。例えば、モード選択信号ＭＯＤＥ
１，ＭＯＤＥ２が”０”，”１”で２ビットのシフトが
行なわれる場合は、各論理回路ＬＣの上から２番目のＡ
ＮＤ回路の出力が”１”となり、出力側においては、２
m-1 ，２m-2 と２-3のビットに２m-1 のビットが移さ
れ、他のビットには、入力データＩＮの２ビットシフト
されたデータが出力される。他のシフト数の場合も、同
様にして、ビットシフトが行なわれる。
【００３２】図９は、本発明の時系列信号の線形補間装
置の第４の実施例のブロック図である。図中、１はビッ
トシフター部、２は加算部、３は出力レジスタ、５は端
数処理部、６は第１の入力レジスタ、７は第２の入力レ
ジスタ、８は減算部、９はセレクタ部である。ＩＮは入
力データ、ＳＥＬは選択信号、ＣＬＫ１，ＣＬＫ２はク
ロック信号、ＯＵＴは補間された出力データである。第
１の入力レジスタ６および第２の入力レジスタ７は、ｍ
ビットのデータを取り扱う場合、ｍビットレジスタであ
り、出力レジスタ３は、（ｍ＋１）ビットレジスタであ
る。入力データＩＮは、音声信号を所定の時間間隔でサ
ンプリングして、デジタル化された入力信号であり、２
進データに変換されたデータである。
置の第４の実施例のブロック図である。図中、１はビッ
トシフター部、２は加算部、３は出力レジスタ、５は端
数処理部、６は第１の入力レジスタ、７は第２の入力レ
ジスタ、８は減算部、９はセレクタ部である。ＩＮは入
力データ、ＳＥＬは選択信号、ＣＬＫ１，ＣＬＫ２はク
ロック信号、ＯＵＴは補間された出力データである。第
１の入力レジスタ６および第２の入力レジスタ７は、ｍ
ビットのデータを取り扱う場合、ｍビットレジスタであ
り、出力レジスタ３は、（ｍ＋１）ビットレジスタであ
る。入力データＩＮは、音声信号を所定の時間間隔でサ
ンプリングして、デジタル化された入力信号であり、２
進データに変換されたデータである。
【００３３】第１の入力レジスタ６は、入力データＩＮ
をクロック信号ＣＬＫ１に同期して記憶する。第２の入
力レジスタ７は、第１の入力レジスタ６のＱ出力を書き
込みデータとして、同じクロック信号ＣＬＫ１に同期し
て記憶する。減算部８は、第１の入力レジスタ６のＱ出
力データから、第２の入力レジスタ７のＱ出力データを
減算し、減算結果である差分データをビットシフター部
１に与える。ビットシフター部１は、差分データを下位
ビット方向に１ビットのビットシフトを行なうようにシ
フトさせる。加算部２は、シフトされた差分データと出
力レジスタ３の出力データとを加算する。セレクタ部９
は、選択信号ＳＥＬにより、加算部２の出力信号と第１
の入力レジスタ６のＱ出力データとを選択して、出力レ
ジスタ３に出力する。出力レジスタ３は、クロック信号
ＣＬＫ２に同期して、セレクタ部９の出力を記憶する。
をクロック信号ＣＬＫ１に同期して記憶する。第２の入
力レジスタ７は、第１の入力レジスタ６のＱ出力を書き
込みデータとして、同じクロック信号ＣＬＫ１に同期し
て記憶する。減算部８は、第１の入力レジスタ６のＱ出
力データから、第２の入力レジスタ７のＱ出力データを
減算し、減算結果である差分データをビットシフター部
１に与える。ビットシフター部１は、差分データを下位
ビット方向に１ビットのビットシフトを行なうようにシ
フトさせる。加算部２は、シフトされた差分データと出
力レジスタ３の出力データとを加算する。セレクタ部９
は、選択信号ＳＥＬにより、加算部２の出力信号と第１
の入力レジスタ６のＱ出力データとを選択して、出力レ
ジスタ３に出力する。出力レジスタ３は、クロック信号
ＣＬＫ２に同期して、セレクタ部９の出力を記憶する。
【００３４】なお、減算部８における出力データは、第
２および第３の実施例で説明したように、符号付きのデ
ータや負の値を補数とするデータ等、適宜のデータを用
いることができ、ビットシフター部１および加算部２に
おいて、そのデータに適したビットシフトや加算が行な
われるが、すでに説明したところであるから、ここで
は、単に、減算、ビットシフト、加算として説明した。
また、加算部２へ入力させる実値データは、端数処理さ
れたデータを用いてもよい。
２および第３の実施例で説明したように、符号付きのデ
ータや負の値を補数とするデータ等、適宜のデータを用
いることができ、ビットシフター部１および加算部２に
おいて、そのデータに適したビットシフトや加算が行な
われるが、すでに説明したところであるから、ここで
は、単に、減算、ビットシフト、加算として説明した。
また、加算部２へ入力させる実値データは、端数処理さ
れたデータを用いてもよい。
【００３５】図９の実施例の動作を図１１のタイミング
チャートを用いて説明する。（ｎ−２）番目のデータと
（ｎ−１）番目のデータに対する補間処理は、クロック
信号ＣＬＫ１によって、図示しない（ｎ−２）番目のデ
ータが第２の入力レジスタ７にラッチされ、（ｎ−１）
番目のデータが第１の入力レジスタ６にラッチされた状
態で行なわれる。クロック信号ＣＬＫ１は、入力データ
ＩＮを第１，第２の入力レジスタ６，７にラッチするク
ロックである。そのラッチ方法は、入力データＩＮを、
第１の入力レジスタ６でＣＬＫ１の立ち上がりでラッチ
し、同時に、第１の入力レジスタ６のＱ出力を第２の入
力レジスタ７のデータとしてクロック信号ＣＬＫ１の立
ち上がりでラッチする。また、クロック信号ＣＬＫ２と
選択信号ＳＥＬによって、出力レジスタ３には、（ｎ−
２）番目のデータ、次に、補間データ、さらにその次に
（ｎ−１）番目のデータの順で順次記憶し、端数処理部
５で端数処理をしたデータを出力データＯＵＴとして、
順次出力する。
チャートを用いて説明する。（ｎ−２）番目のデータと
（ｎ−１）番目のデータに対する補間処理は、クロック
信号ＣＬＫ１によって、図示しない（ｎ−２）番目のデ
ータが第２の入力レジスタ７にラッチされ、（ｎ−１）
番目のデータが第１の入力レジスタ６にラッチされた状
態で行なわれる。クロック信号ＣＬＫ１は、入力データ
ＩＮを第１，第２の入力レジスタ６，７にラッチするク
ロックである。そのラッチ方法は、入力データＩＮを、
第１の入力レジスタ６でＣＬＫ１の立ち上がりでラッチ
し、同時に、第１の入力レジスタ６のＱ出力を第２の入
力レジスタ７のデータとしてクロック信号ＣＬＫ１の立
ち上がりでラッチする。また、クロック信号ＣＬＫ２と
選択信号ＳＥＬによって、出力レジスタ３には、（ｎ−
２）番目のデータ、次に、補間データ、さらにその次に
（ｎ−１）番目のデータの順で順次記憶し、端数処理部
５で端数処理をしたデータを出力データＯＵＴとして、
順次出力する。
【００３６】したがって、（ｎ−２）番目のデータと
（ｎ−１）番目のデータに対する補間処理が終了したと
きには、第１の入力レジスタ６には、（ｎ−１）番目の
データがラッチされ、第２の入力レジスタ７には、（ｎ
−２）番目のデータがラッチされ、出力レジスタ３に
は、（ｎ−１）番目のデータがラッチされている。
（ｎ−１）番目のデータに対する補間処理が終了したと
きには、第１の入力レジスタ６には、（ｎ−１）番目の
データがラッチされ、第２の入力レジスタ７には、（ｎ
−２）番目のデータがラッチされ、出力レジスタ３に
は、（ｎ−１）番目のデータがラッチされている。
【００３７】次に、（ｎ−１）番目のデータとｎ番目の
データに対する補間処理が行なわれる。時刻Ｔ1 におい
て、クロック信号ＣＬＫ１の立ち上がりにより、第１の
入力レジスタ６にはｎ番目のデータがラッチされ、第２
の入力レジスタ７には、第１の入力レジスタ６のＱ出力
データである（ｎ−１）番目のデータがラッチされる。
次に、ここでラッチしたｎ番目のデータから、（ｎ−
１）番目のデータを引いた差分データを減算部３で算出
する。この値が、ｎ番目のデータと（ｎ−１）番目のデ
ータの変化量である差分データとなる。
データに対する補間処理が行なわれる。時刻Ｔ1 におい
て、クロック信号ＣＬＫ１の立ち上がりにより、第１の
入力レジスタ６にはｎ番目のデータがラッチされ、第２
の入力レジスタ７には、第１の入力レジスタ６のＱ出力
データである（ｎ−１）番目のデータがラッチされる。
次に、ここでラッチしたｎ番目のデータから、（ｎ−
１）番目のデータを引いた差分データを減算部３で算出
する。この値が、ｎ番目のデータと（ｎ−１）番目のデ
ータの変化量である差分データとなる。
【００３８】ビットシフター部１は、差分データを補間
するタイミングの数によって等分するための除算回路と
同等であり、ｎ番目のデータと（ｎ−１）番目のデータ
の間を１回だけ補間を行なっているため、変化量の２分
の１の値を算出する。すなわち、２進符号であるから、
下位ビット方向に１ビット分シフトするだけで、差分デ
ータの２分の１の値が得られる。ここで得られた差分デ
ータの２分の１のデータと、出力レジスタ３にラッチさ
れ出力されている出力データである（ｎ−１）番目のデ
ータとが、加算部２で加算される。時刻Ｔ2 において
は、選択信号ＳＥＬが”０”であるから、セレクタ部９
において、Ａ入力群が選択され、クロック信号ＣＬＫ２
の立ち上がりで、加算部２の出力データが出力レジスタ
３にラッチされ、端数処理を施されて出力データＯＵＴ
として出力される。
するタイミングの数によって等分するための除算回路と
同等であり、ｎ番目のデータと（ｎ−１）番目のデータ
の間を１回だけ補間を行なっているため、変化量の２分
の１の値を算出する。すなわち、２進符号であるから、
下位ビット方向に１ビット分シフトするだけで、差分デ
ータの２分の１の値が得られる。ここで得られた差分デ
ータの２分の１のデータと、出力レジスタ３にラッチさ
れ出力されている出力データである（ｎ−１）番目のデ
ータとが、加算部２で加算される。時刻Ｔ2 において
は、選択信号ＳＥＬが”０”であるから、セレクタ部９
において、Ａ入力群が選択され、クロック信号ＣＬＫ２
の立ち上がりで、加算部２の出力データが出力レジスタ
３にラッチされ、端数処理を施されて出力データＯＵＴ
として出力される。
【００３９】時刻Ｔ3 においては、選択信号ＳＥＬが”
１”であるから、セレクタ部９において、Ｂ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、第１の
入力レジスタ６のＱ出力データであるｎ番目のデータ
が、出力レジスタ３にラッチされ、出力データＯＵＴと
して出力される。
１”であるから、セレクタ部９において、Ｂ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、第１の
入力レジスタ６のＱ出力データであるｎ番目のデータ
が、出力レジスタ３にラッチされ、出力データＯＵＴと
して出力される。
【００４０】このように、複数個の補間データを挿入す
る場合、リアルタイムでの挿入動作においては、挿入の
ための再生周波数をそれに応じて選択する必要がある。
上述した実施例では、クロック信号ＣＬＫ１に対して、
クロック信号ＣＬＫ２は、２倍の周波数であったが、３
個の補間データを挿入する場合には、クロック信号ＣＬ
Ｋ２は４倍の周波数、７個の補間データを挿入する場合
には、クロック信号ＣＬＫ２は８倍の周波数とする必要
がある。
る場合、リアルタイムでの挿入動作においては、挿入の
ための再生周波数をそれに応じて選択する必要がある。
上述した実施例では、クロック信号ＣＬＫ１に対して、
クロック信号ＣＬＫ２は、２倍の周波数であったが、３
個の補間データを挿入する場合には、クロック信号ＣＬ
Ｋ２は４倍の周波数、７個の補間データを挿入する場合
には、クロック信号ＣＬＫ２は８倍の周波数とする必要
がある。
【００４１】図１０は、本発明の時系列信号の線形補間
装置の第５の実施例のブロック図である。図中、図９と
同様な部分には同じ符号を付して説明を省略する。この
実施例では、ビットシフター部２１は、第２，第３の実
施例と同様に可変型ビットシフター部として構成され、
モード選択信号ＭＯＤＥ１，ＭＯＤＥ２に応じて、０〜
３ビットのシフトを行なうことができる。
装置の第５の実施例のブロック図である。図中、図９と
同様な部分には同じ符号を付して説明を省略する。この
実施例では、ビットシフター部２１は、第２，第３の実
施例と同様に可変型ビットシフター部として構成され、
モード選択信号ＭＯＤＥ１，ＭＯＤＥ２に応じて、０〜
３ビットのシフトを行なうことができる。
【００４２】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”０”である場合は、可変型ビットシフター
部２１は、図９におけるビットシフター部２１と同じ１
ビットのシフトを行なうから、図１１で説明した第４の
実施例と同様の動作を行なう。
が”１”，”０”である場合は、可変型ビットシフター
部２１は、図９におけるビットシフター部２１と同じ１
ビットのシフトを行なうから、図１１で説明した第４の
実施例と同様の動作を行なう。
【００４３】図１０の第５の実施例において、モード選
択信号ＭＯＤＥ１，ＭＯＤＥ２が、”０”，”１”であ
る場合の動作を図１２のタイミングチャートを用いて説
明する。図１２は、図１１の時刻Ｔ1 に相当する時点か
ら図示したものである。この時点では、第１の入力レジ
スタ６には、（ｎ−１）番目のデータがラッチされ、第
２の入力レジスタ７には、（ｎ−２）番目のデータがラ
ッチされ、出力レジスタ３には、（ｎ−１）番目のデー
タがラッチされており、（ｎ−１）番目のデータとｎ番
目のデータに対する補間処理が行なわれる。時刻Ｔ4 に
おいて、クロック信号ＣＬＫ１の立ち上がりにより、第
１の入力レジスタ６にはｎ番目のデータがラッチされ、
第２の入力レジスタ７には、第１の入力レジスタ６のＱ
出力データである（ｎ−１）番目のデータがラッチされ
る。次に、ここでラッチしたｎ番目のデータから、（ｎ
−１）番目のデータを引いた差分データを減算部８で算
出する。この値が、ｎ番目のデータと（ｎ−１）番目の
データの入力データＩＮの変化量となる。
択信号ＭＯＤＥ１，ＭＯＤＥ２が、”０”，”１”であ
る場合の動作を図１２のタイミングチャートを用いて説
明する。図１２は、図１１の時刻Ｔ1 に相当する時点か
ら図示したものである。この時点では、第１の入力レジ
スタ６には、（ｎ−１）番目のデータがラッチされ、第
２の入力レジスタ７には、（ｎ−２）番目のデータがラ
ッチされ、出力レジスタ３には、（ｎ−１）番目のデー
タがラッチされており、（ｎ−１）番目のデータとｎ番
目のデータに対する補間処理が行なわれる。時刻Ｔ4 に
おいて、クロック信号ＣＬＫ１の立ち上がりにより、第
１の入力レジスタ６にはｎ番目のデータがラッチされ、
第２の入力レジスタ７には、第１の入力レジスタ６のＱ
出力データである（ｎ−１）番目のデータがラッチされ
る。次に、ここでラッチしたｎ番目のデータから、（ｎ
−１）番目のデータを引いた差分データを減算部８で算
出する。この値が、ｎ番目のデータと（ｎ−１）番目の
データの入力データＩＮの変化量となる。
【００４４】可変型ビットシフター部２１は、下位ビッ
ト方向に２ビット分シフトを行なう。それによって、差
分データの４分の１の値が得られる。ここで得られた差
分データの４分の１のデータと、出力レジスタ３にラッ
チされている出力データである（ｎ−１）番目のデータ
とが、加算部２で加算される。
ト方向に２ビット分シフトを行なう。それによって、差
分データの４分の１の値が得られる。ここで得られた差
分データの４分の１のデータと、出力レジスタ３にラッ
チされている出力データである（ｎ−１）番目のデータ
とが、加算部２で加算される。
【００４５】時刻Ｔ5 においては、選択信号ＳＥＬが”
０”であるから、セレクタ部９において、Ａ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、加算部
２の出力データが出力レジスタ３にラッチされ、端数処
理部５において端数処理が行なわれ、第１補間データ
が、出力データＯＵＴとして出力される。加算部２で
は、新たに、上述した差分データの４分の１のデータと
出力レジスタ３に新たにラッチされた出力データとが加
算される。
０”であるから、セレクタ部９において、Ａ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、加算部
２の出力データが出力レジスタ３にラッチされ、端数処
理部５において端数処理が行なわれ、第１補間データ
が、出力データＯＵＴとして出力される。加算部２で
は、新たに、上述した差分データの４分の１のデータと
出力レジスタ３に新たにラッチされた出力データとが加
算される。
【００４６】時刻Ｔ6 においては、選択信号ＳＥＬが”
０”を継続しているから、セレクタ部９において、Ａ入
力群が選択され、クロック信号ＣＬＫ２の立ち上がり
で、加算部２の出力データが出力レジスタ３にラッチさ
れ、端数処理部５において端数処理が行なわれ、第２補
間データが、出力データＯＵＴとして出力される。加算
部２では、同様に、上述した差分データの４分の１のデ
ータと出力レジスタ３に新たにラッチされた出力データ
とが加算される。
０”を継続しているから、セレクタ部９において、Ａ入
力群が選択され、クロック信号ＣＬＫ２の立ち上がり
で、加算部２の出力データが出力レジスタ３にラッチさ
れ、端数処理部５において端数処理が行なわれ、第２補
間データが、出力データＯＵＴとして出力される。加算
部２では、同様に、上述した差分データの４分の１のデ
ータと出力レジスタ３に新たにラッチされた出力データ
とが加算される。
【００４７】同様にして、時刻Ｔ7 においては、差分デ
ータの４分の１のデータと出力レジスタ３の出力データ
との加算データが、加算部２から出力レジスタ３にラッ
チされ、端数処理部５において端数処理が行なわれ、第
３補間データが、出力データＯＵＴとして出力される。
ータの４分の１のデータと出力レジスタ３の出力データ
との加算データが、加算部２から出力レジスタ３にラッ
チされ、端数処理部５において端数処理が行なわれ、第
３補間データが、出力データＯＵＴとして出力される。
【００４８】時刻Ｔ8 においては、選択信号ＳＥＬが”
１”となるから、セレクタ部９において、Ｂ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、第１の
入力レジスタ６のＱ出力データであるｎ番目のデータ
が、出力レジスタ３にラッチされ、出力データＯＵＴと
して出力される。このようにして、入力データＩＮの間
に、それぞれ３個の補間データが挿入される。
１”となるから、セレクタ部９において、Ｂ入力群が選
択され、クロック信号ＣＬＫ２の立ち上がりで、第１の
入力レジスタ６のＱ出力データであるｎ番目のデータ
が、出力レジスタ３にラッチされ、出力データＯＵＴと
して出力される。このようにして、入力データＩＮの間
に、それぞれ３個の補間データが挿入される。
【００４９】モード選択信号ＭＯＤＥ１，ＭＯＤＥ２
が”１”，”１”である場合は、同様にして７個の補間
データが挿入される。
が”１”，”１”である場合は、同様にして７個の補間
データが挿入される。
【００５０】なお、図１２の時間経過に相当する横軸
は、図１１と比較すると、入力データＩＮの周期やクロ
ック信号ＣＬＫ１の周期が２倍程度で図示されている
が、これは、入力データＩＮのサンプリング周波数が、
第４の実施例の場合の２分の１程度であるからである。
すなわち、入力データＩＮのサンプリング周波数が、図
１１の場合と同程度である場合には、モード選択信号Ｍ
ＯＤＥ１，ＭＯＤＥ２によって選択されたモードにより
１個の補間データが挿入され、入力データＩＮのサンプ
リング周波数が、図１１の場合の２分の１程度である場
合には、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２によっ
て選択されたモードにより３個の補間データが挿入され
ることにより、いずれの場合も、補間されたデータの周
期を、第４の実施例の場合と同程度にすることが可能で
ある。
は、図１１と比較すると、入力データＩＮの周期やクロ
ック信号ＣＬＫ１の周期が２倍程度で図示されている
が、これは、入力データＩＮのサンプリング周波数が、
第４の実施例の場合の２分の１程度であるからである。
すなわち、入力データＩＮのサンプリング周波数が、図
１１の場合と同程度である場合には、モード選択信号Ｍ
ＯＤＥ１，ＭＯＤＥ２によって選択されたモードにより
１個の補間データが挿入され、入力データＩＮのサンプ
リング周波数が、図１１の場合の２分の１程度である場
合には、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２によっ
て選択されたモードにより３個の補間データが挿入され
ることにより、いずれの場合も、補間されたデータの周
期を、第４の実施例の場合と同程度にすることが可能で
ある。
【００５１】さらに、シフト数を増加させ、モード信号
をそれに対応させて、４以上用いることもできる。例え
ば、音声データの場合に、ＰＣＭ信号のサンプリング周
波数が、３２ｋＨｚであれば、補間を行なわず、１６ｋ
Ｈｚであれば、２分の１の周期で１つの補間データを挿
入し、８ｋＨｚであれば、４分の１の周期で３つの補間
データを挿入し、４ｋＨｚであれば、８分の１の周期で
７つの補間データを挿入し、２ｋＨｚであれば、１６分
の１の周期で１５の補間データを挿入するようにして、
疑似的にサンプリング周波数を上げることができる。そ
れにより、音質の向上や明瞭度の向上が可能となる。ま
た、入力データに応じてビットシフト量を変更すること
もできる。
をそれに対応させて、４以上用いることもできる。例え
ば、音声データの場合に、ＰＣＭ信号のサンプリング周
波数が、３２ｋＨｚであれば、補間を行なわず、１６ｋ
Ｈｚであれば、２分の１の周期で１つの補間データを挿
入し、８ｋＨｚであれば、４分の１の周期で３つの補間
データを挿入し、４ｋＨｚであれば、８分の１の周期で
７つの補間データを挿入し、２ｋＨｚであれば、１６分
の１の周期で１５の補間データを挿入するようにして、
疑似的にサンプリング周波数を上げることができる。そ
れにより、音質の向上や明瞭度の向上が可能となる。ま
た、入力データに応じてビットシフト量を変更すること
もできる。
【００５２】このように原音の種類によってサンプリン
グ周波数の異なった入力データ群を再生するための機能
として本発明の補間数を可変する機能が有効となる。別
の観点から言えば、図示しない元サンプリングデータを
蓄積してある記憶手段より、時系列的にデータを読み出
し、本発明の線形補間装置を使用することにより、必要
な音質、明瞭度に合わせて元データのデータ量を削減す
ることができ、前記の元データを蓄積する記憶領域を節
約できる。
グ周波数の異なった入力データ群を再生するための機能
として本発明の補間数を可変する機能が有効となる。別
の観点から言えば、図示しない元サンプリングデータを
蓄積してある記憶手段より、時系列的にデータを読み出
し、本発明の線形補間装置を使用することにより、必要
な音質、明瞭度に合わせて元データのデータ量を削減す
ることができ、前記の元データを蓄積する記憶領域を節
約できる。
【００５３】また、第５の実施例における図１２の入力
データＩＮの周期やクロック信号ＣＬＫ１の周期を、図
１１と同程度で図示されているとみてもよい。その場合
には、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”のモードが選択されることにより、２倍の
密度となるようデータの補間を行なうことができる。こ
のように、ＰＣＭ入力データのサンプリング周波数に対
して、モード信号とそれに応じた補間データのサンプリ
ング周波数を選択することにより、所望の補間を行なう
ことができる。
データＩＮの周期やクロック信号ＣＬＫ１の周期を、図
１１と同程度で図示されているとみてもよい。その場合
には、モード選択信号ＭＯＤＥ１，ＭＯＤＥ２が”
１”，”０”のモードが選択されることにより、２倍の
密度となるようデータの補間を行なうことができる。こ
のように、ＰＣＭ入力データのサンプリング周波数に対
して、モード信号とそれに応じた補間データのサンプリ
ング周波数を選択することにより、所望の補間を行なう
ことができる。
【００５４】図１３は、本発明の時系列信号の線形補間
装置の第６の実施例のブロック図である。図中、１０，
１１はシフトレジスタ、１２はビットシフター部、１３
は加算部、１４はタイミング制御部である。この実施例
では、入力データＩＮはシリアル信号である。入力およ
び出力側にｍビットのシフトレジスタを用いることがで
きる。シリアル信号である入力データＩＮは、シフトレ
ジスタ１０に入力され、ビットシフター１２でビットシ
フトが行なわれる。ビットシフター１２は、シフトする
ビット数分のビット遅延を行なう。加算部１３は、フル
アダーとキャリー保持用のフリップフロップより構成さ
れ、出力データは、シフトレジスタ１１に送られ、出力
データＯＵＴを出力する。タイミング制御部１４は、Ｃ
ＰＵまたはシーケンス回路等を有しており、各部の制御
と、データの授受を行なう。
装置の第６の実施例のブロック図である。図中、１０，
１１はシフトレジスタ、１２はビットシフター部、１３
は加算部、１４はタイミング制御部である。この実施例
では、入力データＩＮはシリアル信号である。入力およ
び出力側にｍビットのシフトレジスタを用いることがで
きる。シリアル信号である入力データＩＮは、シフトレ
ジスタ１０に入力され、ビットシフター１２でビットシ
フトが行なわれる。ビットシフター１２は、シフトする
ビット数分のビット遅延を行なう。加算部１３は、フル
アダーとキャリー保持用のフリップフロップより構成さ
れ、出力データは、シフトレジスタ１１に送られ、出力
データＯＵＴを出力する。タイミング制御部１４は、Ｃ
ＰＵまたはシーケンス回路等を有しており、各部の制御
と、データの授受を行なう。
【００５５】図１４は、入力信号の原音と、ＰＣＭ再生
音と、補間を行なったＰＣＭ再生音を示す波形図であ
り、補間処理は、第４の実施例のように補間を１度行な
ったものである。１５は入力信号原音、１６はＰＣＭ再
生音、１７は補間を行なったＰＣＭ再生音である。補間
を行なったＰＣＭ再生音１７は、補間を行なわないＰＣ
Ｍ再生音１６に比べて、高調波成分が少なくなり、より
入力信号原音１５に近い再生ができる。
音と、補間を行なったＰＣＭ再生音を示す波形図であ
り、補間処理は、第４の実施例のように補間を１度行な
ったものである。１５は入力信号原音、１６はＰＣＭ再
生音、１７は補間を行なったＰＣＭ再生音である。補間
を行なったＰＣＭ再生音１７は、補間を行なわないＰＣ
Ｍ再生音１６に比べて、高調波成分が少なくなり、より
入力信号原音１５に近い再生ができる。
【００５６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、簡単な構成で補間処理を行なうことができ、
補間動作の高速化および低消費電力化をはかることがで
きるという効果がある。また、補間を可変型にすること
により、入力データに適応した補間を行なうことがで
き、端数処理を行なうことにより補間精度を上げること
も可能である。
によれば、簡単な構成で補間処理を行なうことができ、
補間動作の高速化および低消費電力化をはかることがで
きるという効果がある。また、補間を可変型にすること
により、入力データに適応した補間を行なうことがで
き、端数処理を行なうことにより補間精度を上げること
も可能である。
【００５７】さらに、実値データを入力する手段を有す
ることにより、演算誤差および途中からの出力データの
補正を行なうことが可能である。
ることにより、演算誤差および途中からの出力データの
補正を行なうことが可能である。
【図１】本発明の時系列信号の線形補間装置の第１の実
施例のブロック図である。
施例のブロック図である。
【図２】本発明の補間方法の一実施例の説明図である。
【図３】本発明の時系列信号の線形補間装置の第２の実
施例のブロック図である。
施例のブロック図である。
【図４】第２の実施例におけるビットシフター部１の動
作の説明図である。
作の説明図である。
【図５】図４で説明したビットシフトを行なう一例の回
路図である。
路図である。
【図６】本発明の時系列信号の線形補間装置の第３の実
施例のブロック図である。
施例のブロック図である。
【図７】第３の実施例におけるビットシフター部１の動
作の説明図である。
作の説明図である。
【図８】図７で説明したビットシフトを行なう一例の回
路図である。
路図である。
【図９】本発明の時系列信号の線形補間装置の第４の実
施例のブロック図である。
施例のブロック図である。
【図１０】本発明の時系列信号の線形補間装置の第５の
実施例のブロック図である。
実施例のブロック図である。
【図１１】第４の実施例の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図１２】第５の実施例の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図１３】本発明の時系列信号の線形補間装置の第６の
実施例のブロック図である。
実施例のブロック図である。
【図１４】入出力信号を説明するための波形図である。
１，１２ ビットシフター部 ２，１３ 加算部 ３ 出力レジスタ ４ 補数処理部 ５ 端数処理部 ６ 第１の入力レジスタ ７ 第２の入力レジスタ ８ 減算部 ９ セレクタ部 １０，１１ シフトレジスタ １４ タイミング制御部 １５ 入力信号原音 １６ ＰＣＭ再生音 １７ 補間を行なったＰＣＭ再生音 ２１ 可変型ビットシフター部 ２２ キャリー入力付き加算部
Claims (8)
- 【請求項１】 ２進コードで符号化された差分データを
シフトするシフト手段と、該シフト手段によりシフトさ
れたデータを実値データに加算する加算手段と、該加算
手段により加算された実値データを記憶する記憶手段を
有することを特徴とする時系列信号の線形補間装置。 - 【請求項２】 差分データをシフトするシフト手段のシ
フト数を変更する選択手段を有することを特徴とする請
求項１に記載の時系列信号の線形補間装置。 - 【請求項３】 差分データをシフトした際に生じる端数
分を積算する積算手段と、端数処理を行なう端数処理手
段を有することを特徴とする請求項１または２に記載の
時系列信号の線形補間装置。 - 【請求項４】 実値データを入力する入力手段を有し、
該入力手段からのデータと加算手段により加算されたデ
ータとを選択するデータ選択手段を有することを特徴と
する請求項１乃至３に記載の時系列信号の線形補間装
置。 - 【請求項５】 ２進コードで符号化された差分データを
符号データと絶対値データより構成されたデータとし、
前記絶対値データをシフトするシフト手段と、該シフト
手段によりシフトされたデータを前記符号データに基づ
いて補数処理を行なう補数処理手段と、該補数処理手段
により処理されたデータを実値データに加算する加算手
段と、該加算手段により加算された実値データを記憶す
る記憶手段を有することを特徴とする時系列信号の線形
補間装置。 - 【請求項６】 絶対値データをシフトするシフト手段の
シフト数を変更する選択手段を有することを特徴とする
請求項５に記載の時系列信号の線形補間装置。 - 【請求項７】 絶対値データをシフトした際に生じる端
数分を積算する積算手段と、端数処理を行なう端数処理
手段を有することを特徴とする請求項５または６に記載
の時系列信号の線形補間装置。 - 【請求項８】 実値データを入力する入力手段を有し、
該入力手段からのデータと加算手段により加算されたデ
ータとを選択するデータ選択手段を有することを特徴と
する請求項５乃至７に記載の時系列信号の線形補間装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785893A JPH06252701A (ja) | 1993-02-22 | 1993-02-22 | 時系列信号の線形補間装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785893A JPH06252701A (ja) | 1993-02-22 | 1993-02-22 | 時系列信号の線形補間装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252701A true JPH06252701A (ja) | 1994-09-09 |
Family
ID=13067695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5785893A Pending JPH06252701A (ja) | 1993-02-22 | 1993-02-22 | 時系列信号の線形補間装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018197A1 (fr) * | 2006-08-08 | 2008-02-14 | Panasonic Corporation | Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse |
-
1993
- 1993-02-22 JP JP5785893A patent/JPH06252701A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018197A1 (fr) * | 2006-08-08 | 2008-02-14 | Panasonic Corporation | Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse |
| JPWO2008018197A1 (ja) * | 2006-08-08 | 2009-12-24 | パナソニック株式会社 | デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体 |
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