JP2002344434A - 位相誤差検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルＰＬＬ回路に用いられている位相
誤差検出回路の検出精度向上のため、発振器出力値の傾
き値が正負のいずれにおいても、再生信号と発振器出力
値との位相誤差値を正確に得ることを目的としている。 【解決手段】 ｎビット発振器出力１８の傾き信号１９
に対応して、再生信号２０とｎビット発振器出力１８の
位相誤差を求める演算処理を変える位相誤差検出回路１
３により、従来の位相誤差検出回路で起こり得た位相誤
差の誤認識を減少させ、従来回路より安定したＰＬＬ回
路動作を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンパクトディス
クなど光ディスクに記憶されたディジタルデータの再生
に用いる再生クロック、または伝送系を通過したディジ
タルデータの信号などに同期した再生クロックを生成す
るディジタルＰＬＬ回路などに使用される位相誤差検出
回路に関するものである。

【０００２】

【従来の技術】例えばコンパクトディスクにおいては、
記録信号をＥＦＭ（８−１４変調）と呼ばれる変調をか
けて記録している。再生時には再生されるデジタル信号
（以降再生信号という）からデジタルＰＬＬ回路により
再生クロックを生成し、再生クロックをもとに復調す
る。

【０００３】図４は、従来のディジタルＰＬＬ回路に用
いられている発振器を含む位相誤差検出回路のブロック
図である。

【０００４】発振器１５は加算器２とｎビット幅のレジ
スタ３（以降ｎビットレジスタ３という）から構成され
る。位相誤差検出回路４６はエッジ検出器１と遅延器で
あるＤＦＦ（Ｄフリップフロップ）４と演算処理器４５
から構成され、演算処理器４５は演算器４１、演算器４
２、および加算器４３から構成されている。

【０００５】発振器１５は、周波数制御値信号４８とｎ
ビットレジスタ３の出力であるｎビット発振器出力１８
を加算器２で加算し、桁上げが発生した場合には桁上げ
を無効にしたｎビット値をｎビットレジスタ３に入力
し、入力したその値は基準クロック１６に同期してｎビ
ットレジスタ３の出力側よりｎビット幅の発振器出力１
８（以降ｎビット発振器出力１８という）として出力す
る。ここで周波数制御値信号４８は発振器１５の発振周
波数を制御する値の信号である。

【０００６】ｎビット発振器出力１８の１つは演算器４
１に入力し、他の１つはＤＦＦ４に入力し、１基準クロ
ック遅延したＤＦＦ出力２１は演算器４２に入力する。

【０００７】再生信号２０のエッジが検出されると、次
の基準クロック１６の立ち上がりタイミングよりエッジ
出力９がエッジ検出器１から出力され、基準クロック１
６と再生信号２０のエッジとの位相差に応じた重み係数
の乗算が演算器４１および４２で行われ、乗算結果を加
算器４３で加算し補間、又は補外演算が行われて、位相
誤差値信号４７を得る。

【０００８】図５（ａ）は、図４示の位相誤差検出回路
の主要部におけるタイミングを示し、特に、再生信号２
０のエッジ２２近傍におけるｎビット発振器出力１８の
傾きが正の場合のタイミングチャートである。

【０００９】ここで、ｎビット発振器出力１８のビット
数は１０とし、発振周波数を決める周波数制御値は１２
８とする。再生信号２０のエッジ２２と基準クロック１
６との位相差はエッジ検出器１内部で発生した基準クロ
ック１６の３倍の周波数を有するクロックにより検出す
る。図に基準クロック１６の周期Ｔ０と基準クロック１
６の３倍の周波数の周期Ｔ１、Ｔ２、Ｔ３を示してい
る。エッジ２２の位置がＴ０を３分割したＴ１、Ｔ２、
Ｔ３、のいずれかとなり位相検出精度が３倍になってい
ることを示している。

【００１０】ここで、ｎビット発振器出力１８は１０ビ
ットの２の補数表示されているので、−５１２（１００
０００００００）から＋５１１（０１１１１１１１１
１）の範囲の数値｛（ ）内は１０ビットの２の補数表
示｝が表示できる。

【００１１】図５（ａ）において、基準クロック１６の
立ち上がりエッジ毎にｎビット発振器出力１８は周波数
制御値の１２８が加算されるので１２８づつ増加し、−
１４４、−１６、＋１１２、＋２４０と出力する。ＤＦ
Ｆ出力２１は１基準クロック遅延して、−２７２、−１
４４、−１６、＋１１２と出力する。

【００１２】図５（ａ）において、ｎビット発振器出力
１８の連続した２値が−１６、＋１１２であるところの
その間のＴ２の位置に再生信号２０のエッジ２２が存在
する。基準クロック１６と再生信号２０のエッジ２２と
の位相差に対応した重み係数は再生信号のエッジ２２が
Ｔ２の位置にあるので１／２である。

【００１３】エッジ２２が検出された次の基準クロック
１６の立ち上がりタイミングにおいて、演算器４１にｎ
ビット発振器出力１８の値である＋１１２が入力し、演
算器４２にはＤＦＦ出力２１の値である−１６が入力す
る。

【００１４】再生信号２０のエッジ２２の位置における
重み係数（１／２）をｎビット発振器出力１８の連続し
た２値である演算器４１、４２に格納された値に乗算し
加算を行う演算処理を１０進数表示すると、 （＋１１２）×（１／２）＋（−１６）×（１／２）＝
＋４８ となる。上記数値を１０ビットの２の補数表示すると （０００１１１００００）×（１／２）＋（１１１１１
１００００）×（１／２）＝００００１１００００ となり、値はｎビット発振器出力１８のＴ２の位置での
値と位相誤差演算を行なって得た位相誤差値と同じ値と
なっており、位相誤差値は正しい値となっている。

【００１５】図５（ｂ）は、図４示の位相誤差検出回路
の主要部におけるタイミングを示し、特に、ｎビット発
振器出力１８が１基準クロック内に正から負の値に変化
し、ｎビット発振器出力１８の傾きが負の時に、再生信
号のエッジ２２を検出した場合を示す。

【００１６】ｎビット発振器出力１８は１０ビットであ
るので、１０ビットの２の補数表示で表示できる値＋５
１１を越えると負の値になる。

【００１７】図中、再生信号２０のエッジ２２はｎビッ
ト発振器出力１８の連続した２値が＋４２０、−４７６
であるところのその間のＴ２の位置に存在する。

【００１８】エッジ２２が検出された次の基準信号の立
ち上がりタイミングにおいて、演算器４１にｎビット発
振器出力１８の値である−４７６が入力し、演算器４２
にはＤＦＦ出力２１の値である＋４２０が入力する。

【００１９】再生信号２０のエッジ２２の位置における
重み係数（１／２）をｎビット発振器出力１８の連続し
た２値である演算器４１、４２に格納された値に乗算し
加算を行う演算処理を１０進数表示すると、 （−４７６）×（１／２）＋（＋４２０）×（１／２）
＝−２８ となる。上記数値を１０ビットの２の補数表示すると （１０００１００１００）×（１／２）＋（０１１０１
００１００）×（１／２）＝１１１１１００１００ となり、予想されるｎビット発振器出力１８のＴ２の位
置での値は＋４８４であるが、位相誤差演算を行なって
得た位相誤差値は−２８であり、位相誤差値は正しい値
になっていない。

【００２０】

【発明が解決しようとする課題】従来の構成で、ＰＬＬ
回路の位相誤差検出回路の位相誤差検出精度を上げるに
は、基準クロックの周波数を上げ、発振器と位相誤差検
出回路を含むＰＬＬ回路のビット数を増やすことが必要
である。しかし、ＰＬＬ回路が正常に動作する基準クロ
ック周波数には上限があり、最高動作周波数を超えた周
波数にする事はできない。また、発振器を含むＰＬＬ回
路のビット数を増やすと最高動作周波数が低下すること
になる。

【００２１】そこで、基準クロック周波数を上げること
なく、また発振器を含むＰＬＬ回路のビット数を増やす
ことなく、位相誤差検出回路の位相誤差検出精度を上げ
る回路を提案する。

【００２２】従来の構成では、ｎビット発振器出力値が
一定値づつ増加しｎビット発振器出力値の傾きが正の場
合の位相誤差値は正しい値を得ることができるが、ｎビ
ット発振器出力値が一定値づつ増加し、ｎビット目に桁
上げが発生しｎビット発振器出力値が正から負に変化
し、ｎビット発振器出力値の傾きが負の場合の位相誤差
値は正しく得ることができないことがある。

【００２３】基準クロックの変化に対して再生信号の変
化が比較的遅い場合は、ｎビット発振器出力値の正から
負の変化点の検出回数が少ないので位相誤差値が正しく
得ることができない場合においても、ＰＬＬ回路は安定
して動作するが、再生信号の変化が比較的早い場合は位
相誤差値の誤認識の回数が多くなるためＰＬＬ回路の動
作が不安定になり、出力信号のジッタの増加、引き込み
の悪化などの可能性がある。またｎビットレジスタのｎ
値が小さい場合にも位相誤差値の誤認識の回数が多くな
りＰＬＬ回路の動作が不安定になる。

【００２４】本発明は、この点を改善するために、位相
誤差値を正しく得るための位相誤差検出回路を実現する
ことを目的とする。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の位相誤差検出回路では、ｎビット発振器出
力値の連続した２値の傾きが正であるか負であるかを検
出する傾き検出器によりｎビット発振器出力値の傾きを
検出し、その傾きの正負に応じて位相誤差値を求める演
算処理を変えることで従来構成による位相誤差値の誤認
識をなくすようにしている。

【００２６】本発明の請求項１記載の位相誤差検出回路
は、再生信号のエッジを検出するエッジ検出器と、基準
クロック毎に出力値が変化する発振器出力値を１基準ク
ロック遅延させる遅延器と、前記発振器出力値と前記遅
延器の出力値より前記発振器出力値の連続する２値の傾
きの正負を検出する傾き検出器と、前記発振器出力値の
連続する２値と前記エッジ検出器のエッジ出力信号より
前記発振器出力値と前記再生信号との位相誤差値を求め
る演算処理を前記傾きにより変える演算処理器とを備え
ることを特徴としている。

【００２７】この構成により前記発振器出力値が一定値
づつ増加し最上位ビットに桁上げが発生し、前記発振器
出力値の連続する２値の傾きが負となる場合に生ずる前
記位相誤差値の誤認識をなくすことができる。

【００２８】本発明の請求項２記載の位相誤差検出回路
の演算処理器は、前記傾きが正の場合、ｎビット幅の発
振器出力値の連続した２値の（ｎ＋１）ビット目に正負
の符号に対応した符号ビットの拡張を行い連続した２値
の（ｎ＋１）ビットの補正を行い、前記傾きが負の場
合、前記ｎビット幅の発振器出力値の連続した２値の
（ｎ＋１）ビット目に０を付加して符号ビットの拡張を
行い連続した２値の（ｎ＋１）ビットの補正を行い、前
記基準クロックと前記再生信号のエッジとの位相差に応
じた重み係数を前記連続した２値の（ｎ＋１）ビットの
補正に乗算し重み係数補正値求める演算器と、前記２値
の（ｎ＋１）ビットの重み係数補正値を加算し、前記加
算の結果の最上位ビットを削除してｎビットの加算結果
を出力する加算器とを備えたことを特徴とする請求項１
記載の位相誤差検出回路である。

【００２９】上記回路構成により、少しの回路規模の増
加により前記再生信号と前記ｎビット発振器出力値との
間の位相誤差値を精度よく検出することができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。

【００３１】図１は本発明に係る発振器を含む位相誤差
検出回路のブロック図を示す。

【００３２】発振器１５は加算器２とｎビットレジスタ
３から構成されている。位相誤差検出回路１３はエッジ
検出器１と遅延器であるＤＦＦ４と傾き検出器５と演算
処理器１２から構成され、演算処理器１２は演算器６、
演算器７、および加算器８から構成されている。

【００３３】発振器１５は、周波数制御値信号１７とｎ
ビットレジスタ３の出力であるｎビット発振器出力１８
を加算器２で加算し、桁上げが発生した場合には桁上げ
を無効にしたｎビット値をｎビットレジスタ３に入力
し、その値は基準クロック１６に同期してｎビットレジ
スタ３の出力側よりｎビット発振器出力１８として出力
する。ここで周波数制御値信号１７は発振器１５の発振
周波数を制御する値の信号である。

【００３４】ｎビット発振器出力１８の１つは傾き検出
器５と演算器６に入力し、他の１つはＤＦＦ４に入力
し、１基準クロック遅延したＤＦＦ出力２１は傾き検出
器５と演算器７に入力する。

【００３５】再生信号２０のエッジが検出されると、次
の基準クロック１６の立ち上がりタイミングよりエッジ
出力９がエッジ検出器１から出力される。エッジ出力９
が出力されると、ｎビット発振器出力１８の連続した２
値の傾きを検出する傾き検出器５の出力である傾き信号
１９の値に対応して、位相誤差値を求める演算処理を変
える演算器６および演算器７は、（ｎ＋１）ビット目に
ゼロの符号ビットあるいは正負に対応した符号ビットの
付加を行う（ｎ＋１）ビット補正と、基準クロック１６
と再生信号２０のエッジとの位相差に応じた重み係数の
乗算を行い重み係数補正値を求める。加算器８は乗算結
果の加算と（ｎ＋１）ビット目の削除を行い、補間演算
によりｎビットの正しい位相誤差値信号１４を出力す
る。

【００３６】図２は図１に示す本発明の演算処理過程の
タイミングを示す図である。

【００３７】ここに、ｎビット発振器出力１８のビット
数は１０とし、発振周波数を決める周波数制御値は１２
８とする。ｎビット発振器出力１８は１０ビットの２の
補数表示であるので＋５１１から−５１２の範囲の値を
表示できる。

【００３８】再生信号２０のエッジ２２と基準クロック
１６との位相差はエッジ検出器１内部で発生した基準ク
ロック１６の３倍の周波数を有するクロックにより検出
する。図に基準クロック１６の周期Ｔ０と基準クロック
１６の３倍の周波数の周期Ｔ１、Ｔ２、Ｔ３を示してい
る。エッジ２２の位置がＴ０を３分割したＴ１、Ｔ２、
Ｔ３、のいずれかとなり位相検出精度が３倍になってい
ることを示している。図２（ａ）は再生信号２０のエッ
ジ２２の位置において、ｎビット発振器出力１８の値
が、正の値になっている場合の位相誤差演算処理を示
す。

【００３９】図２（ａ）において、ｎビット発振器出力
１８は基準クロック１６の立ち上がりエッジごとに周波
数制御値の１２８が加算され、ｎビット発振器出力１８
は＋２９２、＋４２０、と出力し、つぎに加算結果が５
１１を超えると負の値となり、−４７６、−３４８と出
力する。ＤＦＦ出力２１は１基準クロック遅延し、＋１
６４、＋２９２、＋４２０、−４７６と出力する。

【００４０】傾き信号１９はｎビット発振器出力１８の
値の符号が負でかつＤＦＦ出力２１の値の符号が正の場
合負となり、その他の符号の組合せでは正となる。エッ
ジ２２を検出した次の基準クロックサイクルにおいて、
ｎビット発振器出力１８の値が−４７６、ＤＦＦ出力２
１の値が＋４２０であり、符号が＋と−であり傾き信号
１９は負となる。

【００４１】ｎビット発振器出力１８は１０ビットの２
の補数表示であるので＋５１１を超えると負の値にな
る。そこで−４７６を１０ビットの２の補数表示にする
と（１０００１００１００）であるが、１１ビット目に
０を付加し１１ビットの２の補数表示すると（０１００
０１００１００）となり、１０進数表示では＋５４８と
なる。ここで−４７６を１１ビットの補正を行い＋５４
８に補正する。また、ｎビット発振器出力１８の連続す
る２値の他の１０ビット出力値である＋４２０の１１ビ
ット目に０を付加しても値は＋４２０であり、変らな
い。

【００４２】ｎビット発振器出力１８の連続した２値が
＋４２０、−４７６の時、その２値間のＴ２の位置に再
生信号２０のエッジ２２が位置している。従って、基準
クロック１６と再生信号２０のエッジ２２との位相差に
対応した重み係数はエッジ２２の位置がＴ２の位置にあ
るので１／２である。

【００４３】エッジ２２が検出された次の基準クロック
１６の立ち上がりタイミングにおいて、演算器６にｎビ
ット発振器出力１８の値である−４７６が入力し、演算
器７にはＤＦＦ出力２１の値である＋４２０が入力す
る。

【００４４】ここで、ｎビット発振器出力１８の連続し
た２値である演算器６、７に格納された値の＋４２０、
−４７６の１０ビット出力値に対して、１１ビット目に
０を付加する補正を行い、この補正に重み係数を乗算
し、乗算結果を加算する位相誤差の演算処理を１０進数
表示すると （＋５４８）×（１／２）＋（＋４２０）×（１／２）
＝＋４８４ となる。上記演算を１０ビットの２の補数値の１１ビッ
ト目に０を付加し１１ビットの２の補数表示で位相誤差
の演算処理を表すと、 （０１０００１００１００）×（１／２）＋（００１１
０１００１００）×（１／２）＝（００１１１１００１
００） となる。加算後１１ビット目を削除し、１０ビットにす
ると （０１１１１００１００） となり、１０進数表示すると、＋４８４となる。ｎビッ
ト発振器出力値のＴ２の位置における値と、位相誤差の
演算結果とが同じ値となり、正しい位相誤差値を得るこ
とが出来ることを示している。

【００４５】図２（ｂ）は再生信号２０のエッジ２２の
位置における、ｎビット発振器出力１８の値が、＋５１
１を超えて負の値になっている場合の位相誤差演算処理
を示す。

【００４６】図２（ｂ）において、ｎビット発振器出力
１８の連続した２値が＋４６０、−４３６の時、その２
値間のＴ２の位置に再生信号のエッジ２２が位置してい
る。基準クロック１６と再生信号２０のエッジ２２との
位相差に対応した重み係数はエッジ２２がＴ２の位置に
あるので１／２である。

【００４７】ｎビット発振器出力１８の１０ビット出力
値−４３６は２の補数表示すると（１００１００１１０
０）であるが、１１ビット目に０を付加し１１ビットの
２の補数表示すると（０１００１００１１００）となり
１０進数表示では＋５８８となる。ｎビット発振器出力
１８の連続する２値の他の１０ビット出力値である＋４
６０の１１ビット目に０を付加しても＋４６０と変わら
ない。

【００４８】エッジ２２が検出された次の基準クロック
１６の立ち上がりタイミングにおいて、演算器６にｎビ
ット発振器出力１８の値である−４３６が入力し、演算
器７にはＤＦＦ出力２１の値である＋４６０が入力す
る。

【００４９】ここで、ｎビット発振器出力１８の連続し
た２値である演算器６、７に格納された値の＋４６０、
−４３６の１０ビット出力値に対して、１１ビット目に
０を付加する補正を行い、この補正に重み係数を乗算
し、乗算結果を加算する位相誤差の演算処理を１０進数
表示すると （＋５８８）×（１／２）＋（＋４６０）×（１／２）
＝＋５２４ となる。上記演算を１０ビットの２の補数値の１１ビッ
ト目に０を付加し１１ビットの２の補数表示で位相誤差
の演算処理を表すと、 （０１００１００１１００）×（１／２）＋（００１１
１００１１００）×（１／２）＝（０１０００００１１
００） となる。この値を１０進数表示すると＋５２４である。
この値は１０ビットで表示できる値＋５１１を超えてい
るため、１１ビット目を削除し１０ビットの２の補数表
示すると、 （１０００００１１００） となり、１０進数表示すると、−５００となる。

【００５０】この値は、ｎビット発振器出力値のＴ２の
位置における値と、位相誤差の演算結果とが同じ値とな
り、正しい位相誤差値を得ることが出来ることを示して
いる。

【００５１】以上述べたように、ｎビット発振器出力１
８の連続する２値よりその傾きを検出し、傾きが負の場
合には、（ｎ＋１）ビット目に０を付加する１１ビット
の補正を行い、基準クロック１６と再生信号２０のエッ
ジ２２との位相差に応じた重み係数の乗算する重み係数
補正値を求め、１１ビットの加算後１１ビット目を削除
し、１０ビットの位相誤差値を求めることにより正しい
位相誤差値を得ることができる。

【００５２】図３はｎビット発振器出力値の傾きが負の
場合（ａ）と正の場合（ｂ）の位相誤差演算処理を示し
ている。

【００５３】図３（ａ）に示すように、ｎビット発振器
出力値はｎビットの２の補数表示であるから、負の値の
ｎビット発振器出力３１の最上位ビットは１であり、正
の値のｎビット発振器出力３２の最上位ビットは０であ
る。

【００５４】ｎビット発振器出力値の傾きが負の場合
は、ｎビット発振器出力値が負および正共に、ｎビット
発振器出力値の連続する２値に対して、（ｎ＋１）ビッ
ト目に０を付加し（ｎ＋１）ビットの補正を行い、（ｎ
＋１）ビットの補正項３３および３４を得る。

【００５５】基準クロック１６と再生信号２０のエッジ
２２との位相差に対応する重み係数３５および３６を
（ｎ＋１）ビット補正項３３および３４に乗算し重み係
数補正値を求める。

【００５６】重み係数補正値の（ｎ＋１）ビットの２値
を加算し、（ｎ＋１）ビットの加算結果３７を得るが、
加算結果３７の最上位ビットは常に０である。すなわ
ち、（ｎ＋１）ビットの加算結果３７は必ず正の値をと
る。したがって、加算により得られた値はｎビットで表
現できる範囲を超えている場合でも、常に0である最上
位ビットを削除してｎビットの加算結果３８とすれば、
ｎビット発振器出力値と同じｎビットの２の補数表現と
して正しい位相誤差値を得ることできる。

【００５７】図３（ｂ）はｎビット発振器出力値の傾き
が正の場合の位相誤差演算処理を示している。

【００５８】ｎビット発振器出力値の傾きが正の場合
は、ｎビット発振器出力値の連続した２値に補正を行わ
なくても位相誤差値を求めることが可能である。この
時、ｎビット発振器出力値の連続した２値の符号ビット
は（０−０）、（１−１）、（０−１）のいずれかであ
る。しかし、ｎビット発振器出力値の連続した２値の傾
きが負の場合との演算器および加算器の共有化を考慮し
１ビットの符号ビットの拡張を行う。

【００５９】正の値のｎビット発振器出力３１１の場
合、最上位ビットは０であるので、（ｎ＋１）ビット目
に０を付加する（ｎ＋１）ビットの補正を行い、（ｎ＋
１）ビット補正項３１３を得る。負の値のｎビット発振
器出力３１２の場合、最上位ビットは１であるので、
（ｎ＋１）ビット目に１を付加する（ｎ＋１）ビットの
補正を行い、（ｎ＋１）ビット補正項３１４を得る。

【００６０】基準クロック１６と再生信号２０のエッジ
２２との位相差に対応する重み係数３１５、および３１
６を（ｎ＋１）ビット補正項３１３、あるいは３１４に
乗算し重み係数補正値を求める。

【００６１】重み係数補正値の（ｎ＋１）ビットの２値
を加算し、（ｎ＋１）ビットの加算結果３１７を得る
が、得られた（ｎ＋１）ビット加算結果３１７の符号
は、正負、いずれかを取るが、最上位ビットを削除して
ｎビットの加算結果３１８とすれば、ｎビット発振器出
力値と同じｎビットの２の補数表現として位相誤差値を
出力することができる。

【００６２】以上、述べたように本発明の位相誤差検出
回路により、ｎビット発振器出力値の連続する２値の傾
きが正負ともに正しい位相誤差値を得ることができ、従
来回路より位相誤差値の検出精度を向上することにより
誤認識が少なくなる。また、ｎビット発振器出力値の連
続した２値の傾きに応じて１ビットの拡張補正と重み係
数補正値を求め、加算後最上位ビットを削除する演算処
理を行うことで、再生信号２０とｎビット発振器出力１
８との正しい位相誤差値を得ることができる。また、傾
き検出器と演算器の１ビット追加という簡単な回路の追
加により正しい位相誤差値を得ることがきる。

【００６３】なお、本発明の実施の形態では、２の補数
による補間演算処理を示したが、２進数による連続する
ｎビット発振器出力値の２値の補間、補外演算を行い、
位相誤差の精度を上げることは可能である。

【００６４】

【発明の効果】以上、本発明によれば、ｎビット発振器
出力値の傾きに応じて演算処理を変えることにより、再
生信号とｎビット発振器出力値との位相誤差値を、従来
回路に比べより正確に検出することが可能となり、基準
クロックの変化に対し再生信号の変化が比較的早い場合
でも従来回路より安定したＰＬＬ回路動作が望める。ま
た、ｎビット発振器出力値の傾きに応じた演算は、前記
出力値を１ビットの符号拡張を行うことで容易に実現が
可能となる。

【図面の簡単な説明】

【図１】本発明に係る位相誤差検出回路ブロック図

【図２】本発明に係る補正過程タイミング図

【図３】本発明の補正演算の説明図

【図４】従来の位相誤差検出回路ブロック図

【図５】従来の位相誤差検出回路のタイミング図

【符号の説明】

１ エッジ検出器 ２，８，４３ 加算器 ３ ｎビットレジスタ ４ 遅延器（ＤＦＦ） ５ 傾き検出器 ６，７，４１，４２ 演算器 １２，４５ 演算処理器 １３，４６ 位相誤差検出回路 １４，４７ 位相誤差値信号 １５ 発振器 １６ 基準クロック １７，４８ 周波数制御値信号 １８ ｎビット発振器出力 １９ 傾き信号 ２０ 再生信号 ２１ ＤＦＦ出力 ２２ エッジ ３１，３１１ 負の値のｎビット発振器出力 ３２，３１２ 正の値のｎビット発振器出力 ３３，３１３ （ｎ＋１）ビット目に０を付加した補正
項 ３４，３１４ （ｎ＋１）ビット目に０を付加した補正
項 ３５，３６，３１５，３１６ 位相差に対応した重み係
数 ３７，３１７ （ｎ＋１）ビットの加算結果 ３８，３１８ ｎビットの加算器出力

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 AB05 AB07 BC03 CC04 GM14 GM15 5J106 AA04 BB04 CC01 CC26 CC41 DD13 DD38 DD44 DD48 EE01 JJ02 KK05 5K047 AA03 CC11 GG24 MM49 MM60 MM63

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力デジタル信号のエッジを検出するエ
   ッジ検出器と、基準クロック毎に出力値が変化する発振
   器出力値を１基準クロック遅延させる遅延器と、前記発
   振器出力値と前記遅延器の出力値より前記発振器出力値
   の連続する２値の傾きを検出する傾き検出器と、前記発
   振器出力値の連続する２値と前記エッジ検出器の出力信
   号より前記発振器出力値と前記デジタル信号との位相誤
   差値を求める演算処理を前記傾きにより変える演算処理
   器とを備えた位相誤差検出回路。
2. 【請求項２】 前記演算処理器は、前記傾きが正の場
   合、ｎビット幅の発振器出力値の連続した２値の（ｎ＋
   １）ビット目に正負の符号に対応した符号ビットの拡張
   を行い連続した２値の（ｎ＋１）ビットの補正を行い、
   前記傾きが負の場合、前記ｎビット幅の発振器出力値の
   連続した２値の（ｎ＋１）ビット目に０を付加して符号
   ビットの拡張を行い連続した２値の（ｎ＋１）ビットの
   補正を行い、前記基準クロックと前記デジタル信号のエ
   ッジとの位相差に応じた重み係数を前記連続した２値の
   （ｎ＋１）ビットの補正に乗算し重み係数補正値求める
   演算器と、前記２値の（ｎ＋１）ビットの重み係数補正
   値を加算し、前記加算の結果の最上位ビットを削除して
   ｎビットの加算結果を出力する加算器とを備えたことを
   特徴とする請求項１記載の位相誤差検出回路。