JP4110389B2 - 変調装置および変調方法、記録媒体、並びにプログラム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は変調装置および変調方法、記録媒体、並びにプログラムに関し、特に、データ伝送や記録媒体への記録に用いて好適な変調装置および変調方法、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録したりする際、伝送路や記録媒体に適するように、データの変調が行われる。
【０００３】
このような変調方法の１つとして、ブロック符号が知られている。このブロック符号は、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
【０００４】
ここで、ｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、連続する”１”の間に入る、”０”の最小連続個数、例えば”０”の最小ランを示し、ｋは連続する”１”の間に入る、”０”の最大連続個数、例えば”０”の最大ランを示している。
【０００５】
ところで、上述のようにして得られる可変長符号を、光ディスクや光磁気ディスク等に記録する場合、例えば、コンパクトディスクやミニディスクでは、可変長符号において、”１”を反転とし、”０”を無反転として、NRZI（Non Return to Zero Inverted）変調し、NRZI変調された可変長符号（以下、記録波形列とも称する）に基づいて、記録が行なわれている。この他に、記録密度のあまり大きくなかった初期のISO（International Standards Organization／国際標準化機構）規格のMO（Magnet-Optical Disk／光磁気ディスク）では、記録変調されたビット列をNRZI変調せずに、そのまま記録した。
【０００６】
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度に記録を行うためには、最小反転間隔Ｔminは長い方が、すなわち、最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、すなわち最大ランｋは小さい方が望ましく、この条件を満足するために、種々の変調方法が提案されている。
【０００７】
具体的には、例えば光ディスク、磁気ディスク、または、光磁気ディスク等において、提案もしくは実際に使用されている変調方式として、可変長符号であるRLL（１−７）（（１，７；ｍ，ｎ；ｒ）とも表記される）やRLL（２−７）（（２，７；ｍ，ｎ；ｒ）とも表記される）、さらに、ISO規格のMOに用いられている固定長RLL（１−７）（（１，７；ｍ，ｎ；１）とも表記される）などがある。
【０００８】
現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等のディスク装置では、例えば、可変長RLL（１−７）符号などの、最小ランｄ＝１のRLL符号（Run Length Limited Code）がよく用いられている。
【０００９】
可変長RLL（１−７）のパラメータは（１，７；２，３；２）であり、記録波形列のビット間隔をＴとすると、（ｄ＋１）Ｔで表される最小反転間隔Ｔminは２（＝１＋１）Ｔとなる。データ列のビット間隔をＴdataとすると、この（ｍ／ｎ）×２で表される最小反転間隔Ｔminは１．３３（＝（２／３）×２）Ｔdataとなる。また（ｋ＋１）Ｔで表される最大反転間隔Ｔmaxは８（＝７＋１）Ｔ（（＝（ｍ／ｎ）×８Ｔｄａｔａ＝（２／３）×８Ｔｄａｔａ＝５．３３Ｔdata）である。さらに検出窓幅Ｔwは（ｍ／ｎ）×Ｔdataで表され、その値は０．６７（＝２／３）Ｔdataとなる。
【００１０】
RLL（１−７）による変調を行ったチャネルビット列におけるＴの発生頻度を調べると、Ｔminである２Ｔが一番多く、以下３Ｔ、４Ｔ、５Ｔと続く。エッジ情報が早い周期で多く発生する２Ｔや３Ｔなどは、クロック再生に有利となる場合が多い。
【００１１】
しかしながら、線速方向の記録密度をさらに高くしていくと、今度は逆に、Ｔminが問題となってくる。すなわち最小ランである２Ｔが、連続して発生し続けた時は、記録波形に歪みが生じやすくなってくる。なぜならは、２Ｔの波形出力は、他の波形出力よりも小さいので、例えばノイズ、デフォーカス、もしくはタンジェンシャル・チルト等による影響を受け易くなるからである。
【００１２】
このように、高線密度記録の際には、Ｔmin（２Ｔ）の連続した記録は、ノイズ等の外乱の影響を受けやすくなり、したがって、データ再生時において、誤りが発生し易くなる。この場合における、データ再生誤りのパターンとしては、例えば、連続するＴmin（２Ｔ）の先頭から最後までのエッジが一斉にシフトして誤るケースがある。すなわち、発生するビットエラー長が長くなってしまう。
【００１３】
ところで、記録媒体へのデータの記録、もしくは、データの伝送の際には、記録媒体もしくは伝送路に適した符号化変調が行われるが、これら変調符号に直流成分および低域成分が含まれていると、例えば、ディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー検出信号に変動が生じ易くなったり、もしくは、ジッターが発生し易くなったりする。従って、変調符号には、直流成分および低域成分をなるべく含めないようにする方が良い。
【００１４】
このような課題に対して、一般的に、DSV（Digital Sum Value）制御を行うことが提案されている。DSVとは、チャネルビット列をNRZI化し（すなわちレベル符号化し）、そのビット列（データのシンボル）の”１”を「＋１」、”０”を「−１」として、符号を加算した際の、最大最小のぶれの大きさを示す。また、符号を加算する各時点の値を、RDS（Running Digital Sum）と呼ぶ。DSVを小さくすること、即ち、RDSの絶対値を０に近づけることを、DSV制御という。DSVは、符号列の直流成分および低域成分の目安として用いることが出来る。これより、DSV制御を行うことは、符号列の直流成分および低域成分を抑圧することに相当する。
【００１５】
上記、可変長RLL（１−７）による変調符号は、DSV制御が行われていない。変換効率が良いために、例えば、DVD（Digital Versatile Disk）の８−１６符号のように、変調時にDSV制御を行うことができない。このような場合のDSV制御は、例えば、変調後の符号化列（チャネルビット列）において、所定の間隔に区切ってDSV計算を行い、DSV制御ビットを符号化列（チャネルビット列）内の所定の位置に挿入することによって、実現する。
【００１６】
しかしながら、DSV制御ビットは、基本的には冗長ビットである。従って、符号変換の効率から考えれば、DSV制御ビットはなるべく少ない方が良い。
【００１７】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しない方が良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００１８】
ただし、実際のRLL符号は、最小ランは必ず守る必要があるが、最大ランについてはその限りではない。場合によっては最大ランを破るパターンを同期信号に用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の８−１６符号における最大ランは１１Tだが、同期信号パターン部分において、最大ランを超える１４Ｔを与え、同期信号の検出能力を上げている。
【００１９】
従って、高密度化に対応して変換効率の優れたRLL（１−７）方式を用いるためには、高線密度化に対して、より適するように最小ランの連続を制御すること、および、DSV制御をなるべく効率良く行うことは、重要である。
【００２０】
以上に対して、データ列に第１のDSV制御ビットを挿入した第１のデータ列と、第２のDSV制御ビットを挿入した第２のデータ列を生成するDSV制御ビット挿入手段と、最小ランｄが１とされ、かつ、データ列の要素内の“１”の個数と、変換される符号語列の要素内の“１”の個数を、２で割った時の余りが、どちらも１もしくは０で一致するような変換テーブルを用いて、第１のデータ列と第２のデータ列の両方を変調する変調手段と、変換テーブルを用いて変調された第１のデータ列の第１の区間DSVと第２のデータ列の第２の区間DSVを計算し、それらをそれまでの累積DSVと加算した値から、変換テーブルを用いて変調された第１のデータ列と第２のデータ列の一方を選択して出力するDSV計算手段とを備えることを特徴とする変調装置が開示されている（例えば、特許文献１参照）。
【００２１】
【特許文献１】
特開平１１−１７７４３１号公報
【００２２】
図１は、従来の変調装置の構成例を示すブロック図である。
【００２３】
図１に示すように、変調装置１０は、入力されたデータ列に対して、所定の間隔でDSV制御ビットとして、“１”または“０”を挿入するDSV制御ビット挿入部１１を備える。
【００２４】
このDSV制御ビット挿入部１１では、DSV制御ビット“１”を挿入するデータ列と、DSV制御ビット“０”を挿入するデータ列とが用意される。また、DSV制御ビット挿入部１１は、DSV区間の位置を調整し、１つのDSV区間のチャネルビット列は、１つのDSV制御ビットを含む入力ビット列より変換されたものであるようにする。
【００２５】
変調部１２は、DSV制御ビット挿入部１１でDSV制御ビットの挿入されたデータ列を変調する。DSV制御部１３は、変調部１２で変調された符号語列をNRZI化してレベルデータとした後にDSV計算を行い、最終的にDSV制御の行われた記録符号列を出力する。
【００２６】
また、変換コードとして、ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードと、データ列の要素内の「１」の個数を２で割ったときの余りと、変換される符号語列内の「１」の個数を２で割った余りが、どちらも１もしくは０で一致するような変換規則と、最小ランｄの連続を所定の回数以下に制限する第１の置き換えコードと、ラン長制限を守るための第２の置き換えコードを有することを特徴とした変換テーブルが開示されている（例えば、特許文献２参照）。
【００２７】
【特許文献２】
特開平１１−３４６１５４号公報
【００２８】
図２は、従来の変調装置の他の構成例を示すブロック図である。
【００２９】
図２に示すように、変調装置２０は、DSV制御ビットである「１」または「０」を決定し、入力されたデータ列に、任意の間隔で挿入するDSV制御ビット決定・挿入部２１、DSV制御ビットが挿入されたデータ列を変調する変調部２２、および、変調部２２の出力を記録波形列に変換するNRZI化部２３を備える。また、変調装置２０は、タイミング信号を生成し、各部に供給してタイミングを管理するタイミング管理部２４を備える。
【００３０】
【発明が解決しようとする課題】
しかしながら、上述したような方法によるDSV制御を実現する場合、具体的な制御信号などについて工夫する必要があるという課題があった。
【００３１】
例えば、上述したような方法においては、区間外に存在する次のDSV制御ビットを含んだ変換により生成されたチャネルビット列により、算出された区間DSVに誤差が生じてしまわないように、DSV区間をずらす処理が行われているが、このような処理を実現するためには、各部の動作を制御する制御信号について工夫する必要がある。
【００３２】
また、例えば、上述したような方法において、区間DSVの算出に使用したレジスタには、前回の算出に利用した値が全て格納されたままであり、その中の不必要な値により、次に算出された区間DSVに誤差が生じてしまう場合があるので、このような処理を実現するためには、各部の動作を制御する制御信号および各部の動作について工夫する必要がある。
【００３３】
本発明はこのような状況に鑑みてなされたものであり、DSV制御を良く行うことによって、直流成分および低域成分を抑圧し、安定したシステムを構成することが出来るようにするものである。
【００３４】
【課題を解決するための手段】
本発明の変調装置は、出力符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを決定する制御ビット決定手段を備え、制御ビット決定手段は、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成手段と、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成手段と、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分保持する第１の保持手段と、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分保持する第２の保持手段と、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調手段と、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調手段と、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算手段と、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算手段と、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成手段と、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成手段と、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定手段とを備えることを特徴とする。
【００３６】
第１の情報生成手段には、変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、第１のタイミング情報を生成させ、第２の情報生成手段には、変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、第２のタイミング情報を生成させるようにすることができる。
【００４１】
判定手段には、第１の候補ビットをDSV制御ビットと判定した場合、第２の保持手段に保持されている情報を、第１の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができ、第２の候補ビットをDSV制御ビットと判定した場合、第１の保持手段に保持されている情報を、第２の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができる。
【００４４】
第１の DSV 値演算手段には、第１のチャネルビット列候補を NRZI 化する第１の NRZI 化手段と、第１のNRZI化手段によりNRZI化された第１のチャネルビット列候補を基に、第１の区間DSVを演算する第１の区間DSV演算手段と、判定手段によるDSV制御ビットの判定結果に基づいて、第１の累積DSVを演算する第１の累積DSV演算手段と、第１の区間DSV演算手段により演算された第１の区間DSVと、第１の累積DSV演算手段により演算された第１の累積DSVを加算する第１の加算手段とを備えさせるようにすることができ、第２の DSV 値演算手段には、第２のチャネルビット列候補を NRZI 化する第２の NRZI 化手段と、第２の NRZI 化手段により NRZI 化された第２のチャネルビット列候補を基に、第２の区間 DSV を演算する第２の区間 DSV 演算手段と、判定手段による DSV 制御ビットの判定結果に基づいて、第２の累積 DSV を演算する第２の累積 DSV 演算手段と、第２の区間 DSV 演算手段により演算された第２の区間 DSV と、第２の累積 DSV 演算手段により演算された第２の累積 DSV を加算する第２の加算手段とを備えさせるようにすることができ、判定手段には、第１の加算手段の加算結果である第１の DSV 値および第２の加算手段の加算結果である第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかをDSV制御ビットと判定させるようにすることができる。
第１の DSV 値演算手段には、第１のチャネルビット列候補に、予め設定されたユニークなパターンを含む同期パターンを挿入する第１の同期信号挿入手段を更に備えさせるようにすることができ、第２の DSV 値演算手段には、第２のチャネルビット列候補に、同期パターンを挿入する、第２の同期信号挿入手段を更に備えさせるようにすることができ、第１の NRZI 化手段には、第１の同期信号挿入手段により同期信号が挿入された第１のチャネルビット列候補を NRZI 化させ、第２の NRZI 化手段には、第２の同期信号挿入手段により同期信号が挿入された第２のチャネルビット列候補を NRZI 化させるようにすることができる。
【００４５】
第１の同期信号挿入手段、第２の同期信号挿入手段、第１のNRZI化手段、第２のNRZI化手段、第１の区間DSV演算手段、および、第２の区間DSV演算手段は、その内部に、第３の保持手段をそれぞれ備えさせるようにすることができ、判定手段には、第１の候補ビットをDSV制御ビットと判定した場合、第２の同期信号挿入手段に含まれている第３の保持手段に保持されている情報を、第１の同期信号挿入手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第２のNRZI化手段に含まれている第３の保持手段に保持されている情報を、第１のNRZI化手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第２の区間DSV 演算手段に含まれている第３の保持手段に保持されている情報を、第１の区間DSV演算手段に含まれている第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができ、第２の候補ビットをDSV制御ビットと判定した場合、第１の同期信号挿入手段に含まれている第３の保持手段に保持されている情報を、第２の同期信号挿入手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第１のNRZI化手段に含まれている第３の保持手段に保持されている情報を、第２のNRZI化手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第１の区間DSV演算手段に含まれている第３の保持手段に保持されている情報を、第２の区間DSV演算手段に含まれている第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができる。
【００４６】
制御ビット決定手段により決定されたDSV制御ビットを、入力ビット列の所定位置に挿入するDSV制御ビット挿入手段と、DSV制御ビット挿入手段により、DSV制御ビットが挿入された入力ビット列を、所定のビット数だけ保持する第３の保持手段と、変換規則に基づき、第３の保持手段により保持されている、DSV制御ビットが挿入されたビット列をチャネルビット列に変調する第３の変調手段とを更に備えさせるようにすることができ、第３の変調手段には、第３の保持手段により保持されているビット列のうち、時間的に入力された入力ビットから後に入力された入力ビットの方向に順番に、チャネルビット列に変調させるようにすることができる。
【００４７】
第１乃至第３の変調手段は、基本データ長であるｍビットのデータの入力を受ける時間に、基本チャネルビット長であるｎビットのチャネルビット列を出力させるようにすることができる。
【００４８】
第３の変調手段により変調されたチャネルビット列をNRZI化することにより、出力符号列を生成するNRZI 化手段を更に備えさせるようにすることができる。
【００４９】
変換規則においては、入力ビット列または挿入後ビット列の１ブロック内の「１」の個数を２で割った余りが、チャネルビット列の対応する１ブロック内の「１」の個数を２で割った余りと一致するものとすることができる。
【００５０】
変換規則では、チャネルビット列における最小ランｄの連続が所定の回数以下に制限されるものとすることができる。
【００５１】
変換規則では、最小ランｄ＝１、最大ランｋ＝７、変換前の基本データ長ｍ＝２、および変換後の基本チャネルビット長ｎ＝３であるものとすることができる。
【００５２】
本発明の変調方法は、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５３】
本発明の記録媒体に記録されているプログラムは、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５４】
本発明のプログラムは、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５５】
本発明の変調装置および変調方法、並びにプログラムにおいては、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットが挿入され、第１のビット列候補が生成され、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットが挿入され、第２のビット列候補が生成され、第１のビット列候補がシフトされながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持されるように制御され、第２のビット列候補がシフトされながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持されるように制御され、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補が、時間的に最も先に入力されたデータから後に入力された方向に順番に参照され、変換規則を用いて変調されることにより、第１のチャネルビット列候補が生成され、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補が、時間的に最も先に入力されたデータから後に入力された方向に順番に参照され、変換規則を用いて変調されることにより、第２のチャネルビット列候補が生成され、第１のチャネルビット列候補に基づいて、第１の DSV 値が演算され、第２のチャネルビット列候補に基づいて、第２の DSV 値が演算され、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報が生成され、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報が生成され、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかが DSV 制御ビットと判定される。
【００５６】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明する。
【００５７】
以下においては、説明の便宜上、変換される前のデータの「０」と「１」の並び（変換前のデータ列）を、（００００１１）のように、（ ）で区切って表し、変換された後の符号の「０」と「１」の並び（符号語列）を、“０００１００１００”のように、“ ”で区切って表すことにする。以下に示す表１は、本発明のデータを符号に変換する変換テーブルの例を表している。
【００５８】
【表１】
【００５９】
表１の変換テーブルは、最小ランｄ＝１、最大ランｋ＝７で、データと変換されるチャネルビットの変換比率は、ｍ：ｎ＝２：３である。また、最大拘束長は、ｒ＝４の可変長テーブルである。この変換テーブルは、変換コードとして、それがないと変換処理ができない基礎コード（データ列（１１）から（００００００１１）までのコード）、それがなくても変換処理は可能であるが、それがあると、より効果的な変換処理が可能となる置き換えコード（データ列（１１０１１１）のコード）、および、符号を任意の位置で終端させるための終端コード（データ列（００），（００００），（００００１０），（００００００）のコード）により構成される終端テーブル（termination table）を含んでいる。また、この変換テーブルには、同期信号も規定されている。
【００６０】
また、表１は、基礎コードの要素に不確定符号（＊を含む符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表１において、変換する２ビットのデータ列が（１１）であったとき、その直前の符号語列によって、“０００”または“１０１”が選択され、そのいずれかに変換される。すなわち、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、２ビットのデータ（１１）は、符号語“０００”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、符号語”１０１”に変換される。
【００６１】
また、表１の変換テーブルは、最小ランの連続を制限する置き換えコードを含んでいる。データ列が（１１０１１１）であり、さらに直後のデータ列が（０１）、（００１）、もしくは（０００００）である場合、または、データ列（１１０１１１）の直後のデータ列が（００００）と続き、ここで終端される場合、データ列（１１０１１１）は、符号語“００１００００００”に置き換えられる。なお、直後のデータ列が上述したようなデータ列でない場合、このデータ列（１１０１１１）は、２ビット単位（（１１），（０１），（１１））で符号化され、符号語列“１０１０１０１０１”または“００００１０１０１”に変換される。
【００６２】
さらに、表１の変換コードは、データ列の要素内の「１」の個数を２で割った時の余りと、変換される符号語列の要素内の「１」の個数を２で割った時の余りが、どちらも１または０で同一（対応するいずれの要素も、「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換コードのうちのデータ列の要素（０００００１）は、”０１０１００１００”の符号語列の要素に対応しているが、それぞれの要素の「１」の個数は、データ列では１個、対応する符号語列では３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換コードのうちのデータ列の要素（００００００００）は、”０１０１００１００１００”の符号語列の要素に対応しているが、それぞれ「１」の個数は、データ列では０個、対応する符号語列では４個であり、どちらも２で割ったときの余りが０（偶数）で一致している。
【００６３】
次に、図３を参照して、他システムへの応用を容易に行うことができるような、変調のレジスタ構成を有し、より好適なDSV制御を実現するように、変調切れ目を検出して、区間DSVを算出する区間を制御する変調装置について説明する。この変調装置においては、データ列が、表１に従って、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換される。
【００６４】
図３に示すように、変調装置３０は、入力されたデータ列に基づいて、データ列に挿入するDSV制御ビットとして、「１」または「０」を決定するDSV制御ビット決定部３１、値が決定されたDSV制御ビットを、入力されたデータ列にタイミングを合わせて挿入するDSV制御ビット指定位置挿入部３２、決定されたDSV制御ビットが挿入されたデータ列を所定の変換テーブルを用いてチャネルビットに変換するデータ変換部３３、データ変換部３３より供給されたチャネルビット列の所定の位置に所定の同期信号を挿入する同期信号挿入部３４、および、同期信号挿入部３４の出力を記録波形列または伝送符号列に変換するNRZI化部３５を備える。また、変調装置３０は、タイミング信号を生成し、DSV制御ビット決定部３１、DSV制御ビット指定位置挿入部３２、データ変換部３３、同期信号挿入部３４、およびNRZI化部３５に供給してタイミングを管理するタイミング管理部３６を備える。
【００６５】
なお、図３において、DSV制御ビット指定位置挿入部３２は、タイミング管理部３６に処理のタイミングを管理されているものとして説明したが、これに限らず、例えば、DSV制御ビット指定位置挿入部３２が、入力ビット列の伝送タイミングを調整する機能をさらに有し、DSV制御ビット決定部３１より供給されるDSV制御ビットを、伝送タイミングを調整された入力ビット列の所定位置に挿入するようにしてもよい。
【００６６】
図４は、図３の変調装置３０の処理を説明する図である。データ列には、ユーザデータの他に、例えば、ECC（Error Correcting Code）等の情報データが含まれている。DSV制御ビット決定部３１の決定に基づき、DSV制御ビット指定位置挿入部３２において、DSV制御ビットであるｘ１、ｘ２、およびｘ３が、データ列内に任意の間隔で挿入される。
【００６７】
また、DATA１には、フレーム間で同期をとるためのフレーム同期信号（以下、FS（Frame Sync）と称する）が挿入される。このため、DATA１においては、DSV制御ビットを挿入する間隔であるDSV区間は、短く設定される。
【００６８】
すなわち、FSに加えて、DATA１に対応するチャネルビットからなるCbit１を含むDSV区間の長さであるspan１、DATA２に対応するチャネルビットからなるCbit２を含むDSV区間の長さであるspan２、およびDATA３に対応するチャネルビットからなるCbit３を含むDSV区間の長さであるspan３が、全て同じ長さ（span１＝span２＝span３）となるように、DATA１の長さが決定される。
【００６９】
従って、挿入されたFSがFS（bit）であり、DATA２およびDATA３がともにｘ（bit）である場合、変換テーブルの変換率がｍ：ｎ＝２：３であるので、DATA１は、ｘ−FS＊２／３（bit）となる。
【００７０】
なお、挿入するDSV制御ビットの値を正確に制御するために、区間DSVspan１、DSVspan２、およびDSVspan３は、後述するように、実際にDSV制御ビットが挿入されている位置よりも前方に区切られる。この際、各区間内には、１つのDSV制御ビットのみが挿入されている。
【００７１】
以上のように、チャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）には、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われている。
【００７２】
図５は、入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【００７３】
図５は、データ列を、表１の変換テーブルに基づいてチャネルビット列へ変換する際に、最低限必要なレジスタの構成例であり、レジスタとしては、変換前のDSV制御ビットを挿入されたデータ列を格納するために、data［０：１１］の１２ビット、そして、データ変換後のチャネルビット列を格納するために、cbit［０：１７］の１８ビットが構成されている。変調装置３０においては、拘束長ｉ＝１の判定はデータ列［０：１］において行われる。
【００７４】
また、その他にタイミング用レジスタ等も構成されている。なお、後述する変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタも、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【００７５】
図６は、図５を用いて説明したレジスタを有するデータ変換部３３において、データからチャネルビット変換を行う場合の具体例である。
【００７６】
図６において、DSV制御ビット付きデータ列が、data［０：１１］の１２ビットに、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【００７７】
data［０，１］に２データ入力された時点で、チャネルビット変換を行うために、まずdata［０，１］が参照される。このとき、data［０，１］＝［１，１］である場合、（１１）から、“１０１”または“０００”に変換が行われる。
【００７８】
また、data［０，１］が、［０，１］または ［１，０］である場合、（１０）から“００１”に、（０１）から“０１０”に変換が行われる。そして、data［０，１］＝［０，０］である場合、そこが終端位置であれば、（００）から、“０００”に変換が行われ、そうでなければ、（００）は、拘束長ｉ＝１においてパターン変換されず、レジスタには、さらに２データが入力される。
【００７９】
新たに２データ（合計４データ）が入力されると、data［０，１，２，３］が参照される。このとき、data［０，１，２，３］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、拘束長ｉ＝２の変換コードが用いられて、（００１１）から“０１０１００”に、（００１０）から“０１００００”に、（０００１）から “０００１００”に、それぞれ変換が行われる。
【００８０】
そして、data［０，１，２，３］＝［０，０，０，０］である場合、そこが終端位置であれば、（００００）から、“０１０１００”に変換が行われ、そうでなければ、（００００）は、拘束長ｉ＝２においてパターン変換されず、さらに２データが入力される。
【００８１】
新たに２データ（合計６データ）が入力されると、data［０，１，２，３，４，５］が参照される。このとき、data［０，１，２，３，４，５］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、拘束長ｉ＝３の変換コードが用いられて、（００００１１）から“０００１００１００”に、（０００００１）から“０１０１００１００”に、それぞれ変換が行われる。
【００８２】
そして、data［０，１，２，３，４，５］が、［０，０，０，０，０，０］、または、［０，１，０，０，０，０］である場合、そこが終端位置であれば、（００００００）から“０１０１０００００”に、（００００１０）から、“０００１０００００”に変換が行われ、そうでなければ、（００００００）または（００００１０）は、拘束長ｉ＝３においてパターン変換されず、さらに２データが入力される。
【００８３】
新たに２データ（合計８データ）が入力されると、data［０，１，２，３，４，５，６，７］が参照される。このとき、data［０，１，２，３，４，５，６，７］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、 ［１，１，０，０，０，０，０，０］である場合、拘束長ｉ＝４の変換コードが用いられて、（００００００００）から“０１０１００１００１００”に、（０００００００１）から“０１０１００００００１０”に、（００００００１０）から“０１０１０００００００１”に、（００００００１１）から“０１０１０００００１０１”に、それぞれ変換される。
【００８４】
もしくは、data［０，１，２，３，４，５，６，７］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］ 、［０，１，０，１，０，０，０，０］ 、または、 ［１，１，０，１，０，０，０，０］である場合、拘束長ｉ＝４の変換コードが用いられて、（００００１０００）から“０００１００１００１００”に、（００００１００１）から“０００１００００００１０”に、（００００１０１０）から“０００１０００００００１”、に、（００００１０１１）から“０００１０００００１０１”に、それぞれ変換される。
【００８５】
以上のように、入力されたDSV制御ビット付データ列は、チャネルビット列に変換される。そして、パターンが確定した後、再度、拘束長ｉ＝１の変換コードから参照されて、次のパターン変換が実行され、上述したような動作が繰り返される。
【００８６】
図５に示すように、チャネルビット列が１８ビットのレジスタにより供給されるまでに、データ変換は終了しており、この、データ変換が終了したチャネルビット列が、同期信号挿入部３４へ供給される。
【００８７】
図７は、データ変換部３３において、データ列から最小ラン連続制限コードを検出する場合の具体例である。
【００８８】
図７に示されるように、DSV制御ビット付データ列が、図６を用いて説明した場合と同様に、データ変換部３３内部のデータレジスタのdata［０：１１］に、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【００８９】
また、最小ラン連続制限コード検出のためにdata［０：１１］を参照する前に、図６を用いて説明したように、データ列のチャネルビット列へのパターン変換が行われるので、変換されたチャネルビット列は、図５を用いて説明した、変換後のチャネルビット列cbit［０：１７］のレジスタに格納される。
【００９０】
拘束長ｉ＝１において、data［０，１］＝［１，０］であり、直前の６データがdata［２，３，４，５，６，７］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（０１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに所定の条件に一致する場合において、最小ラン連続制限コードを検出したと判定される。
【００９１】
また、拘束長ｉ＝２において、data［０，１，２，３］＝［０，１，０，０］、またはdata［０，１，２，３］＝［１，１，０，０］であり、直前の６データがdata［４，５，６，７，８，９］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（００１０）または（００１１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９２】
さらに、拘束長ｉ＝２において、data［０，１，２，３］＝［０，０，０，０］で終端位置を示しており、直前の６データがdata［４，５，６，７，８，９］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（００００）で終端する終端位置を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９３】
さらに、拘束長ｉ＝３において、data［０，１，２，３，４，５］＝［０，０，０，０，０，０］またはdata［０，１，２，３，４，５］＝［１，０，０，０，０，０］であり、直前の６データがdata［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であって、さらに、所定の条件に一致する場合、すなわち、（００００００）または（０００００１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９４】
そして最小ラン連続制限コードが検出されたとき、既に置かれていたチャネルビット列が、所定のチャネルビット列に置き換えられる。
【００９５】
例えば、data［２，３，４，５，６，７］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝１において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［３，４，５，６，７，８，９，１０，１１］である。
【００９６】
また、data［４，５，６，７，８，９］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝２において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［６，７，８，９，１０，１１，１２，１３，１４］である。
【００９７】
同様に、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝３において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［９，１０，１１，１２，１３，１４，１５，１６，１７］である。
【００９８】
以上のようにして、チャネルビット列からチャネルビット列への置き換え変換が行われる。また、図５に示すように、チャネルビット列は、置換処理が完了したのち、１８ビットのレジスタにより供給され、このようにして置換されたチャネルビット列が同期信号挿入部３４へ供給される。
【００９９】
図６に示されるように、パターン変換は全て同じチャネルクロックのタイミングにおいて行われず、データが入力されるまで決定しないで待つ場合がある。例えば、”１０”の決定と"０００００１”の決定は、４データ分の入力にかかる時間だけの差がある。
【０１００】
このような変換形式においては、データレジスタ内に次のDSV制御ビットが入った場合、ただちにパターン変換処理が開始される。
【０１０１】
図８は、変調装置３０のDSV制御ビット決定部３１の詳細な構成例を示すブロック図である。図８において、データ列は、DSV制御ビット決定部３１およびDSV制御ビット指定位置挿入部３２に供給される。
【０１０２】
DSV制御ビット決定部３１において、２列のデータ変換およびDSV計算が行われており、値が「０」のDSV制御ビットを挿入されたデータ列を処理する列と、値が「１」のDSV制御ビットを挿入されたデータ列を処理する列とが、それぞれ独立に動作する。すなわち、DSV制御ビット決定部３１に供給されたデータ列は、入力されたデータ列に所定の間隔で、値が「０」のDSV制御ビットを付加するDSV制御ビット０付加部５１、および、入力されたデータ列に所定の間隔で、値が「１」のDSV制御ビットを付加するDSV制御ビット１付加部７１に供給される。
【０１０３】
DSV制御ビット０付加部５１により、値が「０」のDSV制御ビットが付加されたデータ列は、１−７PPデータ変換部５２に供給される。１−７PPデータ変換部５２は、供給されたデータを保持するレジスタ、タイミング制御を行うためのレジスタ、および、チャネルビット列を格納するレジスタを内部に有し、（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）のパラメータを持つ表１の変換テーブルを用いて、DSV制御ビットが付加されたデータ列をチャネルビット列に変換し、同期信号挿入部５３に供給する。
【０１０４】
同期信号挿入部５３は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタを内部に有し、１−７PPデータ変換部５２から供給されたチャネルビット列の所定の位置に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入し、NRZI化部５４に供給する。
【０１０５】
なお、同期信号挿入部５３において、チャネルビット列に同期信号を挿入するために、１−７PPデータ変換部５２は、表１のtermination tableを必要に応じて用いるなどによって、データ列の任意の位置において、変換を終端させる。そして、同期信号挿入部５３は、チャネルビット列の終端位置に続いて、同期信号を挿入する。
【０１０６】
また、チャネルビット列に同期信号を挿入した同期信号挿入部５３は、挿入した同期信号の最終ビットの情報を１−７PPデータ変換部５２に供給する。１−７PPデータ変換部５２は、必要に応じて、供給された同期信号の最終ビットの情報を参照し、表１の変換テーブルを用いて、データ列を変換する。
【０１０７】
NRZI化部５４は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタを内部に有し、同期信号挿入部５３より供給された、同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０１０８】
区間DSV計算部５５は、NRZI化されたチャネルビット列より、所定のDSV区間におけるDSV計算を行う。DSVは、NRZI化されたチャネルビットの値が「１」の場合「＋１」、チャネルビットの値が「０」の場合「−１」として演算される。演算結果としては、例えば、所定のDSV区間における最大最小ピークや、所定のDSV区間における最終ビットのRDSなどが与えられる。この結果が、加算器５６に供給される。
【０１０９】
積算DSV処理部６１は、これまでに算出されてきた区間DSVを全て加減算した積算DSVを、予め保持している。積算DSVは、例えば、現在実行している所定のDSV区間における直前のRDSである。そして、積算DSV処理部６１は、所定のタイミングで、保持している積算DSVを加算器５６に供給する。
【０１１０】
加算器５６は、区間DSV計算部５５により供給された区間DSVに、積算DSV処理部６１により供給された積算DSVを加算して、新しい積算DSVを算出し、DSV制御ビット判定部６２に供給する。新しい積算DSVは、例えば、現在実行している所定のDSV区間における直前のRDSと、所定のDSV区間における最終ビットのRDSとの加算結果である。
【０１１１】
また、１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、表１の変換テーブルによる変調の切れ目に関する情報からなる変調切れ目情報を、変調切れ目検出部８１に供給する。さらに１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、DSV区間の切れ目位置に関する情報を含むDSV区間切れ目信号を、有効区切れ目検出部８２に供給する。
【０１１２】
変調切れ目検出部８１は、供給された変調切れ目情報に基づいて、変調切れ目位置を検出する。変調切れ目位置を検出した変調切れ目検出部８１は、変調切れ目位置に関する情報を含む変調切れ目信号を有効区切れ目検出部８２に供給する。
【０１１３】
有効区切れ目検出部８２は、１−７PPデータ変換部５２より供給されたDSV区間の切れ目位置を示すDSV区間切れ目信号に基づいて、変調切れ目検出部８１より供給された変調の切れ目信号が示す変調切れ目位置の中から、対応するDSV区間のDSV制御ビットの判定を行うタイミングを制御する有効区切れ目位置を検出し、有効区切れ目位置を示す有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１１４】
以上のように、入力されたデータ列に値が「０」のDSV制御ビットを挿入する側のシステムが構成される。また、入力されたデータ列に値が「１」のDSV制御ビットを挿入する側のシステムも、同様に構成される。すなわち、DSV制御ビット０付加部５１にはDSV制御ビット１付加部７１が対応し、１−７PPデータ変換部５２には１−７PPデータ変換部７２が対応し、同期信号挿入部５３には同期信号挿入部７３が対応し、NRZI化部５４にはNRZI化部７４が対応し、区間DSV計算部５５には区間DSV計算部７５が対応し、加算器５６には加算器７６が対応し、変調切れ目検出部８１には変調切れ目検出部９１が対応し、有効区切れ目検出部８２には有効区切れ目検出部９２が対応し、それぞれ、基本的に同様の処理が行われる。
【０１１５】
DSV制御ビット判定部６２は、加算器５６より、値が「０」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受け、加算器７６より、値が「１」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受ける。そして、DSV制御ビット判定部６２は、これら２つの積算DSVに基づいて、データ列に挿入するDSV制御ビットの値を判定する。すなわち、DSV制御ビット判定部６２は、両者の積算DSVのうち、例えば、絶対値の小さいほうのDSV制御ビットを選択する。
【０１１６】
なお、DSV制御ビット判定部６２によりデータ列に挿入するDSV制御ビットの値として判定された側の積算DSVは、積算DSV処理部６１に供給される。積算DSV処理部６１は、供給された新しい積算DSVに基づいて、保持している積算DSVを更新する。
【０１１７】
DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値を判定すると、その判定結果をDSV制御ビット指定位置挿入部３２に供給する。DSV制御ビット指定位置挿入部３２は、DSV制御ビット判定部６２より供給された判定結果に基づいて、DSV制御ビットをデータ列の所定の位置に挿入し、データ変換部３３に供給する。
【０１１８】
また、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として判定された側を特定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給し、各部が参照するレジスタの内容を必要に応じて更新させる。
【０１１９】
すなわち、データ列に挿入するDSV制御ビットの値として判定された側の各部が参照したレジスタの値を、判定されなかった反対側の各部が参照したレジスタの値のそれぞれに対応させて、格納する。結局、値が「０」のDSV制御ビットを付加する側が参照する各レジスタの内容と、値が「１」のDSV制御ビットを付加する側が参照する各レジスタの内容とを、選択されたDSV制御ビット側が参照する各レジスタの値を用いて、一致させる。
【０１２０】
データ列に挿入するDSV制御ビットの値を決定するDSV制御ビット決定部３１は、以上のように構成される。
【０１２１】
次に、DSV制御ビット決定部３１の動作について説明する。
【０１２２】
最初に、入力されたデータ列は、DSV制御ビット決定部３１のDSV制御ビット０付加部５１およびDSV制御ビット１付加部７１に供給される。入力されたデータ列は、同様にして、DSV制御ビット指定位置挿入部３２に供給される。
【０１２３】
データ列を供給されたDSV制御ビット０付加部５１は、値が「０」のDSV制御ビットを、所定の間隔でデータ列に付加する。１−７PPデータ変換部５２は、DSV制御ビット０付加部５１において値が「０」のDSV制御ビットを付加されたデータ列を取得して、図５を用いて説明したように、レジスタに順次保持し、表１の変換テーブルに基づいて、取得したデータ列を符号語からなるチャネルビット列に変換する。
【０１２４】
また、１−７PPデータ変換部５２は、必要に応じて、同期信号挿入部５３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部５３に供給される。また、１−７PPデータ変換部５２は、データ変調の際に、変調切れ目位置にフラグを立てた変調切れ目位置情報を、変調切れ目位置検出部８１に供給し、さらに、DSV区間切れ目信号を、有効区切れ目検出部８２に供給する。
【０１２５】
変換されたチャネルビット列を供給された同期信号挿入部５３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部５４に供給する。また、同期信号挿入部５３は、１−７PPデータ変換部５２がデータ変調の際に、直前のチャネルビット列の最終ビットの値を参照できるように、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部５２に供給する。
【０１２６】
そして、NRZI化部５４は、同期信号挿入部５３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０１２７】
また、１−７PPデータ変換部５２より変調切れ目位置情報を供給された変調切れ目検出部８１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部８２に供給する。
【０１２８】
他方、データ列を供給されたDSV制御ビット１付加部７１は、値が「１」のDSV制御ビットを、所定の間隔でデータ列に付加する。１−７PPデータ変換部７２は、１−７PPデータ変換部５２と同様に、DSV制御ビットが付加されたデータ列をチャネルビット列に変換する。
【０１２９】
また、１−７PPデータ変換部７２は、必要に応じて、同期信号挿入部７３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部７３に供給される。また、１−７PPデータ変換部７２は、変調切れ目位置情報を変調切れ目位置検出部９１に供給し、さらに、DSV区間切れ目信号を有効区切れ目検出部９２に供給する。
【０１３０】
同期信号挿入部７３は、同期信号を挿入し、NRZI化部７４に供給する。また、同期信号挿入部７３は、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部７２に供給する。そして、NRZI化部７４は、同期信号挿入部７３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部７５に供給する。
【０１３１】
また、１−７PPデータ変換部７２より変調切れ目位置情報を供給された変調切れ目検出部９１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部９２に供給する。
【０１３２】
図９は、１−７PPデータ変換部５２または７２が変調切れ目位置にフラグを立てる様子の具体例を示す図である。以下、１−７PPデータ変換部５２の処理であるものとして説明するが、１−７PPデータ変換部７２も、同様の処理を実行する。
【０１３３】
図９において示されるように、１−７PPデータ変換部５２のDSV制御ビットつきデータ列用のレジスタに、DSV制御ビット付きデータ列が、data［０：１１］の１２ビットのdata［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。また、データ列と対応するチャネルビット列との関係は、図５を用いて上述したようになっている。
【０１３４】
また、上述したように、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタは、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０１３５】
データ列は、レジスタのデータ入力順の前方向（すなわち、data［０］側）から、２データ毎に処理される。data［０，１］＝［１，１］，data［０，１］＝［０，１］、またはdata［０，１］＝［１，０］である場合、（１１），（１０）、または（０１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２］に、変換されたチャネルビット列が格納される。このとき、cbit［２］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３６】
data［０，１］＝［０，０］の場合、拘束長ｉ＝１において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計４データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３］を参照する。そして、data［０，１，２，３］＝［１，１，０，０］，data［０，１，２，３］＝［０，１，０，０］、またはdata［０，１，２，３］＝［１，０，０，０］である場合、（００１１），（００１０）、または（０００１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２，３，４，５］に、変換されたチャネルビット列が格納される。このとき、cbit［５］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３７】
data［０，１，２，３］＝［０，０，０，０］の場合、拘束長ｉ＝２において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計６データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３，４，５］を参照する。そして、data［０，１，２，３，４，５］が、［１，１，０，０，０，０］、または ［１，０，０，０，０，０］である場合、（００００１１）、または（０００００１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２，３，４，５，６，７，８］に、変換されたチャネルビット列が格納される。このとき、cbit［８］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３８】
data［０，１，２，３，４，５］が、［０，０，０，０，０，０］、または ［０，１，０，０，０，０］の場合、拘束長ｉ＝３において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計８データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３，４，５，６，７］を参照し、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。
【０１３９】
具体的には、data［０，１，２，３，４，５，６，７］が、［０，０，０，０，０，０，０，０］、 ［１，０，０，０，０，０，０，０］ 、 ［０，１，０，０，０，０，０，０］ 、 ［１，１，０，０，０，０，０，０］、 ［０，０，０，１，０，０，０，０］、 ［１，０，０，１，０，０，０，０］ 、 ［０，１，０，１，０，０，０，０］ 、または、 ［１，１，０，１，０，０，０，０］である場合、１−７PPデータ変換部５２は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、（００００００００）から“０１０１００１００１００”に、（０００００００１）から“０１０１００００００１０”に、（００００００１０）から“０１０１０００００００１”に、（００００００１１）から“０１０１０００００１０１”に、（００００１０００）から“０００１００１００１００”に、（００００１００１）から“０００１００００００１０”に、（００００１０１０）から“０００１０００００００１”に、（００００１０１１）から“０００１０００００１０１”に、それぞれ変換する。そして、変換後のチャネルビット用のレジスタのcbit［０，１，２，３，４，５，６，７，８，９，１０，１１］に、変換されたチャネルビット列が格納される。
【０１４０】
このとき、変調切れ目位置を示すレジスタの所定の位置に、１が格納される。
【０１４１】
具体的には、data［０，１，２，３，４，５，６，７］が、［０，０，０，１，０，０，０，０］、または、［０，０，０，０，０，０，０，０］の場合、変調切れ目位置は１箇所であり、変調切れ目位置を示すレジスタの、cbit［０，１，２，３，４，５，６，７，８，９，１０，１１］におけるcbit［１１］と同じ位置に、１が格納される。
【０１４２】
また、data［０，１，２，３，４，５，６，７］が、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、［１，１，０，１，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］の場合、変調切れ目位置は２箇所であり、変調切れ目位置を示すレジスタの、cbit［０，１，２，３，４，５，６，７，８，９，１０，１１］におけるcbit［１１］およびcbit［２］と同じ位置に、１が格納される。
【０１４３】
なお、表１においては、上述したパターン以外にtermination tableにおける変換パターンが存在するが、これらのパターンについての動作も、基本的に上記と同様である。すなわち、表１のtermination tableと一致した上で、さらに同期信号の挿入される位置が検出された場合、変換パターンが確定される。この場合の変調切れ目位置については、それぞれ変換されたチャネルビットに対して１箇所に与えられる。
【０１４４】
さらに、表１においては、最小ラン連続制限を行う変換パターンが存在するが、これらの動作についても、基本的に上記と同様である。すなわち、最小ラン連続制限コードを用いて変換が行われた場合、変調切れ目位置は、変換された９チャネルビットに対して１箇所に与えられる。
【０１４５】
以上のように、入力データ列から、チャネルビット列へ、全てのパターン変換が行われ、変調切れ目情報が与えられる。そして、次のパターン変換は、パターンが確定し、変調切れ目情報が発生した後、再度、拘束長ｉ＝１から始まり、上述したような動作を繰り返す。このとき、チャネルビット列および変調切れ目情報は、変換処理が完了したのち、図５における、１８ビットのレジスタにより出力され、変換済みのチャネルビット列および変調切れ目情報が、図８の同期信号挿入部５３に供給される。
【０１４６】
図８に戻り、変調切れ目検出部８１は、上述したように、１−７PPデータ変換部５２の、変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。
【０１４７】
なお、変調切れ目検出部９１も、上述した場合と同様に、変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。この場合、１−７PPデータ変換部５２と同様の処理を、１−７PPデータ変換部７２が行い、同期信号挿入部５３と同様の処理を、同期信号挿入部７３が行う。
【０１４８】
ところで、この例においては変換率ｍ：ｎは２：３とされているので、入力データ列に対する発生符号語列の関係は、符号語のデータ量３に対して、データ語のデータ量は２となる。従って、入力データ列はその中から、２クロックの間に所定の２データ語だけが入力され、その後、１クロック分その入力が停止される。このようにして、入力データと出力符号との変換率に関するずれが調整される。この関係は、図１０、図１１および図１２のデータ列、チャネルビット列において示されている。
【０１４９】
図１０は、図８に示す変調切れ目検出部８１による変調切れ目の検出の様子を示す図である。図１０において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１５０】
図１０Ａにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、“１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５１】
次に、８ビットのデータ列（００００００００）は“０１０１００１００１００”に変換されており、“０１０１００１００１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５２】
同様に、４ビットのデータ列（００１１）は、“０１０１００”に変換されており、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５３】
同様に、図１０Ｂにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、“１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５４】
次に、８ビットのデータ列（０００００００１）は“０１０１００００００１０”に変換されており、“０１０１００００００１０”の先頭の“０”および右から３番目の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５５】
同様に、４ビットのデータ列（００１１）は、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５６】
以上のように、拘束長ｉ＝４における変換のパターンにより、変調切れ目の個数が変化する。
【０１５７】
なお、変調切れ目検出部８１が、上述した、拘束長ｉ＝４すなわち、８データにおけるパターン変換時の変調切れ目位置を、前方の1ヶ所に統一して、これを変調切れ目信号として出力しても、DSV制御ビット決定部３１は動作することができる。この場合、上述した方式とは、区間DSV計算結果に差異を生じることになる。
【０１５８】
変調切れ目検出部８１により作成された変調切れ目信号は、有効区切れ目検出部８２に供給される。変調切れ目信号を供給された有効区切れ目検出部８２は、１−７PPデータ変換部５２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１５９】
なお、変調切れ目検出部９１も変調切れ目検出部８１と同様に動作し、変調切れ目検出部９１により作成された変調切れ目信号は、有効区切れ目検出部９２に供給される。変調切れ目信号を供給された有効区切れ目検出部９２は、１−７PPデータ変換部７２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部７５およびDSV制御ビット判定部６２に供給する。
【０１６０】
図１１は、有効区切れ目検出部８２または９２による有効区切れ目信号の制御の様子の例を示す図である。図１１において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１６１】
図１１の例においては、DSV制御ビットは、データ列に対して、６０データ毎に挿入されている。すなわち、データ列が５９データ続いた後に、DSV制御ビットが挿入される。また、DSV区間切れ目位置は、６０データのDSV区間において、５１データ目の位置（図１１内のデータ列５０）に発生するように制御されている。すなわち、DSV区間切れ目位置信号は、１−７PP変換テーブルにおいて、データ列が可変長符号に変換されることを考慮して、DSV制御ビット位置に対して、９データだけ前方で、DSV区間切れ目位置が与えられるように設定されている。
【０１６２】
DSV制御ビットは任意の値であるので、データ列にDSV制御ビットが挿入されることにより、変換されたチャネルビット列に差異が生じる。すなわち、１つのDSV制御ビットが制御する区間において、区間DSVの計算時、データ列の変換に次の未決定のDSV制御ビットが関係しないほうが、より正確にDSVを算出することができる。従って、DSV区間切れ目位置は、実際のDSV区間における切れ目位置と異なる位置に与えられる。
【０１６３】
表１に示した１−７PP変換テーブルにおいて、１度の変調のために参照される最大のデータ列の大きさは、（１１０１１１０００００）の１１データである。また、２データ毎に変換処理が行われていることと合わせて、次のDSV区間のDSV制御ビットを含まずに変換されるデータ列であること（次のDSV制御ビットの影響を受けないデータ列であること）を保障できるのは、４９データ目における変換までとなる。次の５１データ目における変換では、1度の変調のために参照される最大のデータ列の中には、次のDSV区間のDSV制御ビットが含まれている。従って、６０データのDSV区間におけるDSV区間切れ目位置を、５１データ目以下の設定とする。
【０１６４】
ところで、このDSV区間切れ目位置は、低域抑圧特性と関係があり、なるべく後方に位置させるほうが、周波数の低域が抑圧され、変調装置としての性能が向上し、望ましい。以上より図１１において、５１データ目（図１１内のデータ列５０）に、DSV区間切れ目位置が与えられている。
【０１６５】
結局、DSV制御ブロック切れ目位置信号におけるDSV区間において、挿入されたDSV制御ビットは、１つだけとなるように設定されている。
【０１６６】
図１１Ａにおいて、DSV区間は６０データであり、６０データ目に値が「０」のDSV制御ビットが挿入されている。また、データ列は「０」のみで構成され、（００００００００）として、繰り返し“０１０１００１００１００”に変換されている。そして先頭の６データは、図示されていない、前の２データの（００）とともに、（００００００００）の変換が行われているとする。この時、次の変換単位である８データの、（００００００００）内には、DSV制御ビットが含まれている。
【０１６７】
上述したように、（００００００００）の場合、変調切れ目は、パターン先頭の１箇所となる。すなわち、図１１Ａの場合、５５データ目（図１１内のデータ列５４）、および、次のDSV区間の３データ目となる。従って、変調切れ目検出部８１は、５５データ目、および、次のDSV区間の３データ目が、「１」となるように制御された変調切れ目信号を有効区切れ目検出部８２に供給する。
【０１６８】
またDSV区間切れ目位置は、上述したように、５１データ目となるので、１−７PP変換部５２は、５１データ目以降より、値が「１」となるDSV区間切れ目信号を有効区切れ目検出部８２に供給する。上記DSV区間切れ目信号は、区間DSV制御処理が終了したのち、値を「０」に戻す。例えば、図１１Ａのように、１データ目において、DSV区間切れ目信号が「１」から「０」に反転される。
【０１６９】
そして、有効区切れ目検出部８２は、供給された変調切れ目信号およびDSV区間切れ目信号に基づいて、DSV切れ目位置が「１」となった後、最初の変調切れ目である、５５データ目を有効区切れ目として検出し、５５データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１７０】
一方の図１１Ｂは、DSV制御ビット１付加部７１において、６０データ目に値が「１」のDSV制御ビットが挿入され、他のデータを「０」としている図である。そして先頭の４データは、図示されていない、前の４データの（００００）とともに、（００００００００）の変換が行われているとする。
【０１７１】
この時、次の変換単位である８データの、（０００００００１）内には、DSV制御ビットが含まれている。
【０１７２】
DSV制御ビットを含む（０００００００１）は、“０１０１００００００１０”に変換されている。この場合、上述したように、５３データ目および５９データ目の２箇所が変調切れ目となる。
【０１７３】
そして、有効区切れ目検出部９２は、供給された変調切れ目信号およびDSV区間切れ目信号に基づいて、DSV切れ目位置が「１」となった後、最初の変調切れ目である、５３データ目を有効区切れ目として検出し、５３データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部７５およびDSV制御ビット判定部６２に供給する。
【０１７４】
図１１Ｂの場合、図１１Ａの場合と変調切れ目位置がずれている。通常ランダムパターンの入力においては、値が「０」のDSV制御ビットを付加したデータ列と、値が「１」のDSV制御ビットを付加したデータ列とは、速やかに収束し、変調切れ目付近においては、同様な変調切れ目位置となる。しかし、特有なパターンにおいては、上記のように収束せず、変調切れ目付近においても、変調切れ目位置がずれている場合があり、DSV区間に影響を及ぼす場合がある。
【０１７５】
しかし、有効区切れ目検出部８２および９２は、この場合においても、通常の場合と同様に、そのまま、互いにずれた有効区切れ目信号を出力する。
【０１７６】
なお、図１１においては、図５に示されるレジスタ分の遅延を考慮せずに、DSV区間を示した。しかしながら、これに限らず、これを例えば、図５のチャネルビット列を格納するレジスタcbit［０］において、DSV区間のカウントが行われ、データ列、チャネルビット列、および変調切れ目情報が、cbit［１７］において参照されるようにしても良い。この場合、DSV区間のカウンタに対し、参照するデータ列、チャネルビット列、および変調切れ目情報は、図５に示すように１８bit分遅延されているが、有効区切れ目検出部８２および９２は、上述した場合と同様にして、有効区切れ目の検出を行う。
【０１７７】
以上のように、検出された有効区切れ目のタイミングに基づいて、区間DSV計算部５５は、対象となるDSV区間のチャネルビット列より区間DSVを算出し、加算器５６に供給する。また、区間DSV計算部７５も同様に区間DSVを算出し、検出された有効区切れ目のタイミングに基づいて、加算器７６に供給する。
【０１７８】
加算器５６は、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV制御ビット判定部６２に供給する。加算器７６も同様に、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVを、DSV制御ビット判定部６２に供給する。
【０１７９】
２つの新たな積算DSVの供給を受けたDSV制御ビット判定部６２は、有効区切れ目検出部８２および９２より供給された有効区切れ目信号のタイミングに基づいて、データ列に挿入するDSV制御ビットの値を判定する。DSV制御ビット判定部６２は、加算器５６および７６より供給された、２つの新たに算出された積算DSVのうち、例えば、絶対値が小さい方を選択する。そして、DSV制御ビット判定部６２は、挿入するDSV制御ビットの値が決定されると、その情報をDSV制御ビット指定位置挿入部３２に供給するとともに、選択された方の新たな積算DSVを積算DSV処理部６１に供給する。
【０１８０】
さらにDSV制御ビット判定部６２は、次のDSV区間の演算のために使用されるレジスタの値を制御するために、スワップ動作の起動を行う。すなわち、選択された側を指定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給する。そして、選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値から置き換えて記憶させる。
【０１８１】
図１２は、DSV制御ビット判定部６２によるスワップタイミングを決定する様子を示す図である。
【０１８２】
図１２Ａにおいて、DSV制御ビット判定部６２には、値が「０」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。また、図１２Ｂにおいて、DSV制御ビット判定部６２には、値が「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。図１２Ｂの場合と、図１２Ａの場合とでは、有効区切れ目位置が異なっている。図１２Ｂの場合が、図１２Ａの場合と比較して、先に有効区切れ目信号が供給されている。
【０１８３】
この場合、DSV制御ビット判定部６２は、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う。すなわち、図１２の場合、図１２Ｂよりも図１２Ａのほうが有効区切れ目位置が遅いので、図１２Ａの有効区切れ目位置の次のタイミングにおいて、判定を行う。すなわち、DSV制御ビット判定部６２は、値が「０」のDSV制御ビットを挿入されたデータ列の有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行っている。そして、さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作が行われる。
【０１８４】
ここで、DSV制御ビットが「０」の側が選択されたと仮定すると、DSV制御ビット判定部６２は、加算器５６より供給された、新たなDSV積算値を積算DSV処理部６１へ供給する。さらに、その判定結果をDSV制御ビット指定位置挿入部３２に供給するとともに、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に対しても、供給する。
【０１８５】
そして、選択されたDSV制御ビットが「０」の側である、１−７PPデータ変換部５２のレジスタ内容を、１−７PPデータ変換部７２に記憶させる。同様にして、同期信号挿入部５３のレジスタ内容を、同期信号挿入部７３に記憶させ、またNRZI化部５４のレジスタ内容を、NRZI化部７４に記憶させ、さらに、区間DSV計算部５５のレジスタ内容を、区間DSV計算部７５に記憶させる。以上のようなスワップ動作を行い、データの連続性を保つようにする。
【０１８６】
図１２においては、有効区切れ目位置が異なっている場合を示したが、有効区切れ目位置が同じである場合についても、同様にして行われる。すなわち、DSV制御ビット判定部６２は、両方の有効区切れ目が出現したの次のタイミングにおいて、DSV制御ビットの判定を行う。さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行う。
【０１８７】
なお、図１２に示す例においては、図５に示されるレジスタ分の遅延を考慮せずに有効区切れ目が検出されているように説明したが、これに限らず、レジスタ分の遅延を考慮してもよい。その場合も、DSV制御ビット判定部６２は、上述した場合と同様の動作を行う。
【０１８８】
上記のとおり、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として選択された方が参照したレジスタの値を用いて、選択されなかった反対側が参照したレジスタの値を更新し、互いに一致させる（スワップする）ようにした。このとき、DSV制御ビット判定部６２は、各レジスタ内において、次のDSVspanに入るべきであるDSV制御ビット、もしくは、次のDSVspanに入るべきDSV制御ビットが含まれた情報を格納しないように、スワップタイミングを制御する。
【０１８９】
DSV制御ビット判定部６２よりDSV制御ビットの値に関する情報を取得したDSV指定位置挿入部３２は、指定された値のDSV制御ビットをデータ列に挿入し、データ変換部３３に供給する。データ変換部３３は、DSV制御ビットが挿入されたデータ列を、表１の変換テーブルを参照して、チャネルビット列に変換し、同期信号挿入部３４に供給する。同期信号挿入部３４は、チャネルビット列に所定の同期信号を挿入し、NRZI化部３５に供給する。NRZI化部３５は、供給されたチャネルビット列を記録符号列もしくは伝送符号列などの出力符号列に変換し、出力する。
【０１９０】
以上のようにして、変調装置３０は、入力されたデータ列を変調する。これにより、変調装置３０は、挿入するDSV制御ビットの値をより正確に決定することができる。
【０１９１】
上述した変調装置３０で実行される方法によるDSV制御においては、スワップするタイミング位置として、データレジスタ内に、次のDSVspanに入るべきであるDSV制御ビットを含まないという制限があった。このため、実際のDSV制御位置が前方にシフトし、DSV制御の効果も制限された。
【０１９２】
これに対して、DSV区間内のなるべく後方でDSV制御を行うために、スワップ時に、データレジスタにDSV制御ビットを含んでも良いように構成するようにすることができる。
【０１９３】
図１３乃至図２６を参照して、スワップ時に、データレジスタにDSV制御ビットを含んでも良いように構成した、本発明に係る変調装置１１１の実施の形態を、図面を参照しながら説明する。この実施の形態でも、データ列が、表１に従って、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換される。
【０１９４】
図１３は、本発明に係る変調装置１１１の構成を示すブロック図である。なお、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１９５】
図１３に示すように、変調装置１１１は、入力されたデータ列に基づいて、データ列に挿入するDSV制御ビットとして、「１」または「０」を決定するDSV制御ビット決定部１２１、値が決定されたDSV制御ビットを、入力されたデータ列にタイミングを合わせて挿入するDSV制御ビット指定位置挿入部３２、決定されたDSV制御ビットが挿入されたデータ列を所定の変換テーブルを用いてチャネルビットに変換するチャネルビット生成部１２２、チャネルビット生成部１２２より供給されたチャネルビット列の所定の位置に所定の同期信号を挿入する同期信号挿入部３４、同期信号挿入部３４の出力を記録符号列もしくは伝送符号列などの出力符号列に変換するNRZI化部３５、および、記録符号列もしくは伝送符号列などの出力符号列より得られた積算DSVより、補正情報を作成するDSV演算補正情報生成部１２３を備える。
【０１９６】
また、変調装置１１１は、タイミング信号を生成し、DSV制御ビット決定部１２１、DSV制御ビット指定位置挿入部３２、チャネルビット生成部１２２、同期信号挿入部３４、NRZI化部３５、およびDSV演算補正情報生成部１２３に供給してタイミングを管理するタイミング管理部３６を備える。
【０１９７】
なお、図１３において、DSV制御ビット指定位置挿入部３２は、タイミング管理部３６に処理のタイミングを管理されているものとして説明したが、これに限らず、例えば、DSV制御ビット指定位置挿入部３２が、入力ビット列の伝送タイミングを調整する機能をさらに有し、DSV制御ビット決定部１２１より供給されるDSV制御ビットを、伝送タイミングを調整された入力ビット列の所定位置に挿入するようにしてもよい。
【０１９８】
なお、図１３の変調装置１１１においても、生成されるチャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）は、図４を用いて説明した場合と同様にして、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われるようになされている。
【０１９９】
すなわち、図１３の変調装置１１１において、供給されるデータ列には、図４に示されるように、ユーザデータの他に、例えば、ECC（Error Correcting Code）等の情報データが含まれており、DSV制御ビット決定部１２１の決定に基づき、DSV制御ビット指定位置挿入部３２において、DSV制御ビットであるｘ１、ｘ２、およびｘ３が、データ列内に任意の間隔で挿入される。
【０２００】
また、DATA１には、フレーム間で同期をとるためのフレーム同期信号（FS）が挿入される。このため、DATA１においては、DSV制御ビットを挿入する間隔であるDSV区間は、短く設定される。
【０２０１】
すなわち、FSに加えて、DATA１に対応するチャネルビットからなるCbit１を含むDSV区間の長さであるspan１、DATA２に対応するチャネルビットからなるCbit２を含むDSV区間の長さであるspan２、およびDATA３に対応するチャネルビットからなるCbit３を含むDSV区間の長さであるspan３が、全て同じ長さ（span１＝span２＝span３）となるように、DATA１の長さは決定される。
【０２０２】
従って、挿入されたFSがFS（bit）であり、DATA２およびDATA３がともにｘ（bit）である場合、変換テーブルの変換率がｍ：ｎ＝２：３であるので、DATA１は、ｘ−FS＊２／３（bit）となる。
【０２０３】
なお、挿入するDSV制御ビットの値を決定するために、区間DSVspan１、区間DSVspan２、および区間DSVspan３は、実際にDSV制御ビットが挿入されている位置よりも前方に区切られる。この際、各DSV制御区間内には、１つのDSV制御ビットのみが挿入されている。
【０２０４】
以上のように、チャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）は、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われている。
【０２０５】
図１４は、変調装置１１１の、DSV制御ビット指定位置挿入部３２、および、チャネルビット生成部１２２の詳細な構成例を示すブロック図である。
【０２０６】
DSV制御ビット指定位置挿入部３２は、入力されたデータ列にDSV制御ビットを挿入する挿入部１３１、および、供給されたデータをシフトしながら保持するシフトレジスタ１３２で構成されている。
【０２０７】
図１４において、入力されたデータ列は、DSV制御ビット指定位置挿入部３２の挿入部１３１において、後述するDSV制御ビット決定部１２１の処理により決定されたDSV制御ビットを挿入され、シフトレジスタ１３２に供給される。
【０２０８】
シフトレジスタ１３２は、供給されたデータをシフトさせながら、チャネルビット生成部１２２の最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４に供給する。このとき、シフトレジスタ１３２は、最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４の各部がその処理を行うのに必要なビット数を、それぞれに供給する。
【０２０９】
チャネルビット生成部１２２は、コード検出を行う、最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４を備え、更に、表１に示すような変換テーブルの拘束長ｉ＝１乃至４における変換テーブルをそれぞれ保持する２−３変換テーブル１４６、４−６変換テーブル１４７、６−９変換テーブル１４８、および、４−１２変換テーブル１４９を備える。また、チャネルビット生成部１２２は、更に、２−３変換テーブル１４６乃至８−１２変換テーブル１４９のうちのいずれかに記憶されている変換パターンを選択して取得し、変換パターン確定部１４５に供給するセレクタ１５０、不確定コード検出処理部１４４に供給された情報に基づいて、セレクタ１５０より供給される２−３変換パターンの不確定符号を決定する不確定ビット決定部１５１、および、セレクタ１５０、もしくは、不確定ビット決定部１５１より供給された変換パターンの中から使用する変換コードを選択し、同期信号挿入部３４に供給する変換パターン確定部１４５で構成されている。
【０２１０】
最小ラン連続制限コード検出部１４１は、入力されたデータから、表１中の（１１０１１１）のパターンを検出する。最小ラン連続制限コード検出部１４１は、予め所定のビット数のデータ列を記憶しており、入力されたデータから（１１０１１１）を検出すると、さらに続く入力データ列を参照する。そして、（１１０１１１）の直後に続くパターンが（０１）、（００１）、または、（０００００）である場合、もしくは、（１１０１１１）の直後に続くパターンが（００００）であり、さらに入力されたデータがここで終端される場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２１１】
なお、最小ラン連続制限コード検出部１４１は、予め所定のビット数のデータ列を記憶しており、上記とは逆に、入力されたデータから（０１）、（００１）、もしくは（０００００）を検出した場合、または、入力されたデータから（００００）を検出し、さらに入力されたデータがここで終端される場合、その直前の入力データ列を６データ分参照するようにし、その参照の結果が（１１０１１１）である場合、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給するようにしてもよい。
【０２１２】
不確定コード検出処理部１４４は、表１中の拘束長ｉ＝１における（１１）を入力されたデータから検出する。不確定コード検出処理部１４４は、入力されたデータが（１１）である場合、その情報をセレクタ１５０および変換パターン確定部１４５に供給する。そして、不確定コード検出処理部１４４は、直前のパターンの最終チャネルビットの情報を、変換パターン確定部１４５または同期信号挿入部３４から取得し（すなわち、変調装置１１１において、直前のパターンの最終チャネルビットの情報は不確定コード検出処理部１４４にフィードバックされる）、取得した最終チャネルビットが０である場合、変換する符号を“１０１”に決定し、最終チャネルビットが１である場合、変換する符号を“０００”に決定するように、不確定ビット決定部１５１に情報を供給する。
【０２１３】
変換コード検出部１４３は、表１中のtermination tableを除いた、（１１）および（１１０１１１）以外のパターンを検出する。そして、拘束長ｉ＝１乃至４に対し、それぞれデータ列パターンが検出された場合、その情報を、変換パターン確定部１４５へ供給する。
【０２１４】
終端コード検出部１４２は、表１中のtermination tableから終端コードのパターンを検出する。すなわち、終端コード検出部１４２は、入力されたデータから（００）、（００００）、（００００１０）もしくは（００００００）を検出し、さらに、内部に有する終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、終端コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２１５】
２−３変換テーブル１４６は、表１に示すような変換テーブルの拘束長ｉ＝１の変換パターンである２−３変換パターンを記憶し、４−６変換テーブル１４７は、拘束長ｉ＝２の変換パターンである４−６変換パターンを記憶し、６−９変換テーブル１４８は、拘束長ｉ＝３の変換パターンである６−９変換パターンを記憶し、８−１２変換テーブル１４９は、拘束長ｉ＝４の変換パターンである８−１２変換パターンを記憶している。２−３変換テーブル１４６乃至８−１２変換テーブル１４９は、それぞれ、記憶している変換パターンを、セレクタ１５０に供給する。
【０２１６】
なお、上述した、２−３変換パターン、４−６変換パターン、６−９変換パターン、および８−１２変換パターンは、不確定コード検出処理部１４４、変換コード検出部１４３、終端コード検出部１４２、または最小ラン連続制限コード検出部１４１より供給される情報が、例えば、変換されるチャネルビット列と１対１に対応する識別用の情報を有するなどして、テーブルの各要素に対して個別に識別可能な情報である場合、表１中における、データ列からチャネルビット列への対応テーブルのような構造以外の構造であっても構成することができる。
【０２１７】
セレクタ１５０は、不確定コード検出処理部１４４から供給された情報に基づいて、２−３変換テーブル１４６乃至８−１２変換テーブル１４９のうちのいずれかに記憶されている、２−３変換パターン、４−６変換パターン、６−９変換パターン、または、８−１２変換パターンの中から、使用する変換パターンを選択して取得し、変換パターン確定部１４５に供給する。なお、不確定コード検出処理部１４４が、入力されたデータから（１１）を検出した場合、セレクタ１５０は、不確定コード検出処理部１４４から供給された情報に基づいて、変換テーブル１４６から取得した２−３変換パターンを、不確定ビット決定部１５１に供給する。
【０２１８】
不確定ビット決定部１５１は、不確定コード検出処理部１４４から供給された情報に基づいて、セレクタ１５０より供給される２−３変換パターンの不確定符号を決定し、その情報を変換パターン確定部１４５に供給する。
【０２１９】
変換パターン確定部１４５は、最小ラン連続制限コード検出部１４１、不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２より取得した情報に基づいて、セレクタ１５０、もしくは、不確定ビット決定部１５１より供給された変換パターンの中から使用する変換コードを選択し、同期信号挿入部３４に供給するようになされている。
【０２２０】
また、変換パターン確定部１４５は、決定した変換パターンの最終チャネルビットの情報を不確定コード検出処理部１４４に供給する。さらに、同期信号挿入部３４において、同期信号がチャネルビット列の所定の位置に挿入される場合、変換パターン確定部１４５は、必要に応じて、termination table内の所定のパターンが使用されたか否か等の情報からなる終端処理情報を、同期信号挿入部３４に供給する。
【０２２１】
同期信号挿入部３４は、変換パターン確定部１４５より供給されたチャネルビット列に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入する。同期信号挿入部３４は、所定の間隔においてチャネルビット列の入力を中断し、所定の同期信号パターンを挿入する。同期信号挿入部３４によりチャネルビット列に挿入された同期信号パターンは、他と区別が可能なチャネルビット列の形式で挿入されており、必要に応じて変換パターン確定部１４５より供給される終端処理情報を参照し、決定される。同期信号挿入部３４は、チャネルビット列に同期信号を挿入すると、その同期信号を挿入したチャネルビット列を、NRZI化部３５に供給する。また、同期信号挿入部３４は、チャネルビット列に挿入した同期信号の最終チャネルビットの情報を、不確定コード検出処理部１４４に供給する。
【０２２２】
終端処理情報は、データ列から表１のtermination tableのうち、（００）または（００００）の終端パターンが検出された場合に、変換パターン確定部１４５より同期信号挿入部３４に供給される。同期信号挿入部３４は、復調時の整合性のために、データ列がtermination table内の所定のパターンを用いてチャネルビット列化されたか否かの情報を含ませた同期信号を作成し、挿入する。
【０２２３】
例えば、同期信号内の先頭チャネルビットに終端テーブル識別用ビットが設けられ、termination table内の所定のパターンが使用された場合、この終端テーブル識別用ビットに１が挿入され、それ以外の通常テーブル等のパターンが使用された場合、終端テーブル識別用ビットに０が挿入されるようにすることで、データ列がtermination tableの所定のパターンを用いてチャネルビット列化されたか否かを識別することができる。
【０２２４】
NRZI化部３５は、同期信号挿入部３４に供給されたチャネルビット列を、チャネルビット列の１を反転、０を非反転として、ビット列を並び直してNRZI化し、記録符号列もしくは伝送符号列などの出力符号列を作成する。換言すると、NRZI化前のチャネルビット列は、NRZI化後の出力符号列のエッジ位置を示すビット列であり、NRZI化後の出力符号列は、記録データもしくは伝送データのH／Lのレベルを示すビット列に相当する。
【０２２５】
図１５には、入力されたデータ列を、上述した表１に基づいてチャネルビット列へ変換する際に必要なレジスタの構成例が示されている。変換前のDSV制御ビットを挿入されたデータ列を格納するために、data［０：１１］の１２ビットのレジスタが構成され、チャネルビット生成部１２２の処理において変換された後のチャネルビット列を格納するために、cbit［０：１７］の１８ビットのレジスタが構成されている。また、その他にタイミング用レジスタ等も構成される。
【０２２６】
なお、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタも、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えば、アクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０２２７】
図１５に示されるレジスタにおいて、データ列は、図５を用いて説明した場合とは逆に、１２ビット全てが入力された後、レジスタのデータ入力順の後ろ側、換言すれば、時間的に先に入力されたデータ（すなわち、data［１１］側）から、２データ毎に処理される。すなわち、例えば、拘束長ｉ＝１の判定は、データ列［１０：１１］において行われる。
【０２２８】
図１６は、シフトレジスタ１３２よりDSV制御ビット付きデータ列を供給された不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２の動作の具体例を示す図である。
【０２２９】
図１６に示されるように、DSV制御ビット付きデータ列は、data［０：１１］の１２ビットに、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【０２３０】
パターン変換の先頭位置において、不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２は、data［１０，１１］を参照する。そして、data［１０，１１］＝［１，１］である場合、（１１）を検出した不確定コード検出処理部１４４は、上述したように動作し、その情報をセレクタ１５０および変換パターン確定部１４５に供給し、変換パターン確定部１４５または同期信号挿入部３４から取得した直前のパターンの最終チャネルビットに基づいて、“１０１”または“０００”に変換するように、不確定ビット決定部１５１に情報を供給する。
【０２３１】
また、data［１０，１１］が、［０，１］または ［１，０］である場合、（１０）または（０１）を検出した変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝１の変換コードを用いて、それぞれ“００１”または“０１０”に変換するように、その情報を変換パターン確定部１４５に供給する。
【０２３２】
そして、data［１０，１１］＝［０，０］である場合、（００）を検出した終端コード検出部１４２は、上述したように、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、（００）を“０００”に変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２３３】
終端コード検出部１４２が内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００）は、拘束長ｉ＝１においてパターン変換されない。したがって、data［８，９，１０，１１］の４データが参照される。
【０２３４】
変換コード検出部１４３および終端コード検出部１４２は、data［８，９，１０，１１］を参照する。そして、data［８，９，１０，１１］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝２の変換コードを用いて、検出した（００１１）を“０１０１００”に、（００１０）を“０１００００”に、または（０００１）を“０００１００”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２３５】
そして、data［８，９，１０，１１］＝［０，０，０，０］である場合、（００００）を検出した終端コード検出部１４２は、上述したように、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、“０１０１００”に変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２３６】
終端コード検出部１４２が内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００００）は、拘束長ｉ＝２においてパターン変換されない。したがって、続いて６データが参照される。
【０２３７】
なお、以上で説明した拘束長ｉ＝２の場合において、data［１０，１１］＝［０，０］であることは、すでに拘束長ｉ＝１において判定済みであるので、data［８，９］についてのみ判定が行われるようにしてもよい。
【０２３８】
変換コード検出部１４３および終端コード検出部１４２は、data［６，７，８，９，１０，１１］を参照する。そして、data［６，７，８，９，１０，１１］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝３の変換コードを用いて、検出した（００００１１）を“０００１００１００”に、または（０００００１）を“０１０１００１００”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２３９】
そして、data［６，７，８，９，１０，１１］が、［０，０，０，０，０，０］または ［０，１，０，０，０，０］である場合、終端コード検出部１４２は、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、検出した（００００００）を“０１０１０００００”に、（００００１０）を“０００１０００００”に、それぞれ変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２４０】
終端コード検出部１４２の内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００００００）または（００００１０）は、拘束長ｉ＝３においてパターン変換されない。したがって、続いて８データが参照される。
【０２４１】
なお、以上で説明した拘束長ｉ＝３の場合において、data［８，９，１０，１１］＝［０，０，０，０］であることは、すでに拘束長ｉ＝２において判定済みであるので、data［６，７］についてのみ判定が行われるようにしてもよい。
【０２４２】
変換コード検出部１４３は、data［４，５，６，７，８，９，１０，１１］を参照する。そして、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］ 、または、 ［１，１，０，０，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、検出した（００００００００）を“０１０１００１００１００”に、（０００００００１）を“０１０１００００００１０”に、（００００００１０）を“０１０１０００００００１”に、または、（００００００１１）を“０１０１０００００１０１”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２４３】
また、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］ 、［０，１，０，１，０，０，０，０］、または、［１，１，０，１，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、検出した（００００１０００）を“０００１００１００１００”に、（００００１００１）を“０００１００００００１０”に、（００００１０１０）を“０００１０００００００１”に、（００００１０１１）を“０００１０００００１０１”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２４４】
以上で説明した拘束長ｉ＝４の場合において、data［８，９，１０，１１］＝［０，０，０，０］であることは、すでに拘束長ｉ＝２において判定済みであるので、data［４，５，６，７］についてのみ判定が行われるようにしてもよい。
【０２４５】
以上のように、入力されたDSV制御ビット付データ列は、チャネルビット列に変換される。そして、パターンが確定した後、再度、拘束長ｉ＝１から、次のパターン変換動作が繰り返される。図１５に示すように、チャネルビット列が１８ビットのレジスタにより供給されるまでに、データ変換は終了しており、データ変換が終了したのち、チャネルビット列が同期信号挿入部３４へ供給される。
【０２４６】
なお、これらの動作は、最大参照データは８データであるから、上述の動作を、レジスタの前方にシフトさせても良い。例えば、data［４，５，６，７，８，９，１０，１１］を用いて実行していたデータの検出位置を、４ビット前方にシフトさせ、data［０，１，２，３，４，５，６，７］としても良い。
【０２４７】
最小ラン連続制限コード検出部１４１は、DSV制御ビット付データ列が入力されたシフトレジスタ１３２を参照し、最小ラン連続制限コードを検出する。
【０２４８】
図１７は、データ列から最小ラン連続制限コードを検出する最小ラン連続制限コード検出部１４１の動作の具体例を示す図である。
【０２４９】
図１７において、DSV制御ビット付データ列が、図１６の場合と同様に、data［０：１１］に、data［０］から順に入力され、レジスタ数字の大きいほうへ、クロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【０２５０】
また、最小ラン連続制限コード検出部１４１によって、data［０：１１］より最小ラン連続制限コードが検出された場合、図１６を用いて説明したデータ列のチャネルビット列へのパターン変換結果ではなく、最小ラン連続制限コード変換に基づいて変換されたチャネルビット列が選択されて、図１５を用いて説明した変換後のチャネルビット列cbit［０：１７］のレジスタに格納される。
【０２５１】
data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［４，５］＝［１，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後２データにおいて（０１）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５２】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［３，４，５］＝［１，０，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後３データにおいて（００１）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５３】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［２，３，４，５］＝［０，０，０，０］で終端位置を示しており、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後４データにおいて（００００）で終端する終端位置が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５４】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［１，２，３，４，５］＝［０，０，０，０，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後５データにおいて（０００００）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５５】
変換パターン確定部１４５は、最小ラン連続制限コード検出部１４１より供給された情報に基づいて、データ列を所定のチャネルビット列に置き換える。このとき、置き換えられるチャネルビット列は、cbit［９，１０，１１，１２，１３，１４，１５，１６，１７］である。
【０２５６】
このようにして、データ変換が終了して、生成されたチャネルビット列が、データ変換が終了したチャネルビット列を保持するための１８ビットのレジスタに保持され、同期信号挿入部３４に供給される。
【０２５７】
なお、（１１０１１１）が検出された場合、その直後の参照データは最大で５データであるから、上述の動作を、1レジスタ前方にシフトさせても良い。すなわち、（１１０１１１）の検出位置を、data［５，６，７，８，９，１０］としても良い。この場合、変換コード検出部１４３および終端コード検出部１４２が検出のために参照するレジスタの位置を、同様なだけ、または、さらに前方にシフトさせておく。
【０２５８】
図１８は、変調装置のDSV制御ビット決定部１２１の詳細な構成例を示すブロック図である。データ列は、DSV制御ビット決定部１２１に供給されるとともに、DSV制御ビット指定位置挿入部３２に供給される。
【０２５９】
なお、図１８においては、図８における場合と応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６０】
すなわち、図１８のDSV制御ビット決定部１２１は、１−７ＰＰデータ変換部５２および７２に変わって、１−７ＰＰチャネルビット変換部１６１および１６３が設けられ、変調切れ目検出部８２および有効区切れ目検出部８３に変わって有効区切れ目検出処理部１６２が、変調切れ目検出部９２および有効区切れ目検出部９３に変わって有効区切れ目検出処理部１６４が、それぞれ設けられ、DSV制御ビット判定部６２に変わって、DSV比較・DSV制御ビット判定部１６５が設けられている以外は、図８のDSV制御ビット決定部３１と同様の構成を有するものである。
【０２６１】
DSV制御ビット決定部１２１においては、２列のデータ変換およびDSV計算が行われており、値が「０」のDSV制御ビットを挿入されたデータ列を処理する列と、値が「１」のDSV制御ビットを挿入されたデータ列を処理する列とが、それぞれ独立に動作する。すなわち、DSV制御ビット決定部１２１に供給されたデータ列は、入力されたデータ列に所定の間隔で、値が「０」のDSV制御ビットを付加するDSV制御ビット０付加部５１、および、入力されたデータ列に所定の間隔で、値が「１」のDSV制御ビットを付加するDSV制御ビット１付加部７１に供給される。
【０２６２】
DSV制御ビット０付加部５１により、値が「０」のDSV制御ビットが付加されたデータ列は、１−７ＰＰチャネルビット変換部１６１に供給される。１−７ＰＰチャネルビット変換部１６１は、データ列を格納するレジスタのほかに、チャネルビット列を格納するレジスタや、タイミング制御を行うためのレジスタを内部に有し、（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）のパラメータを持つ表１の変換テーブルを用いて、DSV制御ビットが付加されたデータ列をチャネルビット列に変換し、同期信号挿入部５３に供給する。
【０２６３】
同期信号挿入部５３は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７１を内部に有し、１−７ＰＰチャネルビット変換部１６１から供給されたチャネルビット列の所定の位置に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入し、NRZI化部５４に供給する。
【０２６４】
なお、同期信号挿入部５３において、チャネルビット列に同期信号を挿入するために、１−７ＰＰチャネルビット変換部１６１は、表１のtermination tableを必要に応じて用いるなどによって、データ列の任意の位置において、変換を終端させる。そして、同期信号挿入部５３は、チャネルビット列の終端位置に続いて、同期信号を挿入する。
【０２６５】
また、チャネルビット列に同期信号を挿入した同期信号挿入部５３は、挿入した同期信号の最終ビットの情報を、１−７ＰＰチャネルビット変換部１６１に供給する。１−７ＰＰチャネルビット変換部１６１は、必要に応じて、供給された同期信号の最終ビットの情報を参照し、表１の変換テーブルを用いて、データ列を変換する。
【０２６６】
NRZI化部５４は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７２を内部に有し、同期信号挿入部５３より供給された、同期信号が挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０２６７】
区間DSV計算部５５は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７３を内部に有し、NRZI化されたチャネルビット列より、所定のDSV区間におけるDSV計算を行う。DSVは、NRZI化されたチャネルビットの値が「１」の場合「＋１」とし、値が「０」の場合「−１」として演算される。演算結果としては、例えば、所定のDSV区間における最大最小ピークや、もしくは、所定のDSV区間における最終ビットのRDSなどが与えられる。この結果が加算器５６に供給される。
【０２６８】
積算DSV処理部６１は、これまでに算出されてきた区間DSVを全て加減算した積算DSVを、予め保持している。積算DSVは、例えば、現在実行している所定のDSV区間における、その直前のRDSである。そして、積算DSV処理部６１は、所定のタイミングで、保持している積算DSVを加算器５６および加算器７６に供給する。
【０２６９】
加算器５６は、区間DSV計算部５５により供給された区間DSVに、積算DSV処理部６１により供給された積算DSVを加算して、新しい積算DSVを算出し、DSV比較・DSVビット判定部１６５に供給する。新しい積算DSVは、例えば、現在実行している所定のDSV区間におけるその直前のRDSと、実行中の所定のDSV区間における最終ビットのRDSとの加算結果である。
【０２７０】
有効区切れ目検出処理部１６２は、供給されたデータ列から、フレームシンク（ＦＳ）位置を抽出し、変調区切れ位置およびDSV区間の切れ目位置を検出することにより、対応するDSV区間のDSV制御ビットの判定を行うタイミングを制御する有効区切れ目位置を検出し、有効区切れ目位置を示す有効区切れ目信号を区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０２７１】
以上のように、入力されたデータ列に値が「０」のDSV制御ビットを挿入する側のシステムが構成される。また、入力されたデータ列に値が「１」のDSV制御ビットを挿入する側のシステムも、同様に構成される。
【０２７２】
すなわち、DSV制御ビット０付加部５１にはDSV制御ビット１付加部７１が対応し、１−７PPチャネルビット変換部１６１には１−７PPチャネルビット変換部１６３が対応し、同期信号挿入部５３には同期信号挿入部７３が対応し、NRZI化部５４にはNRZI化部７４が対応し、区間DSV計算部５５には区間DSV計算部７５が対応し、加算器５６には加算器７６が対応し、有効区切れ目検出処理部１６２には有効区切れ目検出処理部１６４が対応し、それぞれ、基本的に同様の処理を行う。
【０２７３】
また、同期信号挿入部７３には、レジスタ１７４が、NRZI化部７４には、レジスタ１７５が、区間DSV計算部７５には、レジスタ１７６が、それぞれ設けられている。
【０２７４】
次に、DSV制御ビット決定部位１２１の動作について説明する。
【０２７５】
最初に、入力されたデータ列は、DSV制御ビット決定部１２１のDSV制御ビット０付加部５１およびDSV制御ビット１付加部７１に供給される。入力されたデータ列は、同様にして、DSV制御ビット指定位置挿入部３２に供給される。
【０２７６】
データ列を供給されたDSV制御ビット０付加部５１は、データ列に、値が「０」のDSV制御ビットを所定の間隔で付加する。１−７ＰＰチャネルビット変換部１６１は、DSV制御ビット０付加部５１において値が「０」のDSV制御ビットを付加されたデータ列を取得し、表１の変換テーブルに基づいて、取得したデータ列を符号語からなるチャネルビット列に変換する。
【０２７７】
また、１−７PPチャネルビット変換部１６１は、必要に応じて、同期信号挿入部５３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部５３に供給される。
【０２７８】
変換されたチャネルビット列を供給された同期信号挿入部５３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部５４に供給する。また、同期信号挿入部５３は、１−７ＰＰチャネルビット変換部１６１がデータ変換の際に、直前のチャネルビット列の最終ビットの値を参照できるように、挿入した同期信号の最終ビットの値に関する情報を１−７ＰＰチャネルビット変換部１６１に供給する。
【０２７９】
そして、NRZI化部５４は、同期信号挿入部５３において同期信号が挿入されたチャネルビット列の入力を受けてNRZI化し、区間DSV計算部５５に供給する。
【０２８０】
また、有効区切れ目検出処理部１６２は、変調の切れ目位置およびDSVブロックの切れ目位置を検出することにより、有効区切れ目を検出し、区間DSV計算部５５およびDSV比較・DSV制御ビット判定部１６５に供給する。
【０２８１】
他方、データ列を供給されたDSV制御ビット１付加部７１は、値が「１」の
DSV制御ビットをデータ列に所定の間隔で付加する。１−７ＰＰチャネルビット変換部１６３は、１−７ＰＰチャネルビット変換部１６１と同様に、DSV制御ビットが付加されたデータ列をチャネルビット列に変換する。
【０２８２】
また、１−７PPチャネルビット変換部１６３は、必要に応じて、同期信号挿入部７３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部７３に供給される。
【０２８３】
同期信号挿入部７３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部７４に供給する。また、同期信号挿入部７３は、挿入した同期信号の最終ビットの値に関する情報を１−７ＰＰチャネルビット変換部１６３に供給する。そして、NRZI化部７４は、同期信号挿入部７３において同期信号が挿入されたチャネルビット列の入力を受けて、NRZI化し、区間DSV計算部７５に供給する。
【０２８４】
また、有効区切れ目検出処理部１６４は、変調の切れ目位置およびDSVブロックの切れ目位置を検出することにより、有効区切れ目を検出し、区間DSV計算部５５およびDSV比較・DSV制御ビット判定部１６５に供給する。
【０２８５】
DSV比較・DSVビット判定部１６５は、加算器５６から、値が「０」のDSV制御ビットを挿入されたデータ列に基づいた積算DSVの供給を受け、加算器７６から、値が「１」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受ける。そして、DSV比較・DSVビット判定部１６５は、これら２つの積算DSVに基づいて、データ列に挿入するDSV制御ビットの値を判定する。すなわち、DSV比較・DSVビット判定部１６５は、例えば、両者のうち、絶対値の小さいほうのDSV制御ビットを選択する。
【０２８６】
なお、DSV比較・DSVビット判定部１６５によりデータ列に挿入するDSV制御ビットの値として判定された側の積算DSVは、積算DSV処理部６１に供給され、積算DSV処理部６１は、供給された新たな積算DSVに基づいて、保持している積算DSVを更新する。
【０２８７】
DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値を判定すると、その判定結果をDSV制御ビット指定位置挿入部３２に供給する。DSV制御ビット指定位置挿入部３２は、DSV比較・DSVビット判定部１６５より供給された判定結果に基づいて、DSV制御ビットをデータ列の所定の位置に挿入し、チャネルビット生成部１２２に供給する。
【０２８８】
また、DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値として判定された側を特定する情報を、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給し、各部が参照するレジスタの内容を必要に応じて更新させる。
【０２８９】
すなわち、データ列に挿入するDSV制御ビットの値として判定された側の各部が参照したレジスタの値を、判定されなかった反対側の各部が参照したレジスタの値のそれぞれに対応させて、格納する。結局、値が「０」のDSV制御ビットを付加する側が参照する各レジスタの内容と、値が「１」のDSV制御ビットを付加する側が参照する各レジスタの内容とを、選択されたDSV制御ビット側が参照する各レジスタの値を用いて、一致させる。
【０２９０】
データ列に挿入するDSV制御ビットの値を決定するDSV制御ビット決定部１２１は、以上のように構成される。
【０２９１】
そして、DSV演算補正情報生成部１２３は、DSV制御ビット決定部１２１で決定したDSV制御ビットが挿入された、確定データ列による記録符号列もしくは伝送符号列などの出力符号列を基に、実際の累積DSVを作成し、これよりDSV演算補正情報を生成し、補正情報としてDSV制御ビット決定部１２１へ供給する。DSV制御ビット決定部１２１の積算DSV処理部６１は、例えば、累積DSVが、所定の範囲内であるか否かを判定し、その判定結果によって、DSV制御ビット決定部１２１内の積算DSVの補正を行う。
【０２９２】
図１９は、図１８の１−７PPチャネルビット変換部１６１、および有効区切れ目検出処理部１６２の更に詳細な構成を示すブロック図である。また、図１８の１−７PPチャネルビット変換部１６３は、１−７PPチャネルビット変換部１６１と同様の構成を有し、有効区切れ目検出処理部１６４は、有効区切れ目検出処理部１６２と同様の構成を有しているので、その説明は省略する。
【０２９３】
１−７PPチャネルビット変換部１６１のレジスタ１８１は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受け、図１５を用いて説明したように、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされ、供給されたデータを蓄積する。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。１−７ＰＰ変換部１８２は、図１６を用いて説明した場合と同様にして、レジスタ１８１に保持されている１２ビットのデータを、表１に示すような変換テーブルの変換コードに基づいて、データ入力順の後ろ側（時間的に先に入力されたデータ、すなわち、data［１０，１１］）から２データ毎に処理して、チャネルビットに変換する。そして、１−７ＰＰ変換部１８２は、チャネルビット変換した情報を、変調切れ目検出部１９２に供給する。
【０２９４】
有効区切れ目検出処理部１６２のFS（フレームシンク）抽出部１９３は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けて、フレームシンク位置を検出し、１−７ＰＰ変換部１８２、変調切れ目検出部１９２、および、カウンタ１９５に供給する。
【０２９５】
変調切れ目検出部１９２は、FS抽出部１９３から供給される、フレームシンクの供給タイミングに基づいて、テーブル保持部１９１に保持されている、表１に示す変換テーブルの変換コードのうち、変調切れ目が２箇所のパターンに関する情報と、１−７ＰＰ変換部１８２からのチャネルビット変換情報を参照して、変調切れ目情報を生成し、有効区切れ目検出部１９６に供給する。
【０２９６】
図２０は、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４の変調切れ目検出部１９２が、変調切れ目位置にフラグを立てる様子の具体例を示す図である。
【０２９７】
図２０において、１−７PPチャネルビット変換部１６１のレジスタ１８１のdata［０：１１］の１２ビットに、制御ビット付きデータ列がdata［０］から順に入力され、レジスタ数字の大きいほうへ、クロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。また、データ列と対応するチャネルビット列との関係は、図１５における場合と同様になっている。
【０２９８】
なお、図１５において説明したように、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタは、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０２９９】
データ列は、データ入力順において後ろ側（時間的に先に入力されたデータ、すなわち、data［１０，１１］から）から２データ毎に処理される。data［１０，１１］が、［１，１］、［０，１］、または、［１，０］である場合、（１１）、（１０）、または（０１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［１５，１６，１７］に、変換されたチャネルビット列を格納する。そして変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、図１５を用いて説明した１８ビットのチャネルビットレジスタと同様に構成された、タイミング制御用の内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３００】
data［１０，１１］＝［０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝１において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［８，９，１０，１１］を参照する。
【０３０１】
そして、data［８，９，１０，１１］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、（００１１）、（００１０）、または（０００１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０２】
data［８，９，１０，１１］＝［０，０，０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝２において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［６，７，８，９，１０，１１］を参照する。
【０３０３】
そして、data［６，７，８，９，１０，１１］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、（００００１１）、または（０００００１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０４】
data［６，７，８，９，１０，１１］が、［０，０，０，０，０，０］、または、［０，１，０，０，０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝３において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［４，５，６，７，８，９，１０，１１］を参照し、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。
【０３０５】
data［４，５，６，７，８，９，１０，１１］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］である場合、（００００００００）、（０００００００１）、（００００００１０）、または、（００００００１１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタの所定の位置に「１」を格納する。
【０３０６】
また、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、または、［１，１，０，１，０，０，０，０］である場合、（００００１０００）、（００００１００１）、（００００１０１０）、または、（００００１０１１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタの所定の位置に「１」を格納する。
【０３０７】
変調切れ目検出部１９２は、具体的には、例えば、data［４，５，６，７，８，９，１０，１１］に対応するチャネルビット列が、［０，０，０，０，０，０，０，０］または［０，０，０，１，０，０，０，０］を変換したものであった場合、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０８】
また、変調切れ目検出部１９２は、data［４，５，６，７，８，９，１０，１１］に対応するチャネルビット列が、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、［１，１，０，１，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］を変換したものであった場合、変調切れ目位置は２箇所であり、変調切れ目位置として、内部のレジスタの、cbit［１７］およびcbit［８］と同じ位置に「１」を格納する。
【０３０９】
なお、表１においては、上述したパターン以外にtermination tableにおける変換パターンが存在するが、これらのパターンにおける動作についても、基本的に上記と同様である。すなわち、表１のtermination tableと一致した上で、さらに同期信号の挿入される位置が検出された場合、変換パターンが確定される。この場合の変調切れ目位置については、それぞれ変換されたチャネルビットに対して１箇所に与えられる。
【０３１０】
さらに、表１においては、最小ラン連続制限を行う変換パターンが存在するが、これらの動作についても、基本的に上記と同様である。すなわち、最小ラン連続制限コードを用いて変換が行われた場合、変調切れ目位置は、変換された９チャネルビットに対して１箇所に与えられる。
【０３１１】
以上のように、入力データ列から、チャネルビット列へ、全てのパターン変換が行われ、変調切れ目情報が与えられる。そして、次のパターン変換は、パターンが確定し、変調切れ目情報が発生した後、再度、拘束長ｉ＝１から始まり、上述したような動作を繰り返す。このとき、チャネルビット列および変調切れ目情報は、変換処理が完了したのち、図１５を用いて説明した１８ビットのチャネルビットレジスタから出力され、変換済みのチャネルビット列が、図１８の同期信号挿入部５３に供給され、変調切れ目情報が、有効区切れ目１９６に供給される。
【０３１２】
ところで、これら変調切れ目位置を示すレジスタは、上記の例だけに限らず、それぞれの変換において、変調の切れ目位置を示すことが出来ればよい。
【０３１３】
また同様に、図２０のような変換処理についても、上記の例だけに限らず、例えば拘束長ｉの大きい方から処理するなど、表１に基づくデータ変換が出来ればよい。
【０３１４】
ところで、この例においては、入力データ列に対する発生符号語列のデータ変換率ｍ：ｎは２：３とされているので、符号語のデータ量３に対して、データ語のデータ量は２となる。従って、２クロックの間に所定の２データ語だけが入力され、その後、１クロック分の入力が停止されることにより、入力データと出力符号との変換率に関するずれが調整される。この関係は、図２１、図２２、および、後述する図２４のデータ列、チャネルビット列において示されている。
【０３１５】
図２１は、図１９の変調切れ目検出部１９２から出力される変調切れ目の検出の様子を示す図である。図２１において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０３１６】
図２１Ａに示されるように、２ビットのデータ列（１１）は、１−７ＰＰ変換部１８２において、“１０１”に変換されており、変調切れ目検出部１９２において、 “１０１”の時間的に前方、すなわち、先頭側の“１”で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に、「１」が格納される。
【０３１７】
次に、８ビットのデータ列（００００００００）は、１−７ＰＰ変換部１８２において、“０１０１００１００１００”に変換されており、変調切れ目検出部１９２において、“０１０１００１００１００”の先頭側の“０”で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３１８】
同様に、４ビットのデータ列（００１１）は、１−７ＰＰ変換部１８２において、“０１０１００”に変換されており、変調切れ目検出部１９２において、“０１０１００”の先頭側の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３１９】
同様に、図２１Ｂに示されるように、２ビットのデータ列（１１）は、１−７ＰＰ変換部１８２において、“１０１”に変換されており、変調切れ目検出部１９２において、“１０１”の時間的に前方、すなわち、先頭側の“１” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２０】
次に、８ビットのデータ列（０００００００１）は、１−７ＰＰ変換部１８２において、“０１０１００００００１０”に変換されており、変調切れ目検出部１９２において、“０１０１００００００１０”の先頭側の“０”および右から３番目の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２１】
同様に、４ビットのデータ列（００１１）は、１−７ＰＰ変換部１８２において、“０１０１００”に変換されており、変調切れ目検出部１９２において、“０１０１００”の先頭側の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２２】
以上のように、拘束長ｉ＝４における変換のパターンにより、変調切れ目の個数が変化する。
【０３２３】
なお、変調切れ目検出部１９２において、拘束長ｉ＝４、すなわち、８データにおけるパターン変換時の変調切れ目位置を、前方の１ヶ所に統一して、これを変調切れ目信号として出力しても、DSV制御ビット決定部１２１は動作することができる。この場合、上述した方式とは、区間DSV計算結果に差異が生じることになる。有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４の変調切れ目検出部１９２は、図２１Ａおよび図２１Ｂに示されるようにして、変調切れ目信号を制御する。
【０３２４】
変調切れ目検出部１９２により生成された変調切れ目信号は、有効区切れ目検出部１９６に供給される。
【０３２５】
DSV制御ブロック切れ目位置検出部１９４は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けて、DSV区間の切れ目位置に関する情報を、カウンタ１９５に供給する。
【０３２６】
カウンタ１９５は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けるとともに、FS抽出部１９３からフレームシンク位置の抽出信号を受け、DSV制御ブロック切れ目位置検出部１９４により供給されたDSV区間切れ目信号に基づいてDSV制御ブロック切れ目信号を生成し、有効区切れ目検出部１９６に供給する。
【０３２７】
変調切れ目信号、および、DSV制御ブロック切れ目信号を供給された有効区切れ目検出部１９６は、有効区切れ目位置を検出し、区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０３２８】
図２２は、有効区切れ目検出部１９６による有効区切れ目信号の制御の例を示す図である。図２２において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０３２９】
図２２において、DSV制御ビットは、データ列に対して、６０データ毎に挿入されている。すなわち、データ列が５９データ続いた後に、DSV制御ビットが挿入されている。また、DSV区間切れ目位置は、６０データのDSV区間において、５１データ目の位置（図２２のデータ列５０）に発生するように制御されている。すなわち、１−７PP変換テーブルにおいて、データ列が可変長符号に変換されることを考慮して、DSV制御ビット位置に対して、９データだけ前方で、DSV区間切れ目位置が与えられるように設定されている。
【０３３０】
DSV制御ビットは任意の値であるので、データ列にDSV制御ビットが挿入されることにより、変換されたチャネルビット列には差異が生じる。これより、１つのDSV制御ビットが制御する区間において、区間DSVの計算時、データ列の変換に次の未決定のDSV制御ビットが関係しないほうが、より簡単に、正確な区間DSVを算出することができる。従って、DSV区間切れ目位置は、実際のDSV区間における切れ目位置と異なる位置に与えられる。
【０３３１】
表１に示した１−７PP変換テーブルにおいて、１度の変調のために参照される最大のデータ列の大きさは、（１１０１１１０００００）の１１データである。また、２データ毎に変換処理が行われていることと合わせて、次のDSV区間のDSV制御ビットを含まずに変換されるデータ列であること（次のDSV制御ビットの影響を受けないデータ列であること）を保障できるのは、６０データDSV区間においては、４９データ目における変換までとなる。次の５１データ目における変換では、1度の変調のために参照される最大のデータ列の中には、次のDSV区間のDSV制御ビットが含まれている。よって、DSV制御ブロック切れ目位置検出部１９４は、６０データのDSV区間におけるDSV区間切れ目位置の設定を、５１データ目以下とする。
【０３３２】
ところで、このDSV区間切れ目位置は、低域抑圧特性と関係があり、切れ目位置を、なるべく後方にさせるほうが、周波数の低域成分が抑圧され、変調装置としての性能が向上するので、望ましい。以上より、図２２において、５１データ目（図２２内のデータ列５０）に、DSV区間切れ目位置が与えられている。
【０３３３】
従って、DSV区間切れ目位置信号におけるDSV区間において、挿入されたDSV制御ビットは、１つだけとなるように設定されている。
【０３３４】
図２２Ａにおいて、DSV区間は６０データであり、６０データ目に値が「０」のDSV制御ビットが挿入されている。また、データ列は「０」のみで構成され、（００００００００）として、繰り返し“０１０１００１００１００”に変換されている。そして図２２Ａの最初の６データは、図示されていない、前のDSV区間の２データの（００）とともに、（００００００００）の変換が行われているとする。すると図２２Ａのとおり、今の６０データ区間においては、最後に６データが余り、次のDSV区間先頭の２データの（００）とともに、（００００００００）の変換が行われる。そしてこの８データ内には、DSV制御ビットが含まれている。
【０３３５】
上述したように、（００００００００）の場合、変調切れ目は、パターン先頭の１箇所となる。すなわち、図２２Ａの場合の変調切れ目は、５５データ目（図２２Ａのデータ列５４）および、次のDSV区間の３データ目（図２２Ａのデータ列２）となる。従って、変調切れ目検出部１９２は、５５データ目、および、次のDSV区間の３データ目が、「１」となるように制御された変調切れ目信号を、有効区切れ目検出部１９６に供給する。
【０３３６】
またDSV区間切れ目位置は、上述したように、５１データ目となるので、カウンタ１９５は、５１データ目（図２２Ａのデータ列５０）において、値が「１」となるDSV制御ブロック切れ目信号を、有効区切れ目検出部１９６に供給する。DSV制御ブロック切れ目信号は、区間DSV制御処理が終了したのち、値が「０」に戻る。カウンタ１９５は、例えば図２２Ａのように、１データ目（図２２Ａ内のデータ列０）において、出力しているDSV区間切れ目信号を「１」から「０」に変更する。
【０３３７】
そして、有効区切れ目検出部１９６は、供給された変調切れ目信号およびDSV制御ブロック切れ目信号に基づいて、DSV制御ブロック切れ目信号が「１」となった後、最初の変調切れ目である、５５データ目（図２２Ａのデータ列５４）を有効区切れ目として検出し、５５データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０３３８】
一方の図２２Ｂは、DSV制御ビット１付加部７１において、供給されたデータ列の６０データ目に値が「１」のDSV制御ビットが挿入され、他のデータを「０」とした場合を示す図である。そして、図示されていない１つ前のDSV区間の最後には、DSV制御ビットである「１」が入っており、ここでデータ変換が終了している。従って、今のDSV制御区間は、先頭の１データ目から変換が行われている。このとき、図２２Ｂの最初の８データ（００００００００）の変換が行われる。
【０３３９】
図２２Ｂの今の６０データ区間の最後においては、４データの処理となり、（０００１）の変換が行われる。そしてこの４データ内には、DSV制御ビットが含まれている。
【０３４０】
DSV制御ビットを含む（０００１）は、１−７ＰＰ変換部１８２において“０００１００”に変換される。この場合、上述したように、５７データ目（図２２Ｂのデータ列５６）が変調切れ目となる。変調切れ目は、この他に、４９データ目（図２２Ｂのデータ列４８）、および、次のDSV区間の１データ目（図２２Ｂのデータ列０）となる。従って、変調切れ目検出部１９２は、４９データ目、５７データ目、および、次のDSV区間の１データ目が「１」となるように制御された変調切れ目信号を生成し、有効区切れ目検出部９２に供給する。
【０３４１】
また、DSV区間切れ目位置は、上述したように、５１データ目となるので、カウンタ１９５は、５１データ目（図２２Ｂのデータ列５０）において、値が「１」となるDSV制御ブロック切れ目信号を、有効区切れ目検出部９２に供給する。カウンタ１９５は、図２２Ａにおいて説明した場合と同様にして、図２２Ｂにおいて示される場合においても、１データ目（図２２Ｂのデータ列０）で、DSV区間切れ目信号を「０」にする。
【０３４２】
そして、有効区切れ目検出部１９６は、供給された変調切れ目信号およびDSV制御ブロック切れ目信号に基づいて、DSV制御ブロック切れ目信号が「１」となった後、最初の変調切れ目である、５７データ目（図２２Ｂのデータ列５６）を有効区切れ目として検出し、５７データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部７５およびDSV比較・DSVビット判定部１６５に供給する。
【０３４３】
図２２Ｂにおける場合と、図２２Ａにおける場合とでは、変調切れ目位置がずれている。通常ランダムパターンの入力においては、値が「０」のDSV制御ビットを付加したデータ列と、値が「１」のDSV制御ビットを付加したデータ列とは、速やかに収束し、変調切れ目付近においては、同様な変調切れ目位置となる場合が多い。しかし、特有なパターンにおいては、収束せず、変調切れ目付近においても、変調切れ目位置がずれている場合があり、DSV区間に影響を及ぼす場合がある。
【０３４４】
しかし、この場合においても、有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４の有効区切れ目検出部１９６は、通常の場合と同様に、そのまま、互いにずれた有効区切れ目信号をそれぞれ出力する。
【０３４５】
以上のように、検出された有効区切れ目のタイミングに基づいて、図１８の区間DSV計算部５５は、対象となるDSV区間のチャネルビット列より区間DSVを算出し、加算器５６に供給する。また、区間DSV計算部７５も同様に区間DSVを算出し、検出された有効区切れ目のタイミングに基づいて、加算器７６に供給する。
【０３４６】
加算器５６は、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV比較・DSVビット判定部１６５に供給する。加算器７６も同様に、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV比較・DSVビット判定部１６５に供給する。
【０３４７】
２つの新たな積算DSVを供給されたDSV比較・DSVビット判定部１６５は、有効区切れ目検出部８２および９２より供給された有効区切れ目信号のタイミングに基づいて、データ列に挿入するDSV制御ビットの値を比較判定する。DSV比較・DSVビット判定部１６５は、加算器５６および７６より供給された、２つの新たに算出された積算DSVのうち、例えば、絶対値が小さい方を選択する。そして、DSV比較・DSVビット判定部１６５は、挿入するDSV制御ビットの値が決定されると、その情報をDSV制御ビット指定位置挿入部３２に供給するとともに、選択された方の新たな積算DSVを、積算DSV処理部６１に供給する。積算DSV処理部６１は、供給された新たな積算DSVに基づいて、保持している積算DSVを更新する。
【０３４８】
さらにDSV比較・DSVビット判定部１６５は、次のDSV区間の演算のために使用されるレジスタの値を制御するために、スワップ動作の起動を行う。すなわち、選択された側を指定する情報を、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給する。そして、選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値から置き換えて記憶させる。
【０３４９】
図２３は、DSV比較・DSVビット判定部１６５が実行するスワップ動作の起動について説明するための、DSV比較・DSVビット判定部１６５の更に詳細な構成を示す図である。
【０３５０】
論理和演算部２１１は、有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４のいずれかから有効区切れ目信号の供給を受けた場合、正論理の信号（例えば「１」）を、モノマルチバイブレータ（ワンショット・マルチバイブレータ）２１２に出力する。
【０３５１】
モノマルチバイブレータ２１２は、所定の入力を受けたタイミングから（予め定められた論理の反転をトリガとして）、接続されているコンデンサおよび抵抗の定数で決定される時間幅の信号を出力するものであり、その信号出力中に、トリガとなった信号の次の信号の入力を受けても、出力信号の論理を変更しない。モノマルチバイブレータ２１２は、正論理をアクティブとした場合、有効切れ目検出を示す正論理の信号を、１ブロックの処理において、２回、または、１回（有効切れ目検出が同時であった場合）供給される。接続されているコンデンサおよび抵抗の値を、有効切れ目検出を示す信号の入力タイミングが最もずれた場合の時間差を十分含むような値に設定することにより、モノマルチバイブレータ２１２は、先に供給された（同時に供給された場合を含む）有効切れ目検出のタイミングで、出力論理を負論理から正論理に反転し、正論理の信号を所定の時間、選択部２１３に出力し、２回目の有効切れ目検出の信号の供給を受けても、論理を反転しない（１ブロックの処理において、１度だけ、所定の時間幅の正論理の信号を出力する）。モノマルチバイブレータ２１２の出力は、接続されているコンデンサおよび抵抗によって決定される定数で決定される所定の時間の経過後、リセット（負論理に反転）される。
【０３５２】
ここでは、モノマルチバイブレータ２１２を用いるものとして説明したが、１ブロックの処理において、２回、または、１回（有効切れ目検出が同時であった場合）供給される有効切れ目検出を示す信号のうち、先に供給された（同時に供給された場合を含む）有効切れ目検出のタイミングを検出することができ、次の区間DSVにおいて有効切れ目検出を示す信号が入力されるまでにリセットされるのであれば、どのような方法を用いるようにしても良いことはもちろんである。
【０３５３】
選択部２１３は、モノマルチバイブレータ２１２から供給される信号の立ち上がりエッジのタイミングを基に、DSV制御ビットの判定を行う。選択部２１３によるDSV制御ビットの判定タイミングは、先に検出された有効区切れ目信号の次のタイミングであるものとする。
【０３５４】
図２４は、DSV比較・DSVビット判定部１６５によるスワップタイミングを決定する様子を示す図である。図２４において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。その他データ、発生チャネルビット、そして有効区切れ目検出については、図２２と同様であるとする。
【０３５５】
図２４Ａに示されるように、DSV比較・DSVビット判定部１６５には、値が「０」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。DSV比較・DSVビット判定部１６５は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行っている。そして、さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行っている。
【０３５６】
また、図２４Ｂに示されるように、DSV比較・DSVビット判定部１６５には、値が「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。図２４Ｂの場合、図２４Ａの場合と比較して、有効区切れ目位置が異なっている。値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合には、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う。
【０３５７】
すなわち、図２４の場合、図２４Ａのほうが有効区切れ目位置が先に現れるので、図２４Ａの有効区切れ目位置の次のタイミングにおいて、判定を行う。
【０３５８】
ここで、DSV制御ビットが「０」の側が選択されたと仮定すると、DSV比較・DSVビット判定部１６５は、加算器５６より供給された、新たなDSV積算値を積算DSV処理部６１へ供給する。さらに、その判定結果をDSV制御ビット指定位置挿入部３２に供給するとともに、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に対しても、供給する。
【０３５９】
そして、選択されたDSV制御ビットが「０」の側である、１−７ＰＰチャネルビット変換部１６１のレジスタの内容が、スワップ処理によって、１−７ＰＰチャネルビット変換部１６３のレジスタに記憶される。同様にして、同期信号挿入部５３のレジスタ１７１の内容が、同期信号挿入部７３のレジスタ１７４に記憶され、またNRZI化部５４のレジスタ１７２の内容が、NRZI化部７４のレジスタ１７５に記憶され、さらに、区間DSV計算部５５のレジスタ１７３の内容が、区間DSV計算部７５のレジスタ１７６に記憶される。以上のようなスワップ動作を行うことにより、データの連続性を保つようにすることができる。
【０３６０】
図２４においては、有効区切れ目位置が異なっている場合を示したが、有効区切れ目位置が同じである場合についても、同様の処理が実行される。すなわち、DSV比較・DSVビット判定部１６５は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行う。さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行う。
【０３６１】
ところで図２４では、値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合においては、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う例を示したが、これとは別の例として、有効区切れ目信号が異なる場合には、DSV比較・DSVビット判定部１６５は、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うようにしてもよい。すなわち、図２４のような有効区切れ目位置の時において、逆に、図２４Ｂの有効区切れ目位置の次のタイミングにおいて、判定を行うようにしてもよい。
【０３６２】
上記のとおり、DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値として選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値を更新し、互いに一致させる（スワップする）ようにした。このとき、DSV比較・DSVビット判定部１６５が制御するスワップタイミング時には、データレジスタ内に、次のDSV制御ビットが含まれていてもよい。
【０３６３】
データは、図１５に示すデータレジスタのdata［０］側から入力されるが、前の変換結果によっては、しばらくテーブル変換が実行されないまま、data［１１］側までシフトされる。すなわち、テーブルの切れ目の次のデータは、変換されないまま、data［１１］までシフトされ、そこで始めて変換処理に利用される。このようにして、データレジスタ内に含まれていても、全てのデータがデータ変換処理のために参照されるとは限らない。
【０３６４】
すなわち、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内には、次のDSV制御ビット自身は含まれていてもよいが、次のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミング制御が行われる。
【０３６５】
なお、図２２および図２４に示す例においては、図１５に示されるレジスタ分の遅延については、特に説明していないが、スワップ動作などのそれぞれの動作が正常に行われるように遅延を考慮するようにすればよい。
【０３６６】
また、上記図２４の例として、値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合において、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うのみならず、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うようにしてもよいが、このように判定条件を変えた場合、それぞれのレジスタ分の遅延を考慮して、スワップ動作などが正常に行われるようにする必要がある。
【０３６７】
またさらに、１つのDSV区間に対して、挿入されたDSV制御ビットが、１つではなく、２つ以上含まれている場合においても、上述のとおり、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内に次のDSV制御ビットが含まれていてもよいが、データレジスタ内の次のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミング制御を行うようにする必要がある。
【０３６８】
このようにして、DSV比較・DSVビット判定部１６５よりDSV制御ビットの値に関する情報を取得したDSV指定位置挿入部３２は、指定された値のDSV制御ビットをデータ列に挿入し、チャネルビット生成部１２２に供給する。チャネルビット生成部１２２は、DSV制御ビットが挿入されたデータ列を、表１の変換テーブルを参照して、チャネルビット列に変換し、同期信号挿入部３４に供給する。同期信号挿入部３４は、チャネルビット列に所定の同期信号を挿入し、NRZI化部３５に供給する。NRZI化部３５は、供給されたチャネルビット列を記録符号列もしくは伝送符号列などの出力符号列に変換し、出力する。
【０３６９】
以上のようにして、変調装置は、入力されたデータ列を変調する。これにより、変調装置は、挿入するDSV制御ビットの値をより正確に決定することができる。
【０３７０】
次に、図２５のフローチャートを参照して、DSV制御ビット判定処理について説明する。
【０３７１】
ステップＳ１において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３は、DSV制御ビットが挿入されたデータ列の供給を受ける。
【０３７２】
ステップＳ２において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３は、供給されたデータをレジスタ１８１に保持する。
【０３７３】
ステップＳ３において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３の１−７ＰＰ変換部１８２は、レジスタ１８１に保持されている１２ビットのデータのデータ入力順の後方（時間的に先に入力されたデータ、すなわち、data［１１］側）から、２データずつデータを参照し、表１の変換テーブルに基づいて、変換処理を実行する。
【０３７４】
ステップＳ４において、図２６を用いて後述する有効区切れ目検出処理が実行される。
【０３７５】
ステップＳ５において、DSV比較・DSV制御ビット判定部１６５は、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４のうちのいずれかから、有効区切れ目が検出されたか否かを判断する。ステップＳ５において、有効区切れ目が検出されていないと判断された場合、処理は、ステップＳ１に戻り、それ以降の処理が繰り返される。
【０３７６】
ステップＳ５において、有効区切れ目が検出されたと判断された場合、ステップＳ６において、DSV比較・DSV制御ビット判定部１６５は、加算部５６および加算部７６から供給される信号を基に、DSV制御ビットの判定を行う。
【０３７７】
ステップＳ７において、DSV比較・DSV制御ビット判定部１６５は、DSV制御ビットの判定結果を基に、データ列に挿入するDSV制御ビットの値として選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値を更新するスワップ動作を実行させて、処理が終了される。
【０３７８】
このような処理により、スワップ時にデータレジスタに、次の区間のDSV制御ビットが含まれていても、このデータレジスタ内の次の区間のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないので、DSV区間内の後方でDSV制御を行うことができる。
【０３７９】
次に、図２６のフローチャートを参照して、図２５のステップＳ４において実行される有効区切れ目検出処理について説明する。
【０３８０】
ステップＳ２１において、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４の変調切れ目検出部１９２およびカウンタ１９５は、FS抽出部１９３から供給される信号を基に、供給されたデータ列からフレームシンク位置が抽出されたか否かを判断する。ステップＳ２１において、フレームシンク位置が抽出されていないと判断された場合、ステップＳ２１の処理が繰り返される。
【０３８１】
ステップＳ２１において、フレームシンク位置が抽出されたと判断された場合、ステップＳ２２において、変調切れ目検出部１９２は、フレームシンクの供給タイミングに基づいて、１−７ＰＰ変換部１８２からのチャネルビット変換情報と、テーブル保持部１９１に保持されている情報を参照して、変調切れ目情報を生成し、有効区切れ目検出部１９６に供給する。
【０３８２】
ステップＳ２３において、カウンタ１９５は、フレームシンク抽出の信号を受け、カウンタ出力をクリア、すなわち、図２２を用いて説明したDSV制御ブロック切れ目信号を「１」から「０」に反転する。カウンタ１９５は、上述したように、DSV切れ目位置検出部１９４から供給される信号に基づいて、DSV制御ブロック切れ目位置の検出処理を実行し、検出された場合、DSV制御ブロック切れ目位置の検出信号を有効区切れ目検出部１９６に供給する。
【０３８３】
ステップＳ２４において、有効区切れ目検出部１９６は、カウンタ１９５から供給される信号に基づいて、DSV制御ブロック切れ目位置が検出されたか否かを判断する。ステップＳ２４において、DSV制御ブロック切れ目位置が検出されていないと判断された場合、DSV制御ブロック切れ目位置が検出されたと判断されるまで、ステップＳ２４の処理が繰り返される。
【０３８４】
ステップＳ２４において、DSV制御ブロック切れ目位置が検出されたと判断された場合、ステップＳ２５において、有効区切れ目検出部１９６は、変調切れ目検出部１９２から供給される変調切れ目信号を基に、図２２を用いて説明したように、有効区切れ目を検出して、処理は、図２５のステップＳ５に進む。
【０３８５】
以上に説明したような構成を用いることによって、図１６、図１７に示すように、パターン変換は全て同じチャネルクロックのタイミングにおいて行うことができる。従って、図１５にあるようなデータレジスタ内に、次の区間のDSV制御ビットが入ってきても、すぐにはパターン変換処理には影響しない場合がある。従って、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内に、次の区間のDSV制御ビットが含まれていても、データレジスタ内のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミングを制御することができるので、さらに良いDSV制御を行うことができる。
【０３８６】
上述した一連の処理は、ソフトウェアにより実行することもできる。そのソフトウェアは、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０３８７】
図２７は、上記処理を実行するパーソナルコンピュータ２５１の構成例を表している。パーソナルコンピュータ２５１のCPU（Central Processing Unit）２６１は、ROM（Read Only Memory）２６２に記憶されているプログラム、またはＨＤＤ２６８からRAM（Random Access Memory）２６３にロードされたプログラムに従って各種の処理を実行する。RAM２６３にはまた、CPU２６１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【０３８８】
CPU２６１、ROM２６２、およびRAM２６３は、内部バス２６４を介して相互に接続されている。この内部バス２６４にはまた、入出力インタフェース２６５も接続されている。
【０３８９】
入出力インタフェース２６５には、キーボード、マウスなどよりなる入力部２６６、CRT（Cathode Ray Tube）、LCD（Liquid Crystal Display）などよりなるディスプレイ、並びにスピーカなどよりなる出力部２６７、データを記憶するハードディスク（ＨＤＤ）２６８、モデム、ターミナルアダプタなどより構成されるネットワークインターフェース２７０が接続されている。ネットワークインターフェース２７０は、例えば、インターネットなどのネットワークを介しての通信処理を行う。
【０３９０】
入出力インタフェース２６５にはまた、必要に応じてドライブ２６９が接続され、磁気ディスク２７１、光ディスク２７２、光磁気ディスク２７３、または、半導体メモリ２７４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じてＨＤＤ２６８にインストールされる。
【０３９１】
なお、上記したような処理を行うコンピュータプログラムをユーザに提供する提供媒体としては、光ディスク、光磁気ディスク、磁気ディスク、DVD-ROM、固体メモリなどの記録媒体の他、ネットワーク、衛星などの通信媒体を利用することができる。
【０３９２】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的、あるいは個別に実行される処理をも含むものである。
【０３９３】
【発明の効果】
このように、本発明によれば、入力ビット列からチャネルビット列を生成することができる。特に、DSV制御ビットを決定するときのデータレジスタに、次のDSV区間のDSV制御ビットを含むようにしたので、DSV区間内のなるべく後方でDSV制御を行うことができ、直流成分および低域成分を抑圧することができる。
【図面の簡単な説明】
【図１】従来の変調装置の構成例を示すブロック図である。
【図２】従来の変調装置の他の構成例を示すブロック図である。
【図３】第１の変調装置の構成例を示すブロック図である。
【図４】図３の変調装置の処理を説明する図である。
【図５】入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【図６】図３のデータ変換部によるチャネルビット変換について説明するための図である。
【図７】図３の変調装置における最小ラン連続制限コードの検出について説明する図である。
【図８】図３のDSV制御ビット決定部の構成を示すブロック図である。
【図９】図８の変調切れ目検出部による変調切れ目の検出を示す図である。
【図１０】図８の変調切れ目検出部による変調切れ目の検出の例を示す図である。
【図１１】図８の有効区切れ目検出部による有効区切れ目信号の制御例を示す図である。
【図１２】図８のDSV制御ビット判定部によるスワップタイミングの決定について説明する図である。
【図１３】本発明を適用した、変調装置の構成を示すブロック図である。
【図１４】図１３のチャネルビット生成部の構成を示すブロック図である。
【図１５】入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【図１６】チャネルビット生成部によるチャネルビット変換について説明するための図である。
【図１７】チャネルビット生成部による最小ラン連続制限コードの検出について説明する図である。
【図１８】図１３のDSV制御ビット決定部の構成を示すブロック図である。
【図１９】図１８の１−７ＰＰチャネルビット変換部および有効区切れ目検出処理部の構成を示すブロック図である。
【図２０】図１９の有効区切れ目検出処理部による変調切れ目の検出を示す図である。
【図２１】図１９の有効区切れ目検出処理部による変調切れ目の検出の例を示す図である。
【図２２】図１９の有効区切れ目検出処理部による有効区切れ目信号の制御例を示す図である。
【図２３】図１８のDSV比較・DSV制御ビット判定部の構成を示すブロック図である。
【図２４】図２３のDSV比較・DSV制御ビット判定部によるスワップタイミングの決定について説明する図である。
【図２５】 DSV制御ビット判定処理について説明するフローチャートである。
【図２６】有効区切れ目検出処理について説明するフローチャートである。
【図２７】パーソナルコンピュータの構成を示すブロック図である。
【符号の説明】
３２ DSV制御ビット指定位置挿入部， ３４ 同期信号挿入部， ３５ NRZI化部， ５１ DSV制御ビット０付加部， ５３ 同期信号挿入部， ５４ NRZI化部， ５５ 区間DSV計算部， ５６ 加算器， ６１ 積算DSV処理部， ７１ DSV制御ビット１付加部， ７３ 同期信号挿入部， ７４ NRZI化部，７５ 区間DSV計算部， ７６ 加算器， １１１ 変調装置， １２１ DSV制御ビット決定部， １２２ チャネルビット生成部， １２３ DSV演算補正情報生成部，１３２ シフトレジスタ， １６１ １−７PPチャネルビット変換部 １６２ 有効区切れ目検出処理部， １６３ １−７PPチャネルビット変換部 １６４ 有効区切れ目検出処理部， １６５ DSV比較・DSV制御ビット判定部， １８１ レジスタ， １８２ １−７ＰＰ変換部， １９１ テーブル保持部， １９２ 変調切れ目検出部， １９３ FS抽出部， １９４ DSV制御ブロック切れ目位置検出部， １９５ カウンタ， １９６ 有効区切れ目検出部
【発明の属する技術分野】
本発明は変調装置および変調方法、記録媒体、並びにプログラムに関し、特に、データ伝送や記録媒体への記録に用いて好適な変調装置および変調方法、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録したりする際、伝送路や記録媒体に適するように、データの変調が行われる。
【０００３】
このような変調方法の１つとして、ブロック符号が知られている。このブロック符号は、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
【０００４】
ここで、ｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、連続する”１”の間に入る、”０”の最小連続個数、例えば”０”の最小ランを示し、ｋは連続する”１”の間に入る、”０”の最大連続個数、例えば”０”の最大ランを示している。
【０００５】
ところで、上述のようにして得られる可変長符号を、光ディスクや光磁気ディスク等に記録する場合、例えば、コンパクトディスクやミニディスクでは、可変長符号において、”１”を反転とし、”０”を無反転として、NRZI（Non Return to Zero Inverted）変調し、NRZI変調された可変長符号（以下、記録波形列とも称する）に基づいて、記録が行なわれている。この他に、記録密度のあまり大きくなかった初期のISO（International Standards Organization／国際標準化機構）規格のMO（Magnet-Optical Disk／光磁気ディスク）では、記録変調されたビット列をNRZI変調せずに、そのまま記録した。
【０００６】
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度に記録を行うためには、最小反転間隔Ｔminは長い方が、すなわち、最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、すなわち最大ランｋは小さい方が望ましく、この条件を満足するために、種々の変調方法が提案されている。
【０００７】
具体的には、例えば光ディスク、磁気ディスク、または、光磁気ディスク等において、提案もしくは実際に使用されている変調方式として、可変長符号であるRLL（１−７）（（１，７；ｍ，ｎ；ｒ）とも表記される）やRLL（２−７）（（２，７；ｍ，ｎ；ｒ）とも表記される）、さらに、ISO規格のMOに用いられている固定長RLL（１−７）（（１，７；ｍ，ｎ；１）とも表記される）などがある。
【０００８】
現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等のディスク装置では、例えば、可変長RLL（１−７）符号などの、最小ランｄ＝１のRLL符号（Run Length Limited Code）がよく用いられている。
【０００９】
可変長RLL（１−７）のパラメータは（１，７；２，３；２）であり、記録波形列のビット間隔をＴとすると、（ｄ＋１）Ｔで表される最小反転間隔Ｔminは２（＝１＋１）Ｔとなる。データ列のビット間隔をＴdataとすると、この（ｍ／ｎ）×２で表される最小反転間隔Ｔminは１．３３（＝（２／３）×２）Ｔdataとなる。また（ｋ＋１）Ｔで表される最大反転間隔Ｔmaxは８（＝７＋１）Ｔ（（＝（ｍ／ｎ）×８Ｔｄａｔａ＝（２／３）×８Ｔｄａｔａ＝５．３３Ｔdata）である。さらに検出窓幅Ｔwは（ｍ／ｎ）×Ｔdataで表され、その値は０．６７（＝２／３）Ｔdataとなる。
【００１０】
RLL（１−７）による変調を行ったチャネルビット列におけるＴの発生頻度を調べると、Ｔminである２Ｔが一番多く、以下３Ｔ、４Ｔ、５Ｔと続く。エッジ情報が早い周期で多く発生する２Ｔや３Ｔなどは、クロック再生に有利となる場合が多い。
【００１１】
しかしながら、線速方向の記録密度をさらに高くしていくと、今度は逆に、Ｔminが問題となってくる。すなわち最小ランである２Ｔが、連続して発生し続けた時は、記録波形に歪みが生じやすくなってくる。なぜならは、２Ｔの波形出力は、他の波形出力よりも小さいので、例えばノイズ、デフォーカス、もしくはタンジェンシャル・チルト等による影響を受け易くなるからである。
【００１２】
このように、高線密度記録の際には、Ｔmin（２Ｔ）の連続した記録は、ノイズ等の外乱の影響を受けやすくなり、したがって、データ再生時において、誤りが発生し易くなる。この場合における、データ再生誤りのパターンとしては、例えば、連続するＴmin（２Ｔ）の先頭から最後までのエッジが一斉にシフトして誤るケースがある。すなわち、発生するビットエラー長が長くなってしまう。
【００１３】
ところで、記録媒体へのデータの記録、もしくは、データの伝送の際には、記録媒体もしくは伝送路に適した符号化変調が行われるが、これら変調符号に直流成分および低域成分が含まれていると、例えば、ディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー検出信号に変動が生じ易くなったり、もしくは、ジッターが発生し易くなったりする。従って、変調符号には、直流成分および低域成分をなるべく含めないようにする方が良い。
【００１４】
このような課題に対して、一般的に、DSV（Digital Sum Value）制御を行うことが提案されている。DSVとは、チャネルビット列をNRZI化し（すなわちレベル符号化し）、そのビット列（データのシンボル）の”１”を「＋１」、”０”を「−１」として、符号を加算した際の、最大最小のぶれの大きさを示す。また、符号を加算する各時点の値を、RDS（Running Digital Sum）と呼ぶ。DSVを小さくすること、即ち、RDSの絶対値を０に近づけることを、DSV制御という。DSVは、符号列の直流成分および低域成分の目安として用いることが出来る。これより、DSV制御を行うことは、符号列の直流成分および低域成分を抑圧することに相当する。
【００１５】
上記、可変長RLL（１−７）による変調符号は、DSV制御が行われていない。変換効率が良いために、例えば、DVD（Digital Versatile Disk）の８−１６符号のように、変調時にDSV制御を行うことができない。このような場合のDSV制御は、例えば、変調後の符号化列（チャネルビット列）において、所定の間隔に区切ってDSV計算を行い、DSV制御ビットを符号化列（チャネルビット列）内の所定の位置に挿入することによって、実現する。
【００１６】
しかしながら、DSV制御ビットは、基本的には冗長ビットである。従って、符号変換の効率から考えれば、DSV制御ビットはなるべく少ない方が良い。
【００１７】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しない方が良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００１８】
ただし、実際のRLL符号は、最小ランは必ず守る必要があるが、最大ランについてはその限りではない。場合によっては最大ランを破るパターンを同期信号に用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の８−１６符号における最大ランは１１Tだが、同期信号パターン部分において、最大ランを超える１４Ｔを与え、同期信号の検出能力を上げている。
【００１９】
従って、高密度化に対応して変換効率の優れたRLL（１−７）方式を用いるためには、高線密度化に対して、より適するように最小ランの連続を制御すること、および、DSV制御をなるべく効率良く行うことは、重要である。
【００２０】
以上に対して、データ列に第１のDSV制御ビットを挿入した第１のデータ列と、第２のDSV制御ビットを挿入した第２のデータ列を生成するDSV制御ビット挿入手段と、最小ランｄが１とされ、かつ、データ列の要素内の“１”の個数と、変換される符号語列の要素内の“１”の個数を、２で割った時の余りが、どちらも１もしくは０で一致するような変換テーブルを用いて、第１のデータ列と第２のデータ列の両方を変調する変調手段と、変換テーブルを用いて変調された第１のデータ列の第１の区間DSVと第２のデータ列の第２の区間DSVを計算し、それらをそれまでの累積DSVと加算した値から、変換テーブルを用いて変調された第１のデータ列と第２のデータ列の一方を選択して出力するDSV計算手段とを備えることを特徴とする変調装置が開示されている（例えば、特許文献１参照）。
【００２１】
【特許文献１】
特開平１１−１７７４３１号公報
【００２２】
図１は、従来の変調装置の構成例を示すブロック図である。
【００２３】
図１に示すように、変調装置１０は、入力されたデータ列に対して、所定の間隔でDSV制御ビットとして、“１”または“０”を挿入するDSV制御ビット挿入部１１を備える。
【００２４】
このDSV制御ビット挿入部１１では、DSV制御ビット“１”を挿入するデータ列と、DSV制御ビット“０”を挿入するデータ列とが用意される。また、DSV制御ビット挿入部１１は、DSV区間の位置を調整し、１つのDSV区間のチャネルビット列は、１つのDSV制御ビットを含む入力ビット列より変換されたものであるようにする。
【００２５】
変調部１２は、DSV制御ビット挿入部１１でDSV制御ビットの挿入されたデータ列を変調する。DSV制御部１３は、変調部１２で変調された符号語列をNRZI化してレベルデータとした後にDSV計算を行い、最終的にDSV制御の行われた記録符号列を出力する。
【００２６】
また、変換コードとして、ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードと、データ列の要素内の「１」の個数を２で割ったときの余りと、変換される符号語列内の「１」の個数を２で割った余りが、どちらも１もしくは０で一致するような変換規則と、最小ランｄの連続を所定の回数以下に制限する第１の置き換えコードと、ラン長制限を守るための第２の置き換えコードを有することを特徴とした変換テーブルが開示されている（例えば、特許文献２参照）。
【００２７】
【特許文献２】
特開平１１−３４６１５４号公報
【００２８】
図２は、従来の変調装置の他の構成例を示すブロック図である。
【００２９】
図２に示すように、変調装置２０は、DSV制御ビットである「１」または「０」を決定し、入力されたデータ列に、任意の間隔で挿入するDSV制御ビット決定・挿入部２１、DSV制御ビットが挿入されたデータ列を変調する変調部２２、および、変調部２２の出力を記録波形列に変換するNRZI化部２３を備える。また、変調装置２０は、タイミング信号を生成し、各部に供給してタイミングを管理するタイミング管理部２４を備える。
【００３０】
【発明が解決しようとする課題】
しかしながら、上述したような方法によるDSV制御を実現する場合、具体的な制御信号などについて工夫する必要があるという課題があった。
【００３１】
例えば、上述したような方法においては、区間外に存在する次のDSV制御ビットを含んだ変換により生成されたチャネルビット列により、算出された区間DSVに誤差が生じてしまわないように、DSV区間をずらす処理が行われているが、このような処理を実現するためには、各部の動作を制御する制御信号について工夫する必要がある。
【００３２】
また、例えば、上述したような方法において、区間DSVの算出に使用したレジスタには、前回の算出に利用した値が全て格納されたままであり、その中の不必要な値により、次に算出された区間DSVに誤差が生じてしまう場合があるので、このような処理を実現するためには、各部の動作を制御する制御信号および各部の動作について工夫する必要がある。
【００３３】
本発明はこのような状況に鑑みてなされたものであり、DSV制御を良く行うことによって、直流成分および低域成分を抑圧し、安定したシステムを構成することが出来るようにするものである。
【００３４】
【課題を解決するための手段】
本発明の変調装置は、出力符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを決定する制御ビット決定手段を備え、制御ビット決定手段は、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成手段と、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成手段と、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分保持する第１の保持手段と、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分保持する第２の保持手段と、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調手段と、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調手段と、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算手段と、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算手段と、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成手段と、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成手段と、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定手段とを備えることを特徴とする。
【００３６】
第１の情報生成手段には、変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、第１のタイミング情報を生成させ、第２の情報生成手段には、変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、第２のタイミング情報を生成させるようにすることができる。
【００４１】
判定手段には、第１の候補ビットをDSV制御ビットと判定した場合、第２の保持手段に保持されている情報を、第１の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができ、第２の候補ビットをDSV制御ビットと判定した場合、第１の保持手段に保持されている情報を、第２の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができる。
【００４４】
第１の DSV 値演算手段には、第１のチャネルビット列候補を NRZI 化する第１の NRZI 化手段と、第１のNRZI化手段によりNRZI化された第１のチャネルビット列候補を基に、第１の区間DSVを演算する第１の区間DSV演算手段と、判定手段によるDSV制御ビットの判定結果に基づいて、第１の累積DSVを演算する第１の累積DSV演算手段と、第１の区間DSV演算手段により演算された第１の区間DSVと、第１の累積DSV演算手段により演算された第１の累積DSVを加算する第１の加算手段とを備えさせるようにすることができ、第２の DSV 値演算手段には、第２のチャネルビット列候補を NRZI 化する第２の NRZI 化手段と、第２の NRZI 化手段により NRZI 化された第２のチャネルビット列候補を基に、第２の区間 DSV を演算する第２の区間 DSV 演算手段と、判定手段による DSV 制御ビットの判定結果に基づいて、第２の累積 DSV を演算する第２の累積 DSV 演算手段と、第２の区間 DSV 演算手段により演算された第２の区間 DSV と、第２の累積 DSV 演算手段により演算された第２の累積 DSV を加算する第２の加算手段とを備えさせるようにすることができ、判定手段には、第１の加算手段の加算結果である第１の DSV 値および第２の加算手段の加算結果である第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかをDSV制御ビットと判定させるようにすることができる。
第１の DSV 値演算手段には、第１のチャネルビット列候補に、予め設定されたユニークなパターンを含む同期パターンを挿入する第１の同期信号挿入手段を更に備えさせるようにすることができ、第２の DSV 値演算手段には、第２のチャネルビット列候補に、同期パターンを挿入する、第２の同期信号挿入手段を更に備えさせるようにすることができ、第１の NRZI 化手段には、第１の同期信号挿入手段により同期信号が挿入された第１のチャネルビット列候補を NRZI 化させ、第２の NRZI 化手段には、第２の同期信号挿入手段により同期信号が挿入された第２のチャネルビット列候補を NRZI 化させるようにすることができる。
【００４５】
第１の同期信号挿入手段、第２の同期信号挿入手段、第１のNRZI化手段、第２のNRZI化手段、第１の区間DSV演算手段、および、第２の区間DSV演算手段は、その内部に、第３の保持手段をそれぞれ備えさせるようにすることができ、判定手段には、第１の候補ビットをDSV制御ビットと判定した場合、第２の同期信号挿入手段に含まれている第３の保持手段に保持されている情報を、第１の同期信号挿入手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第２のNRZI化手段に含まれている第３の保持手段に保持されている情報を、第１のNRZI化手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第２の区間DSV 演算手段に含まれている第３の保持手段に保持されている情報を、第１の区間DSV演算手段に含まれている第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができ、第２の候補ビットをDSV制御ビットと判定した場合、第１の同期信号挿入手段に含まれている第３の保持手段に保持されている情報を、第２の同期信号挿入手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第１のNRZI化手段に含まれている第３の保持手段に保持されている情報を、第２のNRZI化手段に含まれている第３の保持手段に保持されている情報に置き換えさせ、第１の区間DSV演算手段に含まれている第３の保持手段に保持されている情報を、第２の区間DSV演算手段に含まれている第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行させるようにすることができる。
【００４６】
制御ビット決定手段により決定されたDSV制御ビットを、入力ビット列の所定位置に挿入するDSV制御ビット挿入手段と、DSV制御ビット挿入手段により、DSV制御ビットが挿入された入力ビット列を、所定のビット数だけ保持する第３の保持手段と、変換規則に基づき、第３の保持手段により保持されている、DSV制御ビットが挿入されたビット列をチャネルビット列に変調する第３の変調手段とを更に備えさせるようにすることができ、第３の変調手段には、第３の保持手段により保持されているビット列のうち、時間的に入力された入力ビットから後に入力された入力ビットの方向に順番に、チャネルビット列に変調させるようにすることができる。
【００４７】
第１乃至第３の変調手段は、基本データ長であるｍビットのデータの入力を受ける時間に、基本チャネルビット長であるｎビットのチャネルビット列を出力させるようにすることができる。
【００４８】
第３の変調手段により変調されたチャネルビット列をNRZI化することにより、出力符号列を生成するNRZI 化手段を更に備えさせるようにすることができる。
【００４９】
変換規則においては、入力ビット列または挿入後ビット列の１ブロック内の「１」の個数を２で割った余りが、チャネルビット列の対応する１ブロック内の「１」の個数を２で割った余りと一致するものとすることができる。
【００５０】
変換規則では、チャネルビット列における最小ランｄの連続が所定の回数以下に制限されるものとすることができる。
【００５１】
変換規則では、最小ランｄ＝１、最大ランｋ＝７、変換前の基本データ長ｍ＝２、および変換後の基本チャネルビット長ｎ＝３であるものとすることができる。
【００５２】
本発明の変調方法は、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５３】
本発明の記録媒体に記録されているプログラムは、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５４】
本発明のプログラムは、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、第１のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第１の保持制御ステップと、第２のビット列候補をシフトさせながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持するように制御する第２の保持制御ステップと、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかを DSV 制御ビットと判定する判定ステップとを含むことを特徴とする。
【００５５】
本発明の変調装置および変調方法、並びにプログラムにおいては、入力ビット列の所定位置に、 DSV 制御ビットの第１の候補ビットが挿入され、第１のビット列候補が生成され、入力ビット列の所定位置に、 DSV 制御ビットの第２の候補ビットが挿入され、第２のビット列候補が生成され、第１のビット列候補がシフトされながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持されるように制御され、第２のビット列候補がシフトされながら、少なくとも変換規則に基づいて変換するために必要なビット数分第１の保持手段に保持されるように制御され、第１の保持手段の全てのビットに第１のビット列候補が保持されている状態において、第１の保持手段により保持されている第１のビット列候補が、時間的に最も先に入力されたデータから後に入力された方向に順番に参照され、変換規則を用いて変調されることにより、第１のチャネルビット列候補が生成され、第２の保持手段の全てのビットに第２のビット列候補が保持されている状態において、第２の保持手段により保持されている第２のビット列候補が、時間的に最も先に入力されたデータから後に入力された方向に順番に参照され、変換規則を用いて変調されることにより、第２のチャネルビット列候補が生成され、第１のチャネルビット列候補に基づいて、第１の DSV 値が演算され、第２のチャネルビット列候補に基づいて、第２の DSV 値が演算され、第１のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第１のタイミング情報が生成され、第２のチャネルビット列候補に基づいて、 DSV 制御ビットを決定するために必要な第２のタイミング情報が生成され、第１のタイミング情報および第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、第１の DSV 値および第２の DSV 値に基づいて、第１の候補ビットまたは第２の候補ビットのいずれかが DSV 制御ビットと判定される。
【００５６】
【発明の実施の形態】
以下、図を参照して、本発明の実施の形態について説明する。
【００５７】
以下においては、説明の便宜上、変換される前のデータの「０」と「１」の並び（変換前のデータ列）を、（００００１１）のように、（ ）で区切って表し、変換された後の符号の「０」と「１」の並び（符号語列）を、“０００１００１００”のように、“ ”で区切って表すことにする。以下に示す表１は、本発明のデータを符号に変換する変換テーブルの例を表している。
【００５８】
【表１】
表１の変換テーブルは、最小ランｄ＝１、最大ランｋ＝７で、データと変換されるチャネルビットの変換比率は、ｍ：ｎ＝２：３である。また、最大拘束長は、ｒ＝４の可変長テーブルである。この変換テーブルは、変換コードとして、それがないと変換処理ができない基礎コード（データ列（１１）から（００００００１１）までのコード）、それがなくても変換処理は可能であるが、それがあると、より効果的な変換処理が可能となる置き換えコード（データ列（１１０１１１）のコード）、および、符号を任意の位置で終端させるための終端コード（データ列（００），（００００），（００００１０），（００００００）のコード）により構成される終端テーブル（termination table）を含んでいる。また、この変換テーブルには、同期信号も規定されている。
【００６０】
また、表１は、基礎コードの要素に不確定符号（＊を含む符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表１において、変換する２ビットのデータ列が（１１）であったとき、その直前の符号語列によって、“０００”または“１０１”が選択され、そのいずれかに変換される。すなわち、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、２ビットのデータ（１１）は、符号語“０００”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、符号語”１０１”に変換される。
【００６１】
また、表１の変換テーブルは、最小ランの連続を制限する置き換えコードを含んでいる。データ列が（１１０１１１）であり、さらに直後のデータ列が（０１）、（００１）、もしくは（０００００）である場合、または、データ列（１１０１１１）の直後のデータ列が（００００）と続き、ここで終端される場合、データ列（１１０１１１）は、符号語“００１００００００”に置き換えられる。なお、直後のデータ列が上述したようなデータ列でない場合、このデータ列（１１０１１１）は、２ビット単位（（１１），（０１），（１１））で符号化され、符号語列“１０１０１０１０１”または“００００１０１０１”に変換される。
【００６２】
さらに、表１の変換コードは、データ列の要素内の「１」の個数を２で割った時の余りと、変換される符号語列の要素内の「１」の個数を２で割った時の余りが、どちらも１または０で同一（対応するいずれの要素も、「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換コードのうちのデータ列の要素（０００００１）は、”０１０１００１００”の符号語列の要素に対応しているが、それぞれの要素の「１」の個数は、データ列では１個、対応する符号語列では３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換コードのうちのデータ列の要素（００００００００）は、”０１０１００１００１００”の符号語列の要素に対応しているが、それぞれ「１」の個数は、データ列では０個、対応する符号語列では４個であり、どちらも２で割ったときの余りが０（偶数）で一致している。
【００６３】
次に、図３を参照して、他システムへの応用を容易に行うことができるような、変調のレジスタ構成を有し、より好適なDSV制御を実現するように、変調切れ目を検出して、区間DSVを算出する区間を制御する変調装置について説明する。この変調装置においては、データ列が、表１に従って、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換される。
【００６４】
図３に示すように、変調装置３０は、入力されたデータ列に基づいて、データ列に挿入するDSV制御ビットとして、「１」または「０」を決定するDSV制御ビット決定部３１、値が決定されたDSV制御ビットを、入力されたデータ列にタイミングを合わせて挿入するDSV制御ビット指定位置挿入部３２、決定されたDSV制御ビットが挿入されたデータ列を所定の変換テーブルを用いてチャネルビットに変換するデータ変換部３３、データ変換部３３より供給されたチャネルビット列の所定の位置に所定の同期信号を挿入する同期信号挿入部３４、および、同期信号挿入部３４の出力を記録波形列または伝送符号列に変換するNRZI化部３５を備える。また、変調装置３０は、タイミング信号を生成し、DSV制御ビット決定部３１、DSV制御ビット指定位置挿入部３２、データ変換部３３、同期信号挿入部３４、およびNRZI化部３５に供給してタイミングを管理するタイミング管理部３６を備える。
【００６５】
なお、図３において、DSV制御ビット指定位置挿入部３２は、タイミング管理部３６に処理のタイミングを管理されているものとして説明したが、これに限らず、例えば、DSV制御ビット指定位置挿入部３２が、入力ビット列の伝送タイミングを調整する機能をさらに有し、DSV制御ビット決定部３１より供給されるDSV制御ビットを、伝送タイミングを調整された入力ビット列の所定位置に挿入するようにしてもよい。
【００６６】
図４は、図３の変調装置３０の処理を説明する図である。データ列には、ユーザデータの他に、例えば、ECC（Error Correcting Code）等の情報データが含まれている。DSV制御ビット決定部３１の決定に基づき、DSV制御ビット指定位置挿入部３２において、DSV制御ビットであるｘ１、ｘ２、およびｘ３が、データ列内に任意の間隔で挿入される。
【００６７】
また、DATA１には、フレーム間で同期をとるためのフレーム同期信号（以下、FS（Frame Sync）と称する）が挿入される。このため、DATA１においては、DSV制御ビットを挿入する間隔であるDSV区間は、短く設定される。
【００６８】
すなわち、FSに加えて、DATA１に対応するチャネルビットからなるCbit１を含むDSV区間の長さであるspan１、DATA２に対応するチャネルビットからなるCbit２を含むDSV区間の長さであるspan２、およびDATA３に対応するチャネルビットからなるCbit３を含むDSV区間の長さであるspan３が、全て同じ長さ（span１＝span２＝span３）となるように、DATA１の長さが決定される。
【００６９】
従って、挿入されたFSがFS（bit）であり、DATA２およびDATA３がともにｘ（bit）である場合、変換テーブルの変換率がｍ：ｎ＝２：３であるので、DATA１は、ｘ−FS＊２／３（bit）となる。
【００７０】
なお、挿入するDSV制御ビットの値を正確に制御するために、区間DSVspan１、DSVspan２、およびDSVspan３は、後述するように、実際にDSV制御ビットが挿入されている位置よりも前方に区切られる。この際、各区間内には、１つのDSV制御ビットのみが挿入されている。
【００７１】
以上のように、チャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）には、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われている。
【００７２】
図５は、入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【００７３】
図５は、データ列を、表１の変換テーブルに基づいてチャネルビット列へ変換する際に、最低限必要なレジスタの構成例であり、レジスタとしては、変換前のDSV制御ビットを挿入されたデータ列を格納するために、data［０：１１］の１２ビット、そして、データ変換後のチャネルビット列を格納するために、cbit［０：１７］の１８ビットが構成されている。変調装置３０においては、拘束長ｉ＝１の判定はデータ列［０：１］において行われる。
【００７４】
また、その他にタイミング用レジスタ等も構成されている。なお、後述する変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタも、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【００７５】
図６は、図５を用いて説明したレジスタを有するデータ変換部３３において、データからチャネルビット変換を行う場合の具体例である。
【００７６】
図６において、DSV制御ビット付きデータ列が、data［０：１１］の１２ビットに、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【００７７】
data［０，１］に２データ入力された時点で、チャネルビット変換を行うために、まずdata［０，１］が参照される。このとき、data［０，１］＝［１，１］である場合、（１１）から、“１０１”または“０００”に変換が行われる。
【００７８】
また、data［０，１］が、［０，１］または ［１，０］である場合、（１０）から“００１”に、（０１）から“０１０”に変換が行われる。そして、data［０，１］＝［０，０］である場合、そこが終端位置であれば、（００）から、“０００”に変換が行われ、そうでなければ、（００）は、拘束長ｉ＝１においてパターン変換されず、レジスタには、さらに２データが入力される。
【００７９】
新たに２データ（合計４データ）が入力されると、data［０，１，２，３］が参照される。このとき、data［０，１，２，３］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、拘束長ｉ＝２の変換コードが用いられて、（００１１）から“０１０１００”に、（００１０）から“０１００００”に、（０００１）から “０００１００”に、それぞれ変換が行われる。
【００８０】
そして、data［０，１，２，３］＝［０，０，０，０］である場合、そこが終端位置であれば、（００００）から、“０１０１００”に変換が行われ、そうでなければ、（００００）は、拘束長ｉ＝２においてパターン変換されず、さらに２データが入力される。
【００８１】
新たに２データ（合計６データ）が入力されると、data［０，１，２，３，４，５］が参照される。このとき、data［０，１，２，３，４，５］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、拘束長ｉ＝３の変換コードが用いられて、（００００１１）から“０００１００１００”に、（０００００１）から“０１０１００１００”に、それぞれ変換が行われる。
【００８２】
そして、data［０，１，２，３，４，５］が、［０，０，０，０，０，０］、または、［０，１，０，０，０，０］である場合、そこが終端位置であれば、（００００００）から“０１０１０００００”に、（００００１０）から、“０００１０００００”に変換が行われ、そうでなければ、（００００００）または（００００１０）は、拘束長ｉ＝３においてパターン変換されず、さらに２データが入力される。
【００８３】
新たに２データ（合計８データ）が入力されると、data［０，１，２，３，４，５，６，７］が参照される。このとき、data［０，１，２，３，４，５，６，７］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、 ［１，１，０，０，０，０，０，０］である場合、拘束長ｉ＝４の変換コードが用いられて、（００００００００）から“０１０１００１００１００”に、（０００００００１）から“０１０１００００００１０”に、（００００００１０）から“０１０１０００００００１”に、（００００００１１）から“０１０１０００００１０１”に、それぞれ変換される。
【００８４】
もしくは、data［０，１，２，３，４，５，６，７］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］ 、［０，１，０，１，０，０，０，０］ 、または、 ［１，１，０，１，０，０，０，０］である場合、拘束長ｉ＝４の変換コードが用いられて、（００００１０００）から“０００１００１００１００”に、（００００１００１）から“０００１００００００１０”に、（００００１０１０）から“０００１０００００００１”、に、（００００１０１１）から“０００１０００００１０１”に、それぞれ変換される。
【００８５】
以上のように、入力されたDSV制御ビット付データ列は、チャネルビット列に変換される。そして、パターンが確定した後、再度、拘束長ｉ＝１の変換コードから参照されて、次のパターン変換が実行され、上述したような動作が繰り返される。
【００８６】
図５に示すように、チャネルビット列が１８ビットのレジスタにより供給されるまでに、データ変換は終了しており、この、データ変換が終了したチャネルビット列が、同期信号挿入部３４へ供給される。
【００８７】
図７は、データ変換部３３において、データ列から最小ラン連続制限コードを検出する場合の具体例である。
【００８８】
図７に示されるように、DSV制御ビット付データ列が、図６を用いて説明した場合と同様に、データ変換部３３内部のデータレジスタのdata［０：１１］に、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【００８９】
また、最小ラン連続制限コード検出のためにdata［０：１１］を参照する前に、図６を用いて説明したように、データ列のチャネルビット列へのパターン変換が行われるので、変換されたチャネルビット列は、図５を用いて説明した、変換後のチャネルビット列cbit［０：１７］のレジスタに格納される。
【００９０】
拘束長ｉ＝１において、data［０，１］＝［１，０］であり、直前の６データがdata［２，３，４，５，６，７］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（０１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに所定の条件に一致する場合において、最小ラン連続制限コードを検出したと判定される。
【００９１】
また、拘束長ｉ＝２において、data［０，１，２，３］＝［０，１，０，０］、またはdata［０，１，２，３］＝［１，１，０，０］であり、直前の６データがdata［４，５，６，７，８，９］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（００１０）または（００１１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９２】
さらに、拘束長ｉ＝２において、data［０，１，２，３］＝［０，０，０，０］で終端位置を示しており、直前の６データがdata［４，５，６，７，８，９］＝［１，１，１，０，１，１］であって、さらに所定の条件に一致する場合、すなわち、（００００）で終端する終端位置を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９３】
さらに、拘束長ｉ＝３において、data［０，１，２，３，４，５］＝［０，０，０，０，０，０］またはdata［０，１，２，３，４，５］＝［１，０，０，０，０，０］であり、直前の６データがdata［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であって、さらに、所定の条件に一致する場合、すなわち、（００００００）または（０００００１）を検出し、その直前の６データにおいて（１１０１１１）を検出し、さらに、所定の条件に一致する場合においても、最小ラン連続制限コードを検出したと判定される。
【００９４】
そして最小ラン連続制限コードが検出されたとき、既に置かれていたチャネルビット列が、所定のチャネルビット列に置き換えられる。
【００９５】
例えば、data［２，３，４，５，６，７］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝１において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［３，４，５，６，７，８，９，１０，１１］である。
【００９６】
また、data［４，５，６，７，８，９］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝２において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［６，７，８，９，１０，１１，１２，１３，１４］である。
【００９７】
同様に、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］の場合、すなわち、拘束長ｉ＝３において最小ラン連続制限コードが検出された場合、置き換えられるチャネルビット列は、cbit［９，１０，１１，１２，１３，１４，１５，１６，１７］である。
【００９８】
以上のようにして、チャネルビット列からチャネルビット列への置き換え変換が行われる。また、図５に示すように、チャネルビット列は、置換処理が完了したのち、１８ビットのレジスタにより供給され、このようにして置換されたチャネルビット列が同期信号挿入部３４へ供給される。
【００９９】
図６に示されるように、パターン変換は全て同じチャネルクロックのタイミングにおいて行われず、データが入力されるまで決定しないで待つ場合がある。例えば、”１０”の決定と"０００００１”の決定は、４データ分の入力にかかる時間だけの差がある。
【０１００】
このような変換形式においては、データレジスタ内に次のDSV制御ビットが入った場合、ただちにパターン変換処理が開始される。
【０１０１】
図８は、変調装置３０のDSV制御ビット決定部３１の詳細な構成例を示すブロック図である。図８において、データ列は、DSV制御ビット決定部３１およびDSV制御ビット指定位置挿入部３２に供給される。
【０１０２】
DSV制御ビット決定部３１において、２列のデータ変換およびDSV計算が行われており、値が「０」のDSV制御ビットを挿入されたデータ列を処理する列と、値が「１」のDSV制御ビットを挿入されたデータ列を処理する列とが、それぞれ独立に動作する。すなわち、DSV制御ビット決定部３１に供給されたデータ列は、入力されたデータ列に所定の間隔で、値が「０」のDSV制御ビットを付加するDSV制御ビット０付加部５１、および、入力されたデータ列に所定の間隔で、値が「１」のDSV制御ビットを付加するDSV制御ビット１付加部７１に供給される。
【０１０３】
DSV制御ビット０付加部５１により、値が「０」のDSV制御ビットが付加されたデータ列は、１−７PPデータ変換部５２に供給される。１−７PPデータ変換部５２は、供給されたデータを保持するレジスタ、タイミング制御を行うためのレジスタ、および、チャネルビット列を格納するレジスタを内部に有し、（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）のパラメータを持つ表１の変換テーブルを用いて、DSV制御ビットが付加されたデータ列をチャネルビット列に変換し、同期信号挿入部５３に供給する。
【０１０４】
同期信号挿入部５３は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタを内部に有し、１−７PPデータ変換部５２から供給されたチャネルビット列の所定の位置に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入し、NRZI化部５４に供給する。
【０１０５】
なお、同期信号挿入部５３において、チャネルビット列に同期信号を挿入するために、１−７PPデータ変換部５２は、表１のtermination tableを必要に応じて用いるなどによって、データ列の任意の位置において、変換を終端させる。そして、同期信号挿入部５３は、チャネルビット列の終端位置に続いて、同期信号を挿入する。
【０１０６】
また、チャネルビット列に同期信号を挿入した同期信号挿入部５３は、挿入した同期信号の最終ビットの情報を１−７PPデータ変換部５２に供給する。１−７PPデータ変換部５２は、必要に応じて、供給された同期信号の最終ビットの情報を参照し、表１の変換テーブルを用いて、データ列を変換する。
【０１０７】
NRZI化部５４は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタを内部に有し、同期信号挿入部５３より供給された、同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０１０８】
区間DSV計算部５５は、NRZI化されたチャネルビット列より、所定のDSV区間におけるDSV計算を行う。DSVは、NRZI化されたチャネルビットの値が「１」の場合「＋１」、チャネルビットの値が「０」の場合「−１」として演算される。演算結果としては、例えば、所定のDSV区間における最大最小ピークや、所定のDSV区間における最終ビットのRDSなどが与えられる。この結果が、加算器５６に供給される。
【０１０９】
積算DSV処理部６１は、これまでに算出されてきた区間DSVを全て加減算した積算DSVを、予め保持している。積算DSVは、例えば、現在実行している所定のDSV区間における直前のRDSである。そして、積算DSV処理部６１は、所定のタイミングで、保持している積算DSVを加算器５６に供給する。
【０１１０】
加算器５６は、区間DSV計算部５５により供給された区間DSVに、積算DSV処理部６１により供給された積算DSVを加算して、新しい積算DSVを算出し、DSV制御ビット判定部６２に供給する。新しい積算DSVは、例えば、現在実行している所定のDSV区間における直前のRDSと、所定のDSV区間における最終ビットのRDSとの加算結果である。
【０１１１】
また、１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、表１の変換テーブルによる変調の切れ目に関する情報からなる変調切れ目情報を、変調切れ目検出部８１に供給する。さらに１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、DSV区間の切れ目位置に関する情報を含むDSV区間切れ目信号を、有効区切れ目検出部８２に供給する。
【０１１２】
変調切れ目検出部８１は、供給された変調切れ目情報に基づいて、変調切れ目位置を検出する。変調切れ目位置を検出した変調切れ目検出部８１は、変調切れ目位置に関する情報を含む変調切れ目信号を有効区切れ目検出部８２に供給する。
【０１１３】
有効区切れ目検出部８２は、１−７PPデータ変換部５２より供給されたDSV区間の切れ目位置を示すDSV区間切れ目信号に基づいて、変調切れ目検出部８１より供給された変調の切れ目信号が示す変調切れ目位置の中から、対応するDSV区間のDSV制御ビットの判定を行うタイミングを制御する有効区切れ目位置を検出し、有効区切れ目位置を示す有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１１４】
以上のように、入力されたデータ列に値が「０」のDSV制御ビットを挿入する側のシステムが構成される。また、入力されたデータ列に値が「１」のDSV制御ビットを挿入する側のシステムも、同様に構成される。すなわち、DSV制御ビット０付加部５１にはDSV制御ビット１付加部７１が対応し、１−７PPデータ変換部５２には１−７PPデータ変換部７２が対応し、同期信号挿入部５３には同期信号挿入部７３が対応し、NRZI化部５４にはNRZI化部７４が対応し、区間DSV計算部５５には区間DSV計算部７５が対応し、加算器５６には加算器７６が対応し、変調切れ目検出部８１には変調切れ目検出部９１が対応し、有効区切れ目検出部８２には有効区切れ目検出部９２が対応し、それぞれ、基本的に同様の処理が行われる。
【０１１５】
DSV制御ビット判定部６２は、加算器５６より、値が「０」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受け、加算器７６より、値が「１」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受ける。そして、DSV制御ビット判定部６２は、これら２つの積算DSVに基づいて、データ列に挿入するDSV制御ビットの値を判定する。すなわち、DSV制御ビット判定部６２は、両者の積算DSVのうち、例えば、絶対値の小さいほうのDSV制御ビットを選択する。
【０１１６】
なお、DSV制御ビット判定部６２によりデータ列に挿入するDSV制御ビットの値として判定された側の積算DSVは、積算DSV処理部６１に供給される。積算DSV処理部６１は、供給された新しい積算DSVに基づいて、保持している積算DSVを更新する。
【０１１７】
DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値を判定すると、その判定結果をDSV制御ビット指定位置挿入部３２に供給する。DSV制御ビット指定位置挿入部３２は、DSV制御ビット判定部６２より供給された判定結果に基づいて、DSV制御ビットをデータ列の所定の位置に挿入し、データ変換部３３に供給する。
【０１１８】
また、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として判定された側を特定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給し、各部が参照するレジスタの内容を必要に応じて更新させる。
【０１１９】
すなわち、データ列に挿入するDSV制御ビットの値として判定された側の各部が参照したレジスタの値を、判定されなかった反対側の各部が参照したレジスタの値のそれぞれに対応させて、格納する。結局、値が「０」のDSV制御ビットを付加する側が参照する各レジスタの内容と、値が「１」のDSV制御ビットを付加する側が参照する各レジスタの内容とを、選択されたDSV制御ビット側が参照する各レジスタの値を用いて、一致させる。
【０１２０】
データ列に挿入するDSV制御ビットの値を決定するDSV制御ビット決定部３１は、以上のように構成される。
【０１２１】
次に、DSV制御ビット決定部３１の動作について説明する。
【０１２２】
最初に、入力されたデータ列は、DSV制御ビット決定部３１のDSV制御ビット０付加部５１およびDSV制御ビット１付加部７１に供給される。入力されたデータ列は、同様にして、DSV制御ビット指定位置挿入部３２に供給される。
【０１２３】
データ列を供給されたDSV制御ビット０付加部５１は、値が「０」のDSV制御ビットを、所定の間隔でデータ列に付加する。１−７PPデータ変換部５２は、DSV制御ビット０付加部５１において値が「０」のDSV制御ビットを付加されたデータ列を取得して、図５を用いて説明したように、レジスタに順次保持し、表１の変換テーブルに基づいて、取得したデータ列を符号語からなるチャネルビット列に変換する。
【０１２４】
また、１−７PPデータ変換部５２は、必要に応じて、同期信号挿入部５３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部５３に供給される。また、１−７PPデータ変換部５２は、データ変調の際に、変調切れ目位置にフラグを立てた変調切れ目位置情報を、変調切れ目位置検出部８１に供給し、さらに、DSV区間切れ目信号を、有効区切れ目検出部８２に供給する。
【０１２５】
変換されたチャネルビット列を供給された同期信号挿入部５３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部５４に供給する。また、同期信号挿入部５３は、１−７PPデータ変換部５２がデータ変調の際に、直前のチャネルビット列の最終ビットの値を参照できるように、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部５２に供給する。
【０１２６】
そして、NRZI化部５４は、同期信号挿入部５３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０１２７】
また、１−７PPデータ変換部５２より変調切れ目位置情報を供給された変調切れ目検出部８１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部８２に供給する。
【０１２８】
他方、データ列を供給されたDSV制御ビット１付加部７１は、値が「１」のDSV制御ビットを、所定の間隔でデータ列に付加する。１−７PPデータ変換部７２は、１−７PPデータ変換部５２と同様に、DSV制御ビットが付加されたデータ列をチャネルビット列に変換する。
【０１２９】
また、１−７PPデータ変換部７２は、必要に応じて、同期信号挿入部７３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部７３に供給される。また、１−７PPデータ変換部７２は、変調切れ目位置情報を変調切れ目位置検出部９１に供給し、さらに、DSV区間切れ目信号を有効区切れ目検出部９２に供給する。
【０１３０】
同期信号挿入部７３は、同期信号を挿入し、NRZI化部７４に供給する。また、同期信号挿入部７３は、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部７２に供給する。そして、NRZI化部７４は、同期信号挿入部７３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部７５に供給する。
【０１３１】
また、１−７PPデータ変換部７２より変調切れ目位置情報を供給された変調切れ目検出部９１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部９２に供給する。
【０１３２】
図９は、１−７PPデータ変換部５２または７２が変調切れ目位置にフラグを立てる様子の具体例を示す図である。以下、１−７PPデータ変換部５２の処理であるものとして説明するが、１−７PPデータ変換部７２も、同様の処理を実行する。
【０１３３】
図９において示されるように、１−７PPデータ変換部５２のDSV制御ビットつきデータ列用のレジスタに、DSV制御ビット付きデータ列が、data［０：１１］の１２ビットのdata［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。また、データ列と対応するチャネルビット列との関係は、図５を用いて上述したようになっている。
【０１３４】
また、上述したように、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタは、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０１３５】
データ列は、レジスタのデータ入力順の前方向（すなわち、data［０］側）から、２データ毎に処理される。data［０，１］＝［１，１］，data［０，１］＝［０，１］、またはdata［０，１］＝［１，０］である場合、（１１），（１０）、または（０１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２］に、変換されたチャネルビット列が格納される。このとき、cbit［２］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３６】
data［０，１］＝［０，０］の場合、拘束長ｉ＝１において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計４データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３］を参照する。そして、data［０，１，２，３］＝［１，１，０，０］，data［０，１，２，３］＝［０，１，０，０］、またはdata［０，１，２，３］＝［１，０，０，０］である場合、（００１１），（００１０）、または（０００１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２，３，４，５］に、変換されたチャネルビット列が格納される。このとき、cbit［５］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３７】
data［０，１，２，３］＝［０，０，０，０］の場合、拘束長ｉ＝２において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計６データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３，４，５］を参照する。そして、data［０，１，２，３，４，５］が、［１，１，０，０，０，０］、または ［１，０，０，０，０，０］である場合、（００００１１）、または（０００００１）を検出した１−７PPデータ変換部５２は、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。そして、cbit［０，１，２，３，４，５，６，７，８］に、変換されたチャネルビット列が格納される。このとき、cbit［８］と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１３８】
data［０，１，２，３，４，５］が、［０，０，０，０，０，０］、または ［０，１，０，０，０，０］の場合、拘束長ｉ＝３において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計８データ）が入力されると、１−７PPデータ変換部５２は、data［０，１，２，３，４，５，６，７］を参照し、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。
【０１３９】
具体的には、data［０，１，２，３，４，５，６，７］が、［０，０，０，０，０，０，０，０］、 ［１，０，０，０，０，０，０，０］ 、 ［０，１，０，０，０，０，０，０］ 、 ［１，１，０，０，０，０，０，０］、 ［０，０，０，１，０，０，０，０］、 ［１，０，０，１，０，０，０，０］ 、 ［０，１，０，１，０，０，０，０］ 、または、 ［１，１，０，１，０，０，０，０］である場合、１−７PPデータ変換部５２は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、（００００００００）から“０１０１００１００１００”に、（０００００００１）から“０１０１００００００１０”に、（００００００１０）から“０１０１０００００００１”に、（００００００１１）から“０１０１０００００１０１”に、（００００１０００）から“０００１００１００１００”に、（００００１００１）から“０００１００００００１０”に、（００００１０１０）から“０００１０００００００１”に、（００００１０１１）から“０００１０００００１０１”に、それぞれ変換する。そして、変換後のチャネルビット用のレジスタのcbit［０，１，２，３，４，５，６，７，８，９，１０，１１］に、変換されたチャネルビット列が格納される。
【０１４０】
このとき、変調切れ目位置を示すレジスタの所定の位置に、１が格納される。
【０１４１】
具体的には、data［０，１，２，３，４，５，６，７］が、［０，０，０，１，０，０，０，０］、または、［０，０，０，０，０，０，０，０］の場合、変調切れ目位置は１箇所であり、変調切れ目位置を示すレジスタの、cbit［０，１，２，３，４，５，６，７，８，９，１０，１１］におけるcbit［１１］と同じ位置に、１が格納される。
【０１４２】
また、data［０，１，２，３，４，５，６，７］が、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、［１，１，０，１，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］の場合、変調切れ目位置は２箇所であり、変調切れ目位置を示すレジスタの、cbit［０，１，２，３，４，５，６，７，８，９，１０，１１］におけるcbit［１１］およびcbit［２］と同じ位置に、１が格納される。
【０１４３】
なお、表１においては、上述したパターン以外にtermination tableにおける変換パターンが存在するが、これらのパターンについての動作も、基本的に上記と同様である。すなわち、表１のtermination tableと一致した上で、さらに同期信号の挿入される位置が検出された場合、変換パターンが確定される。この場合の変調切れ目位置については、それぞれ変換されたチャネルビットに対して１箇所に与えられる。
【０１４４】
さらに、表１においては、最小ラン連続制限を行う変換パターンが存在するが、これらの動作についても、基本的に上記と同様である。すなわち、最小ラン連続制限コードを用いて変換が行われた場合、変調切れ目位置は、変換された９チャネルビットに対して１箇所に与えられる。
【０１４５】
以上のように、入力データ列から、チャネルビット列へ、全てのパターン変換が行われ、変調切れ目情報が与えられる。そして、次のパターン変換は、パターンが確定し、変調切れ目情報が発生した後、再度、拘束長ｉ＝１から始まり、上述したような動作を繰り返す。このとき、チャネルビット列および変調切れ目情報は、変換処理が完了したのち、図５における、１８ビットのレジスタにより出力され、変換済みのチャネルビット列および変調切れ目情報が、図８の同期信号挿入部５３に供給される。
【０１４６】
図８に戻り、変調切れ目検出部８１は、上述したように、１−７PPデータ変換部５２の、変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。
【０１４７】
なお、変調切れ目検出部９１も、上述した場合と同様に、変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。この場合、１−７PPデータ変換部５２と同様の処理を、１−７PPデータ変換部７２が行い、同期信号挿入部５３と同様の処理を、同期信号挿入部７３が行う。
【０１４８】
ところで、この例においては変換率ｍ：ｎは２：３とされているので、入力データ列に対する発生符号語列の関係は、符号語のデータ量３に対して、データ語のデータ量は２となる。従って、入力データ列はその中から、２クロックの間に所定の２データ語だけが入力され、その後、１クロック分その入力が停止される。このようにして、入力データと出力符号との変換率に関するずれが調整される。この関係は、図１０、図１１および図１２のデータ列、チャネルビット列において示されている。
【０１４９】
図１０は、図８に示す変調切れ目検出部８１による変調切れ目の検出の様子を示す図である。図１０において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１５０】
図１０Ａにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、“１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５１】
次に、８ビットのデータ列（００００００００）は“０１０１００１００１００”に変換されており、“０１０１００１００１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５２】
同様に、４ビットのデータ列（００１１）は、“０１０１００”に変換されており、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５３】
同様に、図１０Ｂにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、“１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５４】
次に、８ビットのデータ列（０００００００１）は“０１０１００００００１０”に変換されており、“０１０１００００００１０”の先頭の“０”および右から３番目の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５５】
同様に、４ビットのデータ列（００１１）は、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１５６】
以上のように、拘束長ｉ＝４における変換のパターンにより、変調切れ目の個数が変化する。
【０１５７】
なお、変調切れ目検出部８１が、上述した、拘束長ｉ＝４すなわち、８データにおけるパターン変換時の変調切れ目位置を、前方の1ヶ所に統一して、これを変調切れ目信号として出力しても、DSV制御ビット決定部３１は動作することができる。この場合、上述した方式とは、区間DSV計算結果に差異を生じることになる。
【０１５８】
変調切れ目検出部８１により作成された変調切れ目信号は、有効区切れ目検出部８２に供給される。変調切れ目信号を供給された有効区切れ目検出部８２は、１−７PPデータ変換部５２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１５９】
なお、変調切れ目検出部９１も変調切れ目検出部８１と同様に動作し、変調切れ目検出部９１により作成された変調切れ目信号は、有効区切れ目検出部９２に供給される。変調切れ目信号を供給された有効区切れ目検出部９２は、１−７PPデータ変換部７２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部７５およびDSV制御ビット判定部６２に供給する。
【０１６０】
図１１は、有効区切れ目検出部８２または９２による有効区切れ目信号の制御の様子の例を示す図である。図１１において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１６１】
図１１の例においては、DSV制御ビットは、データ列に対して、６０データ毎に挿入されている。すなわち、データ列が５９データ続いた後に、DSV制御ビットが挿入される。また、DSV区間切れ目位置は、６０データのDSV区間において、５１データ目の位置（図１１内のデータ列５０）に発生するように制御されている。すなわち、DSV区間切れ目位置信号は、１−７PP変換テーブルにおいて、データ列が可変長符号に変換されることを考慮して、DSV制御ビット位置に対して、９データだけ前方で、DSV区間切れ目位置が与えられるように設定されている。
【０１６２】
DSV制御ビットは任意の値であるので、データ列にDSV制御ビットが挿入されることにより、変換されたチャネルビット列に差異が生じる。すなわち、１つのDSV制御ビットが制御する区間において、区間DSVの計算時、データ列の変換に次の未決定のDSV制御ビットが関係しないほうが、より正確にDSVを算出することができる。従って、DSV区間切れ目位置は、実際のDSV区間における切れ目位置と異なる位置に与えられる。
【０１６３】
表１に示した１−７PP変換テーブルにおいて、１度の変調のために参照される最大のデータ列の大きさは、（１１０１１１０００００）の１１データである。また、２データ毎に変換処理が行われていることと合わせて、次のDSV区間のDSV制御ビットを含まずに変換されるデータ列であること（次のDSV制御ビットの影響を受けないデータ列であること）を保障できるのは、４９データ目における変換までとなる。次の５１データ目における変換では、1度の変調のために参照される最大のデータ列の中には、次のDSV区間のDSV制御ビットが含まれている。従って、６０データのDSV区間におけるDSV区間切れ目位置を、５１データ目以下の設定とする。
【０１６４】
ところで、このDSV区間切れ目位置は、低域抑圧特性と関係があり、なるべく後方に位置させるほうが、周波数の低域が抑圧され、変調装置としての性能が向上し、望ましい。以上より図１１において、５１データ目（図１１内のデータ列５０）に、DSV区間切れ目位置が与えられている。
【０１６５】
結局、DSV制御ブロック切れ目位置信号におけるDSV区間において、挿入されたDSV制御ビットは、１つだけとなるように設定されている。
【０１６６】
図１１Ａにおいて、DSV区間は６０データであり、６０データ目に値が「０」のDSV制御ビットが挿入されている。また、データ列は「０」のみで構成され、（００００００００）として、繰り返し“０１０１００１００１００”に変換されている。そして先頭の６データは、図示されていない、前の２データの（００）とともに、（００００００００）の変換が行われているとする。この時、次の変換単位である８データの、（００００００００）内には、DSV制御ビットが含まれている。
【０１６７】
上述したように、（００００００００）の場合、変調切れ目は、パターン先頭の１箇所となる。すなわち、図１１Ａの場合、５５データ目（図１１内のデータ列５４）、および、次のDSV区間の３データ目となる。従って、変調切れ目検出部８１は、５５データ目、および、次のDSV区間の３データ目が、「１」となるように制御された変調切れ目信号を有効区切れ目検出部８２に供給する。
【０１６８】
またDSV区間切れ目位置は、上述したように、５１データ目となるので、１−７PP変換部５２は、５１データ目以降より、値が「１」となるDSV区間切れ目信号を有効区切れ目検出部８２に供給する。上記DSV区間切れ目信号は、区間DSV制御処理が終了したのち、値を「０」に戻す。例えば、図１１Ａのように、１データ目において、DSV区間切れ目信号が「１」から「０」に反転される。
【０１６９】
そして、有効区切れ目検出部８２は、供給された変調切れ目信号およびDSV区間切れ目信号に基づいて、DSV切れ目位置が「１」となった後、最初の変調切れ目である、５５データ目を有効区切れ目として検出し、５５データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１７０】
一方の図１１Ｂは、DSV制御ビット１付加部７１において、６０データ目に値が「１」のDSV制御ビットが挿入され、他のデータを「０」としている図である。そして先頭の４データは、図示されていない、前の４データの（００００）とともに、（００００００００）の変換が行われているとする。
【０１７１】
この時、次の変換単位である８データの、（０００００００１）内には、DSV制御ビットが含まれている。
【０１７２】
DSV制御ビットを含む（０００００００１）は、“０１０１００００００１０”に変換されている。この場合、上述したように、５３データ目および５９データ目の２箇所が変調切れ目となる。
【０１７３】
そして、有効区切れ目検出部９２は、供給された変調切れ目信号およびDSV区間切れ目信号に基づいて、DSV切れ目位置が「１」となった後、最初の変調切れ目である、５３データ目を有効区切れ目として検出し、５３データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部７５およびDSV制御ビット判定部６２に供給する。
【０１７４】
図１１Ｂの場合、図１１Ａの場合と変調切れ目位置がずれている。通常ランダムパターンの入力においては、値が「０」のDSV制御ビットを付加したデータ列と、値が「１」のDSV制御ビットを付加したデータ列とは、速やかに収束し、変調切れ目付近においては、同様な変調切れ目位置となる。しかし、特有なパターンにおいては、上記のように収束せず、変調切れ目付近においても、変調切れ目位置がずれている場合があり、DSV区間に影響を及ぼす場合がある。
【０１７５】
しかし、有効区切れ目検出部８２および９２は、この場合においても、通常の場合と同様に、そのまま、互いにずれた有効区切れ目信号を出力する。
【０１７６】
なお、図１１においては、図５に示されるレジスタ分の遅延を考慮せずに、DSV区間を示した。しかしながら、これに限らず、これを例えば、図５のチャネルビット列を格納するレジスタcbit［０］において、DSV区間のカウントが行われ、データ列、チャネルビット列、および変調切れ目情報が、cbit［１７］において参照されるようにしても良い。この場合、DSV区間のカウンタに対し、参照するデータ列、チャネルビット列、および変調切れ目情報は、図５に示すように１８bit分遅延されているが、有効区切れ目検出部８２および９２は、上述した場合と同様にして、有効区切れ目の検出を行う。
【０１７７】
以上のように、検出された有効区切れ目のタイミングに基づいて、区間DSV計算部５５は、対象となるDSV区間のチャネルビット列より区間DSVを算出し、加算器５６に供給する。また、区間DSV計算部７５も同様に区間DSVを算出し、検出された有効区切れ目のタイミングに基づいて、加算器７６に供給する。
【０１７８】
加算器５６は、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV制御ビット判定部６２に供給する。加算器７６も同様に、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVを、DSV制御ビット判定部６２に供給する。
【０１７９】
２つの新たな積算DSVの供給を受けたDSV制御ビット判定部６２は、有効区切れ目検出部８２および９２より供給された有効区切れ目信号のタイミングに基づいて、データ列に挿入するDSV制御ビットの値を判定する。DSV制御ビット判定部６２は、加算器５６および７６より供給された、２つの新たに算出された積算DSVのうち、例えば、絶対値が小さい方を選択する。そして、DSV制御ビット判定部６２は、挿入するDSV制御ビットの値が決定されると、その情報をDSV制御ビット指定位置挿入部３２に供給するとともに、選択された方の新たな積算DSVを積算DSV処理部６１に供給する。
【０１８０】
さらにDSV制御ビット判定部６２は、次のDSV区間の演算のために使用されるレジスタの値を制御するために、スワップ動作の起動を行う。すなわち、選択された側を指定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給する。そして、選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値から置き換えて記憶させる。
【０１８１】
図１２は、DSV制御ビット判定部６２によるスワップタイミングを決定する様子を示す図である。
【０１８２】
図１２Ａにおいて、DSV制御ビット判定部６２には、値が「０」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。また、図１２Ｂにおいて、DSV制御ビット判定部６２には、値が「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。図１２Ｂの場合と、図１２Ａの場合とでは、有効区切れ目位置が異なっている。図１２Ｂの場合が、図１２Ａの場合と比較して、先に有効区切れ目信号が供給されている。
【０１８３】
この場合、DSV制御ビット判定部６２は、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う。すなわち、図１２の場合、図１２Ｂよりも図１２Ａのほうが有効区切れ目位置が遅いので、図１２Ａの有効区切れ目位置の次のタイミングにおいて、判定を行う。すなわち、DSV制御ビット判定部６２は、値が「０」のDSV制御ビットを挿入されたデータ列の有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行っている。そして、さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作が行われる。
【０１８４】
ここで、DSV制御ビットが「０」の側が選択されたと仮定すると、DSV制御ビット判定部６２は、加算器５６より供給された、新たなDSV積算値を積算DSV処理部６１へ供給する。さらに、その判定結果をDSV制御ビット指定位置挿入部３２に供給するとともに、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に対しても、供給する。
【０１８５】
そして、選択されたDSV制御ビットが「０」の側である、１−７PPデータ変換部５２のレジスタ内容を、１−７PPデータ変換部７２に記憶させる。同様にして、同期信号挿入部５３のレジスタ内容を、同期信号挿入部７３に記憶させ、またNRZI化部５４のレジスタ内容を、NRZI化部７４に記憶させ、さらに、区間DSV計算部５５のレジスタ内容を、区間DSV計算部７５に記憶させる。以上のようなスワップ動作を行い、データの連続性を保つようにする。
【０１８６】
図１２においては、有効区切れ目位置が異なっている場合を示したが、有効区切れ目位置が同じである場合についても、同様にして行われる。すなわち、DSV制御ビット判定部６２は、両方の有効区切れ目が出現したの次のタイミングにおいて、DSV制御ビットの判定を行う。さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行う。
【０１８７】
なお、図１２に示す例においては、図５に示されるレジスタ分の遅延を考慮せずに有効区切れ目が検出されているように説明したが、これに限らず、レジスタ分の遅延を考慮してもよい。その場合も、DSV制御ビット判定部６２は、上述した場合と同様の動作を行う。
【０１８８】
上記のとおり、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として選択された方が参照したレジスタの値を用いて、選択されなかった反対側が参照したレジスタの値を更新し、互いに一致させる（スワップする）ようにした。このとき、DSV制御ビット判定部６２は、各レジスタ内において、次のDSVspanに入るべきであるDSV制御ビット、もしくは、次のDSVspanに入るべきDSV制御ビットが含まれた情報を格納しないように、スワップタイミングを制御する。
【０１８９】
DSV制御ビット判定部６２よりDSV制御ビットの値に関する情報を取得したDSV指定位置挿入部３２は、指定された値のDSV制御ビットをデータ列に挿入し、データ変換部３３に供給する。データ変換部３３は、DSV制御ビットが挿入されたデータ列を、表１の変換テーブルを参照して、チャネルビット列に変換し、同期信号挿入部３４に供給する。同期信号挿入部３４は、チャネルビット列に所定の同期信号を挿入し、NRZI化部３５に供給する。NRZI化部３５は、供給されたチャネルビット列を記録符号列もしくは伝送符号列などの出力符号列に変換し、出力する。
【０１９０】
以上のようにして、変調装置３０は、入力されたデータ列を変調する。これにより、変調装置３０は、挿入するDSV制御ビットの値をより正確に決定することができる。
【０１９１】
上述した変調装置３０で実行される方法によるDSV制御においては、スワップするタイミング位置として、データレジスタ内に、次のDSVspanに入るべきであるDSV制御ビットを含まないという制限があった。このため、実際のDSV制御位置が前方にシフトし、DSV制御の効果も制限された。
【０１９２】
これに対して、DSV区間内のなるべく後方でDSV制御を行うために、スワップ時に、データレジスタにDSV制御ビットを含んでも良いように構成するようにすることができる。
【０１９３】
図１３乃至図２６を参照して、スワップ時に、データレジスタにDSV制御ビットを含んでも良いように構成した、本発明に係る変調装置１１１の実施の形態を、図面を参照しながら説明する。この実施の形態でも、データ列が、表１に従って、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換される。
【０１９４】
図１３は、本発明に係る変調装置１１１の構成を示すブロック図である。なお、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１９５】
図１３に示すように、変調装置１１１は、入力されたデータ列に基づいて、データ列に挿入するDSV制御ビットとして、「１」または「０」を決定するDSV制御ビット決定部１２１、値が決定されたDSV制御ビットを、入力されたデータ列にタイミングを合わせて挿入するDSV制御ビット指定位置挿入部３２、決定されたDSV制御ビットが挿入されたデータ列を所定の変換テーブルを用いてチャネルビットに変換するチャネルビット生成部１２２、チャネルビット生成部１２２より供給されたチャネルビット列の所定の位置に所定の同期信号を挿入する同期信号挿入部３４、同期信号挿入部３４の出力を記録符号列もしくは伝送符号列などの出力符号列に変換するNRZI化部３５、および、記録符号列もしくは伝送符号列などの出力符号列より得られた積算DSVより、補正情報を作成するDSV演算補正情報生成部１２３を備える。
【０１９６】
また、変調装置１１１は、タイミング信号を生成し、DSV制御ビット決定部１２１、DSV制御ビット指定位置挿入部３２、チャネルビット生成部１２２、同期信号挿入部３４、NRZI化部３５、およびDSV演算補正情報生成部１２３に供給してタイミングを管理するタイミング管理部３６を備える。
【０１９７】
なお、図１３において、DSV制御ビット指定位置挿入部３２は、タイミング管理部３６に処理のタイミングを管理されているものとして説明したが、これに限らず、例えば、DSV制御ビット指定位置挿入部３２が、入力ビット列の伝送タイミングを調整する機能をさらに有し、DSV制御ビット決定部１２１より供給されるDSV制御ビットを、伝送タイミングを調整された入力ビット列の所定位置に挿入するようにしてもよい。
【０１９８】
なお、図１３の変調装置１１１においても、生成されるチャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）は、図４を用いて説明した場合と同様にして、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われるようになされている。
【０１９９】
すなわち、図１３の変調装置１１１において、供給されるデータ列には、図４に示されるように、ユーザデータの他に、例えば、ECC（Error Correcting Code）等の情報データが含まれており、DSV制御ビット決定部１２１の決定に基づき、DSV制御ビット指定位置挿入部３２において、DSV制御ビットであるｘ１、ｘ２、およびｘ３が、データ列内に任意の間隔で挿入される。
【０２００】
また、DATA１には、フレーム間で同期をとるためのフレーム同期信号（FS）が挿入される。このため、DATA１においては、DSV制御ビットを挿入する間隔であるDSV区間は、短く設定される。
【０２０１】
すなわち、FSに加えて、DATA１に対応するチャネルビットからなるCbit１を含むDSV区間の長さであるspan１、DATA２に対応するチャネルビットからなるCbit２を含むDSV区間の長さであるspan２、およびDATA３に対応するチャネルビットからなるCbit３を含むDSV区間の長さであるspan３が、全て同じ長さ（span１＝span２＝span３）となるように、DATA１の長さは決定される。
【０２０２】
従って、挿入されたFSがFS（bit）であり、DATA２およびDATA３がともにｘ（bit）である場合、変換テーブルの変換率がｍ：ｎ＝２：３であるので、DATA１は、ｘ−FS＊２／３（bit）となる。
【０２０３】
なお、挿入するDSV制御ビットの値を決定するために、区間DSVspan１、区間DSVspan２、および区間DSVspan３は、実際にDSV制御ビットが挿入されている位置よりも前方に区切られる。この際、各DSV制御区間内には、１つのDSV制御ビットのみが挿入されている。
【０２０４】
以上のように、チャネルビット列（NRZI化後の記録符号列もしくは伝送符号列などの出力符号列）は、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われている。
【０２０５】
図１４は、変調装置１１１の、DSV制御ビット指定位置挿入部３２、および、チャネルビット生成部１２２の詳細な構成例を示すブロック図である。
【０２０６】
DSV制御ビット指定位置挿入部３２は、入力されたデータ列にDSV制御ビットを挿入する挿入部１３１、および、供給されたデータをシフトしながら保持するシフトレジスタ１３２で構成されている。
【０２０７】
図１４において、入力されたデータ列は、DSV制御ビット指定位置挿入部３２の挿入部１３１において、後述するDSV制御ビット決定部１２１の処理により決定されたDSV制御ビットを挿入され、シフトレジスタ１３２に供給される。
【０２０８】
シフトレジスタ１３２は、供給されたデータをシフトさせながら、チャネルビット生成部１２２の最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４に供給する。このとき、シフトレジスタ１３２は、最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４の各部がその処理を行うのに必要なビット数を、それぞれに供給する。
【０２０９】
チャネルビット生成部１２２は、コード検出を行う、最小ラン連続制限コード検出部１４１、終端コード検出部１４２、変換コード検出部１４３、および、不確定コード検出処理部１４４を備え、更に、表１に示すような変換テーブルの拘束長ｉ＝１乃至４における変換テーブルをそれぞれ保持する２−３変換テーブル１４６、４−６変換テーブル１４７、６−９変換テーブル１４８、および、４−１２変換テーブル１４９を備える。また、チャネルビット生成部１２２は、更に、２−３変換テーブル１４６乃至８−１２変換テーブル１４９のうちのいずれかに記憶されている変換パターンを選択して取得し、変換パターン確定部１４５に供給するセレクタ１５０、不確定コード検出処理部１４４に供給された情報に基づいて、セレクタ１５０より供給される２−３変換パターンの不確定符号を決定する不確定ビット決定部１５１、および、セレクタ１５０、もしくは、不確定ビット決定部１５１より供給された変換パターンの中から使用する変換コードを選択し、同期信号挿入部３４に供給する変換パターン確定部１４５で構成されている。
【０２１０】
最小ラン連続制限コード検出部１４１は、入力されたデータから、表１中の（１１０１１１）のパターンを検出する。最小ラン連続制限コード検出部１４１は、予め所定のビット数のデータ列を記憶しており、入力されたデータから（１１０１１１）を検出すると、さらに続く入力データ列を参照する。そして、（１１０１１１）の直後に続くパターンが（０１）、（００１）、または、（０００００）である場合、もしくは、（１１０１１１）の直後に続くパターンが（００００）であり、さらに入力されたデータがここで終端される場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２１１】
なお、最小ラン連続制限コード検出部１４１は、予め所定のビット数のデータ列を記憶しており、上記とは逆に、入力されたデータから（０１）、（００１）、もしくは（０００００）を検出した場合、または、入力されたデータから（００００）を検出し、さらに入力されたデータがここで終端される場合、その直前の入力データ列を６データ分参照するようにし、その参照の結果が（１１０１１１）である場合、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給するようにしてもよい。
【０２１２】
不確定コード検出処理部１４４は、表１中の拘束長ｉ＝１における（１１）を入力されたデータから検出する。不確定コード検出処理部１４４は、入力されたデータが（１１）である場合、その情報をセレクタ１５０および変換パターン確定部１４５に供給する。そして、不確定コード検出処理部１４４は、直前のパターンの最終チャネルビットの情報を、変換パターン確定部１４５または同期信号挿入部３４から取得し（すなわち、変調装置１１１において、直前のパターンの最終チャネルビットの情報は不確定コード検出処理部１４４にフィードバックされる）、取得した最終チャネルビットが０である場合、変換する符号を“１０１”に決定し、最終チャネルビットが１である場合、変換する符号を“０００”に決定するように、不確定ビット決定部１５１に情報を供給する。
【０２１３】
変換コード検出部１４３は、表１中のtermination tableを除いた、（１１）および（１１０１１１）以外のパターンを検出する。そして、拘束長ｉ＝１乃至４に対し、それぞれデータ列パターンが検出された場合、その情報を、変換パターン確定部１４５へ供給する。
【０２１４】
終端コード検出部１４２は、表１中のtermination tableから終端コードのパターンを検出する。すなわち、終端コード検出部１４２は、入力されたデータから（００）、（００００）、（００００１０）もしくは（００００００）を検出し、さらに、内部に有する終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、終端コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２１５】
２−３変換テーブル１４６は、表１に示すような変換テーブルの拘束長ｉ＝１の変換パターンである２−３変換パターンを記憶し、４−６変換テーブル１４７は、拘束長ｉ＝２の変換パターンである４−６変換パターンを記憶し、６−９変換テーブル１４８は、拘束長ｉ＝３の変換パターンである６−９変換パターンを記憶し、８−１２変換テーブル１４９は、拘束長ｉ＝４の変換パターンである８−１２変換パターンを記憶している。２−３変換テーブル１４６乃至８−１２変換テーブル１４９は、それぞれ、記憶している変換パターンを、セレクタ１５０に供給する。
【０２１６】
なお、上述した、２−３変換パターン、４−６変換パターン、６−９変換パターン、および８−１２変換パターンは、不確定コード検出処理部１４４、変換コード検出部１４３、終端コード検出部１４２、または最小ラン連続制限コード検出部１４１より供給される情報が、例えば、変換されるチャネルビット列と１対１に対応する識別用の情報を有するなどして、テーブルの各要素に対して個別に識別可能な情報である場合、表１中における、データ列からチャネルビット列への対応テーブルのような構造以外の構造であっても構成することができる。
【０２１７】
セレクタ１５０は、不確定コード検出処理部１４４から供給された情報に基づいて、２−３変換テーブル１４６乃至８−１２変換テーブル１４９のうちのいずれかに記憶されている、２−３変換パターン、４−６変換パターン、６−９変換パターン、または、８−１２変換パターンの中から、使用する変換パターンを選択して取得し、変換パターン確定部１４５に供給する。なお、不確定コード検出処理部１４４が、入力されたデータから（１１）を検出した場合、セレクタ１５０は、不確定コード検出処理部１４４から供給された情報に基づいて、変換テーブル１４６から取得した２−３変換パターンを、不確定ビット決定部１５１に供給する。
【０２１８】
不確定ビット決定部１５１は、不確定コード検出処理部１４４から供給された情報に基づいて、セレクタ１５０より供給される２−３変換パターンの不確定符号を決定し、その情報を変換パターン確定部１４５に供給する。
【０２１９】
変換パターン確定部１４５は、最小ラン連続制限コード検出部１４１、不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２より取得した情報に基づいて、セレクタ１５０、もしくは、不確定ビット決定部１５１より供給された変換パターンの中から使用する変換コードを選択し、同期信号挿入部３４に供給するようになされている。
【０２２０】
また、変換パターン確定部１４５は、決定した変換パターンの最終チャネルビットの情報を不確定コード検出処理部１４４に供給する。さらに、同期信号挿入部３４において、同期信号がチャネルビット列の所定の位置に挿入される場合、変換パターン確定部１４５は、必要に応じて、termination table内の所定のパターンが使用されたか否か等の情報からなる終端処理情報を、同期信号挿入部３４に供給する。
【０２２１】
同期信号挿入部３４は、変換パターン確定部１４５より供給されたチャネルビット列に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入する。同期信号挿入部３４は、所定の間隔においてチャネルビット列の入力を中断し、所定の同期信号パターンを挿入する。同期信号挿入部３４によりチャネルビット列に挿入された同期信号パターンは、他と区別が可能なチャネルビット列の形式で挿入されており、必要に応じて変換パターン確定部１４５より供給される終端処理情報を参照し、決定される。同期信号挿入部３４は、チャネルビット列に同期信号を挿入すると、その同期信号を挿入したチャネルビット列を、NRZI化部３５に供給する。また、同期信号挿入部３４は、チャネルビット列に挿入した同期信号の最終チャネルビットの情報を、不確定コード検出処理部１４４に供給する。
【０２２２】
終端処理情報は、データ列から表１のtermination tableのうち、（００）または（００００）の終端パターンが検出された場合に、変換パターン確定部１４５より同期信号挿入部３４に供給される。同期信号挿入部３４は、復調時の整合性のために、データ列がtermination table内の所定のパターンを用いてチャネルビット列化されたか否かの情報を含ませた同期信号を作成し、挿入する。
【０２２３】
例えば、同期信号内の先頭チャネルビットに終端テーブル識別用ビットが設けられ、termination table内の所定のパターンが使用された場合、この終端テーブル識別用ビットに１が挿入され、それ以外の通常テーブル等のパターンが使用された場合、終端テーブル識別用ビットに０が挿入されるようにすることで、データ列がtermination tableの所定のパターンを用いてチャネルビット列化されたか否かを識別することができる。
【０２２４】
NRZI化部３５は、同期信号挿入部３４に供給されたチャネルビット列を、チャネルビット列の１を反転、０を非反転として、ビット列を並び直してNRZI化し、記録符号列もしくは伝送符号列などの出力符号列を作成する。換言すると、NRZI化前のチャネルビット列は、NRZI化後の出力符号列のエッジ位置を示すビット列であり、NRZI化後の出力符号列は、記録データもしくは伝送データのH／Lのレベルを示すビット列に相当する。
【０２２５】
図１５には、入力されたデータ列を、上述した表１に基づいてチャネルビット列へ変換する際に必要なレジスタの構成例が示されている。変換前のDSV制御ビットを挿入されたデータ列を格納するために、data［０：１１］の１２ビットのレジスタが構成され、チャネルビット生成部１２２の処理において変換された後のチャネルビット列を格納するために、cbit［０：１７］の１８ビットのレジスタが構成されている。また、その他にタイミング用レジスタ等も構成される。
【０２２６】
なお、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタも、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えば、アクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０２２７】
図１５に示されるレジスタにおいて、データ列は、図５を用いて説明した場合とは逆に、１２ビット全てが入力された後、レジスタのデータ入力順の後ろ側、換言すれば、時間的に先に入力されたデータ（すなわち、data［１１］側）から、２データ毎に処理される。すなわち、例えば、拘束長ｉ＝１の判定は、データ列［１０：１１］において行われる。
【０２２８】
図１６は、シフトレジスタ１３２よりDSV制御ビット付きデータ列を供給された不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２の動作の具体例を示す図である。
【０２２９】
図１６に示されるように、DSV制御ビット付きデータ列は、data［０：１１］の１２ビットに、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【０２３０】
パターン変換の先頭位置において、不確定コード検出処理部１４４、変換コード検出部１４３、および終端コード検出部１４２は、data［１０，１１］を参照する。そして、data［１０，１１］＝［１，１］である場合、（１１）を検出した不確定コード検出処理部１４４は、上述したように動作し、その情報をセレクタ１５０および変換パターン確定部１４５に供給し、変換パターン確定部１４５または同期信号挿入部３４から取得した直前のパターンの最終チャネルビットに基づいて、“１０１”または“０００”に変換するように、不確定ビット決定部１５１に情報を供給する。
【０２３１】
また、data［１０，１１］が、［０，１］または ［１，０］である場合、（１０）または（０１）を検出した変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝１の変換コードを用いて、それぞれ“００１”または“０１０”に変換するように、その情報を変換パターン確定部１４５に供給する。
【０２３２】
そして、data［１０，１１］＝［０，０］である場合、（００）を検出した終端コード検出部１４２は、上述したように、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、（００）を“０００”に変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２３３】
終端コード検出部１４２が内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００）は、拘束長ｉ＝１においてパターン変換されない。したがって、data［８，９，１０，１１］の４データが参照される。
【０２３４】
変換コード検出部１４３および終端コード検出部１４２は、data［８，９，１０，１１］を参照する。そして、data［８，９，１０，１１］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝２の変換コードを用いて、検出した（００１１）を“０１０１００”に、（００１０）を“０１００００”に、または（０００１）を“０００１００”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２３５】
そして、data［８，９，１０，１１］＝［０，０，０，０］である場合、（００００）を検出した終端コード検出部１４２は、上述したように、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、“０１０１００”に変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２３６】
終端コード検出部１４２が内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００００）は、拘束長ｉ＝２においてパターン変換されない。したがって、続いて６データが参照される。
【０２３７】
なお、以上で説明した拘束長ｉ＝２の場合において、data［１０，１１］＝［０，０］であることは、すでに拘束長ｉ＝１において判定済みであるので、data［８，９］についてのみ判定が行われるようにしてもよい。
【０２３８】
変換コード検出部１４３および終端コード検出部１４２は、data［６，７，８，９，１０，１１］を参照する。そして、data［６，７，８，９，１０，１１］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝３の変換コードを用いて、検出した（００００１１）を“０００１００１００”に、または（０００００１）を“０１０１００１００”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２３９】
そして、data［６，７，８，９，１０，１１］が、［０，０，０，０，０，０］または ［０，１，０，０，０，０］である場合、終端コード検出部１４２は、内部に有する終端位置カウンタを参照する。そして、終端コード検出部１４２は、終端位置カウンタによって与えられる情報が終端位置を示すと判定した場合、検出した（００００００）を“０１０１０００００”に、（００００１０）を“０００１０００００”に、それぞれ変換し、終端するように、その情報を変換パターン確定部１４５に供給する。
【０２４０】
終端コード検出部１４２の内部に有する終端位置カウンタによって与えられる情報が終端位置を示さない場合、（００００００）または（００００１０）は、拘束長ｉ＝３においてパターン変換されない。したがって、続いて８データが参照される。
【０２４１】
なお、以上で説明した拘束長ｉ＝３の場合において、data［８，９，１０，１１］＝［０，０，０，０］であることは、すでに拘束長ｉ＝２において判定済みであるので、data［６，７］についてのみ判定が行われるようにしてもよい。
【０２４２】
変換コード検出部１４３は、data［４，５，６，７，８，９，１０，１１］を参照する。そして、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］ 、または、 ［１，１，０，０，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、検出した（００００００００）を“０１０１００１００１００”に、（０００００００１）を“０１０１００００００１０”に、（００００００１０）を“０１０１０００００００１”に、または、（００００００１１）を“０１０１０００００１０１”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２４３】
また、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］ 、［０，１，０，１，０，０，０，０］、または、［１，１，０，１，０，０，０，０］である場合、変換コード検出部１４３は、表１に示すような変換テーブルの拘束長ｉ＝４の変換コードを用いて、検出した（００００１０００）を“０００１００１００１００”に、（００００１００１）を“０００１００００００１０”に、（００００１０１０）を“０００１０００００００１”に、（００００１０１１）を“０００１０００００１０１”に、それぞれ変換するように、情報を変換パターン確定部１４５に供給する。
【０２４４】
以上で説明した拘束長ｉ＝４の場合において、data［８，９，１０，１１］＝［０，０，０，０］であることは、すでに拘束長ｉ＝２において判定済みであるので、data［４，５，６，７］についてのみ判定が行われるようにしてもよい。
【０２４５】
以上のように、入力されたDSV制御ビット付データ列は、チャネルビット列に変換される。そして、パターンが確定した後、再度、拘束長ｉ＝１から、次のパターン変換動作が繰り返される。図１５に示すように、チャネルビット列が１８ビットのレジスタにより供給されるまでに、データ変換は終了しており、データ変換が終了したのち、チャネルビット列が同期信号挿入部３４へ供給される。
【０２４６】
なお、これらの動作は、最大参照データは８データであるから、上述の動作を、レジスタの前方にシフトさせても良い。例えば、data［４，５，６，７，８，９，１０，１１］を用いて実行していたデータの検出位置を、４ビット前方にシフトさせ、data［０，１，２，３，４，５，６，７］としても良い。
【０２４７】
最小ラン連続制限コード検出部１４１は、DSV制御ビット付データ列が入力されたシフトレジスタ１３２を参照し、最小ラン連続制限コードを検出する。
【０２４８】
図１７は、データ列から最小ラン連続制限コードを検出する最小ラン連続制限コード検出部１４１の動作の具体例を示す図である。
【０２４９】
図１７において、DSV制御ビット付データ列が、図１６の場合と同様に、data［０：１１］に、data［０］から順に入力され、レジスタ数字の大きいほうへ、クロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。
【０２５０】
また、最小ラン連続制限コード検出部１４１によって、data［０：１１］より最小ラン連続制限コードが検出された場合、図１６を用いて説明したデータ列のチャネルビット列へのパターン変換結果ではなく、最小ラン連続制限コード変換に基づいて変換されたチャネルビット列が選択されて、図１５を用いて説明した変換後のチャネルビット列cbit［０：１７］のレジスタに格納される。
【０２５１】
data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［４，５］＝［１，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後２データにおいて（０１）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５２】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［３，４，５］＝［１，０，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後３データにおいて（００１）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５３】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［２，３，４，５］＝［０，０，０，０］で終端位置を示しており、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後４データにおいて（００００）で終端する終端位置が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５４】
また、data［６，７，８，９，１０，１１］＝［１，１，１，０，１，１］であり、data［１，２，３，４，５］＝［０，０，０，０，０］であって、さらに、後述する変調情報レジスタが条件に一致する場合、すなわち、（１１０１１１）が検出され、その直後５データにおいて（０００００）が検出され、さらに、変調情報レジスタが条件に一致する場合、最小ラン連続制限コード検出部１４１は、最小ラン連続制限コードを検出したと判定し、その情報を変換パターン確定部１４５に供給する。
【０２５５】
変換パターン確定部１４５は、最小ラン連続制限コード検出部１４１より供給された情報に基づいて、データ列を所定のチャネルビット列に置き換える。このとき、置き換えられるチャネルビット列は、cbit［９，１０，１１，１２，１３，１４，１５，１６，１７］である。
【０２５６】
このようにして、データ変換が終了して、生成されたチャネルビット列が、データ変換が終了したチャネルビット列を保持するための１８ビットのレジスタに保持され、同期信号挿入部３４に供給される。
【０２５７】
なお、（１１０１１１）が検出された場合、その直後の参照データは最大で５データであるから、上述の動作を、1レジスタ前方にシフトさせても良い。すなわち、（１１０１１１）の検出位置を、data［５，６，７，８，９，１０］としても良い。この場合、変換コード検出部１４３および終端コード検出部１４２が検出のために参照するレジスタの位置を、同様なだけ、または、さらに前方にシフトさせておく。
【０２５８】
図１８は、変調装置のDSV制御ビット決定部１２１の詳細な構成例を示すブロック図である。データ列は、DSV制御ビット決定部１２１に供給されるとともに、DSV制御ビット指定位置挿入部３２に供給される。
【０２５９】
なお、図１８においては、図８における場合と応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６０】
すなわち、図１８のDSV制御ビット決定部１２１は、１−７ＰＰデータ変換部５２および７２に変わって、１−７ＰＰチャネルビット変換部１６１および１６３が設けられ、変調切れ目検出部８２および有効区切れ目検出部８３に変わって有効区切れ目検出処理部１６２が、変調切れ目検出部９２および有効区切れ目検出部９３に変わって有効区切れ目検出処理部１６４が、それぞれ設けられ、DSV制御ビット判定部６２に変わって、DSV比較・DSV制御ビット判定部１６５が設けられている以外は、図８のDSV制御ビット決定部３１と同様の構成を有するものである。
【０２６１】
DSV制御ビット決定部１２１においては、２列のデータ変換およびDSV計算が行われており、値が「０」のDSV制御ビットを挿入されたデータ列を処理する列と、値が「１」のDSV制御ビットを挿入されたデータ列を処理する列とが、それぞれ独立に動作する。すなわち、DSV制御ビット決定部１２１に供給されたデータ列は、入力されたデータ列に所定の間隔で、値が「０」のDSV制御ビットを付加するDSV制御ビット０付加部５１、および、入力されたデータ列に所定の間隔で、値が「１」のDSV制御ビットを付加するDSV制御ビット１付加部７１に供給される。
【０２６２】
DSV制御ビット０付加部５１により、値が「０」のDSV制御ビットが付加されたデータ列は、１−７ＰＰチャネルビット変換部１６１に供給される。１−７ＰＰチャネルビット変換部１６１は、データ列を格納するレジスタのほかに、チャネルビット列を格納するレジスタや、タイミング制御を行うためのレジスタを内部に有し、（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）のパラメータを持つ表１の変換テーブルを用いて、DSV制御ビットが付加されたデータ列をチャネルビット列に変換し、同期信号挿入部５３に供給する。
【０２６３】
同期信号挿入部５３は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７１を内部に有し、１−７ＰＰチャネルビット変換部１６１から供給されたチャネルビット列の所定の位置に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入し、NRZI化部５４に供給する。
【０２６４】
なお、同期信号挿入部５３において、チャネルビット列に同期信号を挿入するために、１−７ＰＰチャネルビット変換部１６１は、表１のtermination tableを必要に応じて用いるなどによって、データ列の任意の位置において、変換を終端させる。そして、同期信号挿入部５３は、チャネルビット列の終端位置に続いて、同期信号を挿入する。
【０２６５】
また、チャネルビット列に同期信号を挿入した同期信号挿入部５３は、挿入した同期信号の最終ビットの情報を、１−７ＰＰチャネルビット変換部１６１に供給する。１−７ＰＰチャネルビット変換部１６１は、必要に応じて、供給された同期信号の最終ビットの情報を参照し、表１の変換テーブルを用いて、データ列を変換する。
【０２６６】
NRZI化部５４は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７２を内部に有し、同期信号挿入部５３より供給された、同期信号が挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０２６７】
区間DSV計算部５５は、タイミング制御を行うためのレジスタや、チャネルビット列を格納するレジスタであるレジスタ１７３を内部に有し、NRZI化されたチャネルビット列より、所定のDSV区間におけるDSV計算を行う。DSVは、NRZI化されたチャネルビットの値が「１」の場合「＋１」とし、値が「０」の場合「−１」として演算される。演算結果としては、例えば、所定のDSV区間における最大最小ピークや、もしくは、所定のDSV区間における最終ビットのRDSなどが与えられる。この結果が加算器５６に供給される。
【０２６８】
積算DSV処理部６１は、これまでに算出されてきた区間DSVを全て加減算した積算DSVを、予め保持している。積算DSVは、例えば、現在実行している所定のDSV区間における、その直前のRDSである。そして、積算DSV処理部６１は、所定のタイミングで、保持している積算DSVを加算器５６および加算器７６に供給する。
【０２６９】
加算器５６は、区間DSV計算部５５により供給された区間DSVに、積算DSV処理部６１により供給された積算DSVを加算して、新しい積算DSVを算出し、DSV比較・DSVビット判定部１６５に供給する。新しい積算DSVは、例えば、現在実行している所定のDSV区間におけるその直前のRDSと、実行中の所定のDSV区間における最終ビットのRDSとの加算結果である。
【０２７０】
有効区切れ目検出処理部１６２は、供給されたデータ列から、フレームシンク（ＦＳ）位置を抽出し、変調区切れ位置およびDSV区間の切れ目位置を検出することにより、対応するDSV区間のDSV制御ビットの判定を行うタイミングを制御する有効区切れ目位置を検出し、有効区切れ目位置を示す有効区切れ目信号を区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０２７１】
以上のように、入力されたデータ列に値が「０」のDSV制御ビットを挿入する側のシステムが構成される。また、入力されたデータ列に値が「１」のDSV制御ビットを挿入する側のシステムも、同様に構成される。
【０２７２】
すなわち、DSV制御ビット０付加部５１にはDSV制御ビット１付加部７１が対応し、１−７PPチャネルビット変換部１６１には１−７PPチャネルビット変換部１６３が対応し、同期信号挿入部５３には同期信号挿入部７３が対応し、NRZI化部５４にはNRZI化部７４が対応し、区間DSV計算部５５には区間DSV計算部７５が対応し、加算器５６には加算器７６が対応し、有効区切れ目検出処理部１６２には有効区切れ目検出処理部１６４が対応し、それぞれ、基本的に同様の処理を行う。
【０２７３】
また、同期信号挿入部７３には、レジスタ１７４が、NRZI化部７４には、レジスタ１７５が、区間DSV計算部７５には、レジスタ１７６が、それぞれ設けられている。
【０２７４】
次に、DSV制御ビット決定部位１２１の動作について説明する。
【０２７５】
最初に、入力されたデータ列は、DSV制御ビット決定部１２１のDSV制御ビット０付加部５１およびDSV制御ビット１付加部７１に供給される。入力されたデータ列は、同様にして、DSV制御ビット指定位置挿入部３２に供給される。
【０２７６】
データ列を供給されたDSV制御ビット０付加部５１は、データ列に、値が「０」のDSV制御ビットを所定の間隔で付加する。１−７ＰＰチャネルビット変換部１６１は、DSV制御ビット０付加部５１において値が「０」のDSV制御ビットを付加されたデータ列を取得し、表１の変換テーブルに基づいて、取得したデータ列を符号語からなるチャネルビット列に変換する。
【０２７７】
また、１−７PPチャネルビット変換部１６１は、必要に応じて、同期信号挿入部５３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部５３に供給される。
【０２７８】
変換されたチャネルビット列を供給された同期信号挿入部５３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部５４に供給する。また、同期信号挿入部５３は、１−７ＰＰチャネルビット変換部１６１がデータ変換の際に、直前のチャネルビット列の最終ビットの値を参照できるように、挿入した同期信号の最終ビットの値に関する情報を１−７ＰＰチャネルビット変換部１６１に供給する。
【０２７９】
そして、NRZI化部５４は、同期信号挿入部５３において同期信号が挿入されたチャネルビット列の入力を受けてNRZI化し、区間DSV計算部５５に供給する。
【０２８０】
また、有効区切れ目検出処理部１６２は、変調の切れ目位置およびDSVブロックの切れ目位置を検出することにより、有効区切れ目を検出し、区間DSV計算部５５およびDSV比較・DSV制御ビット判定部１６５に供給する。
【０２８１】
他方、データ列を供給されたDSV制御ビット１付加部７１は、値が「１」の
DSV制御ビットをデータ列に所定の間隔で付加する。１−７ＰＰチャネルビット変換部１６３は、１−７ＰＰチャネルビット変換部１６１と同様に、DSV制御ビットが付加されたデータ列をチャネルビット列に変換する。
【０２８２】
また、１−７PPチャネルビット変換部１６３は、必要に応じて、同期信号挿入部７３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部７３に供給される。
【０２８３】
同期信号挿入部７３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部７４に供給する。また、同期信号挿入部７３は、挿入した同期信号の最終ビットの値に関する情報を１−７ＰＰチャネルビット変換部１６３に供給する。そして、NRZI化部７４は、同期信号挿入部７３において同期信号が挿入されたチャネルビット列の入力を受けて、NRZI化し、区間DSV計算部７５に供給する。
【０２８４】
また、有効区切れ目検出処理部１６４は、変調の切れ目位置およびDSVブロックの切れ目位置を検出することにより、有効区切れ目を検出し、区間DSV計算部５５およびDSV比較・DSV制御ビット判定部１６５に供給する。
【０２８５】
DSV比較・DSVビット判定部１６５は、加算器５６から、値が「０」のDSV制御ビットを挿入されたデータ列に基づいた積算DSVの供給を受け、加算器７６から、値が「１」のDSV制御ビットが挿入されたデータ列に基づいた積算DSVの供給を受ける。そして、DSV比較・DSVビット判定部１６５は、これら２つの積算DSVに基づいて、データ列に挿入するDSV制御ビットの値を判定する。すなわち、DSV比較・DSVビット判定部１６５は、例えば、両者のうち、絶対値の小さいほうのDSV制御ビットを選択する。
【０２８６】
なお、DSV比較・DSVビット判定部１６５によりデータ列に挿入するDSV制御ビットの値として判定された側の積算DSVは、積算DSV処理部６１に供給され、積算DSV処理部６１は、供給された新たな積算DSVに基づいて、保持している積算DSVを更新する。
【０２８７】
DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値を判定すると、その判定結果をDSV制御ビット指定位置挿入部３２に供給する。DSV制御ビット指定位置挿入部３２は、DSV比較・DSVビット判定部１６５より供給された判定結果に基づいて、DSV制御ビットをデータ列の所定の位置に挿入し、チャネルビット生成部１２２に供給する。
【０２８８】
また、DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値として判定された側を特定する情報を、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給し、各部が参照するレジスタの内容を必要に応じて更新させる。
【０２８９】
すなわち、データ列に挿入するDSV制御ビットの値として判定された側の各部が参照したレジスタの値を、判定されなかった反対側の各部が参照したレジスタの値のそれぞれに対応させて、格納する。結局、値が「０」のDSV制御ビットを付加する側が参照する各レジスタの内容と、値が「１」のDSV制御ビットを付加する側が参照する各レジスタの内容とを、選択されたDSV制御ビット側が参照する各レジスタの値を用いて、一致させる。
【０２９０】
データ列に挿入するDSV制御ビットの値を決定するDSV制御ビット決定部１２１は、以上のように構成される。
【０２９１】
そして、DSV演算補正情報生成部１２３は、DSV制御ビット決定部１２１で決定したDSV制御ビットが挿入された、確定データ列による記録符号列もしくは伝送符号列などの出力符号列を基に、実際の累積DSVを作成し、これよりDSV演算補正情報を生成し、補正情報としてDSV制御ビット決定部１２１へ供給する。DSV制御ビット決定部１２１の積算DSV処理部６１は、例えば、累積DSVが、所定の範囲内であるか否かを判定し、その判定結果によって、DSV制御ビット決定部１２１内の積算DSVの補正を行う。
【０２９２】
図１９は、図１８の１−７PPチャネルビット変換部１６１、および有効区切れ目検出処理部１６２の更に詳細な構成を示すブロック図である。また、図１８の１−７PPチャネルビット変換部１６３は、１−７PPチャネルビット変換部１６１と同様の構成を有し、有効区切れ目検出処理部１６４は、有効区切れ目検出処理部１６２と同様の構成を有しているので、その説明は省略する。
【０２９３】
１−７PPチャネルビット変換部１６１のレジスタ１８１は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受け、図１５を用いて説明したように、data［０］から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされ、供給されたデータを蓄積する。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。１−７ＰＰ変換部１８２は、図１６を用いて説明した場合と同様にして、レジスタ１８１に保持されている１２ビットのデータを、表１に示すような変換テーブルの変換コードに基づいて、データ入力順の後ろ側（時間的に先に入力されたデータ、すなわち、data［１０，１１］）から２データ毎に処理して、チャネルビットに変換する。そして、１−７ＰＰ変換部１８２は、チャネルビット変換した情報を、変調切れ目検出部１９２に供給する。
【０２９４】
有効区切れ目検出処理部１６２のFS（フレームシンク）抽出部１９３は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けて、フレームシンク位置を検出し、１−７ＰＰ変換部１８２、変調切れ目検出部１９２、および、カウンタ１９５に供給する。
【０２９５】
変調切れ目検出部１９２は、FS抽出部１９３から供給される、フレームシンクの供給タイミングに基づいて、テーブル保持部１９１に保持されている、表１に示す変換テーブルの変換コードのうち、変調切れ目が２箇所のパターンに関する情報と、１−７ＰＰ変換部１８２からのチャネルビット変換情報を参照して、変調切れ目情報を生成し、有効区切れ目検出部１９６に供給する。
【０２９６】
図２０は、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４の変調切れ目検出部１９２が、変調切れ目位置にフラグを立てる様子の具体例を示す図である。
【０２９７】
図２０において、１−７PPチャネルビット変換部１６１のレジスタ１８１のdata［０：１１］の１２ビットに、制御ビット付きデータ列がdata［０］から順に入力され、レジスタ数字の大きいほうへ、クロックごとにシフトされていく。そして、data［１１］までシフトされたデータは、次のシフト時に捨てられる。また、データ列と対応するチャネルビット列との関係は、図１５における場合と同様になっている。
【０２９８】
なお、図１５において説明したように、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタは、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０２９９】
データ列は、データ入力順において後ろ側（時間的に先に入力されたデータ、すなわち、data［１０，１１］から）から２データ毎に処理される。data［１０，１１］が、［１，１］、［０，１］、または、［１，０］である場合、（１１）、（１０）、または（０１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［１５，１６，１７］に、変換されたチャネルビット列を格納する。そして変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、図１５を用いて説明した１８ビットのチャネルビットレジスタと同様に構成された、タイミング制御用の内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３００】
data［１０，１１］＝［０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝１において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［８，９，１０，１１］を参照する。
【０３０１】
そして、data［８，９，１０，１１］が、［１，１，０，０］、［０，１，０，０］、または、［１，０，０，０］である場合、（００１１）、（００１０）、または（０００１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０２】
data［８，９，１０，１１］＝［０，０，０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝２において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［６，７，８，９，１０，１１］を参照する。
【０３０３】
そして、data［６，７，８，９，１０，１１］が、［１，１，０，０，０，０］、または、［１，０，０，０，０，０］である場合、（００００１１）、または（０００００１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０４】
data［６，７，８，９，１０，１１］が、［０，０，０，０，０，０］、または、［０，１，０，０，０，０］の場合、１−７ＰＰ変換部１８２は、拘束長ｉ＝３において変換パターンを確定しない。従って、１−７ＰＰ変換部１８２は、さらに、data［４，５，６，７，８，９，１０，１１］を参照し、上述したように、表１の変換テーブルに基づいて、変換パターンを確定する。
【０３０５】
data［４，５，６，７，８，９，１０，１１］が、［０，０，０，０，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］である場合、（００００００００）、（０００００００１）、（００００００１０）、または、（００００００１１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタの所定の位置に「１」を格納する。
【０３０６】
また、data［４，５，６，７，８，９，１０，１１］が、［０，０，０，１，０，０，０，０］、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、または、［１，１，０，１，０，０，０，０］である場合、（００００１０００）、（００００１００１）、（００００１０１０）、または、（００００１０１１）を検出した１−７ＰＰ変換部１８２は、表１の変換テーブルに基づいて、変換パターンを確定し、内部に有するチャネルビット変換後のデータを保持するレジスタのcbit［６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７］に、変換されたチャネルビット列を格納する。そして、変調切れ目検出部１９２は、１−７ＰＰ変換部１８２からの変換チャネルビット情報と、テーブル保持部１９１に保持されている情報に基づいて、変調切れ目位置として、内部のレジスタの所定の位置に「１」を格納する。
【０３０７】
変調切れ目検出部１９２は、具体的には、例えば、data［４，５，６，７，８，９，１０，１１］に対応するチャネルビット列が、［０，０，０，０，０，０，０，０］または［０，０，０，１，０，０，０，０］を変換したものであった場合、変調切れ目位置として、内部のレジスタのcbit［１７］と同じ位置に「１」を格納する。
【０３０８】
また、変調切れ目検出部１９２は、data［４，５，６，７，８，９，１０，１１］に対応するチャネルビット列が、［１，０，０，１，０，０，０，０］、［０，１，０，１，０，０，０，０］、［１，１，０，１，０，０，０，０］、［１，０，０，０，０，０，０，０］、［０，１，０，０，０，０，０，０］、または、［１，１，０，０，０，０，０，０］を変換したものであった場合、変調切れ目位置は２箇所であり、変調切れ目位置として、内部のレジスタの、cbit［１７］およびcbit［８］と同じ位置に「１」を格納する。
【０３０９】
なお、表１においては、上述したパターン以外にtermination tableにおける変換パターンが存在するが、これらのパターンにおける動作についても、基本的に上記と同様である。すなわち、表１のtermination tableと一致した上で、さらに同期信号の挿入される位置が検出された場合、変換パターンが確定される。この場合の変調切れ目位置については、それぞれ変換されたチャネルビットに対して１箇所に与えられる。
【０３１０】
さらに、表１においては、最小ラン連続制限を行う変換パターンが存在するが、これらの動作についても、基本的に上記と同様である。すなわち、最小ラン連続制限コードを用いて変換が行われた場合、変調切れ目位置は、変換された９チャネルビットに対して１箇所に与えられる。
【０３１１】
以上のように、入力データ列から、チャネルビット列へ、全てのパターン変換が行われ、変調切れ目情報が与えられる。そして、次のパターン変換は、パターンが確定し、変調切れ目情報が発生した後、再度、拘束長ｉ＝１から始まり、上述したような動作を繰り返す。このとき、チャネルビット列および変調切れ目情報は、変換処理が完了したのち、図１５を用いて説明した１８ビットのチャネルビットレジスタから出力され、変換済みのチャネルビット列が、図１８の同期信号挿入部５３に供給され、変調切れ目情報が、有効区切れ目１９６に供給される。
【０３１２】
ところで、これら変調切れ目位置を示すレジスタは、上記の例だけに限らず、それぞれの変換において、変調の切れ目位置を示すことが出来ればよい。
【０３１３】
また同様に、図２０のような変換処理についても、上記の例だけに限らず、例えば拘束長ｉの大きい方から処理するなど、表１に基づくデータ変換が出来ればよい。
【０３１４】
ところで、この例においては、入力データ列に対する発生符号語列のデータ変換率ｍ：ｎは２：３とされているので、符号語のデータ量３に対して、データ語のデータ量は２となる。従って、２クロックの間に所定の２データ語だけが入力され、その後、１クロック分の入力が停止されることにより、入力データと出力符号との変換率に関するずれが調整される。この関係は、図２１、図２２、および、後述する図２４のデータ列、チャネルビット列において示されている。
【０３１５】
図２１は、図１９の変調切れ目検出部１９２から出力される変調切れ目の検出の様子を示す図である。図２１において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０３１６】
図２１Ａに示されるように、２ビットのデータ列（１１）は、１−７ＰＰ変換部１８２において、“１０１”に変換されており、変調切れ目検出部１９２において、 “１０１”の時間的に前方、すなわち、先頭側の“１”で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に、「１」が格納される。
【０３１７】
次に、８ビットのデータ列（００００００００）は、１−７ＰＰ変換部１８２において、“０１０１００１００１００”に変換されており、変調切れ目検出部１９２において、“０１０１００１００１００”の先頭側の“０”で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３１８】
同様に、４ビットのデータ列（００１１）は、１−７ＰＰ変換部１８２において、“０１０１００”に変換されており、変調切れ目検出部１９２において、“０１０１００”の先頭側の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３１９】
同様に、図２１Ｂに示されるように、２ビットのデータ列（１１）は、１−７ＰＰ変換部１８２において、“１０１”に変換されており、変調切れ目検出部１９２において、“１０１”の時間的に前方、すなわち、先頭側の“１” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２０】
次に、８ビットのデータ列（０００００００１）は、１−７ＰＰ変換部１８２において、“０１０１００００００１０”に変換されており、変調切れ目検出部１９２において、“０１０１００００００１０”の先頭側の“０”および右から３番目の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２１】
同様に、４ビットのデータ列（００１１）は、１−７ＰＰ変換部１８２において、“０１０１００”に変換されており、変調切れ目検出部１９２において、“０１０１００”の先頭側の“０” で変調切れ目が検出されて、変調切れ目検出結果用のレジスタの対応する位置に「１」が格納される。
【０３２２】
以上のように、拘束長ｉ＝４における変換のパターンにより、変調切れ目の個数が変化する。
【０３２３】
なお、変調切れ目検出部１９２において、拘束長ｉ＝４、すなわち、８データにおけるパターン変換時の変調切れ目位置を、前方の１ヶ所に統一して、これを変調切れ目信号として出力しても、DSV制御ビット決定部１２１は動作することができる。この場合、上述した方式とは、区間DSV計算結果に差異が生じることになる。有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４の変調切れ目検出部１９２は、図２１Ａおよび図２１Ｂに示されるようにして、変調切れ目信号を制御する。
【０３２４】
変調切れ目検出部１９２により生成された変調切れ目信号は、有効区切れ目検出部１９６に供給される。
【０３２５】
DSV制御ブロック切れ目位置検出部１９４は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けて、DSV区間の切れ目位置に関する情報を、カウンタ１９５に供給する。
【０３２６】
カウンタ１９５は、チャネルビット変換前のDSV制御ビット付きデータ列の供給を受けるとともに、FS抽出部１９３からフレームシンク位置の抽出信号を受け、DSV制御ブロック切れ目位置検出部１９４により供給されたDSV区間切れ目信号に基づいてDSV制御ブロック切れ目信号を生成し、有効区切れ目検出部１９６に供給する。
【０３２７】
変調切れ目信号、および、DSV制御ブロック切れ目信号を供給された有効区切れ目検出部１９６は、有効区切れ目位置を検出し、区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０３２８】
図２２は、有効区切れ目検出部１９６による有効区切れ目信号の制御の例を示す図である。図２２において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０３２９】
図２２において、DSV制御ビットは、データ列に対して、６０データ毎に挿入されている。すなわち、データ列が５９データ続いた後に、DSV制御ビットが挿入されている。また、DSV区間切れ目位置は、６０データのDSV区間において、５１データ目の位置（図２２のデータ列５０）に発生するように制御されている。すなわち、１−７PP変換テーブルにおいて、データ列が可変長符号に変換されることを考慮して、DSV制御ビット位置に対して、９データだけ前方で、DSV区間切れ目位置が与えられるように設定されている。
【０３３０】
DSV制御ビットは任意の値であるので、データ列にDSV制御ビットが挿入されることにより、変換されたチャネルビット列には差異が生じる。これより、１つのDSV制御ビットが制御する区間において、区間DSVの計算時、データ列の変換に次の未決定のDSV制御ビットが関係しないほうが、より簡単に、正確な区間DSVを算出することができる。従って、DSV区間切れ目位置は、実際のDSV区間における切れ目位置と異なる位置に与えられる。
【０３３１】
表１に示した１−７PP変換テーブルにおいて、１度の変調のために参照される最大のデータ列の大きさは、（１１０１１１０００００）の１１データである。また、２データ毎に変換処理が行われていることと合わせて、次のDSV区間のDSV制御ビットを含まずに変換されるデータ列であること（次のDSV制御ビットの影響を受けないデータ列であること）を保障できるのは、６０データDSV区間においては、４９データ目における変換までとなる。次の５１データ目における変換では、1度の変調のために参照される最大のデータ列の中には、次のDSV区間のDSV制御ビットが含まれている。よって、DSV制御ブロック切れ目位置検出部１９４は、６０データのDSV区間におけるDSV区間切れ目位置の設定を、５１データ目以下とする。
【０３３２】
ところで、このDSV区間切れ目位置は、低域抑圧特性と関係があり、切れ目位置を、なるべく後方にさせるほうが、周波数の低域成分が抑圧され、変調装置としての性能が向上するので、望ましい。以上より、図２２において、５１データ目（図２２内のデータ列５０）に、DSV区間切れ目位置が与えられている。
【０３３３】
従って、DSV区間切れ目位置信号におけるDSV区間において、挿入されたDSV制御ビットは、１つだけとなるように設定されている。
【０３３４】
図２２Ａにおいて、DSV区間は６０データであり、６０データ目に値が「０」のDSV制御ビットが挿入されている。また、データ列は「０」のみで構成され、（００００００００）として、繰り返し“０１０１００１００１００”に変換されている。そして図２２Ａの最初の６データは、図示されていない、前のDSV区間の２データの（００）とともに、（００００００００）の変換が行われているとする。すると図２２Ａのとおり、今の６０データ区間においては、最後に６データが余り、次のDSV区間先頭の２データの（００）とともに、（００００００００）の変換が行われる。そしてこの８データ内には、DSV制御ビットが含まれている。
【０３３５】
上述したように、（００００００００）の場合、変調切れ目は、パターン先頭の１箇所となる。すなわち、図２２Ａの場合の変調切れ目は、５５データ目（図２２Ａのデータ列５４）および、次のDSV区間の３データ目（図２２Ａのデータ列２）となる。従って、変調切れ目検出部１９２は、５５データ目、および、次のDSV区間の３データ目が、「１」となるように制御された変調切れ目信号を、有効区切れ目検出部１９６に供給する。
【０３３６】
またDSV区間切れ目位置は、上述したように、５１データ目となるので、カウンタ１９５は、５１データ目（図２２Ａのデータ列５０）において、値が「１」となるDSV制御ブロック切れ目信号を、有効区切れ目検出部１９６に供給する。DSV制御ブロック切れ目信号は、区間DSV制御処理が終了したのち、値が「０」に戻る。カウンタ１９５は、例えば図２２Ａのように、１データ目（図２２Ａ内のデータ列０）において、出力しているDSV区間切れ目信号を「１」から「０」に変更する。
【０３３７】
そして、有効区切れ目検出部１９６は、供給された変調切れ目信号およびDSV制御ブロック切れ目信号に基づいて、DSV制御ブロック切れ目信号が「１」となった後、最初の変調切れ目である、５５データ目（図２２Ａのデータ列５４）を有効区切れ目として検出し、５５データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部５５およびDSV比較・DSVビット判定部１６５に供給する。
【０３３８】
一方の図２２Ｂは、DSV制御ビット１付加部７１において、供給されたデータ列の６０データ目に値が「１」のDSV制御ビットが挿入され、他のデータを「０」とした場合を示す図である。そして、図示されていない１つ前のDSV区間の最後には、DSV制御ビットである「１」が入っており、ここでデータ変換が終了している。従って、今のDSV制御区間は、先頭の１データ目から変換が行われている。このとき、図２２Ｂの最初の８データ（００００００００）の変換が行われる。
【０３３９】
図２２Ｂの今の６０データ区間の最後においては、４データの処理となり、（０００１）の変換が行われる。そしてこの４データ内には、DSV制御ビットが含まれている。
【０３４０】
DSV制御ビットを含む（０００１）は、１−７ＰＰ変換部１８２において“０００１００”に変換される。この場合、上述したように、５７データ目（図２２Ｂのデータ列５６）が変調切れ目となる。変調切れ目は、この他に、４９データ目（図２２Ｂのデータ列４８）、および、次のDSV区間の１データ目（図２２Ｂのデータ列０）となる。従って、変調切れ目検出部１９２は、４９データ目、５７データ目、および、次のDSV区間の１データ目が「１」となるように制御された変調切れ目信号を生成し、有効区切れ目検出部９２に供給する。
【０３４１】
また、DSV区間切れ目位置は、上述したように、５１データ目となるので、カウンタ１９５は、５１データ目（図２２Ｂのデータ列５０）において、値が「１」となるDSV制御ブロック切れ目信号を、有効区切れ目検出部９２に供給する。カウンタ１９５は、図２２Ａにおいて説明した場合と同様にして、図２２Ｂにおいて示される場合においても、１データ目（図２２Ｂのデータ列０）で、DSV区間切れ目信号を「０」にする。
【０３４２】
そして、有効区切れ目検出部１９６は、供給された変調切れ目信号およびDSV制御ブロック切れ目信号に基づいて、DSV制御ブロック切れ目信号が「１」となった後、最初の変調切れ目である、５７データ目（図２２Ｂのデータ列５６）を有効区切れ目として検出し、５７データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部７５およびDSV比較・DSVビット判定部１６５に供給する。
【０３４３】
図２２Ｂにおける場合と、図２２Ａにおける場合とでは、変調切れ目位置がずれている。通常ランダムパターンの入力においては、値が「０」のDSV制御ビットを付加したデータ列と、値が「１」のDSV制御ビットを付加したデータ列とは、速やかに収束し、変調切れ目付近においては、同様な変調切れ目位置となる場合が多い。しかし、特有なパターンにおいては、収束せず、変調切れ目付近においても、変調切れ目位置がずれている場合があり、DSV区間に影響を及ぼす場合がある。
【０３４４】
しかし、この場合においても、有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４の有効区切れ目検出部１９６は、通常の場合と同様に、そのまま、互いにずれた有効区切れ目信号をそれぞれ出力する。
【０３４５】
以上のように、検出された有効区切れ目のタイミングに基づいて、図１８の区間DSV計算部５５は、対象となるDSV区間のチャネルビット列より区間DSVを算出し、加算器５６に供給する。また、区間DSV計算部７５も同様に区間DSVを算出し、検出された有効区切れ目のタイミングに基づいて、加算器７６に供給する。
【０３４６】
加算器５６は、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV比較・DSVビット判定部１６５に供給する。加算器７６も同様に、供給された区間DSVに、積算DSV処理部６１より供給された積算DSVを加算し、新しく算出された積算DSVをDSV比較・DSVビット判定部１６５に供給する。
【０３４７】
２つの新たな積算DSVを供給されたDSV比較・DSVビット判定部１６５は、有効区切れ目検出部８２および９２より供給された有効区切れ目信号のタイミングに基づいて、データ列に挿入するDSV制御ビットの値を比較判定する。DSV比較・DSVビット判定部１６５は、加算器５６および７６より供給された、２つの新たに算出された積算DSVのうち、例えば、絶対値が小さい方を選択する。そして、DSV比較・DSVビット判定部１６５は、挿入するDSV制御ビットの値が決定されると、その情報をDSV制御ビット指定位置挿入部３２に供給するとともに、選択された方の新たな積算DSVを、積算DSV処理部６１に供給する。積算DSV処理部６１は、供給された新たな積算DSVに基づいて、保持している積算DSVを更新する。
【０３４８】
さらにDSV比較・DSVビット判定部１６５は、次のDSV区間の演算のために使用されるレジスタの値を制御するために、スワップ動作の起動を行う。すなわち、選択された側を指定する情報を、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給する。そして、選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値から置き換えて記憶させる。
【０３４９】
図２３は、DSV比較・DSVビット判定部１６５が実行するスワップ動作の起動について説明するための、DSV比較・DSVビット判定部１６５の更に詳細な構成を示す図である。
【０３５０】
論理和演算部２１１は、有効区切れ目検出処理部１６２および有効区切れ目検出処理部１６４のいずれかから有効区切れ目信号の供給を受けた場合、正論理の信号（例えば「１」）を、モノマルチバイブレータ（ワンショット・マルチバイブレータ）２１２に出力する。
【０３５１】
モノマルチバイブレータ２１２は、所定の入力を受けたタイミングから（予め定められた論理の反転をトリガとして）、接続されているコンデンサおよび抵抗の定数で決定される時間幅の信号を出力するものであり、その信号出力中に、トリガとなった信号の次の信号の入力を受けても、出力信号の論理を変更しない。モノマルチバイブレータ２１２は、正論理をアクティブとした場合、有効切れ目検出を示す正論理の信号を、１ブロックの処理において、２回、または、１回（有効切れ目検出が同時であった場合）供給される。接続されているコンデンサおよび抵抗の値を、有効切れ目検出を示す信号の入力タイミングが最もずれた場合の時間差を十分含むような値に設定することにより、モノマルチバイブレータ２１２は、先に供給された（同時に供給された場合を含む）有効切れ目検出のタイミングで、出力論理を負論理から正論理に反転し、正論理の信号を所定の時間、選択部２１３に出力し、２回目の有効切れ目検出の信号の供給を受けても、論理を反転しない（１ブロックの処理において、１度だけ、所定の時間幅の正論理の信号を出力する）。モノマルチバイブレータ２１２の出力は、接続されているコンデンサおよび抵抗によって決定される定数で決定される所定の時間の経過後、リセット（負論理に反転）される。
【０３５２】
ここでは、モノマルチバイブレータ２１２を用いるものとして説明したが、１ブロックの処理において、２回、または、１回（有効切れ目検出が同時であった場合）供給される有効切れ目検出を示す信号のうち、先に供給された（同時に供給された場合を含む）有効切れ目検出のタイミングを検出することができ、次の区間DSVにおいて有効切れ目検出を示す信号が入力されるまでにリセットされるのであれば、どのような方法を用いるようにしても良いことはもちろんである。
【０３５３】
選択部２１３は、モノマルチバイブレータ２１２から供給される信号の立ち上がりエッジのタイミングを基に、DSV制御ビットの判定を行う。選択部２１３によるDSV制御ビットの判定タイミングは、先に検出された有効区切れ目信号の次のタイミングであるものとする。
【０３５４】
図２４は、DSV比較・DSVビット判定部１６５によるスワップタイミングを決定する様子を示す図である。図２４において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。その他データ、発生チャネルビット、そして有効区切れ目検出については、図２２と同様であるとする。
【０３５５】
図２４Ａに示されるように、DSV比較・DSVビット判定部１６５には、値が「０」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。DSV比較・DSVビット判定部１６５は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行っている。そして、さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行っている。
【０３５６】
また、図２４Ｂに示されるように、DSV比較・DSVビット判定部１６５には、値が「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。図２４Ｂの場合、図２４Ａの場合と比較して、有効区切れ目位置が異なっている。値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合には、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う。
【０３５７】
すなわち、図２４の場合、図２４Ａのほうが有効区切れ目位置が先に現れるので、図２４Ａの有効区切れ目位置の次のタイミングにおいて、判定を行う。
【０３５８】
ここで、DSV制御ビットが「０」の側が選択されたと仮定すると、DSV比較・DSVビット判定部１６５は、加算器５６より供給された、新たなDSV積算値を積算DSV処理部６１へ供給する。さらに、その判定結果をDSV制御ビット指定位置挿入部３２に供給するとともに、１−７ＰＰチャネルビット変換部１６１、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７ＰＰチャネルビット変換部１６３、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に対しても、供給する。
【０３５９】
そして、選択されたDSV制御ビットが「０」の側である、１−７ＰＰチャネルビット変換部１６１のレジスタの内容が、スワップ処理によって、１−７ＰＰチャネルビット変換部１６３のレジスタに記憶される。同様にして、同期信号挿入部５３のレジスタ１７１の内容が、同期信号挿入部７３のレジスタ１７４に記憶され、またNRZI化部５４のレジスタ１７２の内容が、NRZI化部７４のレジスタ１７５に記憶され、さらに、区間DSV計算部５５のレジスタ１７３の内容が、区間DSV計算部７５のレジスタ１７６に記憶される。以上のようなスワップ動作を行うことにより、データの連続性を保つようにすることができる。
【０３６０】
図２４においては、有効区切れ目位置が異なっている場合を示したが、有効区切れ目位置が同じである場合についても、同様の処理が実行される。すなわち、DSV比較・DSVビット判定部１６５は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行う。さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行う。
【０３６１】
ところで図２４では、値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合においては、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う例を示したが、これとは別の例として、有効区切れ目信号が異なる場合には、DSV比較・DSVビット判定部１６５は、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うようにしてもよい。すなわち、図２４のような有効区切れ目位置の時において、逆に、図２４Ｂの有効区切れ目位置の次のタイミングにおいて、判定を行うようにしてもよい。
【０３６２】
上記のとおり、DSV比較・DSVビット判定部１６５は、データ列に挿入するDSV制御ビットの値として選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値を更新し、互いに一致させる（スワップする）ようにした。このとき、DSV比較・DSVビット判定部１６５が制御するスワップタイミング時には、データレジスタ内に、次のDSV制御ビットが含まれていてもよい。
【０３６３】
データは、図１５に示すデータレジスタのdata［０］側から入力されるが、前の変換結果によっては、しばらくテーブル変換が実行されないまま、data［１１］側までシフトされる。すなわち、テーブルの切れ目の次のデータは、変換されないまま、data［１１］までシフトされ、そこで始めて変換処理に利用される。このようにして、データレジスタ内に含まれていても、全てのデータがデータ変換処理のために参照されるとは限らない。
【０３６４】
すなわち、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内には、次のDSV制御ビット自身は含まれていてもよいが、次のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミング制御が行われる。
【０３６５】
なお、図２２および図２４に示す例においては、図１５に示されるレジスタ分の遅延については、特に説明していないが、スワップ動作などのそれぞれの動作が正常に行われるように遅延を考慮するようにすればよい。
【０３６６】
また、上記図２４の例として、値が「０」と「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が異なる場合において、DSV比較・DSVビット判定部１６５は、先に有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うのみならず、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行うようにしてもよいが、このように判定条件を変えた場合、それぞれのレジスタ分の遅延を考慮して、スワップ動作などが正常に行われるようにする必要がある。
【０３６７】
またさらに、１つのDSV区間に対して、挿入されたDSV制御ビットが、１つではなく、２つ以上含まれている場合においても、上述のとおり、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内に次のDSV制御ビットが含まれていてもよいが、データレジスタ内の次のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミング制御を行うようにする必要がある。
【０３６８】
このようにして、DSV比較・DSVビット判定部１６５よりDSV制御ビットの値に関する情報を取得したDSV指定位置挿入部３２は、指定された値のDSV制御ビットをデータ列に挿入し、チャネルビット生成部１２２に供給する。チャネルビット生成部１２２は、DSV制御ビットが挿入されたデータ列を、表１の変換テーブルを参照して、チャネルビット列に変換し、同期信号挿入部３４に供給する。同期信号挿入部３４は、チャネルビット列に所定の同期信号を挿入し、NRZI化部３５に供給する。NRZI化部３５は、供給されたチャネルビット列を記録符号列もしくは伝送符号列などの出力符号列に変換し、出力する。
【０３６９】
以上のようにして、変調装置は、入力されたデータ列を変調する。これにより、変調装置は、挿入するDSV制御ビットの値をより正確に決定することができる。
【０３７０】
次に、図２５のフローチャートを参照して、DSV制御ビット判定処理について説明する。
【０３７１】
ステップＳ１において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３は、DSV制御ビットが挿入されたデータ列の供給を受ける。
【０３７２】
ステップＳ２において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３は、供給されたデータをレジスタ１８１に保持する。
【０３７３】
ステップＳ３において、１−７ＰＰチャネルビット変換部１６１および１−７ＰＰチャネルビット変換部１６３の１−７ＰＰ変換部１８２は、レジスタ１８１に保持されている１２ビットのデータのデータ入力順の後方（時間的に先に入力されたデータ、すなわち、data［１１］側）から、２データずつデータを参照し、表１の変換テーブルに基づいて、変換処理を実行する。
【０３７４】
ステップＳ４において、図２６を用いて後述する有効区切れ目検出処理が実行される。
【０３７５】
ステップＳ５において、DSV比較・DSV制御ビット判定部１６５は、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４のうちのいずれかから、有効区切れ目が検出されたか否かを判断する。ステップＳ５において、有効区切れ目が検出されていないと判断された場合、処理は、ステップＳ１に戻り、それ以降の処理が繰り返される。
【０３７６】
ステップＳ５において、有効区切れ目が検出されたと判断された場合、ステップＳ６において、DSV比較・DSV制御ビット判定部１６５は、加算部５６および加算部７６から供給される信号を基に、DSV制御ビットの判定を行う。
【０３７７】
ステップＳ７において、DSV比較・DSV制御ビット判定部１６５は、DSV制御ビットの判定結果を基に、データ列に挿入するDSV制御ビットの値として選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値を更新するスワップ動作を実行させて、処理が終了される。
【０３７８】
このような処理により、スワップ時にデータレジスタに、次の区間のDSV制御ビットが含まれていても、このデータレジスタ内の次の区間のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないので、DSV区間内の後方でDSV制御を行うことができる。
【０３７９】
次に、図２６のフローチャートを参照して、図２５のステップＳ４において実行される有効区切れ目検出処理について説明する。
【０３８０】
ステップＳ２１において、有効区切れ目検出処理部１６２または有効区切れ目検出処理部１６４の変調切れ目検出部１９２およびカウンタ１９５は、FS抽出部１９３から供給される信号を基に、供給されたデータ列からフレームシンク位置が抽出されたか否かを判断する。ステップＳ２１において、フレームシンク位置が抽出されていないと判断された場合、ステップＳ２１の処理が繰り返される。
【０３８１】
ステップＳ２１において、フレームシンク位置が抽出されたと判断された場合、ステップＳ２２において、変調切れ目検出部１９２は、フレームシンクの供給タイミングに基づいて、１−７ＰＰ変換部１８２からのチャネルビット変換情報と、テーブル保持部１９１に保持されている情報を参照して、変調切れ目情報を生成し、有効区切れ目検出部１９６に供給する。
【０３８２】
ステップＳ２３において、カウンタ１９５は、フレームシンク抽出の信号を受け、カウンタ出力をクリア、すなわち、図２２を用いて説明したDSV制御ブロック切れ目信号を「１」から「０」に反転する。カウンタ１９５は、上述したように、DSV切れ目位置検出部１９４から供給される信号に基づいて、DSV制御ブロック切れ目位置の検出処理を実行し、検出された場合、DSV制御ブロック切れ目位置の検出信号を有効区切れ目検出部１９６に供給する。
【０３８３】
ステップＳ２４において、有効区切れ目検出部１９６は、カウンタ１９５から供給される信号に基づいて、DSV制御ブロック切れ目位置が検出されたか否かを判断する。ステップＳ２４において、DSV制御ブロック切れ目位置が検出されていないと判断された場合、DSV制御ブロック切れ目位置が検出されたと判断されるまで、ステップＳ２４の処理が繰り返される。
【０３８４】
ステップＳ２４において、DSV制御ブロック切れ目位置が検出されたと判断された場合、ステップＳ２５において、有効区切れ目検出部１９６は、変調切れ目検出部１９２から供給される変調切れ目信号を基に、図２２を用いて説明したように、有効区切れ目を検出して、処理は、図２５のステップＳ５に進む。
【０３８５】
以上に説明したような構成を用いることによって、図１６、図１７に示すように、パターン変換は全て同じチャネルクロックのタイミングにおいて行うことができる。従って、図１５にあるようなデータレジスタ内に、次の区間のDSV制御ビットが入ってきても、すぐにはパターン変換処理には影響しない場合がある。従って、DSV制御ビットの判定時、および、スワップ動作時において、図１５に示すデータレジスタ内に、次の区間のDSV制御ビットが含まれていても、データレジスタ内のDSV制御ビットが、テーブル変換処理、または最小ラン連続制限変換処理のための参照ビットには含まれないように、タイミングを制御することができるので、さらに良いDSV制御を行うことができる。
【０３８６】
上述した一連の処理は、ソフトウェアにより実行することもできる。そのソフトウェアは、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０３８７】
図２７は、上記処理を実行するパーソナルコンピュータ２５１の構成例を表している。パーソナルコンピュータ２５１のCPU（Central Processing Unit）２６１は、ROM（Read Only Memory）２６２に記憶されているプログラム、またはＨＤＤ２６８からRAM（Random Access Memory）２６３にロードされたプログラムに従って各種の処理を実行する。RAM２６３にはまた、CPU２６１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【０３８８】
CPU２６１、ROM２６２、およびRAM２６３は、内部バス２６４を介して相互に接続されている。この内部バス２６４にはまた、入出力インタフェース２６５も接続されている。
【０３８９】
入出力インタフェース２６５には、キーボード、マウスなどよりなる入力部２６６、CRT（Cathode Ray Tube）、LCD（Liquid Crystal Display）などよりなるディスプレイ、並びにスピーカなどよりなる出力部２６７、データを記憶するハードディスク（ＨＤＤ）２６８、モデム、ターミナルアダプタなどより構成されるネットワークインターフェース２７０が接続されている。ネットワークインターフェース２７０は、例えば、インターネットなどのネットワークを介しての通信処理を行う。
【０３９０】
入出力インタフェース２６５にはまた、必要に応じてドライブ２６９が接続され、磁気ディスク２７１、光ディスク２７２、光磁気ディスク２７３、または、半導体メモリ２７４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じてＨＤＤ２６８にインストールされる。
【０３９１】
なお、上記したような処理を行うコンピュータプログラムをユーザに提供する提供媒体としては、光ディスク、光磁気ディスク、磁気ディスク、DVD-ROM、固体メモリなどの記録媒体の他、ネットワーク、衛星などの通信媒体を利用することができる。
【０３９２】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的、あるいは個別に実行される処理をも含むものである。
【０３９３】
【発明の効果】
このように、本発明によれば、入力ビット列からチャネルビット列を生成することができる。特に、DSV制御ビットを決定するときのデータレジスタに、次のDSV区間のDSV制御ビットを含むようにしたので、DSV区間内のなるべく後方でDSV制御を行うことができ、直流成分および低域成分を抑圧することができる。
【図面の簡単な説明】
【図１】従来の変調装置の構成例を示すブロック図である。
【図２】従来の変調装置の他の構成例を示すブロック図である。
【図３】第１の変調装置の構成例を示すブロック図である。
【図４】図３の変調装置の処理を説明する図である。
【図５】入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【図６】図３のデータ変換部によるチャネルビット変換について説明するための図である。
【図７】図３の変調装置における最小ラン連続制限コードの検出について説明する図である。
【図８】図３のDSV制御ビット決定部の構成を示すブロック図である。
【図９】図８の変調切れ目検出部による変調切れ目の検出を示す図である。
【図１０】図８の変調切れ目検出部による変調切れ目の検出の例を示す図である。
【図１１】図８の有効区切れ目検出部による有効区切れ目信号の制御例を示す図である。
【図１２】図８のDSV制御ビット判定部によるスワップタイミングの決定について説明する図である。
【図１３】本発明を適用した、変調装置の構成を示すブロック図である。
【図１４】図１３のチャネルビット生成部の構成を示すブロック図である。
【図１５】入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【図１６】チャネルビット生成部によるチャネルビット変換について説明するための図である。
【図１７】チャネルビット生成部による最小ラン連続制限コードの検出について説明する図である。
【図１８】図１３のDSV制御ビット決定部の構成を示すブロック図である。
【図１９】図１８の１−７ＰＰチャネルビット変換部および有効区切れ目検出処理部の構成を示すブロック図である。
【図２０】図１９の有効区切れ目検出処理部による変調切れ目の検出を示す図である。
【図２１】図１９の有効区切れ目検出処理部による変調切れ目の検出の例を示す図である。
【図２２】図１９の有効区切れ目検出処理部による有効区切れ目信号の制御例を示す図である。
【図２３】図１８のDSV比較・DSV制御ビット判定部の構成を示すブロック図である。
【図２４】図２３のDSV比較・DSV制御ビット判定部によるスワップタイミングの決定について説明する図である。
【図２５】 DSV制御ビット判定処理について説明するフローチャートである。
【図２６】有効区切れ目検出処理について説明するフローチャートである。
【図２７】パーソナルコンピュータの構成を示すブロック図である。
【符号の説明】
３２ DSV制御ビット指定位置挿入部， ３４ 同期信号挿入部， ３５ NRZI化部， ５１ DSV制御ビット０付加部， ５３ 同期信号挿入部， ５４ NRZI化部， ５５ 区間DSV計算部， ５６ 加算器， ６１ 積算DSV処理部， ７１ DSV制御ビット１付加部， ７３ 同期信号挿入部， ７４ NRZI化部，７５ 区間DSV計算部， ７６ 加算器， １１１ 変調装置， １２１ DSV制御ビット決定部， １２２ チャネルビット生成部， １２３ DSV演算補正情報生成部，１３２ シフトレジスタ， １６１ １−７PPチャネルビット変換部 １６２ 有効区切れ目検出処理部， １６３ １−７PPチャネルビット変換部 １６４ 有効区切れ目検出処理部， １６５ DSV比較・DSV制御ビット判定部， １８１ レジスタ， １８２ １−７ＰＰ変換部， １９１ テーブル保持部， １９２ 変調切れ目検出部， １９３ FS抽出部， １９４ DSV制御ブロック切れ目位置検出部， １９５ カウンタ， １９６ 有効区切れ目検出部
Claims (15)
- （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づいて入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から出力符号列を生成する変調装置において、
前記出力符号列のDSVを制御するために、前記入力ビット列に挿入されるDSV制御ビットを決定する制御ビット決定手段を備え、
前記制御ビット決定手段は、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成手段と、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成手段と、
前記第１のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分保持する第１の保持手段と、
前記第２のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分保持する第２の保持手段と、
前記第１の保持手段の全てのビットに前記第１のビット列候補が保持されている状態において、前記第１の保持手段により保持されている前記第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調手段と、
前記第２の保持手段の全てのビットに前記第２のビット列候補が保持されている状態において、前記第２の保持手段により保持されている前記第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調手段と、
前記第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算手段と、
前記第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算手段と、
前記第１のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成手段と、
前記第２のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成手段と、
前記第１のタイミング情報および前記第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、前記第１の DSV 値および前記第２の DSV 値に基づいて、前記第１の候補ビットまたは前記第２の候補ビットのいずれかを前記 DSV 制御ビットと判定する判定手段と
を備えることを特徴とする変調装置。 - 前記第１の情報生成手段は、前記変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、前記第１のタイミング情報を生成し、
前記第２の情報生成手段は、前記変換規則に基づいて、拘束長が４の符号語変換に対して、１箇所または２箇所の変調切れ目を検出することにより、前記第２のタイミング情報を生成する
ことを特徴とする請求項１に記載の変調装置。 - 前記判定手段は、
前記第１の候補ビットを前記DSV制御ビットと判定した場合、前記第２の保持手段に保持されている情報を、前記第１の保持手段に保持されている情報に置き換えさせるための処理を更に実行し、
前記第２の候補ビットを前記DSV制御ビットと判定した場合、前記第１の保持手段に保持されている情報を、前記第２の保持手段に保持されている情報に置き換えさせるための処理を更に実行する
ことを特徴とする請求項１に記載の変調装置。 - 前記第１の DSV 値演算手段は、
前記第１のチャネルビット列候補を NRZI 化する第１の NRZI 化手段と、
前記第１のNRZI化手段によりNRZI化された第１のチャネルビット列候補を基に、第１の区間DSVを演算する第１の区間DSV演算手段と、
前記判定手段による前記DSV制御ビットの判定結果に基づいて、第１の累積DSVを演算する第１の累積DSV演算手段と、
前記第１の区間DSV演算手段により演算された前記第１の区間DSVと、前記第１の累積DSV演算手段により演算された前記第１の累積DSVを加算する第１の加算手段と
を備え、
前記第２の DSV 値演算手段は、
前記第２のチャネルビット列候補を NRZI 化する第２の NRZI 化手段と、
前記第２の NRZI 化手段により NRZI 化された第２のチャネルビット列候補を基に、第２の区間 DSV を演算する第２の区間 DSV 演算手段と、
前記判定手段による前記 DSV 制御ビットの判定結果に基づいて、第２の累積 DSV を演算する第２の累積 DSV 演算手段と、
前記第２の区間 DSV 演算手段により演算された前記第２の区間 DSV と、前記第２の累積 DSV 演算手段により演算された前記第２の累積 DSV を加算する第２の加算手段と
を備え、
前記判定手段は、前記第１の加算手段の加算結果である前記第１の DSV 値および前記第２の加算手段の加算結果である前記第２の DSV 値に基づいて、前記第１の候補ビットまたは前記第２の候補ビットのいずれかを前記DSV制御ビットと判定する
ことを特徴とする請求項１に記載の変調装置。 - 前記第１の DSV 値演算手段は、
前記第１のチャネルビット列候補に、予め設定されたユニークなパターンを含む同期パターンを挿入する第１の同期信号挿入手段を
更に備え、
前記第２の DSV 値演算手段は、
前記第２のチャネルビット列候補に、前記同期パターンを挿入する、第２の同期信号挿入手段を
更に備え、
前記第１の NRZI 化手段は、前記第１の同期信号挿入手段により前記同期信号が挿入された前記第１のチャネルビット列候補を NRZI 化し、
前記第２の NRZI 化手段は、前記第２の同期信号挿入手段により前記同期信号が挿入された前記第２のチャネルビット列候補を NRZI 化する
ことを特徴とする請求項４に記載の変調装置。 - 前記第１の同期信号挿入手段、前記第２の同期信号挿入手段、前記第１のNRZI化手段、前記第２のNRZI化手段、前記第１の区間DSV演算手段、および、前記第２の区間DSV演算手段は、その内部に、第３の保持手段をそれぞれ備え、
前記判定手段は、
前記第１の候補ビットを前記DSV制御ビットと判定した場合、前記第２の同期信号挿入手段に含まれている前記第３の保持手段に保持されている情報を、前記第１の同期信号挿入手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせ、前記第２のNRZI化手段に含まれている前記第３の保持手段に保持されている情報を、前記第１のNRZI化手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせ、前記第２の区間DSV 演算手段に含まれている前記第３の保持手段に保持されている情報を、前記第１の区間DSV演算手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行し、
前記第２の候補ビットを前記DSV制御ビットと判定した場合、前記第１の同期信号挿入手段に含まれている前記第３の保持手段に保持されている情報を、前記第２の同期信号挿入手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせ、前記第１のNRZI化手段に含まれている前記第３の保持手段に保持されている情報を、前記第２のNRZI化手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせ、前記第１の区間DSV演算手段に含まれている前記第３の保持手段に保持されている情報を、前記第２の区間DSV演算手段に含まれている前記第３の保持手段に保持されている情報に置き換えさせるための処理を更に実行する
ことを特徴とする請求項５に記載の変調装置。 - 前記制御ビット決定手段により決定された前記DSV制御ビットを、前記入力ビット列の所定位置に挿入するDSV制御ビット挿入手段と、
前記DSV制御ビット挿入手段により、前記DSV制御ビットが挿入された前記入力ビット列を、所定のビット数だけ保持する第３の保持手段と、
前記変換規則に基づき、前記第３の保持手段により保持されている、前記DSV制御ビットが挿入された前記ビット列を前記チャネルビット列に変調する第３の変調手段と
を更に備え、
前記第３の変調手段は、前記第３の保持手段により保持されている前記ビット列のうち、時間的に入力された前記入力ビットから後に入力された入力ビットの方向に順番に、前記チャネルビット列に変調する
ことを特徴とする請求項１に記載の変調装置。 - 前記第１乃至第３の変調手段は、基本データ長であるｍビットのデータの入力を受ける時間に、基本チャネルビット長であるｎビットの前記チャネルビット列を出力する
ことを特徴とする請求項７に記載の変調装置。 - 前記第３の変調手段により変調された前記チャネルビット列をNRZI化することにより、前記出力符号列を生成するNRZI 化手段
を更に備えることを特徴とする請求項７に記載の変調装置。 - 前記変換規則では、前記入力ビット列または前記挿入後ビット列の１ブロック内の「１」の個数を２で割った余りが、前記チャネルビット列の対応する１ブロック内の「１」の個数を２で割った余りと一致する
ことを特徴とする請求項１に記載の変調装置。 - 前記変換規則では、前記チャネルビット列における最小ランｄの連続が所定の回数以下に制限される
ことを特徴とする請求項１に記載の変調装置。 - 前記変換規則では、最小ランｄ＝１、最大ランｋ＝７、変換前の基本データ長ｍ＝２、および変換後の基本チャネルビット長ｎ＝３である
ことを特徴とする、請求項１に記載の変調装置。 - 第１および第２の保持手段を用いて、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づいて入力ビット列からチャネルビット列を生成し、更に前記チャネルビット列から出力符号列を生成する変調装置の変調方法において、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、
前記第１のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第１の保持制御ステップと、
前記第２のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第２の保持制御ステップと、
前記第１の保持手段の全てのビットに前記第１のビット列候補が保持されている状態において、前記第１の保持手段により保持されている前記第１のビット列候補を、時間的に 最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、
前記第２の保持手段の全てのビットに前記第２のビット列候補が保持されている状態において、前記第２の保持手段により保持されている前記第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、
前記第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、
前記第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、
前記第１のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、
前記第２のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、
前記第１のタイミング情報および前記第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、前記第１の DSV 値および前記第２の DSV 値に基づいて、前記第１の候補ビットまたは前記第２の候補ビットのいずれかを前記 DSV 制御ビットと判定する判定ステップと
を含むことを特徴とする変調方法。 - 第１および第２の保持手段を用いて、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づいて入力ビット列からチャネルビット列を生成し、更に前記チャネルビット列から出力符号列を生成する処理をコンピュータに実行させるプログラムであって、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、
前記第１のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第１の保持制御ステップと、
前記第２のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第２の保持制御ステップと、
前記第１の保持手段の全てのビットに前記第１のビット列候補が保持されている状態において、前記第１の保持手段により保持されている前記第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、
前記第２の保持手段の全てのビットに前記第２のビット列候補が保持されている状態において、前記第２の保持手段により保持されている前記第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、
前記第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、
前記第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、
前記第１のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必 要な第１のタイミング情報を生成する第１の情報生成ステップと、
前記第２のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、
前記第１のタイミング情報および前記第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、前記第１の DSV 値および前記第２の DSV 値に基づいて、前記第１の候補ビットまたは前記第２の候補ビットのいずれかを前記 DSV 制御ビットと判定する判定ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。 - 第１および第２の保持手段を用いて、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づいて入力ビット列からチャネルビット列を生成し、更に前記チャネルビット列から出力符号列を生成する処理をコンピュータに実行させるプログラムであって、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第１の候補ビットを挿入して、第１のビット列候補を生成する第１のビット列候補生成ステップと、
前記入力ビット列の所定位置に、前記 DSV 制御ビットの第２の候補ビットを挿入して、第２のビット列候補を生成する第２のビット列候補生成ステップと、
前記第１のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第１の保持制御ステップと、
前記第２のビット列候補をシフトさせながら、少なくとも前記変換規則に基づいて変換するために必要なビット数分前記第１の保持手段に保持するように制御する第２の保持制御ステップと、
前記第１の保持手段の全てのビットに前記第１のビット列候補が保持されている状態において、前記第１の保持手段により保持されている前記第１のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第１のチャネルビット列候補を生成する第１の変調ステップと、
前記第２の保持手段の全てのビットに前記第２のビット列候補が保持されている状態において、前記第２の保持手段により保持されている前記第２のビット列候補を、時間的に最も先に入力されたデータから後に入力された方向に順番に参照して、前記変換規則を用いて変調することにより、第２のチャネルビット列候補を生成する第２の変調ステップと、
前記第１のチャネルビット列候補に基づいて、第１の DSV 値を演算する第１の DSV 演算ステップと、
前記第２のチャネルビット列候補に基づいて、第２の DSV 値を演算する第２の DSV 演算ステップと、
前記第１のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第１のタイミング情報を生成する第１の情報生成ステップと、
前記第２のチャネルビット列候補に基づいて、前記 DSV 制御ビットを決定するために必要な第２のタイミング情報を生成する第２の情報生成ステップと、
前記第１のタイミング情報および前記第２のタイミング情報のうち、先に入力されたタイミング情報に基づいたタイミングで、前記第１の DSV 値および前記第２の DSV 値に基づいて、前記第１の候補ビットまたは前記第２の候補ビットのいずれかを前記 DSV 制御ビットと判定する判定ステップと
を含むことを特徴とするプログラム。
Priority Applications (1)
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| JP2003006925A JP4110389B2 (ja) | 2003-01-15 | 2003-01-15 | 変調装置および変調方法、記録媒体、並びにプログラム |
Applications Claiming Priority (1)
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| JP2003006925A JP4110389B2 (ja) | 2003-01-15 | 2003-01-15 | 変調装置および変調方法、記録媒体、並びにプログラム |
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