JP2006197626A - Dsv制御ビット生成方法、記録媒体、およびプログラム - Google Patents
Dsv制御ビット生成方法、記録媒体、およびプログラム Download PDFInfo
- Publication number
- JP2006197626A JP2006197626A JP2006033314A JP2006033314A JP2006197626A JP 2006197626 A JP2006197626 A JP 2006197626A JP 2006033314 A JP2006033314 A JP 2006033314A JP 2006033314 A JP2006033314 A JP 2006033314A JP 2006197626 A JP2006197626 A JP 2006197626A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- candidate
- dsv
- string
- bit string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】回路規模の増大を抑制した変調装置を実現するようにする。
【解決手段】DSVビット制御決定部31の比較部58には、入力データ列にDSV制御ビットの候補として「0」を挿入した第1の候補ビット挿入ビット列に対する累積DSV値と、入力データ列にDSV制御ビットの他の候補として「1」を挿入した第2の候補ビット挿入ビット列に対する累積DSV値がそれぞれ供給される。比較部58は、これら2つの累積DSV値の絶対値を比較し、絶対値が小さい累積DSV値を持つデータ列(第1または第2の候補ビット挿入ビット列)を選択し、選択したデータ列に挿入されている第1または第2の候補DSV制御ビット(第1の候補ビット挿入ビット列ならば「0」、第2の候補ビット挿入ビット列ならば「1」)を、DSV制御ビットとして決定する。本発明は、変調装置に適用可能である。
【選択図】図5
【解決手段】DSVビット制御決定部31の比較部58には、入力データ列にDSV制御ビットの候補として「0」を挿入した第1の候補ビット挿入ビット列に対する累積DSV値と、入力データ列にDSV制御ビットの他の候補として「1」を挿入した第2の候補ビット挿入ビット列に対する累積DSV値がそれぞれ供給される。比較部58は、これら2つの累積DSV値の絶対値を比較し、絶対値が小さい累積DSV値を持つデータ列(第1または第2の候補ビット挿入ビット列)を選択し、選択したデータ列に挿入されている第1または第2の候補DSV制御ビット(第1の候補ビット挿入ビット列ならば「0」、第2の候補ビット挿入ビット列ならば「1」)を、DSV制御ビットとして決定する。本発明は、変調装置に適用可能である。
【選択図】図5
Description
本発明は、DSV制御ビット生成方法、記録媒体、およびプログラムに関し、特に回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できる、DSV制御ビット生成方法、記録媒体、およびプログラムに関する。
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送や記録に適するようにデータの変調が行われる。このような変調方法の1つとして、ブロック符号が知られている。このブロック符号は、データ列をm×iビットからなる単位(以下データ語と称する)にブロック化し、このデータ語を適当な符号則に従ってn×iビットからなる符号語に変換するものである。そしてこの符号は、i=1のときには固定長符号となり、またiが複数個選べるとき、すなわち、1乃至imax(最大のi)の範囲の所定のiを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号(d,k;m,n;r)と表される。
ここでiは拘束長と称され、imaxはr(最大拘束長)となる。またdは、連続する”1”の間に入る、”0”の最小連続個数、例えば0の最小ランを示し、kは連続する”1”の間に入る、”0”の最大連続個数、例えば0の最大ランを示している。
ところで上述のようにして得られる符号を、光ディスクや光磁気ディスク等にデータを記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)では、可変長符号において、”1”を反転し、”0”を無反転する、NRZI(Non Return to Zero Inverted)変調を行い、NRZI変調化された可変長符号(以下記録符号列と称する)に基づき記録を行っている。また他にも、記録密度のあまり大きくなかった初期のISO規格の光磁気ディスクのように、記録変調したビット列を、NRZI変調を行わずにそのまま記録を行うシステムもある。
記録符号列の最小反転間隔をTminとし、最大反転間隔をTmaxとするとき、線速方向に高記録密度を行うためには、最小反転間隔Tminは長い方が、すなわち最小ランdは大きい方が良く、またクロックの再生の面からは、最大反転間隔Tmaxは短いほうが、すなわち最大ランkは小さい方が望ましく、種々の変調方法が提案されている。
具体的には、例えば光ディスクや磁気ディスク、又は光磁気ディスク等において、提案あるいは実際に使用されている変調方式は以下のとおりである。
例えば、最小ランd=2のRLL符号(Run Length Limited Code)として、CDやMD等で用いられているEFM(Eight to Fourteen Modulation)符号((2,10:8,17;1)とも表記される)、DVD(Digital Video Disk)で用いられている8−16符号((2,10:8,16;1)とも表記される)、およびPD(Phase Change Disk)で用いられるRLL(2−7)((2,7;1,2;r)とも表記される)等がある。
また、最小ランd=1のRLL符号として、ISO規格のMOディスク(Magnetic-Optical Disk)に用いられる固定長RLL(1−7)((1,7;2,3;1)とも表記される)や、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等のディスク装置に使用されている可変長RLL(1−7)((1,7;2,3;r)とも表記される)等がある。
可変長RLL(1−7)符号の変換テーブルは例えば以下の通りである。
ここで変換テーブル内の記号xは、次に続く符号語が0であるときに1とされ、また次に続く符号語が1であるときに0とされる。最大拘束長rは2である。
可変長RLL(1−7)のパラメータは(1,7;2,3;2)であり、記録符号列のビット間隔をTとすると、(d+1)で表される最小反転間隔Tminは2(=1+1)Tとなる。データ列のビット間隔をTdataとすると、この(m/n)×2で表される最小反転間隔Tminは1.33(=(2/3)×2)Tdataとなる。
なお、ここでいうm/nとは、m対nの変換を表しており、例えば、2/3とは、2対3の変換(2×iビットからなるデータ語を、3×iビットからなる符号語に変換する変換)を表している。
また(k+1)Tで表される最大反転間隔Tmaxは8(=7+1)T((=(2/3)×8Tdata=5.33Tdata)である。さらに検出窓幅Twは(m/n)×Tdataで表され、その値は0.67(=2/3)Tdataとなる。
ところで表1のRLL(1−7)による変調を行った符号列(チャネルビット列)は、発生頻度としてはTminである2Tが一番多く、以下3T、4Tと続く。2Tや3Tのようなエッジ情報が早い周期で多く発生するのは、クロック再生には有利となる場合が多い。
ところが、さらに記録線密度を高くしていくと、今度は逆に、最小ランが問題となってくる。すなわち最小ランである2Tが連続して発生し続けた時は、記録波形に歪みが生じやすくなってくる。なぜなら2Tの波形出力は、他よりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。
またさらに、高線密度記録の際には、最小マークの連続した記録はノイズ等の外乱の影響も受けやすくなり、従ってデータ再生誤りを起こしやすくなる。この場合によるデータ再生誤り時の場合は、連続する最小マークの先頭と最後のエッジがシフトして誤るケースが多く、つまり発生するビットエラー長が長くなってしまうという問題が現れる。
そこで、これを解決するためには、高線密度に、より適するように最小ランの連続を制御することが重要である。
一方、記録媒体への記録あるいは、データの伝送の際には、各媒体(伝送)に適した符号化変調が行われるが、これら変調符号に直流成分が含まれているとき、たとえばディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じやすくなったり、あるいはジッターが発生しやすくなったりする。従って、直流成分はなるべく含まないほうが良い。
そこで、DSV(Digital Sum Value)を制御することが提案されている。このDSVとは、符号列(チャネルビット列)をNRZI化し(すなわちレベル符号化する)、そのビット列(データのシンボル)の”1”を+1、”0”を−1として符号を加算していったときその総和を意味する。DSVは符号列の直流成分の目安となる。DSVの絶対値を小さくすること、すなわち、DSV制御を行うことは、符号列の直流成分を抑制することになる。
表1に示される可変長RLL(1−7)テーブルによる変調符号においては、DSV制御が行われていない。このような場合のDSV制御は、変調後のチャネルビット列において、所定の間隔においてDSV計算を行い、所定のDSV制御ビットを符号列内に挿入することで、実現する。
しかしながら、DSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。
またさらに、挿入されるDSV制御ビットによって、最小ランdおよび最大ランkは、変化しないほうが良い。(d、k)が変化すると、記録再生特性に影響を及ぼしてしまうからである。
従って、これらの要求を満足するために、DSV制御をなるべく効率良く行うことは重要なことである。
ただし、実際のRLL符号は、最小ランは必ず守る必要があるが、最大ランについてはその限りではない。場合によっては最大ランを破るパターンを同期信号に用いるフォーマットも存在する。例えば、DVDのEFMプラスは最大ランは11Tだが、フォーマットの都合上14Tを許している。このように最大ランを破ることで、例えば同期信号などの検出能力は、大幅に高くすることが出来る。
このように、変換効率の優れたRLL(1−7)方式において、高線密度化に対応して、「高線密度に、より適するように最小ランの連続を制御すること」、および、「DSV制御をなるべく効率良く行うこと」は重要である。
以上を踏まえて、本出願人らは、特願平10−150280において、変換コードとして、d=1、k=7、m=2、n=3の基礎コードと、データ列の要素内の「1」の個数を2で割ったときの余りと、変換されるチャネルビット列内の「1」の個数を2で割った余りが、どちらも1あるいは0で一致するような変換規則と、最小ランdの連続を所定の回数以下に制限する第一の置換えコードと、ラン長制限を守るための第二の置換えコードを有することを特徴とした変換テーブルを開示した。
具体的には、高線密度なディスク装置においては、RLL符号の記録再生時に、最小ランの連続したパターンは長いエラーが発生しやすいという問題があった。
また、RLL(1−7)符号のようなRLL符号において、DSV制御を行う場合には、符号列(チャネルビット列)内の任意の間隔でDSV制御ビットを入れる必要があった。上述したように、DSV制御ビットは冗長であるから、なるべく少ない方が望ましいが、最小ランあるいは最大ランを守るためには、少なくとも2ビット以上を必要とした。
そこで、本出願人らは、最小ランd=1であるRLL符号(d、k;m、n)=(1、7;2、3)、最小ランの連続する回数を制限し、さらに最小ラン及び最大ランを守りながら、効率の良い制御ビットで完全なDSV制御を行う表2に示される変換テーブル(以下、1,7PPテーブルと称し、また、1,7PPテーブルによる符号を1,7PP符号と称する)を、特願平10−150280において開示した。
また、この1,7PPテーブルを利用する変調装置例として、本出願人らは、特願平10−150280において、図1に示される変調装置1を開示した。
変調装置1は、DSV制御ビットである「1」あるいは「0」を決定し、入力されたデータ列に、任意の間隔で挿入するDSV制御ビット決定・挿入部11、DSV制御ビットが挿入されたデータ列を変調する変調部12、および変調部12の出力を記録符号列に変換するNRZI化部13を備えている。また図示はしないが、タイミング信号を生成し、上述した各部に供給してタイミングを管理するタイミング管理部を備えている。
さらに本出願人らは、特願平09−342416において、他の変調装置の具体的な例、即ち、図2に示されるような変調装置2を開示した。
変調装置は、データ列より、任意の間隔でデータ列内にDSV制御ビットとして「1」と「0」を挿入するDSV制御ビット挿入部21を備えている。このとき、DSV制御ビット「1」を挿入するデータ列と、他にもDSV制御ビット「0」を挿入するデータ列とを有している。さらに、DSV制御ビットの挿入されたデータ列を変調する変調部22と、変調された符号列をNRZI化してレベルデータとした後にDSV計算を行い、最終的にDSV制御の行われた記録符号列を出力するDSV制御部23とを備えている。
このように1,7PP符号は、上述した課題に対して有効な効果を奏することができるが、一方で、従来の方式である、RLL(1,7)符号にDSV制御を行うという手法による変調装置に比較して、1,7PP符号を用いる従来の変調装置の構成は複雑であり、その回路規模が増大するという問題点を有している。
例えば、図2の変調装置2において、変調部22におけるレジスタ構成は、図3に示されるとおりである。即ち、変調部22は、その後段のDSV制御部23に対してDSV制御間隔(DSV区間)相当のデータを渡すために、変調(1,7PP変調)部分とDSV制御間隔相当の遅延部分とが一体となっており、その結果、変調部22には、入力用レジスタ22a(データ列用のレジスタ22a)および出力用レジスタ22b(チャネルビット列用のレジスタ22b)の2つのレジスタが必要とされ、またこれらのレジスタ数は、DSV制御間隔に対応する数だけ必要とされた。さらに、これらのレジスタ(レジスタ22aおよび22b)の組が、DSV制御ビット「0」用と、DSV制御ビット「1」用の2組必要とされた。
本発明は、このような状況に鑑みてなされたものであり、回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できるようにするものである。
本発明のDSV制御ビット生成方法は、DSV制御ビットの第1の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、第1の候補ビットとは異なるDSV制御ビットの第2の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第1の候補ビット挿入ビット列生成ステップの処理により生成された第1の候補ビット挿入ビット列を、チャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、第2の候補ビット挿入ビット列生成ステ
ップの処理により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
ップの処理により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
本発明の記録媒体のプログラムは、DSV制御ビットの第1の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、第1の候補ビットとは異なるDSV制御ビットの第2の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第1の候補ビット挿入ビット列生成ステップの処理により生成された第1の候補ビット挿入ビット列を、チャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、第2の候補ビット挿入ビット列生成ステ
ップの処理により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
ップの処理により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
本発明のプログラムは、DSV制御ビットの第1の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、第1の候補ビットとは異なるDSV制御ビットの第2の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第1の候補ビット挿入ビット列生成ステップの処理により生成された第1の候補ビット挿入ビット列を、チャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、第2の候補ビット挿入ビット列生成ステップの処理
により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとをコンピュータに実行させる。
により生成された第2の候補ビット挿入ビット列を、チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとをコンピュータに実行させる。
本発明のDSV制御ビット生成方法、記録媒体、およびプログラムによれば、DSV制御ビットの第1の候補ビットが入力ビット列の所定位置に挿入されて、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列が生成されるとともに、第1の候補ビットとは異なるDSV制御ビットの第2の候補ビットが入力ビット列の所定位置に挿入されて、DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列が生成される。入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、生成された第1の候補ビット挿入ビット列が、チャネルビットの候補である第1の候補チャネルビット列に変調されるとともに、生成された第2の候補ビット挿入ビット列が、チャネルビットの他の候補である第2の候補チャネルビットに変調される。変調された第
1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値が演算され、演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方が、DSV制御ビットに決定される。
1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値が演算され、演算されたDSV値に基づいて、第1または第2の候補ビットのうちいずれか一方が、DSV制御ビットに決定される。
ここで、本願出願当初の「特許請求の範囲」に記載の各構成要素は、例えば、次の表3に示されるように、後述する「発明の実施の形態」に記載の構成要素が適用可能である。なお、かかる表3は、本願出願当初の「特許請求の範囲」の理解を容易にする目的のためだけに記載されたものである。即ち、本願「特許請求の範囲」は、表3や後述する「発明の詳細な説明」の記載により限定解釈されるべきものではなく、従って、いわゆる当業者により本願「特許請求の範囲」に包含されると理解される他の構成例・変形例は、全て、本願「特許請求の範囲」に包含されるものと了解される。
以上のごとく、本発明のによれば、回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できる。
図4は、本発明が適用される変調装置3の構成例を表している。
変調装置3の変調方法は限定されないが、例えば、この例においては、変調装置3は、データ列を可変長符号(d、k;m,n;r)=(1,7;2,3;4)に変換するものとする。
入力部38は、外部から供給されてくる入力データ列を入力し、DSV制御ビット決定部31および遅延処理部32にそれぞれ供給する。
DSV制御ビット決定部31は、供給された入力データ列に挿入する「1」または「0」のDSV制御ビットを、所定の演算を施して決定し、その決定結果を決定DSV制御ビット挿入部33に供給する。
遅延処理部32は、供給された入力データ列を、所定の遅延時間だけ遅延させて、決定DSV制御ビット挿入部33に供給する。即ち、遅延処理部32は、入力データ列を決定DSV制御ビット挿入部32に供給する際の伝送タイミングを調整している。
この所定の遅延時間は、後述する決定DSV制御ビット挿入部33が、DSV制御ビット決定部31により決定されたDSV制御ビットを、遅延処理部32より出力された入力データ列の所定の位置に挿入するタイミングに基づいて、設定されている。
決定DSV制御ビット挿入部33は、遅延処理部32より供給されてくる入力データ列を入力するとともに、DSV制御ビット決定部31より所定のタイミングで供給されてくるDSV制御ビットの決定結果(「0」であるか「1」であるかの結果)を所定のタイミングで入力した場合、入力した入力データ列の所定の位置(以下、DSV位置と称する)に、入力した決定結果に対応するDSV制御ビットを挿入して、新たなデータ列(以下、他のデータ列と区別するために、DSV制御ビット挿入ビット列と称する)を生成し、変調部34に供給する。
即ち、遅延処理部32の所定の遅延時間は、上述した所定のタイミングに、丁度、入力データ列のDSV位置に対応するビットが、決定DSV制御ビット挿入部33に入力されるように設定されている。
変調部34は、DSV制御ビット挿入ビット列を、所定の変換規則(例えば、表2に示されるような1,7PPテーブル等)に従って、符号列(チャネルビット列)に変調し、同期信号挿入部35に供給する。
同期信号挿入部35は、所定のタイミング(決定DSV制御ビット挿入部33とは別のタイミング)で、変調部34より供給された符号列の所定の位置に、予め用意されている同期信号を入力し、NRZI化部36に供給する。
この同期信号は、所定チャネルビット数の所定のパターンで構成されており、以下、Frame Syncと記述する。
NRZI化部36は、同期信号挿入部35より供給された符号列を、NRZI化して記録符号列として、外部に出力するとともに、累積DSV検査部37に出力する。
なお、上述したように、符号列の1を反転、および0を非反転として、ビット列を並べ直す処理を、NRZI化と称している。換言すると、NRZI化前の符号列は、エッジ位置を示すビット列であり、一方、NRZI化後の記録符号列は、記録データのH/L(High/Low)レベルを示すビット列に相当する。
累積DSV検査部37は、NRZI化部36より供給されてくる記号符号列を入力し、いままでの累積のDSV値(他のDSV値と区別するため、以下、最終累積DSV値と称する)を演算し、演算した最終累積DSV値が、所定の範囲内であるか否かを判定し、その判定結果に基づいて検査情報を生成する。即ち、累積DSV検査部37は、所定の範囲内ではないと判定した場合、最終累積DSV値を「0」にリセットまたは所定の初期値にセットするとともに、検査情報として異常信号を生成し、それをDSV制御ビット決定部31に供給する。
即ち、累積DSV検査部37は、各瞬間毎の最終累積DSV値が、所定の範囲(例えば、−128から+127の範囲、あるいは、絶対値表示として0から255までの範囲)を超えているか否かを判定し、超えていると判定した場合は、異常信号として後述する図5のDSV制御ビット決定部31内の累積DSV演算部55に供給する。このとき、累積DSV演算部55は、いままで演算していた後述する累積DSV値を「0」にリセット、または所定の初期値にセットする。
なお、この例においては、累積DSV検査部37は、最終累積DSV値が所定の範囲内であると判定した場合、特に検査情報を生成しないが、検査情報として「正常」に対応する信号等を生成してもよい。
図5を参照して、変調装置3をさらに詳しく説明する。即ち、図5は、変調装置3の詳細な構成例を表している。
なお、図5中、四角印とその中に「+」の表記のある記号は、データ列の処理部分を表しており、挿入あるいはセレクタの意味を有しているが、以下、説明の簡略上、この記号を単に加算部と称する。
図5において、入力部38に入力された入力データ列は、DSV制御ビット決定部31および遅延処理部32にそれぞれ同一のタイミングで供給される。
DSV制御ビット決定部31において、加算部42は、入力された入力データ列の所定の位置(DSV位置)に、DSV制御ビットの第1の候補ビットとして「0」を挿入して、DSV制御ビット挿入ビット列の第1の候補であるデータ列(以下、第1の候補ビット挿入ビット列と称する)を生成し、これを1,7PP変調部45に供給する。
1,7PP変調部45は、この第1の候補ビット挿入ビット列を、例えば上述した表2の1,7PPのテーブルに従って、符号列(以下、他の符号列と区別するため、第1の候補符号列と称する)に変調し、加算部48に供給する。
加算部48において、所定のタイミングで、1,7PP変調部45より供給された第1の候補符号列の所定の位置に、Frame Sync(同期信号)を挿入し、NRZI化部51に供給する。
例えば、この例においては、上述したように、表2の1,7PPテーブルが利用されるが、この1,7PPのテーブルには、Frame Syncを挿入させるためのterminationテーブルが記載されており、このterminationテーブルに基づいて、1,7PP変調部45は終端処理を行う。
即ち、終端処理とは、1,7PP変調部45によって生成された符号列のうち、Frame Syncを挿入させたい位置の直前位置において、データ列を区切り、そこでテーブル変換処理(変調処理)を終了させる処理である。
1,7PPテーブルは、可変長構造であるため、テーブル変換の終了位置は可変となる。そこで、変調装置3は、上述したterminationテーブルを必要に応じて使用することにより、任意の偶数単位のデータ列位置において、テーブル変換処理を終了させることができる。
従って、加算部48において、テーブル変換処理が終了されたタイミングで、そのテーブル変換の終了位置の直後の位置に、所定チャネルビット数のFrame Syncが挿入される。なお、上述したように、このFrame Syncは、他の符号列とは区別されることが可能な所定のパターン(変換テーブルの変換コードとしては存在しないユニークなパターン)を含んでいる。
なお、この例においては、上述した加算部48、並びに後述する加算部49および加算部65において挿入されるそれぞれのFrame Syncは、同一のFrame Syncが挿入されるものとする。
NRZI化部51は、加算部48より供給された第1の候補符号列を、NRZI化して記録符号列(以下、他の記録符号列と区別するため、第1の候補記号符号列と称する)として、区間DSV演算部53に供給する。
区間DSV演算部53は、この第1の候補記録符号列に基づいて、所定のDSV区間のDSV値(以下、他のDSV値と区別するため、区間DSV値と称する)を演算し、加算部56に供給する。
加算部56は、この第1の候補記録符号列の区間DSV値と、後述する累積DSV演算部55から供給されるいままでの累積DSV値とを加算して、比較部58に供給する。
一方、加算部43は、入力された入力データ列の所定の位置(DSV位置)に、DSV制御ビットの第2の候補ビットとして「1」を挿入して、DSV制御ビット挿入ビット列の第2の候補であるデータ列(以下、第2の候補ビット挿入ビット列と称する)を生成し、1,7PP変調部46に供給する。1,7PP変調部46に供給された第2の候補ビット挿入ビット列は、上述した第1の候補ビット挿入ビット列と同様に、1,7PP変調部46により符号列(以下、他の符号列と区別するために第2の候補符号列と称する)に変調され、所定のタイミングで(所定の位置に)、加算部49においてFrame Syncが挿入され、またNRZI化部52によりNRZI化され記録符号列(以下、他の記録符号列と区別するために第2の候補記録符号列と称する)となり、区間DSV演算部54に供給される。
区間DSV演算部54は、この第2の候補記録符号列に基づいて、所定のDSV区間の区間DSV値を演算し、加算部57に供給する。
加算部57は、この第2の候補記録符号列の区間DSV値と、後述する累積DSV演算部55から供給されるいままでの累積DSV値とを加算して、比較部58に供給する。
このように、比較部58には、入力データ列にDSV制御ビットの候補として「0」を挿入したデータ列(第1の候補ビット挿入ビット列)に対する累積DSV値、および入力データ列にDSV制御ビットの他の候補として「1」を挿入したデータ列(第2の候補ビット挿入ビット列)に対する累積DSV値がそれぞれ供給される。
比較部58は、これら2つの累積DSV値の絶対値を比較し、絶対値が小さい累積DSV値を持つデータ列(第1または第2の候補ビット挿入ビット列)を選択し、選択したデータ列に挿入されている第1または第2の候補DSV制御ビット(第1の候補ビット挿入ビット列ならば「0」、第2の候補ビット挿入ビット列ならば「1」)を、入力データ列に実際に挿入されるDSV制御ビットとして決定する。具体的には、比較部58は、AND演算部62に、決定したDSV制御ビットに対応するDSV制御ビット選択信号(「1」または「0」の信号)を供給する。
また、比較部58は、選択したデータ列の累積DSV値を、累積DSV演算部55に供給する。
累積DSV演算部55は、この比較部58より供給された累積DSV値を入力し、これを累積DSV値として確定し、次の第1および第2の候補記録符号列の区間DSV値が加算部56または加算部57にそれぞれ供給されてくると、それが供給される直前に確定した累積DSV値を加算部56または加算部57にそれぞれ供給する。
なお、上述したように、いま外部に出力された記録符号列に対応する最終累積DSV値が所定の範囲を超えていると判定された場合、累積DSV検査部37より異常信号が、累積DSV演算部55に対して供給されてくる。そこで、累積DSV演算部55は、それを入力し、いま確定されている累積DSV値を0にリセット、または所定の初期値にセットする。
遅延処理部32において、加算部60は、入力部38より供給された入力データ列の所定の位置(DSV位置)に、DSV制御ビットの確定前の仮の値として「0」を挿入して、新たなデータ列(他のデータ列と区別するため、以下仮のDSV制御ビット挿入ビット列と称する)を生成し、DSV区間遅延用シフトレジスタ61に供給する。
即ち、この仮のDSV制御ビット挿入ビット列と、上述した加算部42において生成される第1の候補ビット挿入ビット列とは、同一のデータ列である。
なお、この例においては、DSV制御ビットの確定前の仮の値として「0」が挿入されたが、後述する決定DSV制御ビット挿入部33内の論理回路の組み合わせが変更されれば、「1」が挿入されてもよい。ただし、この場合における仮のDSV制御ビット挿入ビット列は、上述した加算部43において生成される第2の候補ビット挿入ビット列と同一のデータ列になる。
DSV区間遅延用シフトレジスタ61は、この仮のDSV制御ビット挿入ビット列を、所定の遅延時間だけ遅延させて、決定DSV制御ビット挿入部33に供給する。
DSV区間遅延用シフトレジスタ61は、DSV制御区間であるxビット相当の遅延に加え、必要に応じて回路遅延分の遅れαビット分の遅延(例えば、図5に示される回路遅延分αに相当する遅延)に対応するレジスタ数を有している。
なお、遅延処理部32の加算部60とシフトレジスタ61との順序は、逆にされてもよい。即ち、加算部60は、シフトレジスタ61により遅延された入力データ列に、DSV制御ビットの確定前の仮の値として「0」を挿入して、仮のDSV制御ビット挿入ビット列を生成し、決定DSV制御ビット挿入部33に供給してもよい。
決定DSV制御ビット挿入部33において、AND演算部62は、DSV制御ビットポジションゲート64より所定のタイミングで供給されてくる「1」と、上述した比較部58より供給されてくる「0」または「1」のDSV制御ビット選択信号とのAND(論理積)を演算し、その論理演算結果をOR演算部63に供給する。
OR演算部63は、AND演算部62から供給されてくる演算結果(「1」または「0」)と、DSV区間遅延用シフトレジスタ61より供給されてくる仮のDSV制御ビット挿入ビット列の所定のビットデータとのOR(論理和)を演算し、その論理演算結果を1,7PP変調部34に供給する。
なお、遅延処理部32(DSV区間遅延用シフトレジスタ61)が、仮のDSV制御ビット挿入ビット列のDSV位置に対応するビットデータ(加算部60においてDSV制御ビットの確定前の仮の値として挿入された「0」)を、OR演算部63に供給した場合、上述したDSV制御ビットポジションゲート64は、そのタイミングで
、「1」をAND演算部62に供給する。
、「1」をAND演算部62に供給する。
従って、上述したように、AND演算部62に対して、DSV制御ビット選択信号として「1」が供給されてくるとともに、かつDSV制御ビットポジションゲート64より「1」が供給されてきた場合(OR演算部63にDSV位置に対応するビットが供給されてきた場合)、AND演算部62は、それの論理演算結果である「1」をOR演算部63に供給する。
即ち、OR演算部63は、このAND演算部62より供給されてくる「1」と、遅延処理部32より供給されてくるDSV位置に対応するビットデータ、即ち、加算部60において仮のDSV制御ビットとして挿入されてくる「0」を入力し、それらのORを演算し、その論理演算の結果である「1」を1,7PP変調部34に供給する。
換言すると、DSV制御ビット決定部31により確定されたDSV制御ビットが「1」の場合、決定DSV制御ビット挿入部33は、加算部60においてDSV位置に挿入された「0(DSV制御ビットの確定前の仮の値)」を、「1(DSV制御ビット決定部31により決定されたDSV制御ビット)」に変換する。
一方、DSV制御ビット決定部31により確定されたDSV制御ビットが「0」の場合、決定DSV制御ビット挿入部33は、加算部60においてDSV位置に挿入された「0(DSV制御ビットの確定前の仮の値)」をそのままDSV制御ビットとして利用する(何も変換しない)。
このように、決定DSV制御ビット挿入部33は、DSV制御ビット決定部31により確定されたDSV制御ビットを、仮のDSV制御ビット挿入ビット列のDSV位置(DSV制御ビットの確定前の仮の値が挿入されている位置)に挿入して、DSV制御ビット挿入ビット列を生成し、1,7PP変調部34に供給する。
1,7PP変調部34は、上述した1,7PP変調部45および1,7PP変調部46と同一構成であり、また同期信号挿入部35の加算部65は、上述した加算部48および加算部49と同一構成であるため、それらの説明は省略する。
また、NRZI化部36、および累積DSV演算部37についても、上述したので、それらの説明を省略する。
なお、図4の変調部34と図5の1,7PP変調部34とは同一の変調部であるが、特に1,7PP変調をすることを表すために、図5においては、1,7PP変調部34と記述している。
次に、図6のフローチャートを参照して、変調装置3の動作を説明する。
いま、変調装置3に対して、図7に示されるような入力データ列71が供給されてきたものとする。
そこで、ステップS11において、変調装置3は、この入力データ列71を入力する。
ただし、入力データ列71の入力されるタイミングは、図8に示されるとおりである。即ち、1,7PP変調部34より出力されるチャネルビット列(符号列)74は、シリアル記録符号列として所定のクロック75に同期して、1クロック毎に1符号語が常時出力されている。一方、入力データ列71は、1,7PP変調部34の変換率m/nに従って入力されている。具体的には、この例においては、変換率は2/3とされているので、符号語のデータ量3に対して、入力データ列71のデータ語のデータ量は2となり、図8に示されるように、変調装置3は、2クロックの間に、入力データ列71のうち、所定の2データ語だけを入力した後、1クロック分その入力を停止する。これにより、入力データと出力符号との変換率に関するずれを調整することができる。
また、図7において、いま、入力データ列71に対するDSV区間がxビットとされ、このxビットから構成される各データの最後に、DSV制御ビットが1ビット挿入されるものとする。なお、1,7PP変調部34において変調される単位のデータ、即ちデータ語と区別するために、以下、このxビットで構成されるデータを、データDk(kは、整数)と記述する。即ち、データDkのDSV位置は、データDkの終端の直後の位置となる。ただし、Frame Syncが挿入されるデータD1は、DSV区間が短く設定されており、具体的には、x−Fs×(2/3)ビット(Fsは、Frame Syncのビット数)で構成されているものとする。
図6に戻り、ステップS12において、変調装置3は、DSV制御ビットを決定し、それを入力データ列71の所定の位置に挿入し、図7に示されるようなDSV制御ビット挿入ビット列72とする。
具体的には、入力データ列71の各データ語が、図8に示される順番で、DSV制御ビット決定部31に供給されると、DSV制御ビット決定部31は、それを入力し、入力したxビット分のデータ、即ちデータDkのDSV位置に挿入するDSV制御ビットを決定する。
また、同時に、入力データ列71は、図8に示される順番で、遅延処理部32にも供給され、さらに所定の遅延時間だけ遅延されて、決定DSV制御ビット挿入部33に供給される。
決定DSV制御ビット挿入部33は、遅延処理部32よりデータDkのDSV位置のビットが供給されてきたタイミングで、DSV制御ビット決定部31により決定されたデータDkのDSV制御ビット(「0」または「1」の1ビット)を、データDkのDSV位置に挿入しDSV制御ビット挿入ビット列72として、1,7PP変調部34に供給する。
ステップS13において、変調装置3は、DSV制御ビット挿入ビット列72を、1,7PP変調し、所定の符号列とする。
具体的には、上述したように(図8に示されるように)、入力されるデータは2データ語を単位として入力される(1クロック分休止される)ので、1,7PP変換部34は、DSV制御ビット挿入ビット列72のうち、2データ語を単位として変調する。即ち、1,7PP変換部34は、3クロック(3チャネルビット)単位で処理を行う。このタイミングは、図示はしないがカウンタ等で構成することができる。
また、1,7PP変換部34におけるレジスタ構成は、図9に示されるようになる。なお、1,7PP変換部45および1,7PP変換部46のレジスタ構成も図9に示されるようになる。
即ち、1,7PP変調部34の入力用レジスタ81(1,7PP変調部34に供給されてくるDSV制御ビット挿入ビット列72に対するレジスタ81)、および出力用レジスタ82(1,7PP変調部34より出力される符号列73に対するレジスタ82)は、表2の1,7PPテーブルによりデータ語を変調する際に必要最低限のレジスタ数を有している。具体的には、入力用レジスタ81のレジスタ数は12ビットであり、また出力用レジスタ82のレジスタ数は18ビットとされている。また、図示はしないが、1,7PP変調部34は、タイミング制御用レジスタを有している。
このように、1,7PP変調部34に要するレジスタ数は、データ語の変調のために必要な最小限のレジスタ数でよく、フォーマットのDSV間隔(この例においては、xビット相当の区間)には依存しない。換言すると、1,7PP変調部34に要するレジスタは、DSV制御間隔部分の遅延量を考慮しないで構成されることができる。
さて、1,7PP変調部34は、入力されるデータ語が2ビット(拘束長i=1)の場合、図9に示される入力用レジスタ81の[0,1]に各ビットをそれぞれ入れ、各ビットが代入された[0,1]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ82の[0,1,2]にチャネルビット値をそれぞれ入れる。
同様に、1,7PP変調部34は、入力されるデータ語が4ビット(拘束長i=2)の場合、各ビットが入れられた入力用レジスタ81の[0,1,2,3]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ82の[0,1,2,3,4,5]にチャネルビット値をそれぞれ入れる。
また、1,7PP変調部34は、入力されるデータ語が6ビット(拘束長i=3)の場合、各ビットが入れられた入力用レジスタ81の[0,1,2,3,4,5]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ82の[0,1,2,3,4,5,6,7,8]にチャネルビット値を入れる。
さらに、拘束長最大時の場合、即ち入力されるデータ語が8ビット(拘束長i=4)の場合、1,7PP変調部34は、各ビットが入れられた入力用レジスタ81の[0,1,2,3,4,5,6,7]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ82の[0,1,2,3,4,5,6,7,8,9,10,11]にチャネルビット値をそれぞれ入れる。
この他、1,7PP変調部34は、Prohibit rmtrの部分の処理(110111-next_cbit:010)においても、入力用レジスタ81の[0,1,2,3,4,5,6,7,8,9,10,11]を参照して、所定の条件に合致した時、出力用レジスタ82の所定の位置にチャネルビット値の置換えを行う。
このように、1,7PP変調部34は、入力用レジスタ81および出力用レジスタ82を利用して、DSV制御ビット挿入ビット列72を1,7PP変調し、チャネルビット列(符号列)として、同期信号挿入部35に供給する。
ステップS14において、変調装置3は、1,7PP変調部34より出力される符号列の所定の位置に、Frame Syncを挿入し、図7に示される符号列(チャネルビット列)73を生成する。
具体的には、同期信号挿入部35は、1,7PP変調部34において、上述した終端処理が行われた場合、直後のデータDk(この例においては、データD1)の先頭部に、Frame Sync(同期信号)を挿入し、図7に示される符号列(チャネルビット列)73としてNRZI化部36に供給する。
このように、符号列73は、Frame Syncが挿入された後も、等しい間隔(スパン1=スパン2=スパン3)でDSV制御ビットが挿入され、適切なDSV制御が行われることができる。
より具体的には、1,7PP変調部34は、終端処理を行った場合、その出力を停止し、同時に同期信号挿入部35の加算部65は、セレクタを切換えて、所定の長さのFrame Syncを加える。そして、Frame Syncが加えられると、加算部65はセレクタを切換え(元に戻し)、1,7PP変調部34は、その出力を再開する(符号列74を同期信号挿入部65に供給する)。
なお、Frame Syncの挿入方法の一例として、上述したような方法を説明したが、その方法は限定されず、例えば、1,7PP変調部34は、終端処理を行った後、予め用意されている所定のFrame Sync長と同一の、仮の符号列を同期信号挿入部35に供給し、同期信号挿入部35は、この仮の符号列を、所定のFrame Syncと置き換えるようにしてもよい。
ステップS15において、変調装置3は、符号列73を、NRZI化し記号符号列とし、それを外部に出力する。
具体的には、NRZI化部36は、同期信号挿入部35より供給されてくる符号列73を、NRZI化して記録符号列として、外部に出力するとともに、累積DSV検査部37に出力する。
累積DSV検査部37は、NRZI化部36より供給されてくる記号符号列を入力し、最終累積DSV値を演算し、演算した最終累積DSV値が所定の範囲内であるか否かを判定し、所定の範囲内ではないと判定した場合、その旨をDSV制御ビット決定部31の累積DSV演算部55に供給する。このとき、累積DSV演算部55は、いままで演算していた累積DSV値を0にリセットするか、または所定の初期値にセットする。
なお、DSV制御ビット決定部31の累積演算部55に供給される累積DSV値は、図5に示されるような比較部58からの値以外に、例えば、上述した累積DSV検査部37により演算された最終累積DSV値でもよい。即ち、累積DSV検査部37により演算された最終累積DSV値が、所定のタイミングで、累積DSV演算部55に供給されることで、累積DSV演算部55は、上述した動作と同様な動作を実行することができる。
また、NRZI化部36より出力される符号列は、この例においては記録符号列とされたが、出力結果が伝送される場合には、伝送符号列とされる。この場合、変調装置3の動作に変更はない。
上述したように、本発明の変調装置3においては、図9に示されるように、1,7PP変調部34、1,7PP変調部45、および1,7PP変調部46のレジスタ(入力用レジスタ81および出力用レジスタ82)のレジスタ数は、1,7PP変調部分が独立な構成であるため、データ語を1,7PP変調する際に最小限必要なだけのレジスタ数でよく、DSV制御間隔に依存しない。一方、従来の変調装置(例えば、図2の変調装置2)においては、変調部22が有しているレジスタのレジスタ数は、図3に示されるように、DSV制御間隔に相当する数だけ必要とされる。
また、遅延処理部32のレジスタは、DSV制御間隔相当のチャネルビット列と、回路遅延分αの合計分のレジスタ数を有するDSV区間遅延用シフトレジスタ61)のみでよい(1本のみでよい)。
このように、本発明の変調装置3は、必要なレジスタが従来よりもコンパクトに構成されることができ、その結果、製造者は、変調装置3の回路のコンパクト化を行うことができる。また、レジスタ数が減少されることで、例えば低消費電力化を実現することができる。
特に、例えばDSV制御間隔が増大したり、また、データ語から符号語への変換テーブルが小さくなったりすると、変調装置3を使用するメリットがより顕著となる。
上述した一連の処理は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることもできる。この場合、例えば、変調装置4は、図10に示されるようなパーソナルコンピュータにより構成される。
図10において、CPU101は、ROM102に記憶されているプログラム、または記憶部108からRAM103にロードされたプログラムに従って各種の処理を実行する。RAM103にはまた、CPU101が各種の処理を実行する上において必要なデータなども適宜記憶される。
CPU101、ROM102、およびRAM103は、バス104を介して相互に接続されている。このバス104にはまた、入出力インタフェース105も接続されている。
入出力インタフェース105には、キーボード、マウスなどよりなる入力部106、ディスプレイなどよりなる出力部107、ハードディスクなどより構成される記憶部108、モデム、ターミナルアダプタなどより構成される通信部109が接続されている。通信部109は、インターネットを含むネットワークを介しての通信処理を行う。
入出力インタフェース105にはまた、必要に応じてドライブ110が接続され、磁気ディスク121、光ディスク122、光磁気ディスク123、或いは半導体メモリ124などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部108にインストールされる。
一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。
この記録媒体は、図10に示されるように、装置本体とは別に、ユーザにプログラムを供給するために配布される、プログラムが記憶されている磁気ディスク121(フロッピディスクを含む)、光ディスク122(CD-ROM(Compact Disk-Read Only Memory),DVD(Digital Versatile Disk)を含む)、光磁気ディスク123(MD(Mini-Disk)を含む)、もしくは半導体メモリ124などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに供給される、プログラムが記憶されているROM102や、記憶部108に含まれるハードディスクなどで構成される。
なお、本明細書において、記録媒体に記憶されるプログラムを記述するステップは、含む順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
3 変調装置, 31 DSV制御ビット決定部, 32 遅延処理部, 33 決定DSV制御ビット挿入部, 34,45,46 1,7PP変調部, 35 同期信号挿入部, 36,51,52 NRZI化部, 37 累積DSV検査部, 38 入力部, 42,43,48,49,56,57,60,65 加算部,53,54 区間ブロックDSV演算部, 55 累積DSV演算部, 58 比較部, 61 DSV区間遅延シフトレジスタ, 62 AND演算部, 63 OR演算部, 64 DSV制御ビットポジションゲート, 71 入力データ列, 72 DSV制御ビット挿入ビット列, 73 チャネルビット列, 81 入力用レジスタ, 82 出力用レジスタ
Claims (3)
- 入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成方法において、
前記DSV制御ビットの第1の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、
前記第1の候補ビットとは異なる前記DSV制御ビットの第2の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第1の候補ビット挿入ビット列生成ステップの処理により生成された前記第1の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、前記第2の候補ビット挿入ビット列生成ステップの処理により生成された前記第2の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第1または第2の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むことを特徴とするDSV制御ビット生成方法。 - 入力ビット列に挿入されるDSV制御ビットを生成する処理を制御するコンピュータが実行するプログラムであって、
前記DSV制御ビットの第1の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、
前記第1の候補ビットとは異なる前記DSV制御ビットの第2の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第1の候補ビット挿入ビット列生成ステップの処理により生成された前記第1の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、前記第2の候補ビット挿入ビット列生成ステップの処理により生成された前記第2の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第1または第2の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むプログラムが記録されていることを特徴とする記録媒体。 - 入力ビット列に挿入されるDSV制御ビットを生成する処理を制御するコンピュータに実行させるプログラムであって、
前記DSV制御ビットの第1の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第1の候補ビット挿入ビット列を生成する第1の候補ビット挿入ビット列生成ステップと、
前記第1の候補ビットとは異なる前記DSV制御ビットの第2の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第2の候補ビット挿入ビット列を生成する第2の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第1の候補ビット挿入ビット列生成ステップの処理により生成された前記第1の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第1の候補チャネルビット列に変調するとともに、前記第2の候補ビット挿入ビット列生成ステップの処理により生成された前記第2の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第2の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第1および第2の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第1または第2の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006033314A JP2006197626A (ja) | 2006-02-10 | 2006-02-10 | Dsv制御ビット生成方法、記録媒体、およびプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006033314A JP2006197626A (ja) | 2006-02-10 | 2006-02-10 | Dsv制御ビット生成方法、記録媒体、およびプログラム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001377598A Division JP4132804B2 (ja) | 2001-12-11 | 2001-12-11 | 変調装置および方法、記録媒体、並びにプログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006197626A true JP2006197626A (ja) | 2006-07-27 |
Family
ID=36803246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006033314A Pending JP2006197626A (ja) | 2006-02-10 | 2006-02-10 | Dsv制御ビット生成方法、記録媒体、およびプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006197626A (ja) |
-
2006
- 2006-02-10 JP JP2006033314A patent/JP2006197626A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4132804B2 (ja) | 変調装置および方法、記録媒体、並びにプログラム | |
US20050168355A1 (en) | Method and apparatus for modulating and demodulating data into a variable length code and a providing medium for implementing the method | |
JP4178795B2 (ja) | 変調装置および方法、dsv制御ビット生成方法、記録媒体、並びにプログラム | |
US7336207B2 (en) | Modulation table, modulating apparatus and method, program, and recording medium | |
US7333033B2 (en) | Modulation table, modulating device and method, program, and recording medium | |
JP3722331B2 (ja) | 変調装置および方法、並びに記録媒体 | |
KR100954986B1 (ko) | 변조 장치 및 방법 | |
US8179292B2 (en) | Data modulation apparatus, data modulation method, data modulation program, and recording medium | |
JP3717024B2 (ja) | 復調装置および方法 | |
US8258989B2 (en) | Data demodulator, data demodulation method and program thereof | |
JP2006197626A (ja) | Dsv制御ビット生成方法、記録媒体、およびプログラム | |
JP2000068850A (ja) | 復調装置および方法、並びに提供媒体 | |
JP4826888B2 (ja) | 復調テーブル、復調装置および復調方法、プログラム、並びに記録媒体 | |
JP2003273743A (ja) | 変調方法および変調装置 | |
JP4983032B2 (ja) | 復調テーブル、復調装置および方法、プログラム、並びに記録媒体 | |
JP4696672B2 (ja) | 位相同期装置および方法、データ再生装置および方法、並びに、プログラム | |
JP2000068849A (ja) | 変調装置および方法、復調装置および方法、並びに提供媒体 | |
JP2006311598A (ja) | 変調装置および方法、記録媒体、並びに復調装置および方法 | |
JP2004326903A (ja) | 変調装置、変調方法 | |
JP2004220698A (ja) | 変調装置および変調方法、記録媒体、並びにプログラム | |
JP2000341133A (ja) | 変調装置および方法、並びに記録媒体 | |
JP2008288674A (ja) | 変調装置 | |
JP2007133981A (ja) | 復調装置および復調方法、プログラム、並びに記録媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20080602 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080804 |
|
A02 | Decision of refusal |
Effective date: 20080902 Free format text: JAPANESE INTERMEDIATE CODE: A02 |