JP4178795B2 - 変調装置および方法、ｄｓｖ制御ビット生成方法、記録媒体、並びにプログラム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は変調装置および方法、DSV制御ビット生成方法、記録媒体、並びにプログラムに関し、特に、データ伝送や記録媒体への記録に用いて好適な変調装置および方法、DSV制御ビット生成方法、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録したりする際、伝送路や記録媒体に適するように、データの変調が行われる。
【０００３】
このような変調方法の１つとして、ブロック符号が知られている。このブロック符号は、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
【０００４】
ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、連続する”１”の間に入る、”０”の最小連続個数、例えば”０”の最小ランを示し、ｋは連続する”１”の間に入る、”０”の最大連続個数、例えば”０”の最大ランを示している。
【０００５】
ところで上述のようにして得られる可変長符号を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスクやミニディスクでは、可変長符号において、”１”を反転とし、”０”を無反転として、NRZI(Non Return to Zero Inverted)変調し、NRZI変調された可変長符号（以下、記録波形列とも称する）に基づいて記録が行なわれている。また、記録密度のあまり大きくなかった初期のＩＳＯ（International Organization for Standardization）規格の光磁気ディスクでは、記録変調されたビット列が、NRZI変調されず、そのまま記録されていた。
【０００６】
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度に記録を行うためには、最小反転間隔Ｔminは長い方が、すなわち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、すなわち最大ランｋは小さい方が望ましく、この条件を満足するために、種々の変調方法が提案されている。
【０００７】
具体的には、例えば光ディスク、磁気ディスク、又は光磁気ディスク等において、提案あるいは実際に使用されている変調方式として、可変長符号であるRLL（１−７）（（１，７；ｍ，ｎ；ｒ）とも表記される）やRLL（２−７）（（２，７；ｍ，ｎ；ｒ）とも表記される）、そしてＩＳＯ規格ＭＯに用いられている固定長RLL（１−７）（（１，７；ｍ，ｎ；１）とも表記される）などがある。
【０００８】
現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等のディスク装置では、最小ランｄ＝１のRLL符号（Run Length Limited Code）がよく用いられている。
【０００９】
可変長RLL（１−７）符号の変換テーブルは、例えば以下のようなテーブルである。
【００１０】
【表１】

【００１１】
ここで変換テーブル内の記号ｘは、次に続くチャネルビットが”０”であるときに”１”とされ、また次に続くチャネルビットが”１”であるときに”０”とされる。最大拘束長ｒは２である。
【００１２】
可変長RLL（１−７）のパラメータは（１，７；２，３；２）であり、記録波形列のビット間隔をＴとすると、（ｄ＋１）Ｔで表される最小反転間隔Ｔminは２（＝１＋１）Ｔとなる。データ列のビット間隔をＴdataとすると、この（ｍ／ｎ）×２で表される最小反転間隔Ｔminは１．３３（＝（２／３）×２）Ｔdataとなる。また（ｋ＋１）Ｔで表される最大反転間隔Ｔmaxは８（＝７＋１）Ｔ（（＝（ｍ／ｎ）×８Ｔｄａｔａ＝（２／３）×８Ｔｄａｔａ＝５．３３Ｔdata）である。さらに検出窓幅Ｔwは（ｍ／ｎ）×Ｔdataで表され、その値は０．６７（＝２／３）Ｔdataとなる。
【００１３】
ところで、表１のRLL（１−７）による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下３Ｔ、４Ｔと続く。２Ｔや３Ｔのようなエッジ情報が早い周期で多く発生するのは、クロック再生には有利となる場合が多い。
【００１４】
ところが、線速方向の記録密度をさらに高くしていくと、今度は逆に、Ｔminが問題となってくる。すなわち最小ランである２Ｔが、連続して発生し続けた時は、記録波形に歪みが生じやすくなってくる。なぜなら２Ｔの波形出力は、他の波形出力よりも小さいので、例えばノイズ、デフォーカス、あるいはタンジェンシャル・チルト等による影響を受け易くなるからである。
【００１５】
このように、高線密度記録の際には、Ｔmin（２Ｔ）の連続した記録は、ノイズ等の外乱の影響を受けやすくなり、従ってデータ再生時において、誤りが発生し易くなる。この場合における、データ再生誤りのパターンとしては、連続するＴmin（２Ｔ）の先頭から最後までのエッジが一斉にシフトして誤るケースが多く、すなわち発生するビットエラー長が長くなってしまう。
【００１６】
ところで、記録媒体へのデータの記録、あるいは、データの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に直流成分が含まれていると、例えば、ディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って、変調符号には、直流成分をなるべく含めないようにする方が良い。
【００１７】
そこで、DSV(Digital Sum Value)を制御することが提案されている。このDSVとは、チャネルビット列をNRZI化し（すなわちレベル符号化し）、そのビット列（データのシンボル）の”１”を「＋１」、”０”を「−１」として、符号を加算していったときのその総和を意味する。符号列の直流成分の目安となるDSVの絶対値を小さくすること、すなわち、DSV制御を行うことは、符号列の直流成分を抑制することになる。
【００１８】
上記表１に示した、可変長RLL（１−７）テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現する。
【００１９】
しかしながら、DSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ない方が良い。
【００２０】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しない方が良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００２１】
ただし実際のRLL符号は、最小ランは必ず守る必要があるが、最大ランについてはその限りではない。場合によっては最大ランを破るパターンを同期信号に用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の８−１６符号における最大ランは１１Tだが、同期信号パターン部分において、最大ランを超える１４Ｔを与え、同期信号の検出能力を上げている。
【００２２】
従って、変換効率の優れたRLL（１−７）方式において、高密度化に対応して、高線密度に、より適するように最小ランの連続を制御すること、および、DSV制御をなるべく効率よく行うことは、重要である。
【００２３】
以上に対して、例えば、本件出願人が先に出願した、特開平１１−１７７４３１号公報において、データ列に第１のＤＳＶ制御ビットを挿入した第１のデータ列と、第２のＤＳＶ制御ビットを挿入した第２のデータ列を生成するＤＳＶ制御ビット挿入手段と、最小ランｄが１とされ、かつ、データ列の要素内の”１”の個数と、変換される符号語列の要素内の”１”の個数を、２で割った時の余りが、どちらも１あるいは０で一致するような変換テーブルを用いて、第１のデータ列と第２のデータ列の両方を変調する変調手段と、変換テーブルを用いて変調された第１のデータ列の第１の区間ＤＳＶと第２のデータ列の第２の区間ＤＳＶを計算し、それらをそれまでの累積ＤＳＶと加算した値から、変換テーブルを用いて変調された第１のデータ列と第２のデータ列の一方を選択して出力するＤＳＶ計算手段とを備えることを特徴とする変調装置が開示されている。
【００２４】
図１は、従来の変調装置の構成例を示すブロック図である。
【００２５】
図１に示すように、変調装置１０は、入力されたデータ列に対して、所定の間隔でDSV制御ビットとして、”１”または”０”を挿入するDSV制御ビット挿入部１１を備える。
【００２６】
このDSV制御ビット挿入部１１では、DSV制御ビット”１”を挿入するデータ列と、DSV制御ビット”０”を挿入するデータ列とが用意される。また、DSV制御ビット挿入部１１は、DSV区間の位置を調整し、１つのDSV区間のチャネルビット列は、１つのDSV制御ビットを含む入力ビット列より変換されたものであるようにする。
【００２７】
変調部１２は、DSV制御ビット挿入部１１でDSV制御ビットの挿入されたデータ列を変調する。ＤＳＶ制御部１３は、変調部１２で変調された符号語列をＮＲＺＩ化してレベルデータとした後にＤＳＶ計算を行い、最終的にＤＳＶ制御の行われた記録符号列を出力する。
【００２８】
また、他の例として、本件出願人が先に出願した、特開平１１−３４６１５４号公報において、変換コードとして、ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードと、データ列の要素内の「１」の個数を２で割ったときの余りと、変換される符号語列内の「１」の個数を２で割った余りが、どちらも１あるいは０で一致するような変換規則と、最小ランｄの連続を所定の回数以下に制限する第１の置き換えコードと、ラン長制限を守るための第２の置き換えコードを有することを特徴とした変換テーブルが開示されている。
【００２９】
図２は、従来の変調装置の他の構成例を示すブロック図である。
【００３０】
図２に示すように、変調装置２０は、DSV制御ビットである「１」あるいは「０」を決定し、入力されたデータ列に、任意の間隔で挿入するDSV制御ビット決定・挿入部２１、DSV制御ビットが挿入されたデータ列を変調する変調部２２、並びに、変調部２２の出力を記録波形列に変換するNRZI化部２３を備える。また、変調装置２０は、タイミング信号を生成し、各部に供給してタイミングを管理するタイミング管理部２４を備える。
【００３１】
【発明が解決しようとする課題】
しかしながら、上述したような方法によるDSV制御を実現する場合、具体的な制御信号などについて工夫する必要があるという課題があった。
【００３２】
例えば、上述したような方法においては、区間外に存在する次のDSV制御ビットを含んだ変換により生成されたチャネルビット列が含まれてしまい、算出された区間DSV値に誤差が生じてしまわないように、DSV区間をずらす処理が行われているが、このような処理を実現するためには、各部の動作を制御する制御信号について工夫する必要がある。
【００３３】
また、例えば、上述したような方法において、区間DSV値の算出に使用したレジスタには、前回の算出に利用した値が全て格納されたままであり、その中の不必要な値により、次に算出された区間DSV値に誤差が生じてしまう場合があるので、このような処理を実現するためには、各部の動作を制御する制御信号および各部について工夫する必要がある。
【００３４】
本発明はこのような状況に鑑みてなされたものであり、変調切れ目を検出し、区間DSV値を算出する区間を制御することで、より好適なDSV制御を実現することができるようにするものである。
【００３５】
【課題を解決するための手段】
本発明の変調装置は、記録符号列あるいは伝送符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成手段と、DSV制御ビット生成手段から供給されるDSV制御ビットを入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入手段と、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、DSV制御ビットを挿入されたビット列である挿入後ビット列をチャネルビット列に変調する第１の変調手段とを備え、DSV制御ビット生成手段は、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成手段と、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成手段と、変換規則と同一の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調手段と、第２の変調手段により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出手段と、変調切れ目検出手段により検出された第１のチャネルビット列候補の変調切れ目より、 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出手段により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出手段と、有効区切れ目検出手段により検出された第１の有効区切れ目に基づくタイミングで、第２の変調手段により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出手段により検出された第２の有効区切れ目に基づくタイミングで、第２の変調手段により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算手段と、有効区切れ目検出手段により検出された第１および第２の有効区切れ目に基づくタイミングで、DSV演算手段により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定手段とを備える。
【００３６】
前記チャネルビット列をNRZI化することにより、記録符号列あるいは伝送符号列を生成するNRZI化手段をさらに備えるようにすることができる。
【００３７】
前記変換規則では、入力ビット列または挿入後ビット列の１ブロック内の「１」の個数を２で割った余りが、チャネルビット列の対応する１ブロック内の「１」の個数を２で割った余りと一致するようにすることができる。
【００３９】
前記変換規則では、最小ランｄ＝１、最大ランｋ＝７、変換前の基本データ長ｍ＝２、および変換後の基本チャネルビット長ｎ＝３であるようにすることができる。
【００４０】
前記変調装置では、基本チャネルビット長であるｎだけのチャネルビット列を出力する時間内に、基本データ長であるｍだけのデータが入力されるようにすることができる。
【００４１】
前記変調切れ目検出手段は、１回当たりの変換規則に基づいた拘束長ｒ＝４の符号語変換に対して、変換規則のパターンに基づいて、１箇所または２箇所の変調切れ目を検出するようにすることができる。
【００４４】
前記DSV演算手段は、第１および第２のチャネルビット列候補のそれぞれについて現在のDSV制御区間の区間DSV値を演算する区間DSV演算手段と、DSV制御ビット決定手段の決定結果に基づいて、累積DSV値を処理する累積DSV処理手段と、区間DSV値と現在のDSV制御区間前の累積DSV値とを加算して第１および第２のDSV値を生成する加算器とを備えるようにすることができる。
【００４５】
前記第１および第２の変調手段のそれぞれは、変換規則に基づく変調を実行するために必要な最小限度の数のレジスタを備えるようにすることができる。
【００４６】
前記DSV制御ビット生成手段における、所定のレジスタは、DSV制御ビット決定手段によりDSV制御ビットが決定した時、決定された候補のレジスタの内容と同一にするようにすることができる。
【００４７】
前記第１および第２の有効区切れ目に基づいたタイミングは、区間DSV値を演算するための、区間分の入力ビット列が、所定位置に挿入されたDSV制御ビットを1ビットだけ含まれるように制御されるようにすることができる。
【００４８】
生成したチャネルビット列に、予め設定されたユニークなパターンを含む同期パターンを挿入する、第１の同期信号挿入手段をさらに備え、DSV制御ビット生成手段は、第１および第２のチャネルビット列候補のそれぞれに、同期パターンと同一のパターンを挿入し、挿入された第１および第２のチャネルビット列候補をDSV演算手段に提供する第２の同期信号挿入手段をさらに備えるようにすることができる。
【００４９】
本発明の変調方法は、記録符号列あるいは伝送符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、DSV制御ビット生成ステップの処理により供給されるDSV制御ビットを入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、DSV制御ビットを挿入されたビット列である挿入後ビット列をチャネルビット列に変調する第１の変調ステップとを含み、DSV制御ビット生成ステップは、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、変換規則と同一の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づくタイミングで、DSV演算ステップの処理により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとを含む。
【００５０】
本発明の第１の記録媒体のプログラムは、記録符号列あるいは伝送符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、DSV制御ビット生成ステップの処理により供給されるDSV制御ビットを入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、DSV制御ビットを挿入されたビット列である挿入後ビット列をチャネルビット列に変調する第１の変調ステップとを含み、DSV制御ビット生成ステップは、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、変換規則と同一の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づくタイミングで、DSV演算ステップの処理により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとを含む。
【００５１】
本発明の第１のプログラムは、記録符号列あるいは伝送符号列のDSVを制御するために、入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、DSV制御ビット生成ステップの処理により供給されるDSV制御ビットを入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、DSV制御ビットを挿入されたビット列である挿入後ビット列をチャネルビット列に変調する第１の変調ステップとを含み、DSV制御ビット生成ステップは、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、変換規則と同一の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、第２の変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づくタイミングで、DSV演算ステップの処理により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとを含む。
【００５２】
本発明のDSV制御ビット生成方法は、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、DSV制御ビットの値を決定するタイミングを制御する有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づいたタイミングで、DSV演算ステップの処理により求められたDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
【００５３】
本発明の第２の記録媒体のプログラムは、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、DSV制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づいたタイミングで、DSV演算ステップの処理により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
【００５４】
本発明の第２のプログラムは、入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、入力ビット列の所定位置にDSV制御ビットの第２の候補ビットを挿入することにより、入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、（ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、変調切れ目検出ステップの処理により検出された第１のチャネルビット列候補の変調切れ目より、DSV制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、変調切れ目検出ステップの処理により検出された第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、有効区切れ目検出ステップの処理により検出された第１の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、有効区切れ目検出ステップの処理により検出された第２の有効区切れ目に基づくタイミングで、変調ステップの処理により生成される第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、有効区切れ目検出ステップの処理により検出された第１および第２の有効区切れ目に基づいたタイミングで、DSV演算ステップの処理により求められた第１および第２のDSV値に基づいて、第１または第２の候補ビットのいずれかをDSV制御ビットに決定するDSV制御ビット決定ステップとをコンピュータに実行させる。
【００５５】
本発明の変調装置および方法、DSV制御ビット生成方法、並びにプログラムにおいては、入力ビット列の所定位置にDSV制御ビットの第1の候補ビットが挿入されて第1の挿入後ビット列候補が生成され、入力ビット列の所定位置にDSV制御ビットの第2の候補ビットが挿入されて第2の挿入後ビット列候補が生成され、変換規則と同一の変換規則に基づき、第1および第2の挿入後ビット列候補がそれぞれ変調されて生成される第1および第2のチャネルビット列候補のそれぞれに基づいて、可変長符号の変換の切れ目である変調切れ目が検出され、第１のチャネルビット列候補の変調切れ目より、 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目が検出されるとともに、第２のチャネルビット列候補の変調切れ目より、第１の有効区切れ目とは独立した第２の有効区切れ目が検出され、第１の有効区切れ目に基づくタイミングで、第１のチャネルビット列候補に基づく第１のDSV値が演算されるとともに、第２の有効区切れ目に基づくタイミングで、第２のチャネルビット列候補に基づく第２の DSV 値が演算され、検出された第１および第２の有効区切れ目に基づくタイミングで、求められた第１および第２のDSV値に基づいて、第1または第2の候補ビットのいずれかがDSV制御ビットに決定される。
【００５６】
ここで、本願出願当初の「特許請求の範囲」に記載の各構成要素には、例えば、次記表２のように下記「発明の実施の形態」に記載の構成要素を適用可能である。なお、かかる表２は、本願出願当初の「特許請求の範囲」の理解を容易にする目的のためだけに記載されたものである。つまり、本願「特許請求の範囲」は、表２や下記「発明の詳細な説明」の記載により限定解釈されるべきものではなく、したがって、いわゆる当業者により本願「特許請求の範囲」に包含されると理解される他の構成例・変形例は、全て、本願「特許請求の範囲」に包含されるものと了解される。
【００５７】
【表２】

【００５８】
【発明の実施の形態】
本発明の実施の形態について説明するが、以下においては、説明の便宜上、変換される前のデータの「０」と「１」の並び（変換前のデータ列）を、（００００１１）のように、（ ）で区切って表し、変換された後の符号の「０」と「１」の並び（符号語列）を、”０００１００１００”のように、” ”で区切って表すことにする。以下に示す表３は、本発明のデータを符号に変換する変換テーブルの例を表している。
【００５９】
【表３】

【００６０】
表３の変換テーブルは、最小ランｄ＝１、最大ランｋ＝７で、データと変換されるチャネルビットの変換比率は、ｍ：ｎ＝２：３である。また、最大拘束長は、ｒ＝４の可変長テーブルである。この変換テーブルは、変換コードとして、それがないと変換処理ができない基礎コード（データ列（１１）から（００００００１１）までのコード）、それがなくても変換処理は可能であるが、それがあると、より効果的な変換処理が可能となる置き換えコード（データ列（１１０１１１）のコード）、および、符号を任意の位置で終端させるための終端コード（データ列（００），（００００），（００００１０），（００００００）のコード）により構成される終端テーブル（termination table）を含んでいる。また、この変換テーブルには、同期信号も規定されている。
【００６１】
また、表３は、基礎コードの要素に不確定符号（＊を含む符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、”０”か”１”に決定される。すなわち表３において、変換する２ビットのデータ列が（１１）であったとき、その直前の符号語列によって、”０００”または”１０１”が選択され、そのいずれかに変換される。すなわち、直前の符号語列の１チャネルビットが”１”である場合、最小ランｄを守るために、２ビットのデータ（１１）は、符号語”０００”に変換され、直前の符号語列の１チャネルビットが”０”である場合、最大ランｋが守られるように、符号語”１０１”に変換される。
【００６２】
また、表３の変換テーブルは、最小ランの連続を制限する置き換えコードを含んでいる。データ列が（１１０１１１）であり、さらに直後のデータ列が（０１）、（００１）、若しくは（０００００）である場合、または、データ列（１１０１１１）の直後のデータ列が（００００）と続き、ここで終端される場合、データ列（１１０１１１）は符号語“００１００００００”に置き換えられる。なお、直後のデータ列が上述したようなデータ列でない場合、このデータ列（１１０１１１）は、２ビット単位（（１１），（０１），（１１））で符号化され、符号語列“１０１０１０１０１”または“００００１０１０１”に変換される。
【００６３】
さらに、表３の変換コードは、データ列の要素内の「１」の個数を２で割った時の余りと、変換される符号語列の要素内の「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も、「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換コードのうちのデータ列の要素（０００００１）は、”０１０１００１００”の符号語列の要素に対応しているが、それぞれの要素の「１」の個数は、データ列では１個、対応する符号語列では３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換コードのうちのデータ列の要素（００００００００）は、”０１０１００１００１００”の符号語列の要素に対応しているが、それぞれ「１」の個数は、データ列では０個、対応する符号語列では４個であり、どちらも２で割ったときの余りが０（偶数）で一致している。
【００６４】
次に、図３を参照して、本発明に係る変調装置の実施の形態を、図面を参照しながら説明する。この実施の形態では、データ列が、表３に従って、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換される。
【００６５】
図３に示すように、変調装置３０は、入力されたデータ列に基づいて、データ列に挿入するDSV制御ビットとして、「１」あるいは「０」を決定するDSV制御ビット決定部３１、値が決定されたDSV制御ビットを、入力されたデータ列にタイミングを合わせて挿入するDSV制御ビット指定位置挿入部３２、決定されたDSV制御ビットが挿入されたデータ列を所定の変換テーブルを用いてチャネルビットに変換するデータ変換部３３、データ変換部３３より供給されたチャネルビット列の所定の位置に所定の同期信号を挿入する同期信号挿入部３４、並びに、同期信号挿入部３４の出力を記録波形列あるいは伝送符号列に変換するNRZI化部３５を備える。また、変調装置３０は、タイミング信号を生成し、DSV制御ビット決定部３１、DSV制御ビット指定位置挿入部３２、データ変換部３３、同期信号挿入部３４、およびNRZI化部３５に供給してタイミングを管理するタイミング管理部３６を備える。
【００６６】
なお、図３において、DSV制御ビット指定位置挿入部３２は、タイミング管理部３６に処理のタイミングを管理されているように説明したが、これに限らず、例えば、DSV制御ビット指定位置挿入部３２が、入力ビット列の伝送タイミングを調整する機能をさらに有し、DSV制御ビット決定部３１より供給されるDSV制御ビットを、伝送タイミングを調整された入力ビット列の所定位置に挿入するようにしてもよい。
【００６７】
図４は、図３の変調装置３０の処理を説明する図である。データ列には、ユーザデータの他に例えば、ECC（Error Correcting Code）等の情報データが含まれている。DSV制御ビット決定部３１の決定に基づき、DSV制御ビット指定位置挿入部３２において、DSV制御ビットであるｘ１、ｘ２、およびｘ３が、データ列内に任意の間隔で挿入される。
【００６８】
また、DATA１には、フレーム間で同期をとるためのフレーム同期信号（以下、FS（Frame Sync）と称する）が挿入される。このため、DATA１においては、DSV制御ビットを挿入する間隔であるDSV区間は、短く設定される。
【００６９】
すなわち、FS、および、DATA１に対応するチャネルビットからなるCbit１を含むDSV区間の長さであるspan１、DATA２に対応するチャネルビットからなるCbit２を含むDSV区間の長さであるspan２、およびDATA３に対応するチャネルビットからなるCbit３を含むDSV区間の長さであるspan３が全て同じ長さ（span１＝span２＝span３）となるように、DATA１の長さは決定される。
【００７０】
従って、挿入されたFSがFS（bit）であり、DATA２およびDATA３がともにｘ（bit）である場合、変換テーブルの変換率がｍ：ｎ＝２：３であるので、DATA１は、ｘ−FS＊２／３（bit）となる。
【００７１】
なお、挿入するDSV制御ビットの値を正確に制御するために、区間DSVspan１、DSVspan２、およびDSVspan３は、後述するように、実際にDSV制御ビットが挿入されている位置よりも前方に区切られる。この際、各区間内には、１つのDSV制御ビットのみが挿入されている。
【００７２】
以上のように、チャネルビット列（NRZI化後の記録符号列あるいは伝送符号列）は、FSが挿入された後において、等しい間隔でDSV制御ビットが挿入されており、DSV制御が行われている。
【００７３】
図５は、入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。図５において、データ列を上述した表３に基づいてチャネルビット列へ変換する際に最低限必要なレジスタの構成例が示されており、レジスタとしては、変換前のDSV制御ビットを挿入されたデータ列を格納するために、data[０：１１]の１２ビット、データ変換部３３の変換後のチャネルビット列を格納するために、cbit[０：１７]の１８ビットが構成されている。また、その他にタイミング用レジスタ等も構成される。
【００７４】
図６は、変調装置３０のDSV制御ビット決定部３１の詳細な構成例を示すブロック図である。図６において、データ列は、DSV制御ビット決定部３１およびDSV制御ビット指定位置挿入部３２に供給される。
【００７５】
DSV制御ビット決定部３１において、2列のデータ変換およびDSV計算が行われており、値が「０」のDSV制御ビットを挿入されたデータ列を処理する列と、値が「１」のDSV制御ビットを挿入されたデータ列を処理する列とが、それぞれ独立に動作する。すなわち、DSV制御ビット決定部３１に供給されたデータ列は、入力されたデータ列に所定の間隔で、値が「０」のDSV制御ビットを付加するDSV制御ビット０付加部５１、および、入力されたデータ列に所定の間隔で、値が「１」のDSV制御ビットを付加するDSV制御ビット１付加部７１に供給される。
【００７６】
DSV制御ビット０付加部５１により、値が「０」のDSV制御ビットが付加されたデータ列は、１−７PPデータ変換部５２に供給される。１−７PPデータ変換部５２は、（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）のパラメータを持つ表３の変換テーブルを用いて、DSV制御ビットが付加されたデータ列をチャネルビット列に変換し、同期信号挿入部５３に供給する。
【００７７】
同期信号挿入部５３は、１−７PPデータ変換部５２から供給されたチャネルビット列の所定の位置に、変換テーブルの変換コードとして存在しないユニークなパターンを含む同期信号を挿入し、NRZI化部５４に供給する。
【００７８】
なお、同期信号挿入部５３において、チャネルビット列に同期信号を挿入するために、１−７PPデータ変換部５２は、表３のtermination tableを用いて、データ列の任意の位置において、変換を終端させる。そして、同期信号挿入部５３は、チャネルビット列の終端位置に続いて、同期信号を挿入する。
【００７９】
また、チャネルビット列に同期信号を挿入した同期信号挿入部５３は、挿入した同期信号の最終ビットの情報を１−７PPデータ変換部５２に供給する。１−７PPデータ変換部５２は、必要に応じて、供給された同期信号の最終ビットの情報を参照し、表３の変換テーブルを用いて、データ列を変換する。
【００８０】
NRZI化部５４は、同期信号挿入部５３より供給された、同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【００８１】
区間DSV計算部５５は、NRZI化されたチャネルビット列より、所定のDSV区間におけるDSV値からなる、区間DSV値を算出する。DSV値は、NRZI化されたチャネルビットの値が「１」の場合「＋１」とし、値が「０」の場合「−１」として演算される。演算結果として区間DSV値は、加算器５６に供給する。
【００８２】
加算器５６は、区間DSV計算部５５により供給された区間DSV値に、後述するように、積算DSV処理部６１により供給された積算DSV値を加算した、新しい積算DSV値をDSV制御ビット判定部に供給する。
【００８３】
積算DSV処理部６１は、これまでに算出されてきた区間DSV値を全て加減算した積算DSV値を、予め保持している。そして、積算DSV処理部６１は、所定のタイミングで、保持している積算DSV値を加算器５６に供給する。
【００８４】
また、１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、表３の変換テーブルによる変調の切れ目に関する情報からなる変調切れ目情報を、変調切れ目検出部８１に供給する。さらに１−７PPデータ変換部５２は、DSV制御ビットが挿入されたデータ列に対して、DSV区間の切れ目位置に関する情報を含むDSV区間切れ目信号を、有効区切れ目検出部８２に供給する。
【００８５】
変調切れ目検出部８１は、供給された変調切れ目情報に基づいて、変調切れ目位置を検出する。変調切れ目位置を検出した変調切れ目検出部８１は、変調切れ目位置に関する情報を含む変調切れ目信号を有効区切れ目検出部８２に供給する。
【００８６】
有効区切れ目検出部８２は、１−７PPデータ変換部５２より供給されたDSV区間の切れ目位置を示すDSV区間切れ目信号に基づいて、変調切れ目検出部８１より供給された変調の切れ目信号が示す変調切れ目位置の中から、対応するDSV区間のDSV制御ビットの判定を行うタイミングを制御する有効区切れ目位置を検出し、有効区切れ目位置を示す有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【００８７】
以上のように、入力されたデータ列に値が「０」のDSV制御ビットを挿入する側のシステムが構成される。また、入力されたデータ列に値が「１」のDSV制御ビットを挿入する側のシステムも、同様に構成される。すなわち、DSV制御ビット０付加部５１にはDSV制御ビット１付加部７１が対応し、１−７PPデータ変換部５２には１−７PPデータ変換部７２が対応し、同期信号挿入部５３には同期信号挿入部７３が対応し、NRZI化部５４にはNRZI化部７４が対応し、区間DSV計算部５５には区間DSV計算部７５が対応し、加算器５６には加算器７６が対応し、変調切れ目検出部８１には変調切れ目検出部９１が対応し、有効区切れ目検出部８２には有効区切れ目検出部９２が対応し、それぞれ、基本的に同様の処理を行う。
【００８８】
DSV制御ビット判定部６２は、値が「０」のDSV制御ビットを挿入されたデータ列に基づいた積算DSV値が加算器５６より供給され、値が「１」のDSV制御ビットを挿入されたデータ列に基づいた積算DSV値が加算器７６より供給される。そして、DSV制御ビット判定部６２は、これら２つの積算DSV値に基づいて、データ列に挿入するDSV制御ビットの値を判定する。すなわち、両者のうち、絶対値の小さいほうを選択する。
【００８９】
なお、DSV制御ビット判定部６２によりデータ列に挿入するDSV制御ビットの値として判定された側の積算DSV値は、積算DSV処理部６１に供給され、積算DSV処理部６１は、供給されたDSV値に基づいて、保持している積算DSV値を更新する。
【００９０】
DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値を判定すると、その判定結果をDSV制御ビット指定位置挿入部３２に供給する。DSV制御ビット指定位置挿入部３２は、DSV制御ビット判定部６２より供給された判定結果に基づいて、DSV制御ビットをデータ列の所定の位置に挿入し、データ変換部３３に供給する。
【００９１】
また、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として判定された側を特定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給し、各部が参照するレジスタの内容を必要に応じて更新させる。
【００９２】
すなわち、データ列に挿入するDSV制御ビットの値として判定された側の各部が参照したレジスタの値を、判定されなかった反対側の各部が参照したレジスタの値のそれぞれに対応させて、格納する。結局、値が「０」のDSV制御ビットを付加する側が参照する各レジスタの内容と、値が「１」のDSV制御ビットを付加する側が参照する各レジスタの内容とを、選択されたDSV制御ビット側が参照する各レジスタの値を用いて、一致させる。
【００９３】
データ列に挿入するDSV制御ビットの値を決定するDSV制御ビット決定部３１は、以上のように構成される。
【００９４】
次に、この実施の形態の動作について説明する。
【００９５】
最初に、入力されたデータ列は、DSV制御ビット決定部３１のDSV制御ビット０付加部５１およびDSV制御ビット１付加部７１、並びに、DSV制御ビット指定位置挿入部３２に供給される。
【００９６】
データ列を供給されたDSV制御ビット０付加部５１は、値が「０」のDSV制御ビットをデータ列に所定の間隔で付加する。１−７PPデータ変換部５２は、DSV制御ビット０付加部５１において値が「０」のDSV制御ビットを付加されたデータ列を取得し、表３の変換テーブルに基づいて、取得したデータ列を符号語からなるチャネルビット列に変換する。
【００９７】
また、１−７PPデータ変換部５２は、必要に応じて、同期信号挿入部５３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部５３に供給される。また、１−７PPデータ変換部５２は、データ変調の際に、変調切れ目位置にフラグを立てた変調切れ目位置情報を変調切れ目位置検出部８１に供給し、さらに、DSV区間切れ目信号を有効区切れ目検出部８２に供給する。
【００９８】
変換されたチャネルビット列を供給された同期信号挿入部５３は、チャネルビット列の所定の位置に所定のパターンの同期信号を挿入し、NRZI化部５４に供給する。また、同期信号挿入部５３は、１−７PPデータ変換部５２がデータ変調の際に、直前のチャネルビット列の最終ビットの値を参照できるように、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部５２に供給する。
【００９９】
そして、NRZI化部５４は、同期信号挿入部５３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部５５に供給する。
【０１００】
また、１−７PPデータ変換部５２より変調切れ目位置情報を供給された変調切れ目検出部８１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部８２に供給する。
【０１０１】
他方、データ列を供給されたDSV制御ビット１付加部７１は、値が「１」のDSV制御ビットをデータ列に所定の間隔で付加する。１−７PPデータ変換部７２は、１−７PPデータ変換部５２と同様に、DSV制御ビットが付加されたデータ列をチャネルビット列に変換する。
【０１０２】
また、１−７PPデータ変換部７２は、必要に応じて、同期信号挿入部７３より供給された同期信号の最終ビットに関する情報を参照し、取得したデータ列をチャネルビット列に変換する。変換されたチャネルビット列は、同期信号挿入部７３に供給される。また、１−７PPデータ変換部７２は、変調切れ目位置情報を変調切れ目位置検出部９１に供給し、さらに、DSV区間切れ目信号を有効区切れ目検出部９２に供給する。
【０１０３】
同期信号挿入部７３は、同期信号を挿入し、NRZI化部７４に供給する。また、同期信号挿入部７３は、挿入した同期信号の最終ビットの値に関する情報を１−７PPデータ変換部７２に供給する。そして、NRZI化部７４は、同期信号挿入部７３において同期信号を挿入されたチャネルビット列をNRZI化し、区間DSV計算部７５に供給する。
【０１０４】
また、１−７PPデータ変換部７２より変調切れ目位置情報を供給された変調切れ目検出部９１は、変調の切れ目位置を検出し、変調切れ目位置信号を作成し、有効区切れ目検出部９２に供給する。
【０１０５】
図７は、１−７PPデータ変換部が変調切れ目位置にフラグを立てる様子の具体例を示す図である。
【０１０６】
図７において、制御ビット付きデータ列が、data[０：１１]の１２ビットに、data[０]から順に入力され、レジスタ数字の大きいほうへクロックごとにシフトされていく。そして、data[１１]までシフトされたデータは、次のシフト時に捨てられる。また、データ列と対応するチャネルビット列との関係は、図５の様になっている。
【０１０７】
なお、図５において、図示は省略されているが、変調切れ目位置を示すレジスタ等の、タイミング制御を行うためのレジスタは、チャネルビット列を格納するレジスタと同数のデータを格納できるように構成されており、互いに同じ位置が対応されている。また、これらタイミング制御のためのレジスタには、例えばアクティブ時において「１」が格納され、それ以外の位置には「０」が格納される。
【０１０８】
データ列は２データ毎に処理される。data[０，１]＝[１，１]，data[０，１]＝[０，１]、またはdata[０，１]＝[１，０]である場合、（１１），（１０）、または（０１）を検出した１−７PPデータ変換部５２は、上述したように、表３の変換テーブルに基づいて、変換パターンを確定する。そして、cbit[０，１，２]に、変換されたチャネルビット列が格納される。このとき、cbit[２]と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１０９】
data[０，１]＝[０，０]の場合、拘束長ｒ＝１において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計４データ）が入力されると、１−７PPデータ変換部５２は、data[０，１，２，３]を参照する。そして、data[０，１，２，３]＝[１，１，０，０]，data[０，１，２，３]＝[０，１，０，０]、またはdata[０，１，２，３]＝[１，０，０，０]である場合、（００１１），（００１０）、または（０００１）を検出した１−７PPデータ変換部５２は、上述したように、表３の変換テーブルに基づいて、変換パターンを確定する。そして、cbit[０，１，２，３，４，５]に、変換されたチャネルビット列が格納される。このとき、cbit[５]と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１１０】
data[０，１，２，３]＝[０，０，０，０]の場合、拘束長ｒ＝２において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計６データ）が入力されると、１−７PPデータ変換部５２は、data[０，１，２，３，４，５]を参照する。そして、data[０，１，２，３，４，５]＝[１，１，０，０，０，０]、またはdata[０，１，２，３，４，５]＝[１，０，０，０，０，０]である場合、（００００１１）、または（０００００１）を検出した１−７PPデータ変換部５２は、上述したように、表３の変換テーブルに基づいて、変換パターンを確定する。そして、cbit[０，１，２，３，４，５，６，７，８]に、変換されたチャネルビット列が格納される。このとき、cbit[８]と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１１１】
data[０，１，２，３，４，５]＝[０，０，０，０，０，０]、またはdata[０，１，２，３，４，５]＝[０，１，０，０，０，０]の場合、拘束長ｒ＝３において変換パターンは確定されず、新たなるデータ列が順に入力される。新たに２データ（合計８データ）が入力されると、１−７PPデータ変換部５２は、data[０，１，２，３，４，５，６，７]を参照し、上述したように、表３の変換テーブルに基づいて、変換パターンを確定する。
【０１１２】
具体的には、data[０，１，２，３，４，５，６，７]＝[０，０，０，０，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[１，０，０，０，０，０，０，０] ，data[０，１，２，３，４，５，６，７]＝[０，１，０，０，０，０，０，０] 、data[０，１，２，３，４，５，６，７]＝[１，１，０，０，０，０，０，０]、data[０，１，２，３，４，５，６，７]＝[０，０，０，１，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[１，０，０，１，０，０，０，０] ，data[０，１，２，３，４，５，６，７]＝[０，１，０，１，０，０，０，０] 、若しくはdata[０，１，２，３，４，５，６，７]＝[１，１，０，１，０，０，０，０]である場合、（００００００００），（０００００００１），（００００００１０）、（００００００１１）、（００００１０００），（００００１００１），（００００１０１０）、若しくは（００００１０１１）を検出した１−７PPデータ変換部５２は、上述したように動作し、表３に示すような変換テーブルの拘束長ｒ＝４の変換コードを用いて、それぞれ“０１０１００１００１００”，“０１０１００００００１０”，“０１０１０００００００１”、若しくは“０１０１０００００１０１”、または、“０００１００１００１００”，“０００１００００００１０”，“０００１０００００００１”、若しくは“０００１０００００１０１”に変換する。そして、cbit[０，１，２，３，４，５，６，７，８，９，１０，１１]に、変換されたチャネルビット列が格納される。このとき、所定の位置の変調切れ目位置を示すレジスタに１が格納される。
【０１１３】
具体的には、data[０，１，２，３，４，５，６，７]＝[０，０，０，１，０，０，０，０]、またはdata[０，１，２，３，４，５，６，７]＝[０，０，０，０，０，０，０，０]の場合、変調切れ目位置は、cbit[０，１，２，３，４，５，６，７，８，９，１０，１１]の、cbit[１１]と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１１４】
また、data[０，１，２，３，４，５，６，７]＝[１，０，０，１，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[０，１，０，１，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[１，１，０，１，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[１，０，０，０，０，０，０，０]，data[０，１，２，３，４，５，６，７]＝[０，１，０，０，０，０，０，０]、またはdata[０，１，２，３，４，５，６，７]＝[１，１，０，０，０，０，０，０]の場合、変調切れ目位置は、cbit[０，１，２，３，４，５，６，７，８，９，１０，１１]の、cbit[１１]およびcbit[２]と同じ位置の変調切れ目位置を示すレジスタに１が格納される。
【０１１５】
なお、表３においては、上述したパターン以外にtermination tableにおける変換パターンが存在するが、これらの動作については基本的に上記と同様である。すなわち、表３のtermination tableと一致した上で、さらに同期信号の挿入される位置を検出した時に、変換パターンが確定される。この場合の変調切れ目位置については、各決定要素に対してチャネルビットの最終ビット位置の１箇所に与えられる。
【０１１６】
以上のように、入力データ列から、チャネルビット列へ、全てのパターン変換が行われ、変調切れ目情報が与えられる。そして、次のパターン変換は、パターンが確定し、変調切れ目情報が発生した後、再度、拘束長ｒ＝１から始まり、上述したような動作を繰り返す。このとき、チャネルビット列および変調切れ目情報は、図５における、１８ビットのレジスタにより出力される前に、変換処理が完了されており、変換済みのチャネルビット列および変調切れ目情報が図６の同期信号挿入部５３に供給される。
【０１１７】
図６に戻り、変調切れ目検出部８１は、上述したように変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。
【０１１８】
なお、変調切れ目検出部９１も、上述した場合と同様に、変調切れ目位置情報が示されているレジスタを参照し、変調切れ目位置を検出する。この場合、１−７PPデータ変換部５２の作業は、１−７PPデータ変換部７２が行い、同期信号挿入部５３の作業は、同期信号挿入部７３が行う。
【０１１９】
ところで、入力データ列に対する発生符号語列の関係は、この例においては変換率ｍ：ｎは２：３とされているので、符号語のデータ量３に対して、データ語のデータ量は２となる。従って、入力データ列はその中から、２クロックの間に所定の２データ語だけが入力され、その後、１クロック分その入力が停止される。このようにして、入力データと出力符号との変換率に関するずれを調整する。この関係は、図８、図９及び図1０のデータ列、チャネルビット列において、示されている。
【０１２０】
図８は、図６に示す変調切れ目検出部８１による変調切れ目の検出の様子を示す図である。図８において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１２１】
図８Ａにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、 “１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２２】
次に、８ビットのデータ列（００００００００）は“０１０１００１００１００”に変換されており、“０１０１００１００１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２３】
同様に、４ビットのデータ列（００１１）は、“０１０１００”に変換されており、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２４】
同様に、図８Ｂにおいて、２ビットのデータ列（１１）は“１０１”に変換されており、 “１０１”の先頭の“１”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２５】
次に、８ビットのデータ列（０００００００１）は“０１０１００００００１０”に変換されており、“０１０１００００００１０”の先頭の“０”および右から３番目の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２６】
同様に、４ビットのデータ列（００１１）は、“０１０１００”の先頭の“０”に対応する変調切れ目を示すレジスタの位置に「１」が格納されている。変調切れ目検出部８１は、上述したように、このレジスタを参照し、変調切れ目位置を検出し、変調切れ目信号を制御する。
【０１２７】
以上のように、拘束長ｉ＝４における変換のパターンにより、変調切れ目の個数が変化する。
【０１２８】
なお、変調切れ目検出部８１は、上記、拘束長ｉ＝４すなわち、８データにおけるパターン変換時の変調切れ目位置を、前方の1ヶ所に統一して、これを変調切れ目信号として出力しても、DSV制御ビット決定部３１は動作することが出来る。この場合、区間DSV計算結果に差異が発生するが、積算DSVについては同様の結果にすることが出来る。
【０１２９】
変調切れ目検出部８１により作成された変調切れ目信号は、有効区切れ目検出部８２に供給される。変調切れ目信号を供給された有効区切れ目検出部８２は、１−７PPデータ変換部５２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１３０】
なお、変調切れ目検出部９１も変調切れ目検出部８１と同様に動作し、変調切れ目検出部９１により作成された変調切れ目信号は、有効区切れ目検出部９２に供給される。変調切れ目信号を供給された有効区切れ目検出部９２は、１−７PPデータ変換部７２により供給されたDSV区間切れ目信号に基づいて、有効区切れ目位置を検出し、有効区切れ目信号を区間DSV計算部７５およびDSV制御ビット判定部６２に供給する。
【０１３１】
図９は、有効区切れ目検出部による有効区切れ目信号の制御の様子の例を示す図である。図９において、左から右に時間が経過しており、データ列は、左から順にレジスタに入力され、チャネルビット列に変換されている。
【０１３２】
図９において、DSV制御ビットは、データ列に対して、６０データ毎に挿入されている。すなわち、データ列が５９データ続いた後に、DSV制御ビットが挿入される。また、DSV区間切れ目位置は、６０データのDSV区間において、５１データ目の位置（図９内のデータ列５０）に発生するように制御されている。すなわち、DSV区間切れ目位置信号は、１−７PP変換テーブルにおいて、データ列が可変長符号に変換されることを考慮して、DSV制御ビット位置に対して、９データだけ前方で、DSV区間切れ目位置が与えられるように設定されている。
【０１３３】
DSV制御ビットは任意の値であるので、データ列にDSV制御ビットが挿入されることにより、変換されたチャネルビット列に差異が生じる。すなわち、１つのDSV制御ビットが制御する区間において、区間DSV値の計算時、データ列の変換に次の未決定のDSV制御ビットが関係しないほうが、より正確にDSV値を算出することができる。従って、DSV区間切れ目位置は、実際のDSV区間における切れ目位置と異なる位置に与えられる。
【０１３４】
表３に示した１−７PP変換テーブルにおいて、１度の変調のために参照される、最大のデータ列の大きさは、（１１０１１１０００００）の１１データである。また、２データ毎に変換処理が行われていることと合わせて、次のDSV区間のDSV制御ビットを含まずに変換されるデータ列であること（次のDSV制御ビットの影響を受けないデータ列であること）を保障できるのは、４９データ目における変換までとなる。次の５１データ目における変換では、1度の変調のために参照される最大のデータ列の中には、次のDSV区間のDSV制御ビットが含まれている。従って、６０データのDSV区間におけるDSV区間切れ目位置としては、５１データ目以下の設定とする。
【０１３５】
ところで、このDSV区間切れ目位置は、低域抑圧特性と関係があり、なるべく後方に位置させるほうが、周波数の低域が抑圧され、変調装置としての性能が向上し、望ましい。以上より図９において、５１データ目（図９内のデータ列５０）に、DSV区間切れ目位置が与えられている。
【０１３６】
結局、DSVブロック切れ目位置信号におけるDSV区間において、挿入されたDSV制御ビットは、１つだけとなるように設定されている。
【０１３７】
図９Ａにおいて、DSV区間は６０データであり、６０データ目に値が「０」のDSV制御ビットが挿入されている。また、データ列は「０」のみで構成され、（００００００００）として、繰り返し“０１０１００１００１００”に変換されている。そして先頭の６データは、図示されていない、前の２データの（００）と共に、（００００００００）の変換が行われているとする。この時、次の変換単位である８データの、（００００００００）内には、DSV制御ビットが含まれている。
【０１３８】
上述したように、（００００００００）の場合、変調切れ目は、パターン先頭の１箇所となる。すなわち、図９Ａの場合、５５データ目（図９内のデータ列５４）及び、次のDSV区間の３データ目（図９内のデータ列２）となる。従って、変調切れ目検出部８１は、５５データ目及び、次のDSV区間の３データ目が、「１」となるように制御された変調切れ目信号を有効区切れ目検出部８２に供給する。
【０１３９】
またDSV区間切れ目位置は、上述したように、５１データ目となるので、１−７PP変換部５２は、５１データ目（図９内のデータ列５０）以降より、値が「１」となるDSV区間切れ目信号を有効区切れ目検出部８２に供給する。上記DSV区間切れ目信号は、区間DSV制御処理が終了したのち、値を「０」に戻す。例えば図９Ａのように、１データ目（図９内のデータ列０）毎において、DSV区間切れ目信号を「０」にする。
【０１４０】
そして、有効区切れ目検出部８２は、供給された変調切れ目信号およびDSV区間切れ目信号に基づいて、DSV切れ目位置が「１」となった後、最初の変調切れ目である、５５データ目（図９内のデータ列５４）を有効区切れ目として検出し、５５データ目が「１」となるように制御された有効区切れ目信号を作成し、区間DSV計算部５５およびDSV制御ビット判定部６２に供給する。
【０１４１】
一方の図９Ｂは、DSV制御ビット１付加部７１において、６０データ目に値が「１」のDSV制御ビットが挿入され、他のデータを「０」としている図である。そして先頭の４データは、図示されていない、前の４データの（００００）と共に、（００００００００）の変換が行われているとする。
【０１４２】
この時、次の変換単位である８データの、（０００００００１）内には、DSV制御ビットが含まれている。
【０１４３】
DSV制御ビットを含む（０００００００１）は、“０１０１００００００１０”に変換されている。この場合、上述したように、５３データ目（図９内のデータ列５２）および５９データ目（図９内のデータ列５８）の２箇所が変調切れ目となる。
【０１４４】
図９Ｂの場合、図９Ａの場合と変調切れ目位置がずれている。通常ランダムパターンの入力においては、値が「０」のDSV制御ビットを付加したデータ列と、値が「１」のDSV制御ビットを付加したデータ列とは、じきに収束し、変調切れ目付近においては、同様な変調切れ目位置となる。しかし、特有なパターンにおいては、上記のように収束せず、変調切れ目付近においても、変調切れ目位置がずれている場合があり、DSV区間に影響を及ぼす場合がある。
【０１４５】
しかし、この場合においても、有効切れ目検出部８２および９２は、通常の場合と同様に、そのまま、互いにずれた有効区切れ目信号を出力する。
【０１４６】
なお、図９においては、図５に示されるレジスタ分の遅延を考慮せずに、DSV区間を示した。しかしながら、これに限らず、これを例えば、図５のチャネルビット列を格納するレジスタcbit[０]においてDSV区間のカウントを行い、データ列、チャネルビット列、および変調切れ目情報をcbit[１７]において参照しても良い。この場合、DSV区間のカウンタに対し、参照するデータ列、チャネルビット列、および変調切れ目情報は、図５に示すように１８bit分遅延されているが、有効区切れ目検出部８２および９２は、上述した場合と同様に、有効区切れ目の検出を行う。
【０１４７】
以上のように、検出された有効区切れ目のタイミングに基づいて、区間DSV計算部５５は、対象となるDSV区間のチャネルビット列より区間DSV値を算出し、加算器５６に供給する。また、区間DSV計算部７５も同様に区間DSV値を算出し、検出された有効区切れ目のタイミングに基づいて、加算器７６に供給する。
【０１４８】
加算器５６は、供給された区間DSV値に、積算DSV処理部６１より供給された積算DSV値を加算し、新しく算出された積算DSV値をDSV制御ビット判定部６２に供給する。加算器７６も同様に、供給された区間DSV値に、積算DSV処理部６１より供給された積算DSV値を加算し、新しく算出された積算DSV値をDSV制御ビット判定部６２に供給する。
【０１４９】
２つの新たな積算DSV値を供給されたDSV制御ビット判定部６２は、有効区切れ目検出部８２および９２より供給された有効区切れ目信号のタイミングに基づいて、データ列に挿入するDSV制御ビットの値を判定する。DSV制御ビット判定部６２は、加算器５６および７６より供給された、２つの新たに算出された積算DSV値のうち、絶対値が小さい方を選択する。そして、DSV制御ビット判定部６２は、挿入するDSV制御ビットの値が決定されると、その情報をDSV制御ビット指定位置挿入部３２に供給するとともに、選択された方の新たな積算DSV値を積算DSV処理部６１に供給する。
【０１５０】
さらにDSV制御ビット判定部６２は、次のDSV区間の演算のために使用されるレジスタの値が制御される、スワップ動作の起動を行う。すなわち、選択された側を指定する情報を、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に供給する。そして、選択された側の各部が参照したレジスタの値を用いて、選択されなかった反対側の各部が参照したレジスタの値から置き換えて記憶させる。
【０１５１】
図１０は、DSV制御ビット判定部６２によるスワップタイミングを決定する様子を示す図である。
【０１５２】
図１０Ａにおいて、DSV制御ビット判定部６２には、値が「０」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。DSV制御ビット判定部６２は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行っている。そして、さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行っている。
【０１５３】
また、図１０Ｂにおいて、DSV制御ビット判定部６２には、値が「１」のDSV制御ビットを挿入されたデータ列による、有効区切れ目信号が供給されている。図１０Ｂの場合、図１０Ａの場合と比較して、有効区切れ目位置が異なっている。この場合、DSV制御ビット判定部６２は、両方の有効区切れ目が出現した次のタイミングにおいて、DSV制御ビットの判定を行う。すなわち、図１０の場合、図１０Ｂよりも図１０Ａのほうが有効区切れ目位置が遅いので、図１０Ａの有効区切れ目位置の次のタイミングにおいて、判定を行う。
【０１５４】
ここで、DSV制御ビットが「０」の側が選択されたと仮定すると、DSV制御ビット判定部６２は、加算器５６より供給された、新たなDSV積算値を積算DSV処理部６１へ供給する。さらに、その判定結果をDSV制御ビット指定位置挿入部３２に供給するとともに、１−７PPデータ変換部５２、同期信号挿入部５３、NRZI化部５４、区間DSV計算部５５、１−７PPデータ変換部７２、同期信号挿入部７３、NRZI化部７４、および、区間DSV計算部７５に対しても、供給する。
【０１５５】
そして、選択されたDSV制御ビットが「０」の側である、１−７PPデータ変換部５２のレジスタ内容を、１−７PPデータ変換部７２に記憶させる。同様にして、同期信号挿入部５３のレジスタ内容を、同期信号挿入部７３に記憶させ、またNRZI化部５４のレジスタ内容を、NRZI化部７４に記憶させ、さらに、区間DSV計算部５５のレジスタ内容を、区間DSV計算部７５に記憶させる。以上のようなスワップ動作を行い、データの連続性を保つようにする。
【０１５６】
図１０においては、有効区切れ目位置が異なっている場合を示したが、有効区切れ目位置が同じである場合についても、同様にして行われる。すなわち、DSV制御ビット判定部６２は、有効区切れ目の次のタイミングにおいて、DSV制御ビットの判定を行う。さらにその次のタイミングにおいて、各レジスタを制御して、選択された側のレジスタの内容に一致させるように、スワップ動作を行う。
【０１５７】
なお、図１０に示す例においては、図５に示されるレジスタ分の遅延を考慮せずに有効区切れ目が検出されているように説明したが、これに限らず、レジスタ分の遅延を考慮してもよい。その場合も、DSV制御ビット判定部６２は、上述した場合と同様の動作を行う。
【０１５８】
上記のとおり、DSV制御ビット判定部６２は、データ列に挿入するDSV制御ビットの値として選択された方が参照したレジスタの値を用いて、選択されなかった反対側が参照したレジスタの値を更新し、互いに一致させる（スワップする）ようにした。このとき、DSV制御ビット判定部６２は、各レジスタ内において、次のDSV制御ビットあるいは、次のDSV制御ビットが含まれた情報を、格納しないように、スワップタイミングを制御する。
【０１５９】
DSV制御ビット判定部６２よりDSV制御ビットの値に関する情報を取得したDSV指定位置挿入部３２は、指定された値のDSV制御ビットをデータ列に挿入し、データ変換部３３に供給する。データ変換部３３は、DSV制御ビットが挿入されたデータ列を、表３の変換テーブルを参照して、チャネルビット列に変換し、同期信号挿入部３４に供給する。同期信号挿入部３４は、チャネルビット列に所定の同期信号を挿入し、NRZI化部３５に供給する。NRZI化部３５は、供給されたチャネルビット列を記録符号列あるいは伝送符号列に変換し、出力する。
【０１６０】
以上のようにして、変調装置３０は、入力されたデータ列を変調する。これにより、変調装置３０は、挿入するDSV制御ビットの値をより正確に決定することができる。
【０１６１】
なお、上記したような処理を行うコンピュータプログラムをユーザに提供する提供媒体としては、光ディスク、光磁気ディスク、磁気ディスク、DVD-ROM、固体メモリなどの記録媒体の他、ネットワーク、衛星などの通信媒体を利用することができる。
【０１６２】
【発明の効果】
以上のように、本発明の変調装置および方法、DSV制御ビット生成方法、記録媒体、並びにプログラムによれば、変調切れ目を検出し、区間DSV値を算出する区間を制御することで、より好適なDSV制御を実現することができる。
【図面の簡単な説明】
【図１】従来の変調装置の構成例を示すブロック図である。
【図２】従来の変調装置の他の構成例を示すブロック図である。
【図３】本発明を適用した変調装置の構成例を示すブロック図である。
【図４】図３の変調装置の処理を説明する図である。
【図５】入力されたデータ列からチャネルビット列への変換における、レジスタ構成を示す模式図である。
【図６】変調装置のDSV制御ビット決定部３１の詳細な構成例を示すブロック図である。
【図７】１−７PPデータ変換部が変調切れ目位置にフラグを立てる様子の具体例を示す図である。
【図８】変調切れ目検出部による変調切れ目の検出の様子を示す図である。
【図９】有効区切れ目検出部による有効区切れ目信号の制御の様子の例を示す図である。
【図１０】 DSV制御ビット判定部によるスワップタイミングを決定する様子を示す図である。
【符号の説明】
３０ 変調装置， ３１ DSV制御ビット決定部， ３２ DSV制御ビット指定位置挿入部， ３３ データ変換部， ３４ 同期信号挿入部， ３５ NRZI化部， ５１ DSV制御ビット０付加部， ５２ １−７PPデータ変換部， ５３同期信号挿入部， ５４ NRZI化部， ５５ 区間DSV計算部， ５６ 加算器， ６１ 積算DSV処理部， ６２ DSV制御ビット判定部， ７１ DSV制御ビット１付加部， ７２ １−７PPデータ変換部， ７３ 同期信号挿入部， ７４ NRZI化部， ７５ 区間DSV計算部， ７６ 加算器， ８１ 変調切れ目検出部， ８２ 有効区切れ目検出部， ９１ 変調切れ目検出部， ９２ 有効区切れ目検出部

Claims (17)

1. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調装置であって、
   前記記録符号列あるいは伝送符号列のDSVを制御するために、前記入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成手段と、
   前記DSV制御ビット生成手段から供給される前記DSV制御ビットを前記入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入手段と、
   （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記DSV制御ビットを挿入されたビット列である挿入後ビット列を前記チャネルビット列に変調する第１の変調手段と
   を備え、
   前記DSV制御ビット生成手段は、
   前記入力ビット列の前記所定位置に前記DSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成手段と、
   前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成手段と、
   前記変換規則と同一の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調手段と、
   前記第２の変調手段により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出手段と、
   前記変調切れ目検出手段により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出手段により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出手段と、
   前記有効区切れ目検出手段により検出された前記第１の有効区切れ目に基づくタイミングで、前記第２の変調手段により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出手段により検出された前記第２の有効区切れ目に基づくタイミングで、前記第２の変調手段により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算手段と、
   前記有効区切れ目検出手段により検出された前記第１および第２の有効区切れ目に基づくタイミングで、前記DSV演算手段により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定手段と
   を備えることを特徴とする変調装置。
2. 前記チャネルビット列をNRZI化することにより、前記記録符号列あるいは伝送符号列を生成するNRZI化手段をさらに備える
   ことを特徴とする請求項１に記載の変調装置。
3. 前記変換規則では、前記入力ビット列または前記挿入後ビット列の１ブロック内の「１」の個数を２で割った余りが、前記チャネルビット列の対応する１ブロック内の「１」の個数を２で割った余りと一致する
   ことを特徴とする請求項１に記載の変調装置。
4. 前記変換規則では、最小ランｄ＝１、最大ランｋ＝７、変換前の基本データ長ｍ＝２、および変換後の基本チャネルビット長ｎ＝３である
   ことを特徴とする、請求項１に記載の変調装置。
5. 前記変調装置では、前記基本チャネルビット長であるｎだけの前記チャネルビット列を出力する時間内に、前記基本データ長であるｍだけのデータが入力される
   ことを特徴とする請求項１に記載の変調装置。
6. 前記変調切れ目検出手段は、１回当たりの前記変換規則に基づいた拘束長ｒ＝４の符号語変換に対して、前記変換規則のパターンに基づいて、１箇所または２箇所の前記変調切れ目を検出する
   ことを特徴とする請求項１に記載の変調装置。
7. 前記DSV演算手段は、
   前記第１および第２のチャネルビット列候補のそれぞれについて現在のDSV制御区間の区間DSV値を演算する区間DSV演算手段と、
   前記DSV制御ビット決定手段の決定結果に基づいて、累積DSV値を処理する累積DSV処理手段と、
   前記区間DSV値と前記現在のDSV制御区間前の前記累積DSV値とを加算して前記第１および第２のDSV値を生成する加算器と
   を備えることを特徴とする請求項１に記載の変調装置。
8. 前記第１および第２の変調手段のそれぞれは、前記変換規則に基づく変調を実行するために必要な最小限度の数のレジスタを備える
   ことを特徴とする請求項１に記載の変調装置。
9. 前記DSV制御ビット生成手段における、所定のレジスタは、前記DSV制御ビット決定手段によりDSV制御ビットが決定した時、決定された候補のレジスタの内容と同一にする
   ことを特徴とする請求項１に記載の変調装置。
10. 前記第１および第２の有効区切れ目に基づいたタイミングは、前記区間DSV値を演算するための、区間分の入力ビット列が、所定位置に挿入されたDSV制御ビットを１ビットだけ含まれるように制御される
    ことを特徴とする請求項１に記載の変調装置。
11. 生成した前記チャネルビット列に、予め設定されたユニークなパターンを含む同期パターンを挿入する、第１の同期信号挿入手段をさらに備え、
    前記DSV制御ビット生成手段は、前記第１および第２のチャネルビット列候補のそれぞれに、前記同期パターンと同一のパターンを挿入し、挿入された前記第１および第２のチャネルビット列候補を前記DSV演算手段に提供する第２の同期信号挿入手段をさらに備える
    ことを特徴とする請求項１に記載の変調装置。
12. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調装置の変調方法であって、
    前記記録符号列あるいは伝送符号列のDSVを制御するために、前記入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、
    前記DSV制御ビット生成ステップの処理により供給される前記DSV制御ビットを前記入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記DSV制御ビットを挿入されたビット列である挿入後ビット列を前記チャネルビット列に変調する第１の変調ステップと
    を含み、
    前記DSV制御ビット生成ステップは、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    前記変換規則と同一の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、
    前記第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づくタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とする変調方法。
13. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調装置用のプログラムであって、
    前記記録符号列あるいは伝送符号列のDSVを制御するために、前記入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、
    前記DSV制御ビット生成ステップの処理により供給される前記DSV制御ビットを前記入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記DSV制御ビットを挿入されたビット列である挿入後ビット列を前記チャネルビット列に変調する第１の変調ステップと
    を含み、
    前記DSV制御ビット生成ステップは、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    前記変換規則と同一の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、
    前記第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づくタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
14. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調装置を制御するコンピュータが実行可能なプログラムであって、
    前記記録符号列あるいは伝送符号列のDSVを制御するために、前記入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成ステップと、
    前記DSV制御ビット生成ステップの処理により供給される前記DSV制御ビットを前記入力ビット列の所定位置に挿入するDSV制御ビット指定位置挿入ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記DSV制御ビットを挿入されたビット列である挿入後ビット列を前記チャネルビット列に変調する第１の変調ステップと
    を含み、
    前記DSV制御ビット生成ステップは、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    前記変換規則と同一の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する第２の変調ステップと、
    前記第２の変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記 DSV 制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記第２の変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づくタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とするプログラム。
15. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調において用いられるDSV制御ビットを生成するDSV制御ビット生成方法であって、
    入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、
    前記変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記DSV制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づいたタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とするDSV制御ビット生成方法。
16. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調において用いられるDSV制御ビットの生成用のプログラムであって、
    入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、
    前記変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記DSV制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づいたタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
17. 入力ビット列からチャネルビット列を生成し、さらに前記チャネルビット列から記録符号列あるいは伝送符号列を生成する変調において用いられるDSV制御ビットの生成を制御するコンピュータが実行可能なプログラムであって、
    入力ビット列の所定位置にDSV制御ビットの第１の候補ビットを挿入することにより、前記入力ビット列から第１の挿入後ビット列候補を生成する第１の挿入後ビット列候補生成ステップと、
    前記入力ビット列の前記所定位置に前記DSV制御ビットの第２の候補ビットを挿入することにより、前記入力ビット列から第２の挿入後ビット列候補を生成する第２の挿入後ビット列候補生成ステップと、
    （ｄ，ｋ；ｍ，ｎ；ｒ）の可変長符号の変換規則に基づき、前記第１および第２の挿入後ビット列候補をそれぞれ変調する変調ステップと、
    前記変調ステップの処理により生成される第１および第２のチャネルビット列候補のそれぞれについて、前記可変長符号の変換の切れ目である変調切れ目を検出する変調切れ目検出ステップと、
    前記変調切れ目検出ステップの処理により検出された前記第１のチャネルビット列候補の前記変調切れ目より、前記DSV制御ビットの値を決定するタイミングを制御する第１の有効区切れ目を検出するとともに、前記変調切れ目検出ステップの処理により検出された前記第２のチャネルビット列候補の前記変調切れ目より、前記第１の有効区切れ目とは独立した第２の有効区切れ目を検出する有効区切れ目検出ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第１のチャネルビット列候補に基づく第１のDSV値を演算するとともに、前記有効区切れ目検出ステップの処理により検出された前記第２の有効区切れ目に基づくタイミングで、前記変調ステップの処理により生成される前記第２のチャネルビット列候補に基づく第２の DSV 値を演算するDSV演算ステップと、
    前記有効区切れ目検出ステップの処理により検出された前記第１および第２の有効区切れ目に基づいたタイミングで、前記DSV演算ステップの処理により求められた前記第１および第２のDSV値に基づいて、前記第１または第２の候補ビットのいずれかを前記DSV制御ビットに決定するDSV制御ビット決定ステップと
    を含むことを特徴とするプログラム。

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