KR20040077440A - 변조장치 및 방법과 디지털 썸 벨류 제어비트 생성방법 - Google Patents

Abstract

본 발명은 보다 정확하게 데이터열에 삽입하는 DSV제어비트의 값을 결정하는 변조장치 및 방법과 DSV제어비트생성방법에 관한 것이다. 1-7PP 데이터변환부(52)는 표 3의 변환테이블을 이용한 데이터열의 변조의 중단에 관한 정보로 이루는 변조중단정보를 변조중단검출부(81)에 공급하고, DSV제어비트를 삽입된 데이터열의 DSV구간의 중단위치에 관한 정보를 포함하는 DSV구간중단신호를 유효구간중단검출부(82)에 공급한다. 변조중단검출부(81)는 공급된 변조중단정보에 의거해서 변조중단위치를 검출하고 변조중단신호를 유효중단검출부(82)에 공급한다. 유효구간중단검출부(82)는 공급딘 DSV구간중단신호에 의거해서 공급된 변조중단신호가 나타내는 변조중단 위치 중에서 대응하는 DSV구간의 제어비트의 판정을 행하는 타이밍을 제어하는 유효구간중단위치를 검출한다. 본 발명은 변조장치에 적용할 수 있다.

Description

변조장치 및 방법과 디지털 썸 벨류 제어비트 생성방법{Modulation apparatus and method, and DSV control bit generation method}

데이터를 소정의 전송로에 전송한다던지, 또는 예를들면 자기디스크, 광디스크, 광자기디스크 등의 기록매체에 기록한다던지 할때, 전송로나 기록매체에 적용하도록 데이터의 변조가 행하여진다.

이와같은 변조방법의 하나로서 블록부호가 알려지고 있다. 이 프로그램부호는 데이터열을 m ×i비트로 이루는 단위(이하 데이터어라 함)에 블록화하고, 이 데이터어를 적당한 부호측에 따라서 n×i비트로 이루는 부호어로 변환하는 것이다. 그리고 이 부호는 i=1일때에는 고정길이부호로되고, 또 i가 복수개 선택되는 때, 즉, 1내지 i max(최대의 i)의 범위의 소정의 i를 선택하여 변환하였을때에는 가변길이 부호로 된다. 이 블록부호화된 부호는 가변길이부호(d, k ; m, n : r)로 표시된다.

여기서 i는 구속길이라 칭하고, i max는 r(최대구속 길이)로 된다. 또 d는 연속하는 "1"의 사이에 들어가는 "0"의 최소연속개수, 예를들면 "0"의 최소런(run)을 나타내고, k는 연속하는 "1"의 사이에 들어가는 "0"의 최대연속개수, 예를들면 "0"의 최대런(run)을 나타내고 있다.

그런데 상술과 같이 하여 얻어지는 가변길이부호를 광디스크나 광자기디스크 등에 기록하는 경우, 예를들면 컴팩트디스크나 미니디스크에서는 가변길이부호에 있어서, "1"을 반전으로 하고, "0"을 무반전으로 하여 NRZI(Non Return to Zero Inverted)변조하고, NRZI변조된 가변길이부호(이하 기록파형열으로도 칭한다)에 의거해서 기록이 행하여지고 있다. 또 기록밀도가 너무 크게된 초기의 ISO(Ineternational Organization for Standardization)규격의 광자기디스크는 기록변조된 비트열이 NRZI 변조되지 않고, 그 대로 기록되고 있었다.

기록파형열의 최소반전간격을 Tmin으로 하고, 최대반전간격을 Tmax로 할때, 선속도 방향으로 고밀도로 기록을 행하기 위해서는 최소반전간격(Tmin)은 긴쪽이, 즉 최소런(d)는 큰편이 좋고, 또 클럭의 재생의 면에서는 최대반전간격(Tmax)는 짧은 쪽이, 즉 최대런(k)은 작은쪽이 바람직하고, 이 조건을 만족하기 위해 여러종류의 변조방법이 제안되고 있다.

구체적으로는 예를들면 광디스크, 자기디스크, 또는 광자기디스크 등에 있어서, 제안 혹은 실제로 사용되고 있는 변조방식으로서 가변길이부호인 RLL(1-7)((1, 7 ; m, n ; r)로도 표기된다.)이나 RLL(2-7)((2, 7 ; m, n ; r)로도 표기된다.), 그리고 ISO규격 MO에 이용되고 있는 고정길이 RLL(1-7)((1, 7 ; m, n ; r)로도 표기된다.)등이 있다.

현재 개발 연구되고 있는 기록밀도가 높은 광디스크나 자기디스크등의 디스크장치에서는 최소런 d=1의 RLL부호(Run Length Limited Code)가 좋게 이용되고 있다.

가변길이 RLL(1-7) 부호의 변환테이블은 예를들면 이하와 같은 테이블이다.

<표 1>

RLL(1, 7 ; 2, 3 ; 2)

데이터 부호

i=1 11 00x

10 010

01 10x

i=2 0011 000 00x

0010 000 010

0001 100 00x

0000 100 010

여기서 변환테이블 내의 기호(x)는 다음에 계속해서 채널비트가 "0"인때에 "1"로 되고, 또 다음에 계속해서 채널비트가 "1"인때 "0"으로 된다. 최대구속길이(r)는 2이다

가변길이 RLL(1-7)의 파라미터는 (1, 7 ; 2, 3 ; 2)이고, 기록파형열의 비트간격을 T로 하면, (d+1)T로 표시되는 최소반전간격(Tmin)은 2(=1+1)T로 된다. 데이터열의 비트간격을 Tdata로 하면, 이 (m/n)×2로 표시되는 최소반전간격(Tmin)은 1.33(=(2/3)×2)Tdata로 된다. 또 (k+1)T로 표시되는 최대반전간격(Tmax)은 8(=7+1)T((=(m/n)×8Tdata=(2/3)×8Tdata=5.33Tdata)이다. 또한 검출창폭(Tw)은 (m/n)×Tdata로 표시되고, 그 값은 0.67(=2/3)Tdata로 된다.

그런데 표 1의 RLL(1-7)에 의한 변조를 행한 채널비트열에 있어서는 발생빈도로서는 Tmin인 2T가 가장 많고. 이하 3T, 4T로 계속된다.

2T나 3T와 같은 에지정보가 빠른 주기로 많이 발생하는 것은 클럭재생에는 유리하게 되는 경우가 많다.

그러나 선속도 방향의 기록밀도를 또한 높게 하여 가면, 이 다음은 역으로 Tmin이 문제가 된다. 즉 최소런인 2T가 연속하여 발생을 계속한 때에는 기록파형에 왜곡이 생기기 쉽게 된다. 왜냐하면 2T의 파형출력은 다른 파형출력보다도 작으므로 예를들면 노이즈, 디포커스 혹은 탄젠셜·틸트 등에 의한 영향을 받기 쉽게되기 때문이다.

이와같이 높은 선밀도 기록인 때에는 Tmin(2T)의 연속한 기록은 노이즈등의 외란의 영향을 받기 쉽게 되고, 따라서 데이터 재생시에 있어서 오류가 발생하기 쉽게 된다. 이 경우에 있어서의 데이터재생 오류의 패턴으로서는 연속하는 Tmin(2T)의 선두에서 최후까지의 에지가 일제히 시프트하여 잘못된 케이스가 많고, 즉 발생하는 비트에러길이가 길게 되어 버린다.

그런데 기록매체의 데이터의 기록, 혹은 데이터의 전송때에는 기록매체 혹은 전송로에 적합한 부호화 변조가 행하여지지만, 이들 변조부호에 직류성분이 포함되어 있으면, 예를들면 디스크장치의 서보의 제어에 있어서의 트레킹에러 등의 각종의 에러신호에 변동이 생기기 쉽게 된다던지, 혹은 지터가 발생하기 쉽게 된다던지 한다. 따라서 변조부호에는 직류성분을 가능한 포함하지 않도록 하는 것이 좋다.

그래서, DSV(Digital Sum Value)를 제어하는 것이 제안되고 있다. 이 DSV로는 채널비트열을 NRZI화 하고(즉 레벨부호화 하고), 그 비트열(데이터의 심볼)의 "1"을 「+1」, "0"을 「-1」로 하고, 부호를 가산하고 있던 때의 그 총합을 의미한다. 부호열의 직류성분의 목안으로 되는 DSV의 절대치를 작게 하는 것, 즉 DSV제어를 행하는 것은 부호열의 직류성분을 제어하는 것으로 된다.

상기 표 1에 나타난 가변길이 RLL(1-7)테이블에 의한 변조부호는 DSV제어가 행하여지고 있지 않는다. 이와같은 경우의 DSV제어는 변조후의 부호화열(채널비트열)에 있어서, 소정의 간격으로 DSV계산을 행하고, 소정의 DSV제어비트를 부호화열(채널비트열)내에 삽입하는 것으로 실현된다.

그렇지만, DSV제어비트는 기본적으로는 용장비트이다. 따라서 부호변환의 효율에서 고려하면, DSV제어비트는 가능한 적은 쪽이 좋다.

또 또한 삽입되는 DSV제어비트에 의해 최소런(d) 및 최대런(k)은 변화하지 않는 쪽이 좋다. (d, k)가 변화하면, 기록재생특성에 영향을 미치게 하기 때문이다.

단 실제의 RLL부호는 최소런은 반드시 지킬 필요가 있지만, 최대런에 대해서는 그 한정은 없다. 경우에 의해서는 최대런을 깨트리는 패턴을 동기신호에 이용하는 포맷도 존재한다. 예를들면 DVD(Digital Versatile Disk)의 8-16부호에있어서의 최대런은 11T이지만, 동기신호패턴 부분에 있어서, 최대런을 초과하는 14T를 부여하여, 동기신호의 검출능력을 올리고 있다.

따라서 변환효율이 우수한 RLL(1-7)방식에 있어서 고밀도화에 대응하고, 높은 선밀도에 보다 적합하도록 최소런의 연속을 제어하는 것, 및 DSV제어를 가능한 효율좋게 행하는 것은 중요하다.

이상에 대해서 예를들면 본건 출원인이 먼저 출원한 특개평 11-177431호 공보에 있어서, 데이터열에 제 1DSV제어비트를 삽입한 제 1데이터열과, 제 2DSV제어비트를 삽입한 제 2데이터열을 생성하는 DSV제어비트삽입수단과, 최소런(d)이 1로 되고, 또한 데이터열의 요소내의 "1"의 개수와, 변환되는 부호어열의 요소내의 "1"의 개수를 2로 나눈 때의 나머지가 어느쪽도 1 혹은 0에서 일치하는 바와같은 변환테이블을 이용해서 제 1테이터열과 제 2데이터열의 양편을 변조하는 변조수단과, 변환테이블을 이용해서 변조된 제 1데이터열의 제 1구간 DSV와 제 2데이터열의 제 2구간DSV를 계산하고, 그들을 그때까지의 누적DSV와 가산한 값에서 변환테이블을 이용해서 변조된 제 1데이터열과 제 2데이터열의 일편을 선택하여 출력하는 DSV계산수단을 갖추는 것을 특징으로 하는 변조장치가 개시되고 있다.

도 1은 종래의 변조장치의 구성예를 나타내는 블록도이다.

도 1에 나타내는 바와같이, 변조장치(10)는 입력된 데이터열에 대해서, 소정의 간격에서 DSV제어비트로서 "1" 또는 "0"을 삽입하는 DSV제어비트삽입부(11)를 갖춘다.

이 DSV제어비트삽입부(11)에서는 DSV제어비트 "1"를 삽입하는 데이터열과,DSV제어비트 "0"를 삽입하는 데이터열이 준비된다. 또 DSV제어비트삽입부(11)는 DSV구간의 위치를 정리하고, 1개의 구간의 채널비트열은 1개의 제어비트를 포함하는 입력비트열보다 변환된 것이도록 한다.

변조부(12)는 DSV제어비트삽입부(11)에서 DSV제어비트가 삽입된 데이터열을 변조한다. DSV제어부(13)는 변조부(12)에서 변조된 부호어열을 NRZI화 하여 레벨데이터로 한 후에 DSV계산을 행하고, 최종적으로 DSV제어가 행하여진 기록부호열을 출력한다.

또 다른 예로서 본건 출원인이 먼저 출원한 특개평 11-346154호 공보에 있어서, 변환코드로서, d=1, k=1, m=2, n=3의 기초코드와, 데이터열의 요소내의 「1」의 개수를 2로 나눈 때의 나머지와, 변환되는 부호어열내의 「1」의 개수를 2로 나눈 나머지가 어느쪽도 1 혹은 0에서 일치하는 바와같은 변환규칙과, 최소런(d)의 연속을 소정의 회수 이하로 제한 하는 제 1치변환코드와, 런길이 제한을 받기 위한 제 2치환코드를 갖는 것을 특징으로 하는 변환테이블이 개시되고 있다.

도 2는 종래의 변조장치의 다른 구성예를 나타내는 블록도이다.

도 2에 나타내는 바와같이 변조장치(20)는 DSV제어비트인 「1」혹은 「0」을 결정하고, 입력된 데이터열에 임의의 간격에서 삽입하는 DSV제어비트결정·삽입부(21), DSV제어비트가 삽입된 데이터열을 변조하는 변조부(22) 및 변조부(22)의 출력을 기록파형열로 변환하는 NRZI화부(23)를 갖춘다. 또 변조장치(20)는 다이나믹신호를 생성하고, 각 부에 공급하여 타이밍을 관리하는 타이밍관리부(24)를 갖춘다.

그렇지만 상술한 바와같은 방법에 의한 DSV제어를 실현하는 경우 구체적인 제어신호등에 대해서 연구할 필요가 있다는 문제점이 있었다.

예를들면 상술한 바와같은 방법에 있어서는 구간외에 존재하는 다음의 DSV제어비트를 포함한 변환에 의해 생성된 채널비트열이 포함되고, 산출된 구간 DSV값에 오차가 생기지 않도록 DSV구간을 즉 엇갈리게 하는 처리가 행하여지고 있지만, 이와같은 처리를 실현하기 위해서는 각부의 동작을 제어하는 제어신호에 대해서 연구할 필요가 있다.

또 예를들면 상술한 바와같은 방법에 있어서, 구간 DSV값의 산출에 사용한 레지스터에는 전회의 산출에 이용한 값이 전부 격납된 채이고, 그 중의 불필요한 값에 의해 다음에 산출된 구간 DSV값에 오차가 생기는 경우가 있으므로 이와같은 처리를 실현하기 위해서는 각부의 동작을 제어하는 제어신호 및 각부에 대해서 연구할 필요가 있다.

본 발명은 변조장치 및 방법과 DSV 제어비트 생성방법에 관한 것으로, 특히데이터전송이나 기록매체로의 기록에 이용하는데 바람직한 변조장치 및 방법과 DSV 제어비트 생성방법에 관한 것이다.

도 1은 종래의 변조장치의 구성예를 나타내는 블록도이다.

도 2는 종래의 변조장치의 다른 구성예를 나타내는 블록도이다.

도 3은 본 발명을 적용한 변조장치의 구성예를 나타내는 블록도이다.

도 4는 도 3의 변조장치의 처리를 설명하는 도면이다.

도 5는 입력된 데이터열에서 채널비트열로의 변환에 있어서의 레지스터구성을 나타내는 모식도이다.

도 6은 변조장치의 DSV제어비트결정부(31)의 상세한 구성예를 나타내는 블록도이다.

도 7은 1-7PP 데이터변환부가 변조중단의 위치에 플러그를 세우는 모양을 나타내는 도면이다.

도 8a은 변조중단검출부에 의한 변조중단의 검출의 모양을 나타내는 도면이다.

도 8b는 변조중단검출부에 의한 변조중단의 검출의 모양을 나타내는 도면이다.

도 9a는 유효중단검출부에 의한 유효중단신호의 제어의 모양의 예를 나타내는 도면이다.

도 9b는 유효중단검출부에 의한 유효중단신호의 제어의 모양의 예를 나타내는 도면이다.

도 10a는 DSV제어비트판정부에 의한 스와프타이밍을 결정하는 모양을 나타내는 도면이다.

도 10b는 DSV제어비트판정부에 의한 스와프타이밍을 결정하는 모양을 나타내는 도면이다.

본 발명은 이와같은 상황에 감안해서 이루어진 것이고, 변조단락을 검출하고, 구간 DSV값을 산출하는 구간을 제어하는 것으로, 보다 바람직한 DSV제어를 실현할 수 있도록 하는 것이다.

본 발명의 변조장치는 입력비트열에 삽입되는 상기 소정의 출력부호열의 DSV를 제어하기 위한 DSV제어비트를 생성하는 DSV제어비트 생성수단과, DSV제어비트 생성수단으로부터 생성되는 DSV제어비트를 상기 입력비트열의 소정위치에 삽입하는 DSV제어비트 삽입수단과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 입력비트열에 DSV제어비트가 삽입된 삽입후 비트열을 채널비트열로 변조하는 제 1의 변조수단을 갖추고, DSV제어비트 생성수단은, 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출수단과, 변조중단검출수단에 의해 검출된 변조 중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출수단을 갖추는 것을 특징으로 한다.

상기 채널비트열을 NRZI화 함으로써, 소정의 출력부호열을 생성하는 NRZI화 수단을 더 갖추도록 할 수 있다.

상기 변환규칙에서는, 입력비트열 또는 상기 삽입후 비트열의 1블록 내의 「1」의 개수를 2로 나눈 나머지가, 상기 채널비트열의 대응하는 1블록 내의 「1」의 개수를 2로 나눈 나머지와 일치하도록 할 수 있다.

상기 변환규칙에서는, 상기 채널비트열에 있어서의 최소런(d)의 연속이 소정의 회수 이하로 제한되도록 할 수 있다.

상기 변환규칙에서는, 최소런d=1, 최대런k=7, 변환전의 기본데이터 길이m=2 및 변환후의 기본채널 비트길이 n=3이 되도록 할 수 있다.

상기 변조장치에서는, 기본채널 비트길이인 n만큼의 상기 채널비트열을 출력하는 시간내에, 기본데이터 길이인 m만큼의 데이터가 입력되도록 할 수 있다.

상기 변조중단검출수단은, 1회당 상기 변환규칙에 의거한 구속길이 r=4의 부호어(符號語) 변환에 대하여, 변환규칙의 패턴에 의거하여, 1개소 또는 2개소의 상기 변조중단을 검출하도록 할 수 있다.

상기 DSV제어비트 생성수단은, 입력비트열의 상기 소정위치에 상기 DSV제어비트의 제 1의 후보비트를 삽입함으로써, 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열 후보생성수단과, 입력비트열의 소정위치에 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보생성수단과, 변환규칙과 동일의 변환규칙에 의거, 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조수단과, 제 2의 변조수단에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산수단과, DSV연산수단에 의해 구해진 DSV값에 의거하여, 제 1 또는 제 2의 후보비트의 어느 것인가를 상기 DSV제어비트로 결정하는 DSV제어비트 결정수단을 더 갖추도록 할 수 있다.

상기 DSV제어비트 결정수단은, 유효구간중단 검출수단에 의해 검출된 유효구간중단에 의거한 타이밍에서 DSV제어비트를 결정하도록 할 수 있다.

상기 DSV연산수단은, 제 1 및 제 2의 채널비트열 후보의 각각에 대하여 현재의 DSV제어구간의 구간 DSV값을 연산하는 구간 DSV연산수단과, DSV제어비트 결정수단의 결정결과에 의거하여, 누적 DSV값을 처리하는 누적 DSV처리수단과, 구간 DSV값과 상기 현재의 DSV제어구간전의 누적 DSV값을 가산하여 상기 DSV값을 생성하는 가산기를 갖추도록 하도록 할 수 있다.

상기 제 1 및 제 2의 변조수단의 각각은, 변조규칙에 의거하여 변조를 실행하기 위해 필요한 최소한도의 수의 레지스터를 갖추도록 할 수 있다.

상기 DSV제어비트 생성수단에 있어서의, 소정의 레지스터는, DSV제어비트 결정수단에 의해 DSV제어비트가 결정했을 때, 결정된 후보의 레지스터의 내용과 동일하도록 할 수 있다.

상기 유효구간중단에 의거한 타이밍은, 구간 DSV값을 연산하기 위한, 구간만큼의 입력비트열이, 소정 위치에 삽입된 DSV제어비트를 1비트만큼 포함되도록 제어되도록 할 수 있다.

생성한 상기 채널비트열에, 미리 설정된 유니크한 패턴을 포함하는 동기패턴을 삽입하는, 제 1의 동기신호삽입수단을 더 갖추고, DSV제어비트 생성수단은, 제 2의 변조수단에 의해, 변조후의 상기 제 1 및 제 2의 채널비트열 후보의 각각에, 동기패턴과 동일 패턴을 삽입하고, 삽입된 제 1 및 제 2의 채널비트열 후보를 DSV연산수단에 제공하는 제 2의 동기신호 삽입수단을 더 갖추도록 할 수 있다.

본 발명의 변조방법은, 입력비트열에 삽입되는 소정의 출력부호열의 DSV를 제어하기 위한 DSV제어비트를 생성하는 DSV제어비트 생성스텝과, DSV제어비트 생성스텝의 처리에 의해 생성되는 DSV제어비트를 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거, 입력비트열에 DSV제어비트가 삽입된 삽입후 비트열을 채널비트열로 변조하는 제 1의 변조스텝을 포함하고, DSV제어비트 생성스텝은, 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 포함하는 것을 특징으로 한다.

본 발명의 제 1기록매체의 프로그램은, 입력비트열에 삽입되는 소정의 출력부호열의 DSV를 제어하기 위해, 입력비트열에 삽입되는 DSV제어비트를 생성하는DSV제어비트 생성스텝과, DSV제어비트 생성스텝의 처리에 의해 생성되는 DSV제어비트를 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 입력비트열에 DSV제어비트가 삽입된 삽입후 비트열을 채널비트열로 변조하는 제 1의 변조스텝을 포함하고, DSV제어비트 생성스텝은, 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 변조중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 포함하는 것을 특징으로 한다.

본 발명의 제 1프로그램은, 입력비트열에 삽입되는 소정의 출력부호열의 DSV를 제어하기 위한, DSV제어비트를 생성하는 DSV제어비트 생성스텝과, DSV제어비트 생성스텝의 처리에 의해 생성되는 DSV제어비트를 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 입력비트열에 DSV제어비트가 삽입된 삽입후 비트열을 채널비트열로 변조하는 제 1의 변조스텝을 포함하고, DSV제어비트 생성스텝은, 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 변조중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 컴퓨터로 실행할 수 있다.

본 발명의 DSV제어비트 생성방법은, 입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과, 입력비트열의 소정 위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과, 제 2의 변조스텝의 처리에 의한 가변길이부호의 변환의 중단인 변조 중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과, 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과, 유효구간중단 검출스텝의 처리에 의해 검출된 유효구간중단에 의거한 타이밍에서, DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 제 1 또는 제 2의 후보비트의 어느 것을 상기 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 포함하는 것을 특징으로 한다.

본 발명의 제 2기록매체의 프로그램은, 입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과, 입력비트열의 소정 위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과, 제 2의 변조스텝의 처리에 의한 가변길이부호의 변환의 중단인 변조 중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 변조 중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과, 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과, 유효구간중단 검출스텝의 처리에 의해 검출된 유효구간중단에 의거한 타이밍에서, DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 제 1 또는 제 2의 후보비트의 어느 것을 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 포함하는 것을 특징으로 한다.

본 발명의 제 2프로그램은, 입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과, 입력비트열의 소정 위치에 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과, (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과, 제 2의 변조스텝의 처리에 의한 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과, 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과, 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과, 유효구간중단 검출스텝의 처리에 의해 검출된 유효구간중단에 의거한 타이밍에서, DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 제1 또는 제 2의 후보비트의 어느 것을 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 컴퓨터로 실행시킨다.

본 발명의 변조장치 및 방법, DSV제어비트 생성방법 및 프로그램에 있어서는 값이 결정된 DSV비트가 입력된 데이터열의 소정의 위치에 삽입하고, 변환테이블에 의거해서 입력된 데이터열이 부호어로 변환되고, 변환테이블에 의거한 가변길이부호어 변환중단인 변조 중단이 검출되고, DSV제어비트의 값을 결정하는 타이밍이 제어되고, 대응하는 DSV제어비트의 값이 결정된다.

본 발명의 실시의 형태에 대해서 설명하지만, 이하에 있어서는 설명의 편의상 변환되기 전의 데이터의 「0」과 「1」 나열(변환전의 데이터열)을 (000011)과 같이 ( )로 구획을 잘라서 나타내고, 변한된 후의 부호의 「0」와 「1」의 나열(부호화열)을 '000100100"와 같이 " "으로 구획을 잘라서 나타내는 것으로 한다. 이하에 나타내는 표 2는 본 발명의 데이터열을 부호로 변환하는 변환테이블의 예를 나타내고 있다.

<표 2>

1, 7_PPtable

(d, k ; m, n ; r) = (1, 7 ; 2, 3 ; 4)

데이터 부호

11 *0*(Before 0:*=1, Before 1:*=0)

10 001

01 010

0011 010 100

0010 010 100

0001 000 100

000011 000 100 100

000001 010 100 100

00001000 000 100 100 100

00001001 000 100 000 010

00001010 000 100 000 001

00001011 000 100 000 101

00000000 010 100 100 100

00000001 010 100 000 010

00000010 010 100 000 001

00000011 010 100 000 101

#110111-01 :

001 : 101 010 101 →001 000 000

00000 : 000 010 101 (cbit replace)

0000t :

-------------

Termination table

00 000

0000 010 100

000010 000 100 000

000000 010 000 000

-------------

표 2의 변환테이블은 최소런(d) =1, 최대런(k)=7에서, 데이터로 변환되는 채널비트의 변환비율은 m : n = 2 : 3이다. 또 최대구속길이는 r = 4의 가변길이테이블이다. 이 변환테이블은 변환코드로 하고, 그것이 아니면 변환처리가 가능하지 않은 기초코드(데이터열(11)에서 (00000011)까지의 코드), 그것이 없더라도 변환처리는 가능하지만, 그것이 있으면, 보다 효과적인 변환처리가 가능하게 되는 치환코드(데이터열 (110111)의 코드) 및 부호를 임의의 위치에서 종단시키기 위한 종단코드(데이터열(00), (0000), (000010), (000000)의 코드)에 의해 구성되는 종단테이블(termination table)을 포함하고 있다. 또 이 변환테이블에는 동기신호도 규정되고 있다.

또 표 2는 기초코드의 요소에 불확정부호(*를 포함하는 부호)를 포함하고 있다. 불확정부호는 직전 및 직후의 부호어열의 여하에 의하지 않고, 최소런(d)과 최대런(k)을 지키도록 "0"이 '1"로 결정된다. 즉 표 2에 있어서, 변환하는 2비트의 테이터열이 (11)이었을때, 그 직전의 부호어열에 의해 "000" 또는 "101"이 선택되고, 그 어느 것으로 변환된다. 즉 직전의 부호어열의 1채널비트가 "1"인 경우, 최소런(d)을 지키기 위해 2비트의 데이터(11)는 부호어 "000"로 변환되고, 직전의 부호어열의 1채널비트가 "0"인 경우 최대런(k)이 지키도록 부호어 "101"로 변환된다.

또 표 2의 변환테이블은 최소런의 연속을 제한하는 치환코드를 포함하고 있다. 데이터열이 (110111)이고, 또 직후의 데이터열이 (01), (001) 혹은 (00000)인 경우, 또는 데이터열(110111)의 직후의 데이터열이 (0000)로 계속되고, 여기서 종단되는 경우, 데이터열(110111)은 부호어 "001000000"로 치환된다. 또 직후의 데이터열이 상술한 바와같은 데이터열에서 없는 경우, 이 데이터열(110111)은 2비트단위((11), (01), (11))에서 부호화 되고, 부호어열 "101010101" 또는 "000010101"로 변환된다.

또한 표 2의 변환코드는 데이터열의 요소내의 「1」의 개수를 2로 나눈 때의 나머지와, 변환되는 부호어열의 요소내의 「1」의 개수를 2로 나눈 때의 나머지가 어느쪽도 1 혹은 0에서 동일(대응하는 엇갈림의 요소도「1」의 개수가 기수 또는 우수)로 되는 바와같은 변환규칙을 가지고 있다. 예를들면 변환코드의 어느쪽의 데이터열의 요소(000001)는 "010100100"의 부호어열의 요소에 대응하고 있지만, 각각의 요소의 「1」의 개수는 데이터열에서는 1개 대응하는 부호어열에서는 3개이고, 어느쪽도 2로 나눈 때의 나머지가 1(기수)에서 일치하고 있다. 동일하게 하고, 변환코드 중의 데이터열의 요소(00000000)는 "010100100100)의 부호어열의 요소에 대응하고 있지만, 각각「1」의 개수는 데이터열에서는 0개, 대응하는 부호어열에서는 4개이고, 어느쪽도 2로 나눈 때의 나머지가 0(우수)에서 일치하고 있다.

다음에 도 3을 참조하여 본 발명에 관계되는 변조장치의 실시의 형태를 도면을 참조하면서 설명한다. 이 실시의 형태에서는 데이터열이 표 2에 따라서 가변길부호(d, k ; n, r)=(1, 7 ; 2, 3; 4)로 변환된다.

도 3에 나타내는 바와같이 변조장치(30)는 입력된 데이터열에 의거해서 데이터열에 삽입하는 DSV제어비트로서 「1」혹은 「0」을 결정하는 DSV제어비트결정부(31), 값이 결정된 DSV제어비트를 입력된 데이터열에 타이밍을 맞추어서 삽입하는 DSV제어비트지정위치삽입부(32), 결정된 DSV제어비트가 삽입된 데이터열을 소정의 변환테이블을 이용해서 채널비트로 변환하는 데이터변환부(33), 데이터변환부(33)에서 공급된 채널비트열의 소정의 위치에 소정의 동기신호를 삽입하는 동기신호삽입부(34) 및 동기신호삽입부(34)의 출력을 기록파형열 혹은 전송부호열로 변환하는 NRZI화부(35)를 갖춘다. 또 변조장치(30)는 타이밍신호를 생성하고, DSV제어유닛결정부(31), DSV제어비트지정위치삽입부(32), 데이터변환부(33), 동기신호삽입부(34) 및 NRZI화부(35)에 공급하여 타이밍을 관리하는 타이밍관리부(36)를 갖춘다.

또 도 3에 있어서, DSV제어비트지정위치삽입부(32)는 타이밍관리부(36)에 처리의 타이밍을 관리되고 있도록 설명하였지만, 이것에 한정하지 않고, 예를들면 DSV제어유닛지정위치삽입부(32)가 입력비트열의 전송타이밍을 조정하는 기능을 또한 가지며, DSV제어유닛결정부(31)에서 공급되는 DSV제어비트를 전송타이밍을 조정된 입력비트열의 소정위치에 삽입하도록 하여도 좋다.

도 4는 도 3의 변조장치(30)의 처리를 설명하는 도면이다. 데이터열에는 사용자데이터의 다른 예를 들면 ECC(Error Correcting Code)등의 정보데이터가 포함되고 있다. DSV제어비트결정부(31)의 결정에 의거해서 DSV제어비트지정위치삽입부(32)에 있어서, DSV제어비트인 x1, x2, 및 x3이 데이터열내에 임의의 간격에서 DSV의 계산간격으로 되는 DSV구간 때에 삽입된다. 도 4에 있어서 DSV구간으로는 길이가 임의의 DATA1, DATA2 및 DATA3에 상당하게 된다.

또 DATA1에는 프레임사이에서 동기를 취하기 위한 프레임동기신호(이하 FS(Frame Sync)로 칭함)가 삽입된다. 이 때문에 DSV제어비트가 삽입되는 간격인 DSV구간으로 되는 DATA1은 짧게 설정된다.

즉 FS 및 DATA1에 대응하는 채널비트로 되는 Cbit1를 포함하는 채널비트열로 변환된 DSV구간의 길인 span1, DATA2에 대응하는 채널비트로 이루는 Cbit2를 포함하는 DSV구간의 길이인 span2, 및 DATA3에 대응하는 채널비트로 이루는 Cbit3을 포함하는 DSV구간의 길이인 span3이 전부 동일한 길이(span1=span2=span3)로 되도록 DATA1의 길이는 결정된다.

따라서 삽입되는 FS가 FS(bit)이고, DATA2 및 DATA3이 함께 x(bit)인 경우 변환테이블의 변환율이 m:n=2:3이므로 DATA1은 x-FS*2/3(bit)로 된다. 또 DSV제어비트는 채널비트열변환을 취함으로써 변환율분이 각각 길게 되고, x1은 Cx1로 z2는 Cx2로 그리고 x3은 Cx3에 각각 변환된다.

또한 삽입하는 DSV제어비트의 값을 정확하게 하기 위해 구간DSVspan1,DSVspan2 및 DSVspan3은 후술하는 바와같이, 실제로 DSV제어비트가 삽입되고 있는 위치보다도 전방으로 구간을 끊는다. 이때 각 구간내에는 1개의 DSV제어비트만이 삽입되고 있다.

이상과 같이 채널비트열(NRZI화 후의 기록부호열 혹은 전송부호열)은 FS가 삽입된 후에 있어서, 동일한 간격에서 DSV제어유닛이 삽입되고 있고, DSV제어가 행하여지고 있다.

도 5는 입력된 데이터열에서 채널비트열로의 변환에 있어서의 레지스터구성을 나타내는 모식도이다. 도 5에 있어서 데이터열을 상술한 표 2에 의거해서 채널비트열로 변환하는 때에 최저한 필요한 레지스터의 구성예가 표시되고 있고, 레지스터로서는 변환전의 DSV제어비트를 삽입된 데이터열을 격납하기 위해 data[0:11]의 12비트, 데이터변환부(33)의 변환후의 채널비트열을 격납하기 위해 cbit[0:17]의 18비트가 구성되고 있다. 또 그외에 타이밍용 레지스트 등도 구성된다.

도 6은 변환장치(30)의 DSV제어비트결정부(31)의 상세한 구성예를 나타내는 블록도이다. 도 6에 있어서 데이터열은 DSV제어비트결정부(31) 및 DSV제어비트지정위치삽입부(32)에 공급된다.

DSV제어비트결정부(31)에 있어서, 2열데이터변환 및 DSV계산이 행하여지고 있고, 값이 「0」의 DSV제어비트를 삽입된 데이터열을 처리하는 예와, 값이 「1」의 DSV제어비트를 삽입된 데이터열을 처리하는 열이 각각 독립으로 동작한다. 즉 DSV제어비트결정부(31)에 공급된 데이터열은 입력된 데이터열에 소정의 간격에서 값이 「0」의 DSV제어유닛을 부가하는 DSV제어비트 0부가부(51) 및 입력된 데이터열로 소정의 간격에서 값이 「1」의 DSV제어비트를 부가하는 DSV제어비트 1부가부(71)에 공급된다.

DSV제어비트 0부가부(51)에 의해 값이 「0」의 DSV제어비트가 부가된 데이터열은 1-7PP데이터변환부(52)는 (d, k ; m, n; r)=(1, 7 ;2, 3; 4)의 파라미터를 갖는 표 2의 변환테이블을 이용해서 DSV제어비트가 부가된 데이터열을 채널비트열로 벼환하고, 동기신호삽입부(53)에 공급한다.

동기신호삽입부(53)는 1-7PP데이터변환부(52)에서 공급된 채널비트열의 소정의 위치에 변환테이블의 변환코드로서 존재하지 않는 고유한 패턴을 포함하는 동기신호를 삽입하고,NRZI화부(54)에 공급한다.

또한 동기신호삽입부(53)에 있어서, 채널비트열로 동기신호를 삽입하기 위해 1-7PP 데이터변환부(52)는 표 2의 termination table를 이용해서 데이터열의 임의의 위치에 있어서, 변환을 종단시킨다. 그리고 동기신호삽입부(53)는 채널비트열의 종단위치에 계속해서 동기신호를 삽입한다.

또 채널비트열로 동기신호를 삽입한 동기신호삽입부(53)는 삽입한 동기신호의 최종비트의 정보를 1-7PP 데이터변환부(52)에 공급한다. 1-7PP 데이터변환부(52)는 필요에 따라서 공급된 동기신호의 최종비트의 정보를 참조하고, 표 2의 변환테이블을 이용해서 데이터열을 변환한다.

NRZI화부(54)는 동기신호삽입부(53)에서 공급된 동기신호를 삽입된 채널비트열을 NRZI화 하고, 구간DSV계산부(55)에 공급한다.

구간 DSV계산부(55)는 NRZI화 된 채널비트열로서 소정의 DSV구간에 있어서의 DSV값으로 된다. 구간 DSV치를 산출한다. DSV값은 NRZI화 된 채널비트의 값이 「1」의 경우 「+1」로 하고 값이 「0」의 경우 「-1」로서 연사된다. 연산결과로서 구간 DSV값은 가산기(56)에 공급한다.

가산기(56)는 구간 DSV계산부(55)에 의해 공급된 구간 DSV값에 후술하는 바와같이 적산 DSV처리부(61)에 의해 공급된 적산 DSV값을 가산한 새로운 적산 DSV값을 DSV제어비트판정부에 공급한다.

적산 DSV처리부(61)는 이것까지에 산출되어 온 구간 DSV값을 전부 가감산한 적산 DSV값을 미리 유지하고 있다. 그리고 적산 DSV처리부(61)는 소정의 타이밍에서 유지하고 있는 적산 DSV값을 가산기(56)에 공급한다.

또 1-7PP 데이터변환부(52)는 DSV제어비트가 삽입된 데이터열에 대해서 표 2의 변환테이블에 의한 변조의 중단에 관한 정보로 되는 변조중단 정보를 변조중단검출부(81)에 공급한다. 또한 1-7PP 데이터변환부(52)는 DSV제어비트가 삽입된 테이터열에 대해서 DSV구간의 중단위치에 관한 정보를 포함하는 DSV구간중단 신호를 유효구간중단검출부(82)에 공급한다.

변조중단검출부(81)는 공급된 변조중단정보에 의거해서 변조중단위치를 검출한다. 변조중단위치를 검출한 변조중단검출부(81)는 변조중단위치에 관한 정보를 포함하는 변조중단신호를 유효구간중단검출부(82)에 공급한다.

유효구간중단검출부(82)는 1-7PP 데이터변환부(52)에서 공급된 DSV구간의 중단 위치를 나타내는 DSV구간 중단신호에 의거해서 변조중단검출부(81)에서 공급된변조의 중단신호가 나타내는 변조중단 위치 중에서 대응하는 DSV구간의 DSV제어비트의 판정을 행하는 타이밍을 제어하는 유효구간중단 위치를 검출하고, 유효구간중단위치를 나타내는 유효구간중단 신호를 구간 DSV계산부(55) 및 DSV제어비트판정부(62)에 공급한다.

이상과 같이 입력된 데이터열에 값이 「0」의 DSV제어비트를 삽입하는 측의 시스템이 구성된다. 또 입력된 데이터열에 값이 「1」의 DSV제어비트를 삽입하는 측의 시스템도 동일하게 구성된다. 즉, DSV제어비트 0부가부(51)에는 DSV제어비트 1부가부(71)가 대응하고, 1-7PP 데이터변환부(52)에는 1-7PP 데이터변환부(72)가 대응하고, 동기신호삽입부(53)에는 동기신호삽입부(73)가 대응하고, NRZI화부(54)에는 NRZI화부(74)가 대응하고, 구간 DSV계산부(55)에는 구간 DSV계산부(75)가 대응하고, 가산기(56)에는 가산기(76)이 대응하고, 변조중단검출부(81)에는 변조중단검출부(91)가 대응하고, 유효구간중단검출부(82)는 유효구간중단검출부(92)가 대응하고, 각각 기본적으로 동일한 처리를 행한다.

DSV제어비트판정부(62)는 값이 「0」의 DSV제어유닛을 삽입된 데이터열에 의거해서 적산 DSV값이 가산기(56)에서 공급되고, 값이 「1」의 DSV제어비트를 삽입된 데이터열에 의거한 적산 DSV값이 가산기(76)에서 공급된다. 그리고 DSV제어비트판정부(62)는 이들 2개의 적산 DSV값에 의거해서 데이터열에 삽입하는 DSV제어비트의 값을 판정한다. 즉 양자 중 절대치가 작은 쪽을 선택한다.

또한 DSV제어비트판정부(62)에 의해 데이터열에 삽입하는 DSV제어비트의 값으로서 판정된 측의 적산 DSV값은 적산 DSV처리부(61)에 공급되고, 적산DSV처리부(61)는 공급된 DSV값에 의거해서 유지하고 있는 적산 DSV값을 갱신한다.

DSV 제어비트판정부(62)는 데이터열에 삽입하는 DSV제어비트의 값을 판정하면, 그 판정결과를 DSV제어비트지정위치삽입부(32)에 공급한다. DSV제어비트지정위치삽입부(32)는 DSV제어비트판정부(62)에서 공급된 판정결과에 의거해서 DSV제어비트를 데이터열의 소정의 위치에 삽입하고, 데이터변환부(33)에 공급한다.

또 DSV제어비트판정부(62)는 데이터열에 삽입하는 DSV제어비트의 값으로서 판정된 측을 특정하는 정보를 1-7PP데이터변환부(52), 동기신호삽입부(53), NRZI화부(54), 구간 DSV계산부(55), 1-7PP데이터변환부(72), 동기신호삽입부(73), NRZI화부(74) 및 구간 DSV계산부(75)에 공급하고, 각부가 참조하는 레지스터의 내용을 필요에 따라서 갱신시킨다.

즉, 데이터열에 삽입하는 DSV제어비트의 값으로서 판정된 측의 각부가 참조한 레지스터의 값을 판정되지 않은 반대측의 각부가 참조한 레지스터의 값의 각각에 대응시켜서 격납한다. 결국 값이 「0」의 DSV제어비트를 부가하는 측이 참조하는 각 레지스터의 내용과 값이 「1」의 DSV제어비트를 부가하는 측이 참조하는 각 레지스터의 내용을 선택된 DSV제어비트측이 참조하는 각 레지스터의 값을 이용해서 일치시킨다.

데이터열에 삽입하는 DSV제어비트의 값을 결정하는 DSV제어비트결정부(31)는 이상과 같이 구성된다.

다음에 이 실시의 형태의 동작에 대해서 설명한다.

최초로 입력된 데이터열은 DSV제어비트결정부(31)의 DSV제어비트0부가부(51) 및 DSV제어비트 1부가부(71) 및 DSV제어비트 지정위치삽입부(32)에 공급된다. 데이터열을 공급된 DSV제어비트 0부가부(51)는 값이 「0」의 DSV제어비트를 데이터열에 소정의 간격으로 부가된다. 1-7PP데이터변환부(52)는 DSV제어비트 0부가부(51)에 있어서 「0」의 DSV제어비트를 부가된 데이터열을 취득하고, 표 2의 변환테이블에 의거해서 취득한 데이터열을 부호어로 이루는 채널비트열로 변환한다.

또 1-7PP데이터변환부(52)는 필요에 따라서 동기신호삽입부(53)에서 공급된 동기신호의 최종비트에 관한 정보를 참조하고, 취득한 데이터열을 채널비트열로 변환한다. 변환된 채널비트열은 동기신호삽입부(53)에 공급된다. 또 1-7PP데이터변환부(52)는 데이터변조 때에 변조중단위치에 플러그를 세워서 변조중단위치정보를 변조중단위치검출부(81)에 공급하고, 또한 DSV구간중단 신호를 유효구간중단검출부(82)에 공급한다.

변환된 채널비트열을 공급된 동기신호삽입부(53)는 채널비트열의 소정의 위치에 소정의 패턴의 동기신호를 삽입하고, NRZI화부(54)에 공급한다. 또 동기신호삽입부(53)는 1-7PP데이터변환부(52)가 데이터변조때에 직전의 채널비트열의 최종비트값을 참조할 수 있도록 삽입한 동기신호의 최종비트의 값에 관한 정보를 1-7PP데이터변환부(52)에 공급한다.

그리고 NRZI화부(54)는 동기신호삽입부(53)에 있어서 동기신호를 삽입된 채널비트열을 NRZI화 하고, 구간 DSV계산부(55)에 공급한다.

또 1-7PP 데이터변환부(52)에서 변조중단위치정보를 공급된변조중단검출부(81)는 변조의 중단위치를 검출하고, 변조중단위치신호를 작성하고, 유효구간중단검출부(82)에 공급한다.

한편 데이터열을 공급된 DSV제어비트 1부가부(71)는 값이 「1」의 DSV제어비트를 데이터열에 소정의 간격으로 부가한다. 1-7PP데이터변환부(72)는 1-7PP 데이터변환부(52)와 동일하게 DSV제어비트가 부가된 데이터열을 채널비트열로 변환한다.

또 1-7PP데이터변환부(72)는 필요에 따라서 동기신호삽입부(73)에서 공급된 동기신호의 최종비트에 관한 정보를 참조하고, 취득한 데이터열을 채널비트열로 변환한다. 변환된 채널비트열은 동기신호삽입부(73)에 공급된다. 또 1-7PP데이터변환부(72)는 변조중단위치정보를 변조중단위치검출부(91)에 공급하고, 또한 DSV구간중단신호를 유효구간중단검출부(92)에 공급한다.

동기신호삽입부(73)는 동기신호를 삽입하고, NRZI화부(74)에 공급한다. 또 동기신호삽입부(73)는 삽입된 동기신호의 최종비트의 값에 관한 정보를 1-7PP 데이터변환부(72)에 공급한다. 그리고 NRZI화부(74)는 동기신호삽입부(73)에 있어서 동기신호를 삽입된 채널비트열을 NRZI화 하고, 구간 DSV계산부(75)에 공급한다.

또 1-7PP 데이터변환부(72)에서 변조중단위치 정보를 공급된 변조중단검출부(91)는 변조의 중단위치를 검출하고, 변조중단위치신호를 작성하고, 유효구간중단검출부(92)에 공급한다.

도 7은 1-7PP데이터변환부가 변조중단위치에 플러그를 세우는 모양의 구체예를 나타내는 도면이다.

도 7에 있어서, 제어비트 부가 데이터열이 data[0 :11]의 12비트에 data[0]에서 차례로 입력되고, 레지스터숫자가 큰쪽으로 클럭등에 시프트되어 간다. 그리고 data[11]까지 시프트된 데이터는 다음의 시프트시에 포기해 버린다. 또 데이터열과 대응하는 채널비트열과의 관계는 도 5의 모양으로 되어 있다.

또한 도 5에 있어서, 도시는 생략되고 있지만, 변조중단위치를 나타내는 시프트등의 타이밍제어를 행하기 위한 레지스터는 채널비트열을 격납하는 레지스터와 동수의 데이터를 격납할 수 있도록 구성되어 있고, 서로 동일한 위치가 대응되고 있다. 또 이들 타이밍제어를 위한 레지스터는 예를들면 액티브시에 있어서 「1」이 격납되고, 그 이외의 위치에는 「0」이 격납된다.

데이터열은 2데이터마다 처리된다. data[0, 1]=[1, 1], data[0, 1]=[0, 1], 또는 data[0, 1]=[1, 0]인 경우, (11), (10) 또는 (01)을 검출한 1-7PP데이터변환부(52)는 상술한 바와같이 표 2의 변환테이블에 의거해서 변환패턴을 확정한다. 그리고 cbit[0, 1, 2]에 변환된 채널비트열이 격납된다. 이때 cbit[2]와 동일한 위치의 변조중단위치를 나타내는 레지스터에 1이 격납된다.

data[0, 1]=[0, 0]의 경우 구속길이 r=1에 있어서 변환패턴은 확정하지 않고, 새롭게 되는 데이터열이 차례로 입력된다. 새로이 2데이터(합계 4데티어)가 입력되면, 1-7PP데이터변환부(52)는 data[0, 1, 2, 3]을 참조한다. 그리고 data[0, 1, 2, 3]=[1, 1, 0, 0], data[0, 1, 2, 3]=[0, 1, 0, 0], 또는 data[0, 1, 2, 3]=[1, 0, 0, 0]인 경우, (0011), (0010) 또는 (0001)을 검출한 1-7PP데이터변환부(52)는 상술한 바와같은 표 2의 변환테이블에 의거해서 변환패턴을 확정한다. 그리고 cbit[0, 1, 2, 3, 4, 5]로 변환된 채널비트열이 격납된다. 이때 cbit[5]와 동일한 위치의 변조중단위치를 나타내는 레지스터에 1이 격납된다.

data[0, 1, 2, 3]=[0, 0, 0, 0],의 경우 구속길이 r=2에 있어서 변환패턴은 확정되지 않고, 새롭게 되는 데이터열이 차례로 입력된다. 새로이 2데이터(합계 6데이터)가 입력되면, 1-7PP 데이터변환부(52)는 data[0, 1, 2, 3, 4, 5]를 참조한다. 그리고 data[0, 1, 2, 3, 4, 5]=[1, 1, 0, 0, 0, 0] 또는 data[0, 1, 2, 3, 4, 5]=[1, 0, 0, 0, 0, 0]인 경우, (000011) 또는 (000001)을 검출한 1-7PP 데이터변환부(52)는 상술한 바와같이 표 2의 변환테이블에 의거해서 변환패턴을 확정한다. 그리고 cbit[0, 1, 2, 3, 4, 5, 6, 7, 8]에 변환된 채널비트열이 격납된다. 이때 cbit[8]와 동일한 위치의 변조중단위치를 나타내는 레즈스터에 1이 격납된다.

data [0, 1, 2, 3, 4, 5] = [0, 0, 0, 0, 0, 0], 또는 data [0, 1, 2, 3, 4, 5] = [0, 1, 0, 0, 0, 0]의 경우, 구속길이 r= 3에 있어서 변환패턴은 확정되지 않으며, 새롭게 되는 데이터열이 차례로 입력된다. 새로이 2데이터(합계 8데이터)가 입력되면, 1-7PP 데이터변환부(52)는, data [0, 1, 2, 3, 4, 5, 6, 7]을 참조하고, 상술한 바와같이, 표 2의 변환 테이블에 기초하여, 변환패턴을 확정한다.

구체적으로는, data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 0, 0, 0, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 0, 0, 0, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 1, 0, 0, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 1, 0, 0, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 0, 0, 1, 0, 0, 0,0], data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 0, 0, 1, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 1, 0, 1, 0, 0, 0, 0], 또는 data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 1, 0, 1, 0, 0, 0, 0]이 되는 경우,(00000000), (00000001), (00000010), (00000011), (00001000), (00001001), (00001010), 또는 (00001011)을 검출한 1-7PP 데이터변환부(52)는, 상술한 바와같이 동작하며, 표 2에 나타낸 바와같은 변환 테이블의 구속길이 r=4의 변환코드를 이용하여, 각각 "10100100100" , "10100000010", "10100000001" 또는 "10100000101" 또는 "00100100100" "00100000010", "00100000001" 또는 "00100000101"로 변환한다. 그리고, cbit[0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]로, 변환된 채널 비트열이 격납된다. 이 때, 소정의 위치의 변조중단위치를 나타내는 레지스터에 1이 격납된다.

구체적으로는, data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 0, 0, 1, 0, 0, 0, 0], 또는 data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 0, 0, 0, 0, 0, 0, 0]의 경우, 변조중단위치는, cbit[0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]의, cbit[11]와 동일한 위치의 변조중단위치를 나타내는 레지스터에 1이 격납된다.

또한, data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 0, 0, 1, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 1, 0, 1, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 1, 0, 1, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 0, 0, 0, 0, 0, 0, 0], data [0, 1, 2, 3, 4, 5, 6, 7] = [0, 1, 0, 0, 0, 0, 0, 0], 또는 data [0, 1, 2, 3, 4, 5, 6, 7] = [1, 1, 0, 0, 0, 0, 0, 0]의 경우, 변조중단위치는, cbit[0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]의, cbit[11]와 cbit[2]와 동일한 위치의 변조중단위치를 나타내는 레지스터에 1이 격납된다.

한편, 표 2에 있어서는, 상술한 패턴 이외에, 터미네이션 테이블에 있어서 변환패턴이 존재하지만, 이러한 동작에 대해서는 기본적으로 상기와 동일하다. 즉, 표 2의 터미네이션 테이블과 일치하며, 게다가 동기신호가 삽입되는 위치를 검출할 때에, 변환패턴이 확정된다. 이 경우의 변조중단위치에 대해서는, 각 결정요소에 대하여 채널비트의 최종비트 위치의 1개소에 부여된다.

이상과 같이, 입력 데이터열로부터, 채널비트열로, 전체의 패턴변화가 행해지며, 변조중단정보가 부여된다. 그리고, 다음의 패턴변화는, 패턴이 확정하고, 변조중단정보가 발생한 후, 다시 한번, 구속길이 r=1로부터 시작하여, 상술한 바와같은 동작을 반복한다. 이 때, 채널비트열 및 변조중단정보는, 도 5에 있어서의, 18비트의 레지스터에 의해 출력되기 전에, 변환처리가 완료되고 있고, 변환이 끝난 채널비트열 및 변조중단정보가 도 6의 동기신호 삽입부(53)에 공급된다.

도 6으로 되돌아가서, 변조중단검출부(81)는, 상술한 바와 같이 변조중단위치정보가 표시되어 있는 레지스터를 참조하여, 변조중단위치를 검출한다.

또한, 변조중단검출부(91)도, 상술한 경우와 동일하게, 변조중단위치정보가 표시되어 있는 레지스터를 참조하여, 변조중단위치를 검출한다. 이 경우, 1-7PP 데이터변환부(52)의 작업은, 1-7PP 데이터변환부(72)가 행하고, 동기신호삽입부(53)의 작업은, 동기신호삽입부(73)가 행한다.

그런데, 입력데이터열에 대한 발생부호어열의 관계는, 이 예에 있어서는 변환율 m:n은 2:3으로 되어 있으므로, 부호어의 데이터량 3에 대해서, 데이터어의 데이터량은 2가 된다. 따라서, 입력데이터열은 그 중에서, 2클럭의 사이에 소정의 2데이터어 만큼이 입력되고, 그 후, 1클럭만큼 그 입력이 정지된다.

이와같이 하여, 입력데이터와 출력부호와의 변환율에 관한 엇갈림을 조정한다. 이 관계는, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b의 데이터열, 채널비트열에 있어서, 나타내고 있다.

도 8a 및 b는, 도 6에 나타내는 변조중단검출부(81)에 의한 변조중단검출의 모양을 나타내는 도면이다. 도 8a 및 도 8b에 있어서, 왼쪽에서 오른쪽으로 시간이 경과하고 있고, 데이터열은, 왼쪽에서 차례로 레지스터에 입력되고, 채널비트열로 변환되고 있다.

도 8a에 있어서, 2비트의 데이터열(11)은 "101"로 변환되어 있고, "101"의 선두의 "1"에 대응하는 변조 중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를 참조하고, 변조중단 위치를 검출하여, 변조중단신호를 제어한다.

다음에, 8비트의 데이터열(00000000)은 "010100100100"으로 변환되어 있고, "010100100100"의 선두의 "0"에 대응하는 변조중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를 참조하고, 변조중단위치를 검출하여, 변조중단신호를 제어한다.

동일하게, 4비트의 데이터열(0011)은, "010100"으로 변환되어 있고, "010100"의 선두의 "0"에 대응하는 변조중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를참조하고, 변조중단 위치를 검출하여, 변조중단 신호를 제어한다.

동일하게, 도 8b에 있어서, 2비트의 데이터열(11)은 "101"로 변환되어 있고, "101"의 선두의 "1"에 대응하는 변조중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를 참조하고, 변조중단위치를 검출하여, 변조중단신호를 제어한다.

다음에, 8비트의 데이터열(00000001)은, "010100000010"로 변화되어 있고, "010100000010"의 선두의 "0" 및 오른쪽에서 3번째의 "0"에 대응하는 변조중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를 참조하고, 변조중단 위치를 검출하고, 변조중단 신호를 제어한다.

동일하게, 4비트의 데이터열(0011)은, "010100"의 선두의 "0"에 대응하는 변조중단을 나타내는 레지스터의 위치에 「1」이 격납되어 있다. 변조중단검출부(81)는, 상술한 바와 같이, 이 레지스터를 참조하고, 변조중단 위치를 검출하여, 변조중단 신호를 제어한다.

이와 같이, 구속길이 i= 4에 있어서의 변환의 패턴에 의해, 변조중단의 개수가 변화한다.

또한, 변조중단검출부(81)는, 상기, 구속길이 i=4 즉, 8데이터에 있어서의 패턴변환시의 변조중단위치를, 전방의 1개소에 통일하고, 이것을 변조중단신호로서 출력하여도, DSV제어비트결정부(31)는 동작할 수 있다. 이 경우, 구간 DSV계산결과에 차이가 발생하지만, 적산 DSV에 대해서는 동일한 결과로 할 수 있다.

변조중단검출부(81)에 의해 작성된 변조중단신호는, 유효구간중단검출부(82)에 공급된다. 변조중단신호를 공급된 유효구간중단검출부(82)는 1-77PP 데이터변환부(52)에 의해 공급된 DSV구간중단신호에 의거해서, 유효구간중단위치를 검출하고, 유효구간중단신호를 구간 DSV계산부(55) 및 DSV제어비트 판정부(62)에 공급한다.

또한, 변조중단검출부(91)도 변조중단검출부(81)과 동일하게 동작하고, 변조중단검출부(91)에 의해 작성된 변조중단신호는, 유효구간중단검출부(92)에 공급된다. 변조중단신호를 공급된 유효구간중단검출부(92)는, 1-7PP 데이터변환부(72)에 의해 공급된 DSV구간중단신호에 의거해서, 유효구간중단위치를 검출하고, 유효구간중단신호를 구간 DSV계산부(75) 및 DSV제어비트판정부(62)에 공급한다.

도 9a 및 도 9b는, 유효구간중단검출부에 의한 유효구간중단신호의 제어의 모양의 예를 나타내는 도면이다. 도 9a 및 도 9b에 있어서, 왼쪽에서 오른쪽으로 시간이 경과하고 있고, 데이터열은, 왼쪽에서 차례로 레지스터에 입력되고, 채널비트열로 변환되어 있다.

도 9a 및 도 9b에 있어서, DSV제어비트는, 데이터열에 대해서, 60데이터마다 삽입되어 있다. 즉, 데이터열이 59데이터로 연속한 후에, DSV제어비트가 삽입된다. 또, DSV구간중단위치는, 60데이터의 구간에 있어서, 51데이터째의 위치(도 9a 및 도 9b내의 데이터열 50)에 발생하도록 제어되어 있다. 즉, DSV구간중단위치신호는, 1-7PP 변환테이블에 있어서, 데이터열이 가변길이 부호로 변환되는 것을 고려하여, DSV제어비트위치에 대해서, 9데이터만큼 전방으로, DSV구간중단위치가 부여되도록 설정되어 있다.

DSV제어비트는 임의의 값이므로, 데이터열에 DSV제어비트가 삽입됨으로써, 변환된 채널비트열에 차이가 생긴다. 즉, 1개의 DSV제어비트가 제어하는 구간에 있어서, 구간 DSV값의 계산시, 데이터열의 변환에 다음 미결정의 DSV제어비트가 관계하지 않는 편이, 보다 정확히 DSV값을 산출할 수 있다. 따라서, DSV구간중단위치는, 실제의 DSV구간에 있어서의 중단위치와 다른 위치로 부여된다.

표 2에 나타낸 1-7PP 변환테이블에 있어서, 1도의 변조를 위해 참조되는, 최대의 데이터열의 크기는, (110100100000)의 11데이터이다. 또, 2데이터마다 변환처리가 행해지고 있는 것과 맞쳐서, 다음 DSV구간의 DSV제어비트를 포함하지 않고 변환되는 데이터열일 것(다음의 DSV제어비트의 영향을 받지 않는 데이터열일 것)을 보장할 수 있는 것은, 49데이터째에 있어서의 변환까지가 된다. 다음 51데이터째에 있어서의 변환에서는, 1도의 변조를 위해 참조되는 최대의 데이터열의 중에는, 다음의 DSV구간의 DSV제어비트가 포함되어 있다. 따라서, 60데이터의 DSV구간에 있어서의 DSV구간중단위치로서는 51데이터째 이하의 설정으로 한다.

그런데, 이 DSV구간중단위치는, 저역억압특성과 관계가 있고, 가능한 한 후편으로 위치시키는 편이, 주파수의 저역이 억제되고, 변조장치로서의 성능이 향상이 소망스럽다. 이상에서 도 9a 및 도 9b에 있어서, 51데이터째(도 9a 및 도 9b내의 데이터열 50)에, DSV구간중단위치가 부여되고 있다.

결국 DSV블록중단위치신호에 있어서의 DSV구간에 있어서, 삽입된 DSV제어유닛은 1개만큼 되도록 설정되어 있다.

도 9a에 있어서, DSV구간은 60데이터이며, 60데이터째에 값이「0」의 DSV제어비트가 삽입되어 있다. 또, 데이터열은「0」 만으로 구성되고, (00000000)으로서, 반복하여 "010100100100"으로 변환되어 있다. 그리고 선두의 6데이터는, 도시되지 않지만, 앞의 2데이터의 (00)과 함께, (00000000)의 변환이 행해지고 있는 것으로 한다. 이 때, 다음 변환단위인 8데이터의,(00000000)내에는, DSV제어비트가 포함되어 있다.

상술한 바와 같이, (00000000)의 경우, 변조중단은, 패턴선두의 1개소가 된다. 즉, 도 9a의 경우, 55데이터째(도 9a 및 도 9b내의 데이터열 54) 및 다음 DSV구간의 3데이터째(도 9a 및 도 9b내의 데이터열 2)가 된다. 따라서, 변조중단 검출부(81)는, 55데이터째 및, 다음 DSV구간의 3데이터째가,「1」되도록 제어된 변조중단신호를 유효구간중단검출부(82)에 공급한다.

또 DSV구간중단 위치는,상술한 바와 같이, 51데이터째로 되므로, 1-7PP 변환부(52)는, 51데이터째(도 9a 및 도 9b내의 데이터열50)이후 보다, 값이 「1」로 되는 DSV구간중단 신호를 유효구간중단검출부(82)에 공급한다. 상기 DSV구간 중단 신호는, 구간 DSV제어처리가 종료한 뒤, 값을 「0」로 복귀한다. 예를 들면 도 9a와 같이, 1데이터째(도 9a 및 도 9b 내의 데이터열0)마다에 있어서, DSV구간 중단 신호를 「0」로 한다.

그리고, 유효구간중단검출부(82)는, 공급된 변조중단신호 및 DSV구간 중단 신호에 의거하여, DSV중단 위치가, DSV중단 위치가「1」로 된 후, 최초의 변조 중단인, 55데이터째(도 9a 및 도 9b 내의 데이터열54)을 유효구간중단으로서 검출하고, 55데이터째가 「1」로 되도록 제어된 유효구간중단신호를 작성하고, 구간 DSV계산부(55) 및 DSV제어비트판정부(62)에 공급한다.

한편의 도 9b는, DSV 제어비트 1부가부(71)에 있어서, 60데이터째에 값이 「1」의 DSV 제어비트가 삽입되며, 다른 데이터를 「0」로 하고 있는 도면이다. 그리고 선두의 4데이터는, 도시되어 있지 않고 전(前)의 4데이터의 (0000)와 함께, (00000000)의 변환이 행해는 것으로 한다.

이때, 다음의 변환단위인 8데이터의, (00000001)내에는, DSV제어비트가 포함되어 있다.

DSV제어비트를 포함하는 (00000001)는, "010100000010"으로 변환되어 있다. 이 경우, 상술한 바와 같이, 53데이터째(도 9a 및 도 9b 내의 데이터열52) 및 59데이터째(도 9a 및 도 9b 내의 데이터열58)의 2개소가 변조중단으로 된다.

도 9b의 경우, 도 9a의 경우와 변조중단위치가 어긋나 있다. 통상 랜덤패턴의 입력에 있어서는, 값이 「0」의 DSV 제어비트를 부가한 데이터열과, 값이 「1」의 DSV 제어비트를 부가한 데이터열는, 자기에 수속하고, 변조중단부근에 있어서는, 동일한 변조중단위치로 된다. 그러나, 특유한 패턴에 있어서는, 상기와 같이 수속되지 않고, 변조중단부근에 있어서도, 변조중단위치가 어긋나 있는 경우가 있고, DSV구간에 영향을 미치는 경우가 있다.

그러나, 이 경우에 있어서도, 유효구간중단검출부(82 및 92)는, 통상의 경우와 동일하게, 그대로, 서로 어긋난 유효구간중단신호를 출력한다.

또한, 도 9a 및 도 9b에 있어서는, 도 5에 나타나는 레지스터만큼의 지연을고려하지 않고, DSV구간을 나타냈다. 그렇지만, 이것에 한하지 않고, 이것을 예를 들면 도 5의 채널비트열을 격납하는 레지스터 cbit[0]에 있어서, DSV구간의 카운트를 행하고, 데이터열, 채널비트열 및 변조중단정보를 cbit[17]에 있어서 참조해도 좋다. 이 경우, DSV구간의 카운터에 대하여, 참조하는 데이터열, 채널비트열 및 변조중단정보는, 도 5에 나타내는 바와 같이 18bit만큼 지연되어 있지만, 유효구간중단검출부(82 및 92)는, 상술한 경우와 동일하게, 유효구간중단의 검출을 행한다.

이상과 같이, 검출된 유효구간중단의 타이밍에 의거하여, 구간DSV계산부(55)는, 대상으로 되는 DSV구간의 채널비트열보다 구간DSV값을 산출하고, 가산기(56)에 공급한다. 또, 구간DSV계산부(75)도 동일하게 구간DSV값을 산출하고, 검출된 유효구간중단의 타이밍에 의거하여, 가산기(76)에 공급한다.

가산기(56)는, 공급된 구간DSV값에, 적산DSV처리부(61)에 의해 공급된 적산DSV값을 가산하고, 새롭게 산출된 적산DSV값을 DSV제어비트판정부(62)에 공급한다. 가산기(76)도 동일하게, 공급된 구간DSV값에, 적산DSV처리부(61)에 의해 공급된 적산DSV값을 가산하고, 새롭게 산출된 적산DSV값을 DSV제어비트판정부(62)에 공급한다.

2개의 새로운 적산 DSV값을 공급된 DSV제어비트판정부(62)는, 유효구간중단검출부(82 및 92)에 의해 공급된 유효구간중단신호의 타이밍에 의거하여, 데이터열에 삽입하는 DSV제어비트의 값을 판정한다. DSV제어비트판정부(62)는, 가산기(56 및 76)에 의해 공급된, 2개의 새롭게 산출된 적산DSV값 중, 절대치가 작은 쪽을 선택한다. 그리고, DSV제어비트판정부(62)는, 삽입하는 DSV제어비트의 값이 결정되면, 그 정보를 DSV제어비트지정위치삽입부(32)에 공급하는 동시에, 선택된 쪽의 새로운 적산DSV값을 적산DSV처리부(61)에 공급한다.

또한, DSV제어비트판정부(62)는, 다음의 DSV구간의 연산을 위해 사용되는 레지스터의 값이 제어되는, 스와프(swap)동작의 기동을 행한다. 즉, 선택된 측을 지정하는 정보를, 1-7PP 데이터변환부(52), 동기신호삽입부(53), NRZI화부(54), 구간DSV계산부(55), 1-7PP 데이터변환부(72), 동기신호삽입부(73), NRZI화부(74) 및 구간DSV계산부(75)에 공급한다. 그리고, 선택된 측의 각부가 참조한 레지스터의 값을 이용하고, 선택되지 않았던 반대측의 각부가 참조한 레지스터의 값으로부터 치환하여 기억시킨다.

도 10a 및 도 10b는, DSV제어비트판정부(62)에 의한 스와프 타이밍을 결정하는 모양을 나타내는 도면이다.

도 10a에 있어서, DSV제어비트판정부(62)에는, 값이 「0」의 DSV제어비트를 삽입된 데이터열에 의한, 유효구간중단 신호가 공급되어 있다. DSV제어비트판정부(62)는, 유효구간중단의 다음의 타이밍에 있어서, DSV제어비트의 판정을 행하고 있다. 그리고, 또한 그 다음의 타이밍에 있어서, 각 레지스터를 제어하고, 선택된 측의 레지스터의 내용에 일치시키도록, 스와프동작을 행하고 있다.

또, 도 10b에 있어서, DSV제어비트판정부(62)에는, 값이 「1」의 DSV제어비트를 삽입된 데이터열에 의한, 유효구간중단 신호가 공급되어 있다. 도 10b의 경우, 도 10a의 경우와 비교하여, 유효구간중단 위치가 다르게 되어 있다. 이경우, DSV제어비트판정부(62)는, 양쪽의 유효구간중단이 출현한 다음의 타이밍에 있어서, DSV제어비트의 판정을 행한다. 즉, 도 10a 및 도 10b의 경우, 도 10b보다도 도 10a쪽이 유효구간중단 위치가 느리므로, 도 10a의 유효구간중단위치 다음의 타이밍에 있어서, 판정을 행한다.

여기서, DSV제어비트가「0」의 측이 선택되었다고 가정하면, DSV제어비트판정부(62)는, 가산기(56)에 의해 공급된, 새로운 DSV적산치를 적산DSV처리부(61)로 공급한다. 또한, 그 판정결과를 DSV제어비트지정위치 삽입부(32)에 공급하는 동시에, 1-7PP 데이터변환부(52), 동기신호삽입부(53), NRZI화부(54), 구간DSV계산부(55), 1-7PP 데이터변환부(72), 동기신호삽입부(73), NRZI화부(74) 및 구간DSV계산부(75)에 대해서도 공급한다.

그리고, 선택된 DSV제어비트가 「0」의 측인, 1-7PP 데이터변환부(52)의 레지스터 내용을, 1-7PP 데이터변환부(72)에 기억시킨다. 동일하게 하여, 동기신호삽입부(53)의 레지스터 내용을, 동기신호삽입부(73)에 기억시키고, 또 NRZI화부(54)의 레지스터 내용을, NRZI화부(74)에 기억시키고, 또한, 구간DSV계산부(55)의 레지스터 내용을, 구간DSV계산부(75)에 기억시킨다. 이상과 같은 스와프동작을 행하고, 데이터의 연속성을 유지하도록 한다.

도 10a 및 도 10b에 있어서는, 유효구간중단 위치가 다른 경우를 나타내지만, 유효구간중단 위치가 같은 경우에 대해서도, 동일하게 하여 행해진다. 즉, DSV제어비트판정부(62)는, 유효구간중단 다음의 타이밍에 있어서, DSV제어비트의 판정을 행한다. 또한, 그 다음의 타이밍에 있어서, 각 레지스터를 제어하고 선택된 측의 레지스터의 내용에 일치시키도록, 스와프동작을 행한다.

또한, 도 10a 및 도 10b에 나타내는 예에 있어서는, 도 5에 나타내어지는 레지스터만큼 지연을 고려하지 않고 유효구간중단이 검출되어 있도록 설명했지만, 이것에 한정하지 않고, 레지스터만큼의 지연을 고려해도 좋다. 그 경우도, DSV제어비트판정부(62)는, 상술한 경우와 동일의 동작을 행한다.

상술과 같이, DSV제어비트판정부(62)는, 데이터열에 삽입하는 DSV제어비트의 값으로서 선택된 쪽이 참조한 레지스터의 값을 이용하고, 선택되지 않았던 반대측이 참조한 레지스터의 값을 갱신하고, 서로 일치(스와프 한다)시키도록 했다. 이 때, DSV제어비트판정부(62)는, 각 레지스터 내에 있어서, 다음의 DSV제어비트 혹은, 다음의 DSV제어비트가 포함된 정보를, 격납하지 않도록, 스와프 타이밍을 제어한다.

DSV제어비트판정부(62)에 의해 DSV제어비트의 값에 관한 정보를 취득한 DSV지정위치 삽입부(32)는, 지정된 값의 DSV제어비트를 데이터열에 삽입하고, 데이터변환부(33)에 공급한다. 데이터변환부(33)는, DSV제어비트가 삽입된 데이터열을, 표 2의 변환테이블을 참조하고, 채널비트열로 변환하고, 동기신호 삽입부(34)에 공급한다. 동기신호 삽입부(34)는, 채널비트열에 소정의 동기신호를 삽입하고, NRZI화부(35)에 공급한다. NRZI화부(35)는, 공급된 채널비트열을 기록부호열 혹은 전송부호열로 변환하고, 출력한다.

이상과 하여, 변조장치(30)는, 입력된 데이터열을 변조한다. 이것에 의해, 변조장치(30)는, 삽입하는 DSV제어비트의 값을 보다 정확하게 결정할 수 있다.

또한, 상기한 바와 같은 처리를 행하는 컴퓨터 프로그램을 사용자에 제공하는 제공매체로서는, 광디스크, 광자기디스크, 자기디스크, DVD-ROM, 고체 메모리 등의 기록매체 외, 네트워크, 위성 등의 통신매체를 이용할 수 있다.

이상과 같이, 본 발명의 변조장치 및 방법, DSV제어비트 생성방법에 의하면 변조 중단을 검출하고, 구간 DSV값을 산출하는 구간을 제어하는 것으로, 보다 바람직한 DSV제어를 실현할 수 있다.

Claims (20)

1. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조장치에 있어서,

   상기 입력비트열에 삽입되는 상기 소정의 출력부호열의 DSV를 제어하기 위한 DSV제어비트를 생성하는 DSV제어비트 생성수단과,

   상기 DSV제어비트 생성수단으로부터 생성되는 상기 DSV제어비트를 상기 입력비트열의 소정위치에 삽입하는 DSV제어비트 삽입수단과,

   (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 입력비트열에 상기 DSV제어비트가 삽입된 삽입후 비트열을 상기 채널비트열로 변조하는 제 1의 변조수단을 갖추고,

   상기 DSV제어비트 생성수단은,

   상기 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출수단과,

   상기 변조중단검출수단에 의해 검출된 상기 변조 중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출수단을 갖추는 것을 특징으로 하는 변조장치.
2. 제 1항에 있어서,

   상기 채널비트열을 NRZI화 함으로써, 상기 소정의 출력부호열을 생성하는NRZI화 수단을 더 갖추는 것을 특징으로 하는 변조장치.
3. 제 1항에 있어서,

   상기 변환규칙에서는, 상기 입력비트열 또는 상기 삽입후 비트열의 1블록 내의 「1」의 개수를 2로 나눈 나머지가, 상기 채널비트열의 대응하는 1블록 내의 「1」의 개수를 2로 나눈 나머지와 일치하는 것을 특징으로 하는 변조장치.
4. 제 1항에 있어서,

   상기 변환규칙에서는, 상기 채널비트열에 있어서의 최소런(d)의 연속이 소정의 회수 이하로 제한되는 것을 특징으로 하는 변조장치.
5. 제 1항에 있어서,

   상기 변환규칙에서는, 최소런d=1, 최대런k=7, 변환전의 기본데이터 길이m=2 및 변환후의 기본채널 비트길이n=3인 것을 특징으로 하는 변조장치.
6. 제 1항에 있어서,

   상기 변조장치에서는, 상기 기본채널 비트길이인 n만큼의 상기 채널비트열을 출력하는 시간내에, 상기 기본데이터 길이인 m만큼의 데이터가 입력되는 것을 특징으로 하는 변조장치.
7. 제 1항에 있어서,

   상기 변조중단검출수단은, 1회당 상기 변환규칙에 의거한 구속길이 r=4의 부호어(符號語) 변환에 대하여, 상기 변환규칙의 패턴에 의거하여, 1개소 또는 2개소의 상기 변조중단을 검출하는 것을 특징으로 하는 변조장치.
8. 제 1항에 있어서,

   상기 DSV제어비트 생성수단은,

   상기 입력비트열의 상기 소정위치에 상기 DSV제어비트의 제 1의 후보비트를 삽입함으로써, 상기 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열 후보생성수단과,

   상기 입력비트열의 상기 소정위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 상기 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보생성수단과,

   상기 변환규칙과 동일의 변환규칙에 의거, 상기 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조수단과,

   상기 제 2의 변조수단에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산수단과,

   상기 DSV연산수단에 의해 구해진 DSV값에 의거하여, 상기 제 1 또는 제 2의 후보비트의 어느 것인가를 상기 DSV제어비트로 결정하는 DSV제어비트 결정수단을 더 갖추는 것을 특징으로 하는 변조장치.
9. 제 8항에 있어서,

   상기 DSV제어비트 결정수단은, 상기 유효구간중단 검출수단에 의해 검출된 상기 유효구간중단에 의거한 타이밍에서 상기 DSV제어비트를 결정하는 것을 특징으로 하는 변조장치.
10. 제 8항에 있어서,

    상기 DSV연산수단은,

    상기 제 1 및 제 2의 채널비트열 후보의 각각에 대하여 현재의 DSV제어구간의 구간DSV값을 연산하는 구간DSV연산수단과,

    상기 DSV제어비트 결정수단의 결정결과에 의거하여, 누적DSV값을 처리하는 누적 DSV처리수단과,

    상기 구간 DSV값과 상기 현재의 DSV제어구간전의 상기 누적DSV값을 가산하여 상기 DSV값을 생성하는 가산기를 갖추는 것을 특징으로 하는 변조장치.
11. 제 8항에 있어서,

    상기 제 1 및 제 2의 변조수단의 각각은, 상기 변조규칙에 의거하여 변조를 실행하기 위해 필요한 최소한도의 수의 레지스터를 갖추는 것을 특징으로 하는 변조장치.
12. 제 8항에 있어서,

    상기 DSV제어비트 생성수단에 있어서의, 소정의 레지스터는, 상기 DSV제어비트 결정수단에 의해 DSV제어비트가 결정했을 때, 결정된 후보의 레지스터의 내용과 동일하는 것을 특징으로 하는 변조장치.
13. 상기 유효구간중단에 의거한 타이밍은, 상기 구간 DSV값을 연산하기 위한, 구간만큼의 입력비트열이, 소정 위치에 삽입된 DSV제어비트를 1비트만큼 포함되도록 제어되는 것을 특징으로 하는 변조장치.
14. 제 8항에 있어서,

    생성한 상기 채널비트열에, 미리 설정된 유니크한 패턴을 포함하는 동기패턴을 삽입하는, 제 1의 동기신호삽입수단을 더 갖추고,

    상기 DSV제어비트 생성수단은, 상기 제 2의 변조수단에 의해, 변조후의 상기 제 1 및 제 2의 채널비트열 후보의 각각에, 상기 동기패턴과 동일 패턴을 삽입하고, 삽입된 상기 제 1 및 제 2의 채널비트열 후보를 상기 DSV연산수단에 제공하는 제 2의 동기신호 삽입수단을 더 갖추는 것을 특징으로 하는 변조장치.
15. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조장치의 변조방법에 있어서,

    상기 입력비트열에 삽입되는 상기 소정의 출력부호열의 DSV를 제어하기 위한DSV제어비트를 생성하는 DSV제어비트 생성스텝과,

    상기 DSV제어비트 생성스텝의 처리에 의해 생성되는 상기 DSV제어비트를 상기 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거, 상기 입력비트열에 상기 DSV제어비트가 삽입된 삽입후 비트열을 상기 채널비트열로 변조하는 제 1의 변조스텝을 포함하고,

    상기 DSV제어비트 생성스텝은,

    상기 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 포함하는 것을 특징으로 하는 변조방법.
16. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조장치용의 프로그램에 있어서,

    상기 입력비트열에 삽입되는 상기 소정의 출력부호열의 DSV를 제어하기 위해, 상기 입력비트열에 삽입되는 DSV제어비트를 생성하는 DSV제어비트 생성스텝과,

    상기 DSV제어비트 생성스텝의 처리에 의해 생성되는 상기 DSV제어비트를 상기 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 입력비트열에 상기 DSV제어비트가 삽입된 삽입후 비트열을 상기 채널비트열로 변조하는 제 1의 변조스텝을 포함하고,

    상기 DSV제어비트 생성스텝은,

    상기 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 포함하는 것을 특징으로 하는 컴퓨터가 독해 가능한 프로그램이 기록되어 있는 기록매체.
17. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조장치를 제어하는 컴퓨터가 실행 가능한 프로그램에 있어서,

    상기 입력비트열에 삽입되는 상기 소정의 출력부호열의 DSV를 제어하기 위한, DSV제어비트를 생성하는 DSV제어비트 생성스텝과,

    상기 DSV제어비트 생성스텝의 처리에 의해 생성되는 상기 DSV제어비트를 상기 입력비트열의 소정 위치에 삽입하는 DSV제어비트 삽입스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 입력비트열에 상기 DSV제어비트가 삽입된 삽입후 비트열을 상기 채널비트열로 변조하는 제 1의 변조스텝을 포함하고,

    상기 DSV제어비트 생성스텝은,

    상기 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝을 포함하는 것을 특징으로 하는 프로그램.
18. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 부호열을 생성하는 변조에 있어서 이용되는 DSV제어비트를 생성하는 DSV제어비트 생성방법에 있어서,

    입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 상기 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과,

    상기 입력비트열의 상기 소정 위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 상기 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과,

    상기 제 2의 변조스텝의 처리에 의한 상기 가변길이부호의 변환의 중단인 변조 중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과,

    상기 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과,

    상기 유효구간중단 검출스텝의 처리에 의해 검출된 상기 유효구간중단에 의거한 타이밍에서, 상기 DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 상기 제 1 또는 제 2의 후보비트의 어느 것을 상기 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 포함하는 것을 특징으로 하는 DSV제어비트 생성방법.
19. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조에 있어서 이용되는 DSV제어비트 생성용의 프로그램에 있어서,

    입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 상기 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과,

    상기 입력비트열의 상기 소정 위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 상기 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 제 1 및 제2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과,

    상기 제 2의 변조스텝의 처리에 의한 상기 가변길이부호의 변환의 중단인 변조 중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조 중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과,

    상기 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과,

    상기 유효구간중단 검출스텝의 처리에 의해 검출된 상기 유효구간중단에 의거한 타이밍에서, 상기 DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 상기 제 1 또는 제 2의 후보비트의 어느 것을 상기 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 포함하는 것을 특징으로 하는 컴퓨터가 독해 가능한 프로그램이 기록되어 있는 기록매체.
20. 입력비트열로부터 채널비트열을 생성하고, 생성된 상기 채널비트열로부터 소정의 출력부호열을 생성하는 변조에 있어서 이용되는 DSV제어비트의 생성을 제어하는 컴퓨터가 실행 가능한 프로그램에 있어서,

    입력비트열의 소정 위치에 DSV제어비트의 제 1의 후보비트를 삽입함으로서, 상기 입력비트열로부터 제 1의 삽입후 비트열 후보를 생성하는 제 1의 삽입후 비트열후보 생성스텝과,

    상기 입력비트열의 상기 소정 위치에 상기 DSV제어비트의 제 2의 후보비트를 삽입함으로써, 상기 입력비트열로부터 제 2의 삽입후 비트열 후보를 생성하는 제 2의 삽입후 비트열 후보 생성스텝과,

    (d, k ; m, n ; r)의 가변길이부호의 변환규칙에 의거하여, 상기 제 1 및 제 2의 삽입후 비트열 후보를 각각 변조하는 제 2의 변조스텝과,

    상기 제 2의 변조스텝의 처리에 의한 상기 가변길이부호의 변환의 중단인 변조중단을 검출하는 변조중단검출스텝과,

    상기 변조중단검출스텝의 처리에 의해 검출된 상기 변조중단에 의거하여, 상기 DSV제어비트의 값을 결정하는 타이밍을 제어하기 위한 유효구간중단을 검출하는 유효구간중단 검출스텝과,

    상기 제 2의 변조스텝의 처리에 의해 생성되는 제 1 및 제 2의 채널비트열 후보의 각각에 의거하여, DSV값을 연산하는 DSV연산스텝과,

    상기 유효구간중단 검출스텝의 처리에 의해 검출된 상기 유효구간중단에 의거한 타이밍에서, 상기 DSV연산스텝의 처리에 의해 구해진 DSV값에 의거하여, 상기 제 1 또는 제 2의 후보비트의 어느 것을 상기 DSV제어비트에 결정하는 DSV제어비트 결정스텝을 포함하는 것을 특징으로 하는 프로그램.