KR100909129B1 - 변조 장치 및 방법, 및 ｄｓｖ 제어 비트 생성 방법 - Google Patents

Abstract

본 발명은, 변조 장치의 회로 규모의 증대를 억제할 수 있도록 한 변조 장치 및 방법, 및 DSV 제어 비트 생성 방법에 관한 것이다. 입력 데이터 열이 DSV 제어 비트 결정부(31)에 공급되면, DSV 제어 비트 결정부(31)는, 입력된 데이터 열에 삽입할 DSV 제어 비트를 결정한다. 또한, 입력 데이터 열은, DSV 제어 비트 결정부(31)에 공급됨과 동시에 지연 처리부(32)에 공급되고, 또한, 소정의 지연 시간 만큼 지연되어, 결정 DSV 제어 비트 삽입부(33)에 공급된다. 결정 DSV 제어 비트 삽입부(33)는, 지연 수단으로부터 공급된 입력 데이터 열의 소정의 위치에, DSV 제어 비트 결정부(31)에 의해 결정된 DSV 제어 비트를 삽입하여, 변조부(34)에 공급한다. 변조부(34)는, DSV 제어 비트가 삽입된 입력 데이터 열을, 소정의 변환 규칙(예를 들면, 1,7PP 변조)에 따라서, 부호열로 변조한다.

변조 장치, 제어 비트, 데이터열, 지연 처리부, 입력 비트열, 채널 비트열, 기록 부호열, 전송 부호열

Description

변조 장치 및 방법, 및 ＤＳＶ 제어 비트 생성 방법{MODULATING APPARATUS AND METHOD, AND DSV CONTROL BIT PRODUCING METHOD}

본 발명은, 변조 장치 및 방법, 및 DSV 제어 비트 생성 방법에 관한 것으로, 특히 회로 규모의 증대를 억제할 수 있도록 한 변조 장치 및 방법, 및 DSV 제어 비트 생성 방법에 관한 것이다.

데이터를 소정의 전송로에 전송하거나, 또는 예를 들면 자기 디스크, 광 디스크, 광 자기 디스크 등의 기록 매체에 기록할 때, 전송이나 기록에 적합하도록 데이터의 변조가 행하여진다. 이러한 변조 방법의 하나로서, 블록 부호가 알려져 있다. 이 블록 부호는, 데이터 열을 m×i 비트로 이루어지는 단위(이하 데이터어(語)라 칭함)로 블록화하고, 이 데이터어를 적당한 부호화 규칙에 따라서 n×i 비트로 이루어지는 부호어(語)로 변환하는 것이다. 그리고 이 부호는, i=1일 때에는 고정 길이 부호가 되고, 또한 i를 복수개 선택할 때, 즉, 1 내지 imax(최대의 i)의 범위의 소정의 i를 선택하여 변환했을 때에는 가변 길이 부호가 된다. 이 블록 부호화된 부호는 가변 길이 부호(d, k ; m, n ; r)로 나타난다.

여기서 i는 구속 길이라고 하며, imax는 r(최대 구속 길이)가 된다. 또한 d는, 연속하는 "1"의 사이에 들어가는, "0"의 최소 연속 개수, 예를 들면 0의 최소 런을 나타내고, k는 연속하는 "1"의 사이에 들어가는, "0"의 최대 연속 개수, 예를 들면 0의 최대 런을 나타내고 있다.

그런데 상술된 바와 같이 하여 얻어지는 부호를, 광 디스크나 광 자기 디스크 등에 데이터를 기록하는 경우, 예를 들면 컴팩트 디스크(CD)나 미니 디스크(MD)에서는, 가변 길이 부호에 있어서, "1"를 반전하고, "0"를 무반전하는, NRZI(Non Return to Zero Inverted) 변조를 행하여, NRZI 변조화된 가변 길이 부호(이하 기록 부호열이라 칭함)에 기초하여 기록을 행하고 있다. 아직 그 외에도, 기록 밀도가 별로 크지 않았던 초기의 ISO 규격의 광 자기 디스크와 같이, 기록 변조한 비트열을, NRZI 변조를 행하지 않고서 그대로 기록을 행하는 시스템도 있다.

기록 부호열의 최소 반전 간격을 Tmin으로 하고, 최대 반전 간격을 Tmax로 할 때, 선속방향으로 고기록 밀도를 행하기 위해서는, 최소 반전 간격 Tmin은 긴 쪽이, 즉 최소 런 d는 큰 쪽이 좋고, 또한 클럭의 재생의 면에서는, 최대 반전 간격 Tmax는 짧은 쪽이, 즉 최대 런 k은 작은 쪽이 바람직하고, 여러 가지의 변조 방법이 제안되어 있다.

구체적으로는, 예를 들면 광 디스크나 자기 디스크, 또는 광 자기 디스크 등에 있어서, 제안 혹은 실제로 사용되고 있는 변조 방식은 이하와 같다.

예를 들면, 최소 런 d=2의 RLL 부호(Run Length Limited Code)로서, CD나 MD 등에서 이용되고 있는 EFM(Eight to Fourteen Modulation) 부호((2, 10 : 8, 17 ; 1)로도 표기됨), DVD(Digital Video Disk)에서 이용되고 있는 8-16 부호((2, 10 : 8, 16 ; 1)로도 표기됨), 및 PD(Phase Change Disk)에서 이용되는 RLL(2-7)((2, 7 ; 1, 2 ; r)로도 표기됨) 등이 있다.

또한, 최소 런 d=1의 RLL 부호로서, ISO 규격의 MO 디스크(Magnetic-Optical Disk)에 이용되는 고정 길이 RLL(1-7)((1, 7 ; 2, 3 ; 1)로도 표기됨)나, 현재 개발 연구되고 있는, 기록 밀도가 높은 광 디스크나 광 자기 디스크 등의 디스크 장치에 사용되어 있는 가변 길이 RLL(1-7)((1, 7 ; 2, 3 ; r)로도 표기됨) 등이 있다.

가변 길이 RLL(1-7) 부호의 변환 테이블은 예를 들면 이하와 같다.

RLL(1, 7, 2, 3, 2)
	데이터어	부호어
i=1	11	00x
	10	010
	01	10x
i=2	0011	000 00x
	0010	000 010
	0001	100 00x
	0000	100 010

여기서 변환 테이블 내의 기호 x는, 다음에 계속되는 부호어가 0일 때에 1이 되고, 또한 다음에 계속되는 부호어가 1일 때에 0이 된다. 최대 구속 길이 r은 2이다.

가변 길이 RLL(1-7)의 파라미터는(1, 7 ; 2, 3 ; 2)이고, 기록 부호열의 비트 간격을 T로 하면, (d+1)으로 표시되는 최소 반전 간격 Tmin은 2(=1+1)T이 된다. 데이터 열의 비트 간격을 Tdata로 하면, 이 (m/n)×2로 표시되는 최소 반전 간격 Tmin은 1.33(=(2/3)×2)Tdata가 된다.

또, 여기서 말하는 m/n이란, m 대 n의 변환을 나타내고 있어, 예를 들면, 2/3이란, 2 대 3의 변환(2×i 비트로 이루어지는 데이터어를, 3×i 비트로 이루어지는 부호어로 변환하는 변환)을 나타내고 있다.

또한 (k+1)T로 나타내어지는 최대 반전 간격 Tmax는 8(=7+1)T((=(2/3)×8Tdata=5.33Tdata)이다. 또한 검출창 폭 Tw는(m/n)×Tdata로 나타내어지고, 그 값은 0.67(=2/3)Tdata가 된다.

그런데 표 1의 RLL(1-7)에 의한 변조를 행한 부호열(채널 비트열)은, 발생 빈도로서는 Tmin인 2T가 가장 많고, 이하 3T, 4T로 이어진다. 2T나 3T와 같은 엣지 정보가 빠른 주기로 많이 발생하는 것은, 클럭 재생에는 유리해 지는 경우가 많다.

그런데, 또한 기록 선밀도를 높게 해 가면, 이번에는 반대로, 최소 런이 문제가 되게 된다. 즉 최소 런인 2T가 연속하여 계속 발생하는 때에는, 기록 파형에 왜곡이 생기기 쉽게 된다. 왜냐하면 2T의 파형 출력은, 다른 것보다도 작고, 예를 들면 디포커스나 접선 틸트(tangential tilt) 등에 의한 영향을 받기 쉽기 때문이다.

또한, 고선밀도 기록 시에는, 최소 마크의 연속한 기록은 노이즈 등의 외란의 영향도 받기 쉽게 되고, 따라서 데이터 재생 오류를 일으키기 쉽게 된다. 이 경우에 따른 데이터 재생 오류 시의 경우에는, 연속하는 최소 마크의 선두와 최후의 엣지가 시프트하여 잘못되는 케이스가 많고, 결국 발생하는 비트 에러 길이가 길어져 버린다고 하는 문제가 나타난다.

그래서, 이것을 해결하기 위해서는, 고선밀도에, 보다 적합하도록 최소 런의 연속을 제어하는 것이 중요하다.

한편, 기록 매체에의 기록 혹은, 데이터의 전송의 때에는, 각 매체(전송)에 적합한 부호화 변조가 행하여지지만, 이들 변조 부호에 직류 성분이 포함되고 있을 때, 예를 들면 디스크 장치의 서보의 제어에 있어서의 트랙킹 에러 등의, 각종의 에러 신호에 변동이 생기기 쉽게 되거나, 혹은 지터가 발생하기 쉽게 되기도 한다. 따라서, 직류 성분은 되도록이면 포함하지 않는 편이 좋다.

그래서, DSV(Digital Sum Value)를 제어하는 것이 제안되어 있다. 이 DSV란, 부호열(채널 비트열)을 NRZI화하여 (즉 레벨 부호화함), 그 비트열(데이터의 심볼)의 "1"을 +1, "0"을 -1로 하여 부호를 가산해 갔을 때 그 총합을 의미한다. DSV는 부호열의 직류 성분의 목표가 된다. DSV의 절대값을 작게 함으로써, 즉, DSV 제어를 행함으로써, 부호열의 직류 성분을 억제하게 된다.

표 1에 도시되는 가변 길이 RLL(1-7) 테이블에 의한 변조 부호에 있어서는, DSV 제어가 행하여지고 있지 않다. 이러한 경우의 DSV 제어는, 변조 후의 채널 비트열에 있어서, 소정의 간격에 있어서 DSV 계산을 행하고, 소정의 DSV 제어 비트를 부호열 내에 삽입함으로써, 실현한다.

그러나, DSV 제어 비트는, 기본적으로는 용장 비트이다. 따라서 부호 변환의 효율면에서 생각하면, DSV 제어 비트는 되도록이면 적은 쪽이 좋다.

또한, 삽입되는 DSV 제어 비트에 의해서, 최소 런 d 및 최대 런 k은, 변화하지 않는 편이 좋다. (d, k)가 변화하면, 기록 재생 특성에 영향을 미치게 되기 때문이다.

따라서, 이들의 요구를 만족시키기 위해서, DSV 제어를 되도록이면 효율적으로 행하는 것은 중요한 것이다.

단, 실제의 RLL 부호는, 최소 런은 반드시 지킬 필요가 있지만, 최대 런에 대해서는 그에 한정되지 않는다. 경우에 따라서는 최대 런을 어기는 패턴을 동기 신호에 이용하는 포맷도 존재한다. 예를 들면, DVD의 EFM 플러스는 최대 런은 11T 이지만, 포맷의 형편상 14T를 허용하고 있다. 이와 같이 최대 런을 어김으로써, 예를 들면 동기 신호 등의 검출 능력은, 대폭 높아지게 할 수 있다.

이와 같이, 변환 효율이 우수한 RLL(1-7) 방식에 있어서, 고선밀도화에 대응하여, 「고선밀도에, 보다 적합하도록 최소 런의 연속을 제어하는 것」, 및, 「DSV 제어를 되도록이면 효율적으로 행하는 것」은 중요하다.

이상을 근거로 하여, 본 출원인 등은, 특원평10-150280에, 변환 코드로서, d=1, k=7, m=2, n=3의 기초 코드와, 데이터 열의 요소 내의 「1」의 개수를 2로 나누었을 때의 나머지와, 변환되는 채널 비트열 내의 「1」의 개수를 2로 나눈 나머지가, 어느 쪽도 1 혹은 0으로 일치하는 변환 규칙과, 최소 런 d의 연속을 소정의 횟수 이하로 제한하는 제1 치환 코드와, 런 길이 제한을 지키기 위한 제2 치환 코드를 갖는 것을 특징으로 한 변환 테이블을 개시하였다.

구체적으로는, 고선밀도인 디스크 장치에서는, RLL 부호의 기록 재생 시에, 최소 런의 연속한 패턴은 긴 에러가 발생하기 쉽다고 하는 문제가 있었다.

또한, RLL(1-7) 부호와 같은 RLL 부호에 있어서, DSV 제어를 행하는 경우에는, 부호열(채널 비트열) 내의 임의의 간격으로 DSV 제어 비트를 넣을 필요가 있었 다. 상술한 바와 같이, DSV 제어 비트는 용장이므로, 되도록이면 적은 쪽이 바람직하지만, 최소 런 혹은 최대 런을 지키기 위해서는, 적어도 2 비트 이상을 필요로 하였다.

그래서, 본 출원인 등은, 최소 런 d=1인 RLL 부호(d, k ; m, n)=(1, 7 ; 2, 3), 최소 런의 연속하는 횟수를 제한하고, 또한 최소 런 및 최대 런을 지키면서, 효율이 좋은 제어 비트로 완전한 DSV 제어를 행하는 표 2에 도시되는 변환 테이블(이하, 1,7PP 테이블이라 칭하고, 또한, 1,7PP 테이블에 의한 부호를 1,7PP 부호라 칭함)를, 특원평10-150280에 개시하였다.

1,7PP
(d, k, m, n, r)=(1, 7, 2, 3, 4)
데이터어	부호어
11 10 01	*0* 001 010
0011 0010 0001	010 100 010 000 000 100
000011 000010 000001 000000	000 100 100 000 100 000 010 100 100 010 100 000
"110111 00001000 00000000	001 000 000(next010) 000 100 100 100 010 100 100 100
if xx1 then *0*=000 xx0 then *0*=101
터미네이션 테이블
00 0000	000 010 100
"110111	001 000 000(next010)
다음 채널 비트가 '010' 인 경우 메인 테이블과 터미네이션 테이블을 사용한 후에 '11 01 11'을 '001 000 000'로 변환.

또한, 이 1,7PP 테이블을 이용하는 변조 장치예로서, 본 출원인 등은, 특원 평10-150280에, 도 1에 도시되는 변조 장치(1)를 개시하였다.

변조 장치(1)는, DSV 제어 비트인 「1」 혹은 「0」를 결정하여, 입력된 데이터 열에, 임의의 간격으로 삽입하는 DSV 제어 비트 결정 삽입부(11), DSV 제어 비트가 삽입된 데이터 열을 변조하는 변조부(12), 및 변조부(12)의 출력을 기록 부호열로 변환하는 NRZI화부(13)를 구비하고 있다. 또한 도시는 하지 않지만, 타이밍 신호를 생성하여, 상술한 각부에 공급하여 타이밍을 관리하는 타이밍 관리부를 구비하고 있다.

또한 본 출원인 등은, 특원평09-342416에, 다른 변조 장치의 구체적인 예, 즉, 도 2에 도시되는 것 같은 변조 장치(2)를 개시하였다.

변조 장치는, 데이터 열로부터, 임의의 간격으로 데이터 열 내에 DSV 제어 비트로서 「1」과 「0」을 삽입하는 DSV 제어 비트 삽입부(21)를 구비하고 있다. 이 때, DSV 제어 비트 「1」를 삽입하는 데이터 열과, 그 외에도 DSV 제어 비트 「0」를 삽입하는 데이터 열을 갖고 있다. 또한, DSV 제어 비트의 삽입된 데이터 열을 변조하는 변조부(22)와, 변조된 부호열을 NRZI화하여 레벨 데이터로 한 후에 DSV 계산을 행하고, 최종적으로 DSV 제어가 행해진 기록 부호열을 출력하는 DSV 제어부(23)를 구비하고 있다.

이와 같이 1,7PP 부호는, 상술한 과제에 대하여 유효한 효과를 발휘할 수 있지만, 한편, 종래의 방식인, RLL(1, 7) 부호에 DSV 제어를 행한다고 하는 방법에 의한 변조 장치에 비교하여, 1,7PP 부호를 이용하는 종래의 변조 장치의 구성은 복잡하고, 그 회로 규모가 증대한다는 문제점을 갖고 있다.

예를 들면, 도 2의 변조 장치(2)에 있어서, 변조부(22)에 있어서의 레지스터 구성은, 도 3에 도시되는 대로이다. 즉, 변조부(22)는, 그 후단의 DSV 제어부(23)에 대하여 DSV 제어 간격(DSV 구간) 상당의 데이터를 건네주기 위해서, 변조(1,7PP 변조) 부분과 DSV 제어 간격 상당의 지연 부분이 일체로 되어 있고, 그 결과, 변조부(22)에는, 입력용 레지스터(22a)(데이터 열용의 레지스터(22a)) 및 출력용 레지스터(22b)(채널 비트열용의 레지스터(22b))의 2개의 레지스터가 필요해지고, 또한 이들의 레지스터 수는, DSV 제어 간격에 대응하는 수만큼 필요해지게 되었다. 또한, 이들의 레지스터(레지스터(22a) 및 레지스터(22b))의 조가, DSV 제어 비트 「0」용과, DSV 제어 비트 「1」용의 2조(組) 필요하게 되었다.

본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 변조 장치의 회로 규모의 증대를 억제할 수 있도록 하는 것이다.

본 발명의 변조 장치는, 기록 부호열 또는 전송 부호열의 DSV를 제어하기 위해서, 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 수단과, 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 수단과, DSV 제어 비트 생성 수단에 의해 생성된 DSV 제어 비트를, 타이밍 조정 수단에 의해 전송 타이밍이 조정된 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 수단과, DSV 제어 비트 삽입 비트열 생성 수단에 의해 생성된 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 채널 비트열로 변조하는 제1 변조 수단을 포함하는 것을 특징으로 한다.

제1 변조 수단에 의해 변조된 채널 비트열을 NRZI화하여, 기록 부호열 또는 전송 부호열을 생성하는 NRZI화 수단을 더 설치하도록 할 수 있다.

변환 규칙은, 입력 비트열 또는 DSV 제어 비트 삽입 비트열의 소정의 1 블록 내의 「1」의 개수를 2로 나눈 나머지를, 채널 비트열의 대응하는 1 블록 내의 「1」의 개수를 2로 나눈 나머지와 일치시키도록 할 수 있다.

변환 규칙은, 채널 비트열에 있어서의 최소 런 d의 연속을 소정의 횟수 이하로 제한시키도록 할 수 있다.

변환 규칙은, (d, k ; m, n ; r)의 가변 길이 부호이고, 최소 런 d=1, 최대 런 k=7, 변환 전의 기본 데이터 길이 m=2, 및 변환 후의 기본 채널 비트 길이 n=3라고 되도록 할 수 있다.

기본 채널 비트 길이인 n만큼의 채널 비트열을 출력하는 시간 내에, 기본 데이터 길이인 m만큼의 데이터가 입력되도록 할 수 있다.

DSV 제어 비트 생성 수단은, DSV 제어 비트의 제1 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 수단과, 제1 후보 비트와는 다른 DSV 제어 비트의 제2 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 수단과, 제1 변조 수단에서 사용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 제1 후보 비트 삽입 비트열 생성 수단에 의해 생성된 제1 후보 비트 삽입 비트열을, 채널 비트열의 후보인 제1 후보 채널 비트열로 변조 함과 함께, 제2 후보 비트 삽입 비트열 생성 수단에 의해 생성된 제2 후보 비트 삽입 비트열을, 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 제2 변조 수단과, 제2 변조 수단에 의해 변조된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 수단과, DSV 연산 수단에 의해 연산된 DSV 치에 기초하여, 제1 또는 제2 후보 비트 중 어느 한쪽을, DSV 제어 비트로 결정하는 DSV 제어 비트 결정 수단을 갖도록 할 수 있다.

DSV 연산 수단은, 제1 및 제2 후보 채널 비트열의 각각에 대하여 현재의 DSV 제어 구간의 구간 DSV 치를 연산하는 구간 DSV 연산 수단과, DSV 제어 비트 결정 수단의 결정 결과에 기초하여, 누적 DSV 치를 연산하는 누적 DSV 연산 수단과, 구간 DSV 연산 수단에 의해 연산된 구간 DSV 치와, 누적 DSV 연산 수단에 의해 연산된 현재의 DSV 제어 구간의 전까지의 누적 DSV 치를 가산하여 DSV 치를 연산하는 가산 수단을 갖도록 할 수 있다.

제1 및 제2 변조 수단의 각각은, 변환 규칙에 기초하는 변조를 실행하기 위해서 필요한 최소 한도의 수의 레지스터를 갖도록 할 수 있다.

채널 비트열에, 미리 설정된 고유한 패턴을 포함하는 동기 패턴을 삽입하는 제1 동기 신호 삽입 수단을 또한 설치하고, DSV 제어 비트 생성 수단은, 입력 비트열에 제1 또는 제2 후보 비트가 각각 삽입되고 생성된 제1 및 제2 후보 비트 삽입 비트열이 각각 변조된 제1 및 제2 후보 채널 비트열의 각각에, 제1 동기 신호 삽입 수단에 의해 삽입되는 동기 패턴과 동일한 동기 패턴을 삽입하는 제2 동기 신호 삽입 수단을 또한 설치하고, DSV 연산 수단은, 제2 동기 신호 삽입 수단에 의해 동기 패턴이 삽입된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하도록 할 수 있다.

타이밍 조정 수단은, 입력 비트열에 지연 시간을 제공함으로써, 전송 타이밍을 조정하도록 할 수 있다.

타이밍 조정 수단은, 또한, 입력 비트열에, 소정의 간격으로, DSV 제어 비트의 확정 전의 가상의 값을 삽입하도록 할 수 있다.

기록 부호열 또는 전송 부호열에 대하여 최종 누적 DSV 치를 연산하고, 연산된 최종 누적 DSV 치가 소정의 범위 내인지의 여부를 판정하고, 그 판정 결과에 기초하여, 검사 정보를 생성하는 검사 정보 생성 수단을 또한 설치하고, DSV 제어 비트 생성 수단은, 검사 정보 생성 수단에 의해 생성된 검사 정보에 기초하여, DSV 제어 비트를 생성하도록 할 수 있다.

검사 정보 생성 수단은, 최종 누적 DSV 치가 소정의 범위 내가 아니라고 판정한 경우, 최종 누적 DSV 치를 0으로 리세트함과 함께, 검사 정보로서 이상 신호를 생성하고, DSV 제어 비트 생성 수단은, DSV 제어 비트를 생성하기 위한 누적 DSV 치를 내부에서 연산하고, 검사 정보 생성 수단에 의해 이상 신호가 생성된 경우, 누적 DSV 치를 0으로 리세트하도록 할 수 있다.

본 발명의 변조 방법은, 기록 부호열 또는 전송 부호열의 DSV를 제어하기 위해서, 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 단계와, 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 단계와, DSV 제어 비트 생성 단계의 처리에 의해 생성된 DSV 제어 비트를, 타이밍 조정 단계의 처리에 의해 전송 타이밍이 조정된 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 단계와, DSV 제어 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 채널 비트열로 변조하는 변조 단계를 포함하는 것을 특징으로 한다.

본 발명의 기록 매체의 프로그램은, 기록 부호열 또는 전송 부호열의 DSV를 제어하기 위해서, 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 단계와, 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 단계와, DSV 제어 비트 생성 단계의 처리에 의해 생성된 DSV 제어 비트를, 타이밍 조정 단계의 처리에 의해 전송 타이밍이 조정된 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 단계와, DSV 제어 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 채널 비트열로 변조하는 변조 단계를 포함하는 것을 특징으로 한다.

본 발명의 프로그램은, 기록 부호열 또는 전송 부호열의 DSV를 제어하기 위해서, 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 단계와, 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 단계와, DSV 제어 비트 생성 단계의 처리에 의해 생성된 DSV 제어 비트를, 타이밍 조정 단계의 처리에 의해 전송 타이밍이 조정된 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 단계와, DSV 제어 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 채널 비트열로 변조하는 변조 단계를 컴퓨터에 실행시킨다.

본 발명의 변조 장치 및 방법, 기록 매체, 및 프로그램에 따르면, 기록 부호열 또는 전송 부호열의 DSV를 제어하기 위해서, 입력 비트열에 삽입되는 DSV 제어 비트가 생성되고, 입력 비트열의 전송 타이밍이 조정되고, 생성된 DSV 제어 비트가, 전송 타이밍이 조정된 입력 비트열의 소정 위치에 삽입되어, DSV 제어 비트 삽입 비트열이 생성되고, 또한, 생성된 DSV 제어 비트 삽입 비트열이, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 채널 비트열로 변조된다.

본 발명의 DSV 제어 비트 생성 방법은, DSV 제어 비트의 제1 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 단계와, 제1 후보 비트와는 다른 DSV 제어 비트의 제2 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 단계와, 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 제1 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제1 후보 비트 삽입 비트열을, 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 제2 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제2 후보 비트 삽입 비트열을, 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 변조 단계와, 변조 단계의 처리에 의해 변조 된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 단계와, DSV 연산 단계의 처리에 의해 연산된 DSV 치에 기초하여, 제1 또는 제2 후보 비트 중 어느 한쪽을, DSV 제어 비트로 결정하는 DSV 제어 비트 결정 단계를 포함하는 것을 특징으로 한다.

본 발명의 기록 매체의 프로그램은, DSV 제어 비트의 제1 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 단계와, 제1 후보 비트와는 다른 DSV 제어 비트의 제2 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 단계와, 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 제1 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제1 후보 비트 삽입 비트열을, 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 제2 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제2 후보 비트 삽입 비트열을, 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 변조 단계와, 변조 단계의 처리에 의해 변조된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 단계와, DSV 연산 단계의 처리에 의해 연산된 DSV 치에 기초하여, 제1 또는 제2 후보 비트 중 어느 한쪽을, DSV 제어 비트로 결정하는 DSV 제어 비트 결정 단계를 포함하는 것을 특징으로 한다.

본 발명의 프로그램은, DSV 제어 비트의 제1 후보 비트를 입력 비트열의 소 정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 단계와, 제1 후보 비트와는 다른 DSV 제어 비트의 제2 후보 비트를 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 단계와, 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 제1 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제1 후보 비트 삽입 비트열을, 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 제2 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 제2 후보 비트 삽입 비트열을, 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 변조 단계와, 변조 단계의 처리에 의해 변조된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 단계와, DSV 연산 단계의 처리에 의해 연산된 DSV 치에 기초하여, 제1 또는 제2 후보 비트 중 어느 한쪽을, DSV 제어 비트로 결정하는 DSV 제어 비트 결정 단계를 컴퓨터에 실행시킨다.

본 발명의 DSV 제어 비트 생성 방법, 기록 매체, 및 프로그램에 따르면, DSV 제어 비트의 제1 후보 비트가 입력 비트열의 소정 위치에 삽입되어, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열이 생성됨과 함께, 제1 후보 비트와는 다른 DSV 제어 비트의 제2 후보 비트가 입력 비트열의 소정 위치에 삽입되어, DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열이 생성된다. 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 생성된 제1 후보 비트 삽입 비트열이, 채널 비트의 후보인 제1 후보 채널 비트 열로 변조됨과 함께, 생성된 제2 후보 비트 삽입 비트열이, 채널 비트의 다른 후보인 제2 후보 채널 비트로 변조된다. 변조된 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치가 연산되어, 연산된 DSV 치에 기초하여, 제1 또는 제2 후보 비트 중 어느 한쪽이, DSV 제어 비트로 결정된다.

도 1은 종래의 변조 장치의 구성예를 도시하는 블록도.

도 2는 다른 종래의 변조 장치의 구성예를 도시하는 블록도.

도 3은 도 2의 변조 장치의 변조부에서의 레지스터 구성예를 도시하는 도면.

도 4는 본 발명이 적용되는 변조 장치의 구성예를 도시하는 블록도.

도 5는 도 4의 변조 장치의 구성예의 상세를 도시하는 블록도.

도 6은 도 4의 변조 장치의 동작을 설명하는 흐름도.

도 7은 도 4의 변조 장치에서 변조되는 데이터 열의 각 단계의 데이터 포맷을 설명하는 도면.

도 8은 도 4의 변조 장치에 입력되는 데이터의 타이밍을 설명하는 도면이다.

도 9는 도 4의 변조 장치의 변조부에서의 레지스터 구성예를 도시하는 도면.

도 10은 다른 본 발명이 적용되는 변조 장치의 구성예를 도시하는 블록도.

도 4는 본 발명이 적용되는 변조 장치(3)의 구성예를 나타내고 있다.

변조 장치(3)의 변조 방법은 한정되지 않지만, 예를 들면, 이 예에 있어서는, 변조 장치(3)는, 데이터 열을 가변 길이 부호(d, k ; m, n ; r)=(1, 7 ; 2, 3 ; 4)로 변환하는 것으로 한다.

입력부(38)는, 외부로부터 공급되어 오는 입력 데이터 열을 입력하여, DSV 제어 비트 결정부(31) 및 지연 처리부(32)에 각각 공급한다.

DSV 제어 비트 결정부(31)는, 공급된 입력 데이터 열에 삽입하는 「1」또는 「0」의 DSV 제어 비트를, 소정의 연산을 실시하여 결정하고, 그 결정 결과를 결정 DSV 제어 비트 삽입부(33)에 공급한다.

지연 처리부(32)는, 공급된 입력 데이터 열을, 소정의 지연 시간 만큼 지연시켜, 결정 DSV 제어 비트 삽입부(33)에 공급한다. 즉, 지연 처리부(32)는, 입력 데이터 열을 결정 DSV 제어 비트 삽입부(32)에 공급할 때의 전송 타이밍을 조정하고 있다.

이 소정의 지연 시간은, 후술하는 결정 DSV 제어 비트 삽입부(33)가, DSV 제어 비트 결정부(31)에 의해 결정된 DSV 제어 비트를, 지연 처리부(32)로부터 출력된 입력 데이터 열의 소정의 위치에 삽입하는 타이밍에 기초하여, 설정되어 있다.

결정 DSV 제어 비트 삽입부(33)는, 지연 처리부(32)로부터 공급되어 오는 입력 데이터 열을 입력함과 함께, DSV 제어 비트 결정부(31)로부터 소정의 타이밍으로 공급되어 오는 DSV 제어 비트의 결정 결과( 「0」인가 「1」인가의 결과)를 소정의 타이밍에서 입력한 경우, 입력한 입력 데이터 열의 소정의 위치(이하, DSV 위치라 칭함)에, 입력한 결정 결과에 대응하는 DSV 제어 비트를 삽입하여, 새로운 데이터 열(이하, 다른 데이터 열과 구별하기 위해서, DSV 제어 비트 삽입 비트열이라 칭함)를 생성하고, 변조부(34)에 공급한다.

즉, 지연 처리부(32)의 소정의 지연 시간은, 상술한 소정의 타이밍으로, 정확히, 입력 데이터 열의 DSV 위치에 대응하는 비트가, 결정 DSV 제어 비트 삽입부(33)에 입력되도록 설정되어 있다.

변조부(34)는, DSV 제어 비트 삽입 비트열을, 소정의 변환 규칙(예를 들면, 표 2에 도시되는 것 같은 1,7PP 테이블 등)에 따라서, 부호열(채널 비트열)로 변조하여, 동기 신호 삽입부(35)에 공급한다.

동기 신호 삽입부(35)는, 소정의 타이밍(결정 DSV 제어 비트 삽입부(33)와는 다른 타이밍)으로, 변조부(34)로부터 공급된 부호열의 소정의 위치에, 미리 준비 되어 있는 동기 신호를 입력하여, NRZI화부(36)에 공급한다.

이 동기 신호는, 소정 채널 비트 수의 소정의 패턴으로 구성되어 있고, 이하, Frame Sync라고 기술한다.

NRZI화부(36)는, 동기 신호 삽입부(35)로부터 공급된 부호열을, NRZI화하여 기록 부호열로서, 외부에 출력함과 함께, 누적 DSV 검사부(37)에 출력한다.

또, 상술한 바와 같이, 부호열의 1을 반전, 및 0을 비반전으로 하고, 비트열을 재배열하는 처리를, NRZI화하고 칭하고 있다. 환언하면, NRZI화 전의 부호열은, 에지 위치를 나타내는 비트열이고, 한편, NRZI화 후의 기록 부호열은, 기록 데이터의 H/L(High/Low) 레벨을 나타내는 비트열에 상당한다.

누적 DSV 검사부(37)는, NRZI화부(36)로부터 공급되어 오는 기호 부호열을 입력하여, 지금까지의 누적의 DSV 치(다른 DSV 치와 구별하기 위해서, 이하, 최종 누적 DSV 치라 칭함)를 연산하고, 연산한 최종 누적 DSV 치가, 소정의 범위 내인지 의 여부를 판정하여, 그 판정 결과에 기초하여 검사 정보를 생성한다. 즉, 누적 DSV 검사부(37)는, 소정의 범위 내가 아니라고 판정한 경우, 최종 누적 DSV 치를 「0」으로 리세트 또는 소정의 초기치로 세트함과 함께, 검사 정보로서 이상(異常) 신호를 생성하여, 그것을 DSV 제어 비트 결정부(31)에 공급한다.

즉, 누적 DSV 검사부(37)는, 각 순간마다의 최종 누적 DSV 치가, 소정의 범위(예를 들면, -128 내지 +127의 범위, 혹은, 절대값 표시로서 0 내지 255까지의 범위)를 넘어 있는지의 여부를 판정하여, 넘어 있다고 판정한 경우에는, 이상 신호로서 후술하는 도 5의 DSV 제어 비트 결정부(31) 내의 누적 DSV 연산부(55)에 공급한다. 이 때, 누적 DSV 연산부(55)는, 지금까지 연산하고 있는 후술하는 누적 DSV 치를 「0」으로 리세트, 또는 소정의 초기치로 세트한다.

또, 이 예에 있어서는, 누적 DSV 검사부(37)는, 최종 누적 DSV 치가 소정의 범위 내라고 판정한 경우, 특히 검사 정보를 생성하지 않지만, 검사 정보로서 「정상」에 대응하는 신호 등을 생성해도 된다.

도 5를 참조하여, 변조 장치(3)를 더욱 자세하게 설명한다. 즉, 도 5는, 변조 장치(3)의 상세한 구성예를 도시하고 있다.

또, 도 5에서, 사각 표시와 그 속에 「+」의 표기가 있는 기호는, 데이터 열의 처리 부분을 나타내고 있고, 삽입 혹은 셀렉터의 의미를 갖고 있는데, 이하, 설명을 간략하게 하기 위해, 이 기호를 단순히 가산부라 칭한다.

도 5에 있어서, 입력부(38)에 입력된 입력 데이터 열은, DSV 제어 비트 결정부(31) 및 지연 처리부(32)에 각각 동일한 타이밍에서 공급된다.

DSV 제어 비트 결정부(31)에 있어서, 가산부(42)는, 입력된 입력 데이터 열의 소정의 위치(DSV 위치)에, DSV 제어 비트의 제1 후보 비트로서 「0」를 삽입하고, DSV 제어 비트 삽입 비트열의 제1 후보인 데이터 열(이하, 제1 후보 비트 삽입 비트열이라 칭함)를 생성하여, 이것을 1,7PP 변조부(45)에 공급한다.

1,7PP 변조부(45)는, 이 제1 후보 비트 삽입 비트열을, 예를 들면 상술한 표 2의 1,7PP의 테이블에 따라서, 부호열(이하, 다른 부호열과 구별하기 위해서, 제1 후보 부호열이라 칭함)로 변조하여, 가산부(48)에 공급한다.

가산부(48)에 있어서, 소정의 타이밍에서, 1,7PP 변조부(45)로부터 공급된 제1 후보 부호열의 소정의 위치에, Frame Sync(동기 신호)를 삽입하여, NRZI화부(51)에 공급한다.

예를 들면, 이 예에 있어서는, 상술한 바와 같이, 표 2의 1,7PP 테이블이 이용되지만, 이 1,7PP의 테이블에는, Frame Sync을 삽입시키기 위한 터미네이션(termination) 테이블이 기재되어 있고, 이 터미네이션 테이블에 기초하여, 1,7PP 변조부(45)는 종단 처리를 행한다.

즉, 종단 처리란, 1,7PP 변조부(45)에 의해서 생성된 부호열 중, Frame Sync을 삽입시키고자 하는 위치의 직전 위치에서, 데이터 열을 구획하고, 그로부터 테이블 변환 처리(변조 처리)를 종료시키는 처리이다.

1,7PP 테이블은, 가변 길이 구조이기 때문에, 테이블 변환의 종료 위치는 가변이 된다. 그래서, 변조 장치(3)는, 상술한 터미네이션 테이블을 필요에 따라서 사용함으로써, 임의의 짝수 단위의 데이터 열 위치에서, 테이블 변환 처리를 종료 시킬 수 있다.

따라서, 가산부(48)에 있어서, 테이블 변환 처리가 종료된 타이밍에서, 그 테이블 변환의 종료 위치의 직후의 위치에, 소정 채널 비트 수의 Frame Sync가 삽입된다. 또, 상술한 바와 같이, 이 Frame Sync는, 다른 부호열과는 구별되는 것이 가능한 소정의 패턴(변환 테이블의 변환 코드로서는 존재하지 않는 고유한 패턴)을 포함하고 있다.

또, 이 예에 있어서는, 상술한 가산부(48), 및 후술하는 가산부(49) 및 가산부(65)에 있어서 삽입되는 각각의 Frame Sync는, 동일한 Frame Sync이 삽입되는 것으로 한다.

NRZI화부(51)는, 가산부(48)로부터 공급된 제1 후보 부호열을, NRZI화하여 기록 부호열(이하, 다른 기록 부호열과 구별하기 위해서, 제1 후보 기호 부호열이라 칭함)로서, 구간 DSV 연산부(53)에 공급한다.

구간 DSV 연산부(53)는, 이 제1 후보 기록 부호열에 기초하여, 소정의 DSV 구간의 DSV 치(이하, 다른 DSV 치와 구별하기 위해서, 구간 DSV 치라 칭함)를 연산하여, 가산부(56)에 공급한다.

가산부(56)는, 이 제1 후보 기록 부호열의 구간 DSV 치와, 후술하는 누적 DSV 연산부(55)로부터 공급되는 지금까지의 누적 DSV 치를 가산하여, 비교부(58)에 공급한다.

한편, 가산부(43)는, 입력된 입력 데이터 열의 소정의 위치(DSV 위치)에, DSV 제어 비트의 제2 후보 비트로서 「1」를 삽입하여, DSV 제어 비트 삽입 비트열 의 제2 후보인 데이터 열(이하, 제2 후보 비트 삽입 비트열이라 칭함)을 생성하여, 1,7PP 변조부(46)에 공급한다. 1,7PP 변조부(46)에 공급된 제2 후보 비트 삽입 비트열은, 상술한 제1 후보 비트 삽입 비트열과 같이, 1,7PP 변조부(46)에 의해 부호열(이하, 다른 부호열과 구별하기 위해서 제2 후보 부호열이라 칭함)로 변조되어, 소정의 타이밍에서(소정의 위치에), 가산부(49)에 있어서 Frame Sync가 삽입되고, 또한 NRZI화부(52)에 의해 NRZI화되어 기록 부호열(이하, 다른 기록 부호열과 구별하기 위해서 제2 후보 기록 부호열이라 칭함)이 되고, 구간 DSV 연산부(54)에 공급된다.

구간 DSV 연산부(54)는, 이 제2 후보 기록 부호열에 기초하여, 소정의 DSV 구간의 구간 DSV 치를 연산하여, 가산부(57)에 공급한다.

가산부(57)는, 이 제2 후보 기록 부호열의 구간 DSV 치와, 후술하는 누적 DSV 연산부(55)로부터 공급되는 지금까지의 누적 DSV 치를 가산하여, 비교부(58)에 공급한다.

이와 같이, 비교부(58)에는, 입력 데이터 열에 DSV 제어 비트의 후보로서 「0」를 삽입한 데이터 열(제1 후보 비트 삽입 비트열)에 대한 누적 DSV치, 및 입력 데이터 열에 DSV 제어 비트의 다른 후보로서 「1」를 삽입한 데이터 열(제2 후보 비트 삽입 비트열)에 대한 누적 DSV 치가 각각 공급된다.

비교부(58)는, 이들 2개의 누적 DSV 치의 절대값을 비교하여, 절대값이 작은 누적 DSV 치를 갖는 데이터 열(제1 또는 제2 후보 비트 삽입 비트열)을 선택하고, 선택한 데이터 열에 삽입되어 있는 제1 또는 제2 후보 DSV 제어 비트(제1 후보 비 트 삽입 비트열이면 「0」, 제2 후보 비트 삽입 비트열이면 「1」)를, 입력 데이터 열에 실제로 삽입되는 DSV 제어 비트로서 결정한다. 구체적으로는, 비교부(58)는, AND 연산부(62)에, 결정한 DSV 제어 비트에 대응하는 DSV 제어 비트 선택 신호( 「1」또는 「0」의 신호)를 공급한다.

또한, 비교부(58)는, 선택한 데이터 열의 누적 DSV 치를, 누적 DSV 연산부(55)에 공급한다.

누적 DSV 연산부(55)는, 이 비교부(58)로부터 공급된 누적 DSV 치를 입력하여, 이것을 누적 DSV 치로서 확정하고, 다음의 제1 및 제2 후보 기록 부호열의 구간 DSV 치가 가산부(56) 또는 가산부(57)에 각각 공급되어 오면, 그것이 공급되기 직전에 확정된 누적 DSV 치를 가산부(56) 또는 가산부(57)에 각각 공급한다.

또, 상술한 바와 같이, 지금 외부에 출력된 기록 부호열에 대응하는 최종 누적 DSV 치가 소정의 범위를 넘어 있다고 판정된 경우, 누적 DSV 검사부(37)로부터 이상 신호가, 누적 DSV 연산부(55)에 대하여 공급되어 온다. 그래서, 누적 DSV 연산부(55)는, 그것을 입력하여, 지금 확정되어 있는 누적 DSV 치를 0으로 리세트, 또는 소정의 초기치로 세트한다.

지연 처리부(32)에 있어서, 가산부(60)는, 입력부(38)로부터 공급된 입력 데이터 열의 소정의 위치(DSV 위치)에, DSV 제어 비트의 확정 전의 가상의 값으로서 「0」를 삽입하여, 새로운 데이터 열(다른 데이터 열과 구별하기 위해서, 이하 가상의 DSV 제어 비트 삽입 비트열이라 칭함)를 생성하여, DSV 구간 지연용 시프트 레지스터(61)에 공급한다.

즉, 이 가상의 DSV 제어 비트 삽입 비트열과, 상술한 가산부(42)에서 생성되는 제1 후보 비트 삽입 비트열은, 동일한 데이터 열이다.

또, 이 예에 있어서는, DSV 제어 비트의 확정 전의 가상의 값으로서 「0」가 삽입되었지만, 후술하는 결정 DSV 제어 비트 삽입부(33) 내의 논리 회로의 조합이 변경되면, 「1」가 삽입되어도 된다. 단, 이 경우에 있어서의 가상의 DSV 제어 비트 삽입 비트열은, 상술한 가산부(43)에 있어서 생성되는 제2 후보 비트 삽입 비트열과 동일한 데이터 열이 된다.

DSV 구간 지연용 시프트 레지스터(61)는, 이 가상의 DSV 제어 비트 삽입 비트열을, 소정의 지연 시간만큼 지연시켜, 결정 DSV 제어 비트 삽입부(33)에 공급한다.

DSV 구간 지연용 시프트 레지스터(61)는, DSV 제어 구간인 x 비트 상당의 지연 외에, 필요에 따라서 회로 지연분의 지연 α 비트 분의 지연(예를 들면, 도 5에 도시되는 회로 지연분 α에 상당하는 지연)에 대응하는 레지스터 수를 갖고 있다.

또, 지연 처리부(32)의 가산부(60)와 시프트 레지스터(61)의 순서는, 반대로 되어도 된다. 즉, 가산부(60)는, 시프트 레지스터(61)에 의해 지연된 입력 데이터 열에, DSV 제어 비트의 확정 전의 가상의 값으로서 「0」를 삽입하고, 가상의 DSV 제어 비트 삽입 비트열을 생성하고, 결정 DSV 제어 비트 삽입부(33)에 공급해도 된다.

결정 DSV 제어 비트 삽입부(33)에 있어서, AND 연산부(62)는, DSV 제어 비트 포지션 게이트(64)로부터 소정의 타이밍에서 공급되어 오는 「1」과, 상술한 비교 부(58)로부터 공급되어 오는 「0」또는 「1」의 DSV 제어 비트 선택 신호와의 AND(논리곱)을 연산하여, 그 논리 연산 결과를 OR 연산부(63)에 공급한다.

OR 연산부(63)는, AND 연산부(62)로부터 공급되어 오는 연산 결과( 「1」또는 「0」)와, DSV 구간 지연용 시프트 레지스터(61)로부터 공급되어 오는 가상의 DSV 제어 비트 삽입 비트열의 소정의 비트 데이터와의 OR(논리합)을 연산하여, 그 논리 연산 결과를 1,7PP 변조부(34)에 공급한다.

또, 지연 처리부(32)(DSV 구간 지연용 시프트 레지스터(61))가, 가상의 DSV 제어 비트 삽입 비트열의 DSV 위치에 대응하는 비트 데이터(가산부(60)에 있어서 DSV 제어 비트의 확정 전의 가상의 값으로서 삽입된 「0」)을, OR 연산부(63)에 공급한 경우, 상술한 DSV 제어 비트 포지션 게이트(64)는, 그 타이밍에서, 「1」를 AND 연산부(62)에 공급한다.

따라서, 상술한 바와 같이, AND 연산부(62)에 대하여, DSV 제어 비트 선택 신호로서 「1」이 공급되어 옴과 함께, 또한 DSV 제어 비트 포지션 게이트(64)로부터 「1」이 공급되어 온 경우(OR 연산부(63)에 DSV 위치에 대응하는 비트가 공급되어 온 경우), AND 연산부(62)는, 그것의 논리 연산 결과인 「1」을 OR 연산부(63)에 공급한다.

즉, OR 연산부(63)는, 이 AND 연산부(62)로부터 공급되어 오는 「1」과, 지연 처리부(32)로부터 공급되어 오는 DSV 위치에 대응하는 비트 데이터, 즉, 가산부(60)에 있어서 가상의 DSV 제어 비트로서 삽입되어 오는 「0」를 입력하고, 이들의 OR를 연산하여, 그 논리 연산의 결과인 「1」를 1,7PP 변조부(34)에 공급한 다.

환언하면, DSV 제어 비트 결정부(31)에 의해 확정된 DSV 제어 비트가 「1」인 경우, 결정 DSV 제어 비트 삽입부(33)는, 가산부(60)에 있어서 DSV 위치에 삽입된 「0(DSV 제어 비트의 확정 전의 가상의 값)」를, 「1(DSV 제어 비트 결정부(31)에 의해 결정된 DSV 제어 비트)」로 변환한다.

한편, DSV 제어 비트 결정부(31)에 의해 확정된 DSV 제어 비트가 「0」인 경우, 결정 DSV 제어 비트 삽입부(33)는, 가산부(60)에 있어서 DSV 위치에 삽입된 「0(DSV 제어 비트의 확정 전의 가상의 값)」를 그대로 DSV 제어 비트로서 이용한다(아무것도 변환하지 않는다).

이와 같이, 결정 DSV 제어 비트 삽입부(33)는, DSV 제어 비트 결정부(31)에 의해 확정된 DSV 제어 비트를, 가상의 DSV 제어 비트 삽입 비트열의 DSV 위치(DSV 제어 비트의 확정 전의 가상의 값이 삽입되어 있는 위치)에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하여, 1,7PP 변조부(34)에 공급한다.

1,7PP 변조부(34)는, 상술한1,7PP 변조부(45) 및 1,7PP 변조부(46)와 동일 구성이고, 또한 동기 신호 삽입부(35)의 가산부(65)는, 상술한 가산부(48) 및 가산부(49)와 동일 구성이기 때문에, 이들의 설명은 생략한다.

또한, NRZI화부(36), 및 누적 DSV 연산부(37)에 대해서도, 상술하였으므로, 이들의 설명을 생략한다.

또, 도 4의 변조부(34)와 도 5의 1,7PP 변조부(34)는 동일한 변조부인데, 특히 1,7PP 변조를 하는 것을 나타내기 위해서, 도 5에 있어서는, 1,7PP 변조부(34) 라고 기술하고 있다.

다음에, 도 6의 흐름도를 참조하여, 변조 장치(3)의 동작을 설명한다.

여기서, 변조 장치(3)에 대하여, 도 7에 도시되는 것 같은 입력 데이터 열(71)이 공급되어 온 것으로 한다.

그래서, 단계 S11에 있어서, 변조 장치(3)는, 이 입력 데이터 열(71)을 입력한다.

단, 입력 데이터 열(71)의 입력되는 타이밍은, 도 8에 도시되는 바와 같다. 즉, 1,7PP 변조부(34)로부터 출력되는 채널 비트열(부호열)(74)은, 직렬 기록 부호열로서 소정의 클럭(75)에 동기하여, 1 클럭 마다 1 부호어가 항상 출력되어 있다. 한편, 입력 데이터 열(71)은, 1,7PP 변조부(34)의 변환율 m/n에 따라서 입력되어 있다. 구체적으로는, 이 예에 있어서는, 변환율은 2/3로 되어 있기 때문에, 부호어의 데이터량 3에 대하여, 입력 데이터 열(71)의 데이터어의 데이터량은 2가 되고, 도 8에 도시된 바와 같이, 변조 장치(3)는, 2 클럭의 사이에, 입력 데이터 열(71) 중, 소정의 2 데이터어만을 입력한 후, 1 클럭 분 그 입력을 정지한다. 이에 따라, 입력 데이터와 출력 부호와의 변환율에 관한 어긋남을 조정할 수 있다.

또한, 도 7에 있어서, 지금, 입력 데이터 열(71)에 대한 DSV 구간이 x 비트로 되고, 이 x 비트로 구성되는 각 데이터의 마지막에, DSV 제어 비트가 1 비트 삽입되는 것으로 한다. 또, 1,7PP 변조부(34)에 있어서 변조되는 단위의 데이터, 즉 데이터어와 구별하기 위해서, 이하, 이 x 비트로 구성되는 데이터를, 데이터 Dk(k는, 정수)로 기술한다. 즉, 데이터 Dk의 DSV 위치는, 데이터 Dk의 종단의 직후의 위치가 된다. 단, Frame Sync가 삽입되는 데이터 D1은, DSV 구간이 짧게 설정되어 있고, 구체적으로는, x-Fs×(2/3) 비트(Fs는, Frame Sync의 비트 수)로 구성되어 있는 것으로 한다.

도 6으로 되돌아가, 단계 S12에 있어서, 변조 장치(3)는, DSV 제어 비트를 결정하여, 그것을 입력 데이터 열(71)의 소정의 위치에 삽입하여, 도 7에 도시되는 것 같은 DSV 제어 비트 삽입 비트열(72)로 한다.

구체적으로는, 입력 데이터 열(71)의 각 데이터어가, 도 8에 도시되는 순서로, DSV 제어 비트 결정부(31)에 공급되면, DSV 제어 비트 결정부(31)는, 그것을 입력하여, 입력한 x 비트 분의 데이터, 즉 데이터 Dk의 DSV 위치에 삽입하는 DSV 제어 비트를 결정한다.

또한, 동시에, 입력 데이터 열(71)은, 도 8에 도시되는 순서로, 지연 처리부(32)에도 공급되고, 또한 소정의 지연 시간 만큼 지연되어, 결정 DSV 제어 비트 삽입부(33)에 공급된다.

결정 DSV 제어 비트 삽입부(33)는, 지연 처리부(32)로부터 데이터 Dk의 DSV 위치의 비트가 공급되어 온 타이밍에서, DSV 제어 비트 결정부(31)에 의해 결정된 데이터 Dk의 DSV 제어 비트( 「0」또는 「1」의 1 비트)를, 데이터 Dk의 DSV 위치에 삽입하여 DSV 제어 비트 삽입 비트열(72)로 하여, 1,7PP 변조부(34)에 공급한다.

단계 S13에 있어서, 변조 장치(3)는, DSV 제어 비트 삽입 비트열(72)을, 1,7PP 변조하여, 소정의 부호열로 한다.

구체적으로는, 상술한 바와 같이(도 8에 도시된 바와 같이), 입력되는 데이터는 2 데이터어를 단위로 하여 입력되므로(1 클럭 분 중지됨), 1,7PP 변환부(34)는, DSV 제어 비트 삽입 비트열(72) 중, 2 데이터어를 단위로 하여 변조한다. 즉, 1,7PP 변환부(34)는, 3 클럭(3 채널 비트) 단위로 처리를 행한다. 이 타이밍은, 도시가 생략되어 있는 카운터 등으로 구성할 수 있다.

또한, 1,7PP 변환부(34)에 있어서의 레지스터 구성은, 도 9에 도시된 바와 같이된다. 또, 1,7PP 변환부(45) 및 1,7PP 변환부(46)의 레지스터 구성도 도 9에 도시된 바와 같이된다.

즉, 1,7PP 변조부(34)의 입력용 레지스터(81)(1,7PP 변조부(34)에 공급되어 오는 DSV 제어 비트 삽입 비트열(72)에 대한 레지스터(81)), 및 출력용 레지스터(82)(1,7PP 변조부(34)로부터 출력되는 부호열(73)에 대한 레지스터(82))는, 표 2의 1,7PP 테이블에 의해 데이터어를 변조할 때에 필요 최저한의 레지스터 수를 갖고 있다. 구체적으로는, 입력용 레지스터(81)의 레지스터 수는 12 비트이고, 또한 출력용 레지스터(82)의 레지스터 수는 18 비트로 되어 있다. 또한, 도시는 생략되어 있지만, 1,7PP 변조부(34)는, 타이밍 제어용 레지스터를 갖고 있다.

이와 같이, 1,7PP 변조부(34)에 요하는 레지스터 수는, 데이터어의 변조를 위해 필요한 최소한의 레지스터 수로 되고, 포맷의 DSV 간격(이 예에 있어서는, x 비트 상당의 구간)에는 의존하지 않는다. 환언하면, 1,7PP 변조부(34)에 요하는 레지스터는, DSV 제어 간격 부분의 지연량을 고려하지 않고 구성될 수 있다.

그런데, 1,7PP 변조부(34)는, 입력되는 데이터어가 2 비트(구속 길이 i=1)인 경우, 도 9에 도시되는 입력용 레지스터(81)의 [0, 1]에 각 비트를 각각 넣고, 각 비트가 대입된 [0, 1]을 참조하여, 소정의 조건에 합치했을 때 이들을 변조하여, 출력용 레지스터(82)의 [0, 1, 2]에 채널 비트치를 각각 넣는다.

마찬가지로, 1,7PP 변조부(34)는, 입력되는 데이터어가 4 비트(구속 길이 i=2)인 경우, 각 비트가 받아들인 입력용 레지스터(81)의 [0, 1, 2, 3]를 참조하여, 소정의 조건에 합치했을 때 이들을 변조하여, 출력용 레지스터(82)의 [0, 1, 2, 3, 4, 5]에 채널 비트치를 각각 넣는다.

또한, 1,7PP 변조부(34)는, 입력되는 데이터어가 6 비트(구속 길이 i=3)인 경우, 각 비트가 받아들인 입력용 레지스터(81)의 [0, 1, 2, 3, 4, 5]를 참조하여, 소정의 조건에 합치했을 때 이들을 변조하여, 출력용 레지스터(82)의 [0, 1, 2, 3, 4, 5, 6, 7, 8]에 채널 비트치를 넣는다.

또한, 구속 길이 최대 시의 경우, 즉 입력되는 데이터어가 8 비트(구속 길이 i=4)인 경우, 1,7PP 변조부(34)는, 각 비트가 받아들인 입력용 레지스터(81)의 [0, 1, 2, 3, 4, 5, 6, 7]를 참조하여, 소정의 조건에 합치했을 때 이들을 변조하여, 출력용 레지스터(82)의 [0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]에 채널 비트치를 각각 넣는다.

이 외, 1,7PP 변조부(34)는, Prohibit rmtr의 부분의 처리(110111-next_cbit: 010)에 있어서도, 입력용 레지스터(81)의 [0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]을 참조하여, 소정의 조건에 합치했을 때, 출력용 레지스터(82)의 소정의 위치에 채널 비트치의 치환을 행한다.

이와 같이, 1,7PP 변조부(34)는, 입력용 레지스터(81) 및 출력용 레지스터(82)를 이용하여, DSV 제어 비트 삽입 비트열(72)을 1,7PP 변조하여, 채널 비트열(부호열)로서, 동기 신호 삽입부(35)에 공급한다.

단계 S14에 있어서, 변조 장치(3)는, 1,7PP 변조부(34)로부터 출력되는 부호열의 소정의 위치에, Frame Sync를 삽입하여, 도 7에 도시되는 부호열(채널 비트열)(73)을 생성한다.

구체적으로는, 동기 신호 삽입부(35)는, 1,7PP 변조부(34)에 있어서, 상술한 종단 처리가 행하여진 경우, 직후의 데이터 Dk(이 예에 있어서는, 데이터 D1)의 선두부에, Frame Sync(동기 신호)를 삽입하여, 도 7에 도시되는 부호열(채널 비트열)(73)로서 NRZI화부(36)에 공급한다.

이와 같이, 부호열(73)은, Frame Sync이 삽입된 후에도, 같은 간격(스팬1=스팬2=스팬3)으로 DSV 제어 비트가 삽입되어, 적절한 DSV 제어가 행하여질 수 있다.

보다 구체적으로는, 1,7PP 변조부(34)는, 종단 처리를 행한 경우, 그 출력을 정지하고, 동시에 동기 신호 삽입부(35)의 가산부(65)는, 셀렉터를 전환하여, 소정의 길이의 Frame Sync를 가한다. 그리고, Frame Sync가 가해지면, 가산부(65)는 셀렉터를 전환하고 (원래로 돌아감), 1,7PP 변조부(34)는, 그 출력을 재개한다(부호열(74)을 동기 신호 삽입부(65)에 공급함).

또, Frame Sync의 삽입 방법의 일례로서, 상술한 바와 같은 방법을 설명하였지만, 그 방법은 한정되지 않고, 예를 들면, 1,7PP 변조부(34)는, 종단 처리를 행한 후, 미리 준비되어 있는 소정의 Frame Sync 길이와 동일한, 가상의 부호열을 동 기 신호 삽입부(35)에 공급하고, 동기 신호 삽입부(35)는, 이 가상의 부호열을, 소정의 Frame Sync로 치환하도록 해도 된다.

단계 S15에 있어서, 변조 장치(3)는, 부호열(73)을, NRZI화하여 기호 부호열로 하여, 그것을 외부로 출력한다.

구체적으로는, NRZI화부(36)는, 동기 신호 삽입부(35)로부터 공급되어 오는 부호열(73)을, NRZI화하여 기록 부호열로서, 외부에 출력함과 함께, 누적 DSV 검사부(37)에 출력한다.

누적 DSV 검사부(37)는, NRZI화부(36)로부터 공급되어 오는 기호 부호열을 입력하여, 최종 누적 DSV 치를 연산하여, 연산한 최종 누적 DSV 치가 소정의 범위 내인지의 여부를 판정하여, 소정의 범위 내가 아니라고 판정한 경우, 그 취지를 DSV 제어 비트 결정부(31)의 누적 DSV 연산부(55)에 공급한다. 이 때, 누적 DSV 연산부(55)는, 지금까지 연산하고 있던 누적 DSV 치를 0으로 리세트하거나, 또는 소정의 초기치로 세트한다.

또, DSV 제어 비트 결정부(31)의 누적 연산부(55)에 공급되는 누적 DSV 치는, 도 5에 도시되는 것 같은 비교부(58)로부터의 값 이외에, 예를 들면, 상술한 누적 DSV 검사부(37)에 의해 연산된 최종 누적 DSV 치이어도 된다. 즉, 누적 DSV 검사부(37)에 의해 연산된 최종 누적 DSV 치가, 소정의 타이밍에서, 누적 DSV 연산부(55)에 공급됨으로써, 누적 DSV 연산부(55)는, 상술한 동작과 마찬가지의 동작을 실행할 수 있다.

또한, NRZI화부(36)로부터 출력되는 부호열은, 이 예에 있어서는 기록 부호 열이라고 되었지만, 출력 결과가 전송되는 경우에는, 전송 부호열이 된다. 이 경우, 변조 장치(3)의 동작에 변경은 없다.

상술한 바와 같이, 본 발명의 변조 장치(3)에 있어서는, 도 9에 도시된 바와 같이, 1,7PP 변조부(34), 1,7PP 변조부(45), 및 1,7PP 변조부(46)의 레지스터(입력용 레지스터(81) 및 출력용 레지스터(82))의 레지스터 수는, 1,7PP 변조 부분이 독립인 구성이기 때문에, 데이터어를 1,7PP 변조할 때에 최소한 필요한 만큼의 레지스터 수로도 되어, DSV 제어 간격에 의존하지 않는다. 한편, 종래의 변조 장치(예를 들면, 도 2의 변조 장치(2))에 있어서는, 변조부(22)가 갖고 있는 레지스터의 레지스터 수는, 도 3에 도시된 바와 같이, DSV 제어 간격에 상당하는 수만큼 필요하게 된다.

또한, 지연 처리부(32)의 레지스터는, DSV 제어 간격 상당의 채널 비트열과, 회로 지연분 α의 합계 분의 레지스터 수를 갖는 DSV 구간 지연용 시프트 레지스터(61))만으로도 된다(1개만으로 된다).

이와 같이, 본 발명의 변조 장치(3)는, 필요한 레지스터가 종래보다도 조밀하게 구성될 수 있어, 그 결과, 제조자는, 변조 장치(3)의 회로의 컴팩트화를 행할 수 있다. 또, 레지스터 수가 감소됨으로써, 예를 들면 저소비 전력화를 실현할 수 있다.

특히, 예를 들면 DSV 제어 간격이 증대하거나, 또한, 데이터어로부터 부호어로의 변환 테이블이 작아지거나 하면, 변조 장치(3)를 사용하는 장점이 보다 현저해진다.

상술한 일련의 처리는, 하드웨어에 의해 실행시킬 수도 있지만, 소프트웨어에 의해 실행시킬 수도 있다. 이 경우, 예를 들면, 변조 장치(4)는, 도 10에 도시되는 것 같은 퍼스널 컴퓨터에 의해 구성된다.

도 10에 있어서, CPU(101)는, ROM(102)에 기억되어 있는 프로그램, 또는 기억부(108)로부터 RAM(103)에 로드된 프로그램에 따라서 각종의 처리를 실행한다. RAM(103)에는 또, CPU(101)가 각종의 처리를 실행하는 데에 있어 필요한 데이터 등도 적절하게 기억된다.

CPU(101), ROM(102), 및 RAM(103)은, 버스(104)를 통하여 서로 접속되어 있다. 이 버스(104)에는 또, 입출력 인터페이스(105)도 접속되어 있다.

입출력 인터페이스(105)에는, 키보드, 마우스 등으로 이루어지는 입력부(106), 디스플레이 등으로 이루어지는 출력부(107), 하드디스크 등으로 구성되는 기억부(108), 모뎀, 터미널어댑터 등으로 구성되는 통신부(109)가 접속되어 있다. 통신부(109)는, 인터넷을 포함하는 네트워크를 통하여 통신 처리를 행한다.

입출력 인터페이스(105)에는 또, 필요에 따라서 드라이브(110)가 접속되고, 자기 디스크(121), 광 디스크(122), 광 자기 디스크(123), 혹은 반도체 메모리(124) 등이 적절하게 장착되고, 이들로부터 판독된 컴퓨터 프로그램이, 필요에 따라서 기억부(108)에 인스톨된다.

일련의 처리를 소프트웨어에 의해 실행시키는 경우에는, 그 소프트웨어를 구성하는 프로그램이, 전용의 하드웨어에 조립되어 있는 컴퓨터, 또는, 각종의 프로그램을 인스톨함으로써, 각종의 기능을 실행하는 것이 가능하다, 예를 들면 범용의 퍼스널 컴퓨터 등에, 네트워크나 기록 매체로부터 인스톨된다.

이 기록 매체는, 도 10에 도시된 바와 같이, 장치 본체와는 별도로, 사용자에게 프로그램을 공급하기 위해서 배포되는, 프로그램이 기억되어 있는 자기 디스크(121)(플로피 디스크를 포함함), 광 디스크(122)(CD-ROM(Compact Disk-Read Only Memory), DVD(Digital Versatile Disk)를 포함함), 광 자기 디스크(123)(MD(Mini-Disk)를 포함함), 혹은 반도체 메모리(124) 등으로 이루어지는 패키지 미디어에 의해 구성되는 것 뿐만 아니라, 장치 본체에 미리 조립된 상태에서 사용자에게 공급되는, 프로그램이 기억되어 있는 ROM(102)나, 기억부(108)에 포함되는 하드디스크 등으로 구성된다.

또, 본 명세서에 있어서, 기록 매체에 기억되는 프로그램을 기술하는 단계는, 포함하는 순서에 따라서 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않더라도, 병렬적 혹은 개별적으로 실행되는 처리도 포함하는 것이다.

이상과 같이, 본 발명의 변조 장치 및 방법, 및 DSV 제어 비트 생성 방법에 따르면, 변조 장치의 회로 규모의 증대를 억제할 수 있다.

Claims (20)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 입력 비트열로부터 채널 비트열을 생성하고, 또한 상기 채널 비트열로부터 기록 부호열 또는 전송 부호열을 생성하는 변조 장치에 있어서,

    상기 기록 부호열 또는 상기 전송 부호열의 DSV를 제어하기 위해, 상기 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 수단과,

    상기 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 수단과,

    상기 DSV 제어 비트 생성 수단에 의해 생성된 상기 DSV 제어 비트를, 상기 타이밍 조정 수단에 의해 상기 전송 타이밍이 조정된 상기 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 수단과,

    상기 DSV 제어 비트 삽입 비트열 생성 수단에 의해 생성된 상기 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 상기 채널 비트열로 변조하는 제1 변조 수단

    을 포함하고,

    상기 DSV 제어 비트 생성 수단은,

    상기 DSV 제어 비트의 제1 후보 비트를 상기 입력 비트열의 상기 소정 위치에 삽입하여, 상기 DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 수단과,

    상기 제1 후보 비트와는 다른 상기 DSV 제어 비트의 제2 후보 비트를 상기 입력 비트열의 상기 소정 위치에 삽입하여, 상기 DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 수단과,

    상기 제1 변조 수단에서 사용되는 상기 변환 규칙과 동일한 변환 규칙에 기초하여, 상기 제1 후보 비트 삽입 비트열 생성 수단에 의해 생성된 상기 제1 후보 비트 삽입 비트열을, 상기 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 상기 제2 후보 비트 삽입 비트열 생성 수단에 의해 생성된 상기 제2 후보 비트 삽입 비트열을, 상기 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 제2 변조 수단과,

    상기 제2 변조 수단에 의해 변조된 상기 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 수단과,

    상기 DSV 연산 수단에 의해 연산된 상기 DSV 치에 기초하여, 상기 제1 또는 제2 후보 비트 중 어느 한쪽을, 상기 DSV 제어 비트로 결정하는 DSV 제어 비트 결정 수단

    을 포함하며,

    상기 채널 비트열에, 미리 설정된 고유한 패턴을 포함하는 동기 패턴을 삽입하는 제1 동기 신호 삽입 수단을 더 포함하고,

    상기 DSV 제어 비트 생성 수단은,

    상기 입력 비트열에 상기 제1 또는 제2 후보 비트가 각각 삽입되어 생성된 제1 및 제2 후보 비트 삽입 비트열이 각각 변조된 제1 및 제2 후보 채널 비트열의 각각에, 상기 제1 동기 신호 삽입 수단에 의해 삽입되는 상기 동기 패턴과 동일한 동기 패턴을 삽입하는 제2 동기 신호 삽입 수단을 더 포함하고,

    상기 DSV 연산 수단은, 상기 제2 동기 신호 삽입 수단에 의해 상기 동기 패턴이 삽입된 상기 제1 및 제2 후보 채널 비트열의 각각에 기초하여, 상기 DSV 치를 연산하는 것을 특징으로 하는 변조 장치.
11. 삭제
12. 삭제
13. 삭제
14. 입력 비트열로부터 채널 비트열을 생성하고, 또한 상기 채널 비트열로부터 기록 부호열 또는 전송 부호열을 생성하는 변조 장치에 있어서,

    상기 기록 부호열 또는 상기 전송 부호열의 DSV를 제어하기 위해, 상기 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 수단과,

    상기 입력 비트열의 전송 타이밍을 조정하는 타이밍 조정 수단과,

    상기 DSV 제어 비트 생성 수단에 의해 생성된 상기 DSV 제어 비트를, 상기 타이밍 조정 수단에 의해 상기 전송 타이밍이 조정된 상기 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열을 생성하는 DSV 제어 비트 삽입 비트열 생성 수단과,

    상기 DSV 제어 비트 삽입 비트열 생성 수단에 의해 생성된 상기 DSV 제어 비트 삽입 비트열을, (d, k ; m, n ; r)의 변환 규칙에 기초하여, 상기 채널 비트열로 변조하는 제1 변조 수단

    을 포함하고,

    상기 기록 부호열 또는 상기 전송 부호열에 대하여 최종 누적 DSV 치를 연산하고, 연산된 상기 최종 누적 DSV 치가 소정의 범위 내인지의 여부를 판정하여, 그 판정 결과에 기초하여, 검사 정보를 생성하는 검사 정보 생성 수단을 더 구비하며,

    상기 DSV 제어 비트 생성 수단은, 상기 검사 정보 생성 수단에 의해 생성된 상기 검사 정보에 기초하여, 상기 DSV 제어 비트를 생성하고,

    상기 검사 정보 생성 수단은,

    상기 최종 누적 DSV 치가 상기 소정의 범위 내가 아니라고 판정된 경우, 상기 최종 누적 DSV 치를 0으로 리세트함과 함께, 상기 검사 정보로서 이상 신호를 생성하고,

    상기 DSV 제어 비트 생성 수단은,

    상기 DSV 제어 비트를 생성하기 위한 누적 DSV 치를 내부에서 연산하고, 상기 검사 정보 생성 수단에 의해 상기 이상 신호가 생성된 경우, 상기 내부 연산된 누적 DSV 치를 0으로 리세트하는 것을 특징으로 하는 변조 장치.
15. 삭제
16. 삭제
17. 삭제
18. 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 DSV 제어 비트 생성 방법에 있어서,

    상기 DSV 제어 비트의 제1 후보 비트를 상기 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 단계와,

    상기 제1 후보 비트와는 다른 상기 DSV 제어 비트의 제2 후보 비트를 상기 입력 비트열의 상기 소정 위치에 삽입하여, 상기 DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 단계와,

    상기 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 상기 제1 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 상기 제1 후보 비트 삽입 비트열을, 상기 입력 비트열로부터 생성되는 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 상기 제2 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 상기 제2 후보 비트 삽입 비트열을, 상기 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 변조 단계와,

    상기 변조 단계의 처리에 의해 변조된 상기 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 단계와,

    상기 DSV 연산 단계의 처리에 의해 연산된 상기 DSV 치에 기초하여, 상기 제1 또는 제2 후보 비트 중 어느 한쪽을, 상기 DSV 제어 비트로 결정하는 DSV 제어 비트 결정 단계

    를 포함하는 것을 특징으로 하는 변조 방법.
19. 입력 비트열에 삽입되는 DSV 제어 비트를 생성하는 처리를 행하는 프로그램으로서,

    상기 DSV 제어 비트의 제1 후보 비트를 상기 입력 비트열의 소정 위치에 삽입하여, DSV 제어 비트 삽입 비트열의 후보인 제1 후보 비트 삽입 비트열을 생성하는 제1 후보 비트 삽입 비트열 생성 단계와,

    상기 제1 후보 비트와는 다른 상기 DSV 제어 비트의 제2 후보 비트를 상기 입력 비트열의 상기 소정 위치에 삽입하여, 상기 DSV 제어 비트 삽입 비트열의 다른 후보인 제2 후보 비트 삽입 비트열을 생성하는 제2 후보 비트 삽입 비트열 생성 단계와,

    상기 입력 비트열이 변조되는 경우에 적용되는 변환 규칙과 동일한 변환 규칙에 기초하여, 상기 제1 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 상기 제1 후보 비트 삽입 비트열을, 상기 입력 비트열로부터 생성되는 채널 비트열의 후보인 제1 후보 채널 비트열로 변조함과 함께, 상기 제2 후보 비트 삽입 비트열 생성 단계의 처리에 의해 생성된 상기 제2 후보 비트 삽입 비트열을, 상기 채널 비트열의 다른 후보인 제2 후보 채널 비트열로 변조하는 변조 단계와,

    상기 변조 단계의 처리에 의해 변조된 상기 제1 및 제2 후보 채널 비트열의 각각에 기초하여, DSV 치를 연산하는 DSV 연산 단계와,

    상기 DSV 연산 단계의 처리에 의해 연산된 상기 DSV 치에 기초하여, 상기 제1 또는 제2 후보 비트 중 어느 한쪽을, 상기 DSV 제어 비트로 결정하는 DSV 제어 비트 결정 단계

    를 포함하는 컴퓨터가 판독 가능한 프로그램을 공급하는 것을 특징으로 하는 기록 매체.
20. 삭제

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