CN1917376A - 调制设备和方法、以及数字和值控制比特产生方法 - Google Patents

Abstract

一种调制设备、一种调制方法和一种DSV控制比特产生方法，能够抑制调制设备的电路规模的增长。将输入数据串提供给DSV控制比特确定部件(31)，DSV控制比特确定部件(31)确定要被插入到输入数据串中的DSV控制比特。同时，将输入数据串提供给延迟处理部件(32)，将其延迟预定延迟时间，然后将其提供给确定DSV控制比特插入部件(33)。确定DSV控制比特插入部件(33)将DSV控制比特插入到由延迟装置提供的输入数据串的预定位置，并将该输入数据串提供给调制部件(34)。调制部件(34)根据预定变换规则(例如1，7PP调制)，将插入DSV控制比特的输入数据串调制成码串。

Description

调制设备和方法、以及数字和值控制比特产生方法

本申请是申请日为2002年12月10日、申请号为02805660.4、发明名称为“调制设备和方法以及DSV控制比特产生方法”的发明申请的分案申请。

技术领域

本发明涉及调制设备和方法以及DSV控制比特产生方法，并且特别涉及一种能够抑制电路尺寸增长的调制设备和方法以及DSV控制比特产生方法。

背景技术

在将数据传送到预定传输线路的过程中，或者将数据记录在例如磁盘、光盘、或者磁光盘等记录介质上的过程中，要将数据调制得适合于传送和记录。块编码是一种已知的调制方法。块编码将数据流分割成m×i比特的块(下文将块称为数据字)，并根据适当的编码规则，将每个数据字变换成n×i比特的码字。当i＝1时，结果码为定长码。当i能够有多个值，即在1到imax(最大的i)的范围内选择i，并使用所选择的i来执行变换时，结果码为可变长码。将通过块编码所产生的码，定义为可变长码(d，k；m，n；r)。

在上面的描述中，i表示约束长度，且imax就是r(最大约束长度)；d表示连续“1”之间的连续“0”的最小个数，例如，“0”的最小游程长度；k表示连续“1”之间的连续“0”的最大个数，例如，“0”的最大游程长度。

在将如上所述产生的码记录到光盘、磁光盘(例如只读光盘(CD)或者迷你盘(MD))等时，可变长码将经历NRZI(Non Return to Zero Inverted，不归零反转)调制，并基于经过NRZI调制的可变长码(下文称之为记录码串)来完成记录，其中NRZI调制反转“1”而不反转“0”。存在一种能够记录未经NRZI调制的调制记录比特串的系统，例如具有不那么高的记录密度的原始ISO格式的磁光盘系统。

用Tmin来表示记录码串的最小反转间隔，用Tmax来表示记录码串的最大反转间隔。当最小反转间隔Tmin较长时，即，当最小游程长度d较大时，可以实现线速度方向上的较高的记录密度。另一方面，就时钟读取(clockreading)而言，最好具有较短的最大反转间隔Tmax，即，较小的最大游程长度k。已经提出了各种调制方法。

具体地说，以下将描述已经提出的或者实际应用于例如光盘、磁盘、磁光盘等的调制系统。

例如，最小游程长度d＝2的RLL码(Run Length Limited Code，游程长度受限码)包含：用于CD、MD等的EFM(Eight to Fourteen Modulation，8到14调制)码(也可表示为(2，10；8，17；1))；用于DVD(Digital Video Disk，数字视频光盘)的8-16码(也可表示为(2，10；8，16；1))；用于PD(Phase Change Disk，相变盘)的RLL(2-7)(也可表示为(2，7；1，2；r))等。

最小游程长度d＝1的RLL码包含用于ISO格式MO盘(Magnetic-OpticalDisk，磁光盘)的定长RLL(1-7)(也可表示为(1，7；2，3；1))；和用于高密度光盘、磁光盘等的盘驱动器的可变长RLL(1-7)(也可表示为(1，7；2，3；r))。

可变长RLL(1-7)的变换表如下：

<表1>

RLL(1，7，2，3，2)

        数据字    码字

i＝1    11        00x

        10        010

        01        10x

i＝2    0011      000 00x

        0010      000 010

        0001      100 00x

        0000      100 010

当后续码字为0时，变换表中的符号x对应于1，而当后续码字为1时，其对应于0。最大约束长度r为2。

可变长RLL(1-7)的参数是(1，7；2，3；2)。当用T来表示记录码串的比特间隔时，用(d+1)表示的最小反转间隔Tmin为2(＝1+1)T。当用Tdata来表示数据流的比特间隔时，用(m/n)×2表示的最小反转间隔Tmin为1.33(＝(2/3)×2)Tdata。

在上面的描述中，m/n表示以比率m∶n进行的变换。例如，2/3表示以比率2∶3进行的变换(将2×i比特的数据字变换成3×i比特的码字)。

用(k+1)T表示的最大反转间隔Tmax为8(＝7+1)T((＝(2/3)×8Tdata＝5.33Tdata)。将检测窗口容限(detection window margin)Tw表示为(m/n)×Tdata，且为0.67(＝2/3)Tdata。

在通过表1中的RLL(1-7)调制产生的码串(信道比特串)中，Tmin为2T时出现得最频繁，其次是3T、4T等。在读取时钟的过程中，如下事实是有利的：例如2T或3T等的边沿信息(edge information)以短周期多次出现。

相反，当记录线密度变得更高时，最小游程长度就会带来问题。具体地说，当连续出现2T(最小游程长度)时，由于2T的波形输出小于其他波形输出，且更易受散焦、切向倾斜(tangential tilt)等影响，所以记录波形就容易失真。

在以高线密度进行记录的过程中，使用连续最小标记(mark)的记录更易受例如噪声等干扰的影响，并且容易导致数据读错误。在出现数据读错误的情况下，错误常常位于连续最小标记的开始沿和结束沿的转变处。换言之，所产生的误比特(bit error)长度变得更长。

为了解决这个问题，需要控制连续最小游程长度，以便更好地适应高线密度。

相反，在记录介质上进行记录的过程中，或者在进行数据传送的过程中，已完成基于各种介质(传送)的码调制。当调制码包含DC分量时，各种错误信号就可能引起波动或者抖动，例如盘驱动器的伺服控制中的循迹错误。调制码最好不包含DC分量。

为了解决这个问题，提出了DSV(Digital Sum Value，数字和值)控制。DSV是NRZI调制(Level Coded，电平编码)的比特串(信道比特串)的比特和，在NRZI调制的比特串中，“1”对应于+1，而“0”对应于-1。DSV用作码串中DC分量的参考。通过最小化DSV的绝对值，即，执行DSV控制，就能够抑制码串中的DC分量。

在根据表1所示的可变长RLL(1-7)调制的码中，不执行DSV控制。在这种情况下，通过计算预定间隔的调制信道比特串的DSV，并将预定DSV控制比特插入到码串中，来执行DSV控制。

从根本上说，DSV控制比特是冗余比特。就码变换的效率而言，DSV控制比特越少，效率越高。

最好通过插入的DSV控制比特，来使最小游程长度d和最大游程长度k保持不变。(d，k)的变化影响读写特性。

为了满足上述要求，必须尽可能有效地执行DSV控制。

虽然实际的RLL码必须满足最小游程长度要求，但是不必满足最大游程长度要求。存在这样一种格式，将超出最大游程长度的模式(pattern)用于同步信号。例如，虽然用于DVD的EFM+具有最大游程长度11T，但是为了格式的方便起见，用于DVD的EFM+也允许14T。通过超出最大游程长度能够，例如，大大提高检测同步信号等的能力。

在具有提高的变换效率的RLL(1-7)格式中，将“控制连续最小游程长度以便更好地适应高线密度”和“尽可能有效地执行DSV控制”与线密度的提高相关联，这是很重要的。

因此，本发明的受让人等在日本专利申请No.10-150280中公开了以下内容：一种变换表，包含作为变换码的基本码，其中d＝1，k＝7，m＝2和n＝3；一种编码规则，数据流的每个单元中“1”的个数被2除所得的余数必为1或者0，且等于变换后的信道比特串中“1”的个数被2除所得的余数；第一替换码，用于将连续最小游程长度d限制为预定个数或更少；和第二替换码，用于满足游程长度限制。

具体地说，当具有高线密度的盘驱动器读/写RLL码时，具有连续最小游程长度的模式常常产生长错误。

当对RLL码(例如RLL(1-7)码等)执行DSV控制时，需要将DSV控制比特以任意间隔插入到码串(信道比特串)中。如上所述，由于DSV控制比特是冗余比特，最好具有较少的DSV控制比特。为了保持最小游程长度或者最大游程长度，需要至少2比特或者更多的DSV控制比特。

本发明的受让人等在日本专利申请No.10-150280中公开了以下内容：一种具有最小游程长度d＝1(d，k；m，n)的RLL码和一种如表2所示的变换表(下文称之为1,7PP表，依照1,7PP表变换的码被为1,7PP码)，用于限制连续最小游程长度的个数，以及在保持最小游程长度和最大游程长度的同时，使用有效控制比特来执行完全的DSV控制：

<表2>1,7PP

(d，k，m，n，r)＝(1，7，2，3，4)

数据字        码字

11            *0*

10            001

01            010

0011          010 100

0010          010 000

0001          000 100

000011        000 100 100

000010        000 100 000

000001        010 100 100

000000        010 100 000

″110111    001 000 000(下一个010)

00001000    000 100 100 100

00000000    010 100 100 100

如果是xx1，那么*0*＝000

如果是xx0，那么*0*＝101

------------------------------------------------------------

终止表

000        00

0000       010 100

″110111   001 000 000(下一个010)

当下一个信道比特为‘010’时，在使用主表和终止表

之后，将‘110111’变换成‘001000000’

------------------------------------------------------------

作为使用1,7PP表的调制设备的示例，本发明的受让人等在日本专利申请No.10-150280中公开了图1所示的调制设备。

调制设备1包含DSV控制比特确定和插入单元11，用于确定将“1”或“0”用作DSV控制比特，并将DSV控制比特以任意间隔插入到输入数据流中；调制器12，用于调制包含DSV控制比特的数据流；和NRZI单元13，用于将调制器12的输出变换成记录码串。虽然没有在图中示出，但是调制设备1包含定时管理单元，用于产生定时信号，将该定时信号提供给上述装置，并管理定时。

本发明的受让人等在日本专利申请No.09-342416中公开了另一种调制设备的特定示例，即如图2所示的调制设备2。

该调制设备包含DSV控制比特插入单元21，用于将用作DSV控制比特的“1”或者“0”以任意间隔插入到数据流中。此时，存在其中插入了DSV控制比特“1”的数据流和其中插入了DSV控制比特“0”的另一个数据流。该调制设备还包含调制器22，用于调制包含DSV控制比特的数据流；和DSV控制器23，用于将调制码串NRZI调制成电平数据，计算电平数据的DSV，从而最终输出DSV控制记录码串。

如上所述，1,7PP码的优势在于解决了上述问题。相反，与使用对RLL(1,7)码执行DSV控制的已知方法或者技术的调制设备相比，使用1,7PP码的已知调制设备的结构复杂，并且电路尺寸也增加了。

例如，在图2所示的调制设备2中，调制器22中的寄存器结构如图3所示。具体地说，调制器22在一个集成单元中包含调制(1,7PP调制)部分和延迟部分，延迟部分对应于DSV控制间隔(DSV部分)，以便将与DSV控制间隔相对应的数据传送给后续阶段的DSV控制器23。所以，调制器22需要2个寄存器，即，输入寄存器22a(用于数据流的寄存器22a)和输出寄存器22b(用于信道比特流的寄存器22b)。所需的寄存器数对应于DSV控制间隔。对于DSV控制比特“0”和DSV控制比特“1”，需要2对寄存器(寄存器22a和22b)。

发明内容

考虑到上述情况，本发明的目的在于抑制调制设备的电路尺寸的增长。

本发明的调制设备包含：DSV控制比特产生装置，用于产生要被插入到输入比特串中的DSV控制比特，以便控制记录码串或者传输码串的DSV；定时调整装置，用于调整传送输入比特串的传输定时；DSV控制比特插入比特串产生装置，用于通过将由DSV控制比特产生装置产生的DSV控制比特、插入到输入比特串的预定位置，来产生DSV控制比特插入比特串，上述输入比特串的传输定时是由定时调整装置调整的；和第一调制装置，用于基于变换规则(d，k；m，n；r)，将由DSV控制比特插入比特串产生装置产生的DSV控制比特插入比特串调制成信道比特串。

调制设备还包含NRZI装置，用于对信道比特串执行NRZI调制，以便产生记录码串或者传输码串，上述信道比特串是通过第一调制装置的调制产生的。

变换规则规定：输入比特串或者DSV控制比特插入比特串的预定块中“1”的个数被2除所得的余数，等于信道比特串的相应块中“1”的个数被2除所得的余数。

变换规则规定：信道比特串的连续最小游程长度d的个数限于预定个数或者更少。

变换规则规定可变长码(d，k；m，n；r)，其中，最小游程长度d＝1，最大游程长度k＝7，变换之前基本数据的长度m＝2，以及变换之后基本信道比特的长度n＝3。

在输入长度为m的数据的时间周期内，输出长度为n的信道比特串，其中m是基本数据的长度，n是基本信道比特的长度。

DSV控制比特产生装置包含第一候选比特插入比特串产生装置，用于通过将DSV控制比特的第一候选比特、插入到输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者；第二候选比特插入比特串产生装置，用于通过将DSV控制比特的第二候选比特、插入到输入比特串的预定位置，来产生第二候选比特插入比特串，其是DSV控制比特插入比特串的另一个候选者；第二调制装置，用于基于与第一调制装置所使用的变换规则相同的变换规则，将由第一候选比特插入比特串产生装置产生的第一候选比特插入比特串、调制成第一候选信道比特串，其是信道比特串的候选者，并且用于将由第二候选比特插入比特串产生装置产生的第二候选比特插入比特串、调制成第二候选信道比特串，其是信道比特串的另一个候选者；DSV计算装置，用于计算通过第二调制装置的调制所产生的每一个第一和第二候选信道比特串的DSV；和DSV控制比特确定装置，用于基于由DSV计算装置计算出的DSV，将第一和第二候选比特之一确定为DSV控制比特。

DSV计算装置包含：部分DSV计算装置，用于计算每一个第一和第二候选信道比特串的当前DSV控制部分的部分DSV；累积DSV计算装置，用于基于DSV控制比特确定装置的确定结果，来计算累积DSV；和加法装置，用于将由部分DSV计算装置计算出的各部分DSV和当前DSV控制部分紧前的累积DSV相加，来计算DSV，该累积DSV是由累积DSV计算装置计算出的。

第一和第二调制装置各自具有基于编码规则执行调制所需的最少数量的寄存器。

调制设备还包含第一同步信号插入装置，用于将包含预置唯一模式(preset unique pattern)的同步模式插入到信道比特串中。DSV控制比特产生装置包含第二同步信号插入装置，用于将与第一同步信号插入装置所插入的同步模式相同的同步模式、插入到通过调制第一和第二候选比特插入比特串所产生的每一个第一和第二候选信道比特串中，上述第一和第二候选比特插入比特串是通过将第一和第二候选比特分别插入到输入比特串中而产生的。DSV计算装置基于每一个第一和第二候选信道比特串，来计算DSV，上述每一个第一和第二候选信道比特串都包含由第二同步信号插入装置所插入的同步模式。

定时调整装置通过将延迟时间添加到输入比特串中，来调整传输定时。

定时调整装置在DSV控制比特确定之前，将临时值以预定间隔插入到输入比特串中。

调制设备还包含校验信息产生装置，用于计算记录码串或者传输码串的最终累积DSV，确定所计算出的最终累积DSV是否在预定范围内，并基于确定结果产生校验信息。DSV控制比特产生装置基于由校验信息产生装置所产生的校验信息，来产生DSV控制比特。

当确定最终累积DSV在预定范围之外时，校验信息产生装置将最终累积DSV重置为0，并产生错误信号用作校验信息。DSV控制比特产生装置内部计算用于产生DSV控制比特的累积DSV，并且当校验信息产生装置产生错误信号时，将累积DSV重置为0。

本发明的调制方法包含：DSV控制比特产生步骤，产生要被插入到输入比特串中的DSV控制比特，以便控制记录码串或者传输码串的DSV；定时调整步骤，调整传送输入比特串的传输定时；DSV控制比特插入比特串产生步骤，通过将在DSV控制比特产生步骤中产生的DSV控制比特、插入到输入比特串的预定位置，来产生DSV控制比特插入比特串，上述输入比特串的传输定时是在定时调整步骤中调整的；以及调制步骤，基于变换规则(d，k；m，n；r)，将在DSV控制比特插入比特串产生步骤中产生的DSV控制比特插入比特串、调制成信道比特串。

本发明的记录介质上的程序包含：DSV控制比特产生步骤，产生要被插入到输入比特串中的DSV控制比特，以便控制记录码串或者传输码串的DSV；定时调整步骤，调整传送输入比特串的传输定时；DSV控制比特插入比特串产生步骤，通过将在DSV控制比特产生步骤中产生的DSV控制比特、插入到输入比特串的预定位置，来产生DSV控制比特插入比特串，上述输入比特串的传输定时是在定时调整步骤中调整的；以及调制步骤，基于变换规则(d，k；m，n；r)，将在DSV控制比特插入比特串产生步骤中产生的DSV控制比特插入比特串、调制成信道比特串。

本发明的程序包含：DSV控制比特产生步骤，产生要被插入到输入比特串中的DSV控制比特，以便控制记录码串或者传输码串的DSV；定时调整步骤，调整传送输入比特串的传输定时；DSV控制比特插入比特串产生步骤，通过将在DSV控制比特产生步骤中产生的DSV控制比特、插入到输入比特串的预定位置，来产生DSV控制比特插入比特串，上述输入比特串的传输定时是在定时调整步骤中调整的；以及调制步骤，基于变换规则(d，k；m，n；r)，将在DSV控制比特插入比特串产生步骤中产生的DSV控制比特插入比特串、调制成信道比特串。

根据本发明的调制设备和方法、记录介质和程序，产生要被插入到输入比特串中的DSV控制比特，是为了控制记录码串或传输码串的DSV。调整用于传送输入比特串的传输定时。将所产生的DSV控制比特插入到其传输定时已被调整的输入比特串的预定位置，以便产生DSV控制比特插入比特串。基于变换规则(d，k；m，n；r)，将所产生的DSV控制比特插入比特串调制成信道比特串。

本发明的DSV控制比特产生方法包含：第一候选比特插入比特串产生步骤，通过将DSV控制比特的第一候选比特、插入到输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者；第二候选比特插入比特串产生步骤，通过将DSV控制比特的第二候选比特、插入到输入比特串的预定位置，来产生第二候选比特插入比特串，其是DSV控制比特插入比特串的另一个候选者；调制步骤，基于与调制输入比特串时所使用的变换规则相同的变换规则，将在第一候选比特插入比特串产生步骤中产生的第一候选比特插入比特串、调制成第一候选信道比特串，其是信道比特串的候选者，并且将在第二候选比特插入比特串产生步骤中产生的第二候选比特插入比特串、调制成第二候选信道比特串，其是信道比特串的另一个候选者；DSV计算步骤，计算通过调制步骤中的调制所产生的每一个第一和第二候选信道比特串的DSV；以及DSV控制比特确定步骤，基于在DSV计算步骤中计算出的DSV，将第一和第二候选比特之一确定为DSV控制比特。

本发明的记录介质上的程序包含：第一候选比特插入比特串产生步骤，通过将DSV控制比特的第一候选比特、插入到输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者；第二候选比特插入比特串产生步骤，通过将DSV控制比特的第二候选比特、插入到输入比特串的预定位置，来产生第二候选比特插入比特串，其是DSV控制比特插入比特串的另一个候选者；调制步骤，基于与调制输入比特串时所使用的变换规则相同的变换规则，将在第一候选比特插入比特串产生步骤中产生的第一候选比特插入比特串、调制成第一候选信道比特串，其是信道比特串的候选者，并且将在第二候选比特插入比特串产生步骤中产生的第二候选比特插入比特串、调制成第二候选信道比特串，其是信道比特串的另一个候选者；DSV计算步骤，计算通过调制步骤中的调制所产生的每一个第一和第二候选信道比特串的DSV；以及DSV控制比特确定步骤，基于在DSV计算步骤中计算出的DSV，将第一和第二候选比特之一确定为DSV控制比特。

本发明的程序包含：第一候选比特插入比特串产生步骤，通过将DSV控制比特的第一候选比特、插入到输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者；第二候选比特插入比特串产生步骤，通过将DSV控制比特的第二候选比特、插入到输入比特串的预定位置，来产生第二候选比特插入比特串，其是DSV控制比特插入比特串的另一个候选者；调制步骤，基于与调制输入比特串时所使用的变换规则相同的变换规则，将在第一候选比特插入比特串产生步骤中产生的第一候选比特插入比特串、调制成第一候选信道比特串，其是信道比特串的候选者，并且将在第二候选比特插入比特串产生步骤中产生的第二候选比特插入比特串、调制成第二候选信道比特串，其是信道比特串的另一个候选者；DSV计算步骤，计算通过调制步骤中的调制所产生的每一个第一和第二候选信道比特串的DSV；以及DSV控制比特确定步骤，基于在DSV计算步骤中计算出的DSV，将第一和第二候选比特之一确定为DSV控制比特。

根据本发明的DSV控制比特产生方法、记录介质和程序，通过将DSV控制比特的第一候选比特、插入到输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者。通过将DSV控制比特的第二候选比特、插入到输入比特串的预定位置，来产生第二候选比特插入比特串，其是DSV控制比特插入比特串的另一个候选者。基于与调制输入比特串时所使用的变换规则相同的变换规则，将所产生的第一候选比特插入比特串、调制成第一候选信道比特串，其是信道比特串的候选者；并且将所产生的第二候选比特插入比特串、调制成第二候选信道比特串，其是信道比特串的另一个候选者。计算每一个第一和第二候选信道比特串的DSV。基于所计算出的DSV，将第一和第二候选比特之一确定为DSV控制比特。

附图说明

图1是示出已知调制设备的结构示例的方框图；

图2是示出另一个已知调制设备的结构示例的方框图；

图3是示出图2所示调制设备的调制器中的寄存器结构示例的简图；

图4是示出根据本发明的调制设备的结构示例的方框图；

图5是示出图4所示调制设备的详细结构的方框图；

图6是描述图4所示调制设备的操作的流程图；

图7是描述由图4所示调制设备所调制的数据流的每一阶段数据格式的示意图；

图8是描述要输入到图4所示调制设备中的数据的定时的示意图；

图9是示出图4所示调制设备的调制器中的寄存器结构示例的简图；

图10是示出根据本发明的另一个调制设备的结构示例的方框图。

具体实施方式

图4示出根据本发明的调制设备3的结构示例。

不限制由调制设备3所使用的调制方法。在该示例中，调制设备3将数据流调制成，例如可变长码(d，k；m，n；r)＝(1，7；2，3；4)。

输入单元38接收从外部提供的输入数据流，并将输入数据流提供给DSV控制比特确定单元31和延迟处理器32。

DSV控制比特确定单元31执行预定算法运算，以确定将控制比特“1”或“0”插入到所提供的输入数据流中，并将确定结果提供给确定DSV控制比特插入单元33。

延迟处理器32将所提供的输入数据流延迟预定延迟时间，并将延迟输入数据流提供给确定DSV控制比特插入单元33。具体地说，延迟处理器32调整传输定时，以便将输入数据流提供给确定DSV控制比特插入单元33。

基于由下述的确定DSV控制比特插入单元33、将由DSV控制比特确定单元31所确定的DSV控制比特、插入到由延迟处理器32输出的输入数据流的预定位置的定时，来设置预定延迟时间。

当确定DSV控制比特插入单元33在预定时间、接收到由延迟处理器32提供的输入数据流和由DSV控制比特确定单元31在预定时间提供的DSV控制比特确定结果(该结果指示DSV控制比特是“0”还是“1”)时，确定DSV控制比特插入单元33将与接收到的确定结果相对应的DSV控制比特、插入到所接收到的输入数据流的预定位置(下文称之为“DSV位置”)，以便产生新的数据流(下文称之为“DSV控制比特插入比特串”，以便区分于其他数据流)，并将DSV控制比特插入比特串提供给调制器34。

具体地说，设置延迟处理器32的预定延迟时间，从而在上述预定时间，将与输入数据流的DSV位置相对应的比特、输入到确定DSV控制比特插入单元33。

调制器34根据预定变换规则(例如，表2所示的1,7PP表)，将DSV控制比特插入比特串调制成码串(信道比特串)，并将该码串提供给同步信号插入单元35。

同步信号插入单元35在预定时间(不同于确定DSV控制比特插入单元33的预定时间)，将准备好的同步信号输入到调制器34所提供的码串的预定位置，并将结果码串提供给NRZI单元36。

同步信号由包含预定个数的信道比特的预定模式构成，在下文中，该同步信号也被称为帧同步(Frame Sync)。

NRZI单元36对由同步信号插入单元35提供的码串执行NRZI调制，以便产生记录码串，并且将该记录码串输出到外部以及累积DSV校验单元37。

如上所述，通过反转码串的1而不反转0进行的比特串置换被称为NRZI调制。换言之，NRZI调制之前的码串是指示边沿位置的比特串，而经过NRZI调制的记录码串对应于指示记录数据的H/L(高/低)电平的比特串。

累积DSV校验单元37接收由NRZI单元36提供的记录码串，计算当前为止的累积DSV(下文称之为最终累积DSV，以便区分于其他DSV)，确定所计算的最终累积DSV是否在预定范围内，并基于确定结果产生校验信息。具体地说，当累积DSV校验单元37确定最终累积DSV在预定范围之外时，累积DSV校验单元37将最终累积DSV重置为“0”，或者将最终累积DSV设置为预定初始值，产生错误信号用作校验信息，并将该错误信号提供给DSV控制比特确定单元31。

具体地说，累积DSV校验单元37确定每个时刻的最终累积DSV是否超出预定范围(当用符号和数值表示法表示时，例如从-128到+127的范围，或者从0到255的范围)。当确定最终累积DSV超出预定范围时，将错误信号提供给图5所示的DSV控制比特确定单元31中的累积DSV计算器55(下面将说明)。累积DSV计算器55将当前为止所计算的累积DSV重置为“0”，或者将当前为止所计算的累积DSV设置为预定初始值。

在该示例中，当累积DSV校验单元37确定最终累积DSV在预定范围内时，累积DSV校验单元37不产生校验信息。可替换地，累积DSV校验单元37产生与“正常”等相对应的信号用作校验信息。

下面，将参照图5详细地描述调制设备3。具体地说，图5示出调制设备3的详细结构示例。

在图5中，正方形中的符号“+”表示处理数据流和用作插入单元或选择器的部分。为了简化描述，将该符号简称为“加法器”。

参照图5，将由输入单元38接收到的输入数据流，同时提供给DSV控制比特确定单元31和延迟处理器38。

在DSV控制比特确定单元31中，加法器42将用作DSV控制比特的第一候选比特的“0”、插入到所接收到的输入数据流的预定位置(DSV位置)，以便产生用作DSV控制比特插入比特串的第一候选者的数据流(下文称之为第一候选比特插入比特串)，并将该第一候选比特插入比特串提供给1,7PP调制器45。

1,7PP调制器45根据例如表2所示的上述1,7PP表，将第一候选比特插入比特串调制成码串(下文称之为第一候选码串，以便区分于其他码串)，并将该第一候选码串提供给加法器48。

加法器48在预定时间将帧同步(同步信号)、插入到1,7PP调制器45提供的第一候选码串的预定位置，并将结果码串提供给NRZI单元51。

如上所述，例如该示例使用表2所示的1,7PP表。1,7PP表包含用于插入帧同步的终止表。1,7PP调制器45基于终止表执行终止。

具体地说，终止就是在数据流上设置断点，并在该断点处终止基于表的变换(调制)，该断点位于要插入帧同步的位置的紧前位置上。

由于1,7PP表具有可变长结构，所以，基于表的变换具有可变结束位置。如果需要在以2为单位的数据流的任意位置上终止基于表的变换，调制设备3就使用上述终止表。

加法器48在终止基于表的变换时，将包含预定个数的信道比特的帧同步、插入到基于表的变换的结束位置的紧后位置上。如上所述，帧同步包含区分于其他码串的预定模式(变换表的变换码中不包含唯一模式)。

在该示例中，由上述加法器48、加法器49和加法器65插入相同的帧同步，这将在下文中描述。

NRZI单元51对加法器48提供的第一候选码串执行NRZI调制，以便产生记录码串(下文称之为第一候选记录码串，以便区分于其他记录码串)，并将该第一候选记录码串提供给部分DSV计算器53。

部分DSV计算器53基于第一候选记录码串，计算预定DSV部分中的DSV(下文称之为部分DSV，以便区分于其他DSV)，并将该部分DSV提供给加法器56。

加法器56将第一候选记录码串的部分DSV、与由下述累积DSV计算器55提供的当前为止的累积DSV相加，并将和值提供给比较器58。

相反，加法器43将用作DSV控制比特的第二候选比特的“1”、插入到所接收到的输入数据流的预定位置(DSV位置)，以便产生用作DSV控制比特插入比特串的第二候选者的数据流(下文称之为第二候选比特插入比特串)，并将该第二候选比特插入比特串提供给1,7PP调制器46。与上述第一候选比特插入比特串的情况相同，1,7PP调制器46将提供给1,7PP调制器46的第二候选比特插入比特串调制成码串(下文称之为第二候选码串，以便区分于其他码串)。加法器49在预定时间(预定位置)将帧同步插入到第二候选码串中。NRZI单元52对包含帧同步的第二候选码串执行NRZI调制，以便产生记录码串(下文称之为第二候选记录码串，以便区分于其他记录码串)。将该第二候选记录码串提供给部分DSV计算器54。

部分DSV计算器54基于第二候选记录码串，计算预定DSV部分中的部分DSV，并将该部分DSV提供给加法器57。

加法器57将第二候选记录码串的部分DSV、与由下述累积DSV计算器55提供的当前为止的累积DSV相加，并将和值提供给比较器58。

因此，将用作DSV控制比特的候选者的“0”插入到输入数据流而产生的数据流(下文称之为第一候选比特插入比特串)的累积DSV，以及将用作DSV控制比特的另一个候选者的“1”插入到输入数据流而产生的数据流(下文称之为第二候选比特插入比特串)的累积DSV，被提供给比较器58。

比较器58比较2个累积DSV的绝对值，选择具有较小绝对值的累积DSV的数据流(第一或第二候选比特插入比特串)，并将包含在所选数据流中的第一或第二候选DSV控制比特、确定为实际要被插入到输入数据流中的DSV控制比特(当选择第一候选比特插入比特串时为“0”，当选择第二候选比特插入比特串时为“1”)。具体地说，比较器58将与所确定的DSV控制比特相对应的DSV控制比特选择信号(指示“1”或者“0”的信号)提供给“与”运算器62。

比较器58将所选数据流的累积DSV提供给累积DSV计算器55。

累积DSV计算器55接收由比较器58提供的累积DSV，并将所接收的累积DSV确定为累积DSV。当将第一或第二候选记录码串的后续部分DSV提供给加法器56或者加法器57时，累积DSV计算器55将在提供该部分DSV的紧前时候所确定的累积DSV、提供给加法器56或者加法器57。

如上所述，在与当前输出的记录码串相对应的最终累积DSV超过预定范围时，累积DSV校验单元37将错误信号提供给累积DSV计算器55。累积DSV计算器55接收该错误信号，并将当前所确定的累积DSV重置为“0”，或者将当前所确定的累积DSV设置为预定初始值。

在延迟处理器32中，加法器60在确定DSV控制比特之前、将用作临时值的“0”、插入到由输入单元38提供的输入数据流的预定位置(DSV位置)，以便产生新的数据流(下文称之为临时DSV控制比特插入比特串，以便区分于其他数据流)，并将该临时DSV控制比特插入比特串提供给DSV部分延迟移位寄存器61。

具体地说，该临时DSV控制比特插入比特串是与由上述加法器42产生的第一候选比特插入比特串相同的数据流。

在该示例中，在确定DSV控制比特之前，插入“0”用作临时值。当下述的确定DSV控制比特插入单元33中的逻辑电路组合被改变时，插入“1”。在这种情况下，临时DSV控制比特插入比特串是与由上述加法器43产生的第二候选比特插入比特串相同的数据流。

DSV部分延迟移位寄存器61将临时DSV控制比特插入比特串延迟预定延迟时间，并将该延迟的临时DSV控制比特插入比特串提供给确定DSV控制比特插入单元33。

DSV部分延迟移位寄存器61包含多个寄存器，其数量对应于与DSV控制部分相对应的x比特的延迟，并且，如果需要，也可以对应于与电路延迟相对应的α比特的延迟(与图5所示的电路延迟α相对应的延迟)。

可以颠倒延迟处理器32的加法器60和移位寄存器61的顺序。具体地说，加法器60在确定DSV控制比特之前，将用作临时值的“0”插入到由移位寄存器61延迟的输入数据流中，以便产生临时DSV控制比特插入比特串，并将该临时DSV控制比特插入比特串提供给确定DSV控制比特插入单元33。

在确定DSV控制比特插入单元33中，“与”运算器62对由DSV控制比特位置门64在预定时间提供的“1”、和由上述比较器58提供的指示“0”或“1”的DSV控制比特选择信号执行“与”运算(逻辑与)，并将逻辑运算结果提供给“或”运算器63。

“或”运算器63对由“与”运算器62提供的运算结果(“1”或“0”)和由DSV部分延迟移位寄存器61提供的临时DSV控制比特插入比特串的预定比特数据执行“或”运算，并将该逻辑运算结果提供给1,7PP调制器34。

当延迟处理器32(DSV部分延迟移位寄存器61)将与临时DSV控制比特插入比特串的DSV位置相对应的比特数据(在确定DSV控制比特之前，加法器60插入用作临时值的“0”)、提供给“或”运算器63时，上述DSV控制比特位置门64在此时将“1”提供给“与”运算器62。

如上所述，当将用作DSV控制比特选择信号的“1”提供给“与”运算器62，且由DSV控制比特位置门64将“1”提供给“与”运算器62时(此时将与DSV位置相对应的比特提供给“或”运算器63)，“与”运算器62将“1”作为逻辑运算结果提供给“或”运算器63。

具体地说，“或”运算器63接收到由“与”运算器62提供的“1”和由延迟处理器32提供的对应于DSV位置的比特数据，即由加法器60插入的作为临时DSV控制比特的“0”，对所接收的“1”和“0”执行“或”运算，并将“1”作为逻辑运算结果提供给1,7PP调制器34。

换言之，当由DSV控制比特确定单元31确定的DSV控制比特为“1”时，确定DSV控制比特插入单元33将由加法器60插入到DSV位置上的“0”(确定DSV控制比特之前的临时值)变换成“1”(由DSV控制比特确定单元31确定的DSV控制比特)。

相反，当由DSV控制比特确定单元31确定的DSV控制比特为“0”时，确定DSV控制比特插入单元33将由加法器60插入到DSV位置上的“0”(确定DSV控制比特之前的临时值)、未经改变地用作DSV控制比特(不执行变换)。

因此，确定DSV控制比特插入单元33将由DSV控制比特确定单元31确定的DSV控制比特、插入到临时DSV控制比特插入比特串的DSV位置(在确定DSV控制比特之前、插入临时值的位置)上，以便产生DSV控制比特插入比特串，并将该DSV控制比特插入比特串提供给1,7PP调制器34。

由于1,7PP调制器34具有与上述1,7PP调制器45和1,7PP调制器46相同的结构，并且由于同步信号插入单元35的加法器65具有与上述加法器48和加法器49相同的结构，所以省略对1,7PP调制器34和加法器65的描述。

由于已经描述了NRZI单元36和累积DSV校验单元37，所以省略对NRZI单元36和累积DSV校验单元37的描述。

图4中的调制器34和图5中的1,7PP调制器34是相同的调制器。为了强调图5中的调制器执行1,7PP调制，就将该调制器表示为1,7PP调制器34。

现在参照图6的流程图，来描述调制设备3的操作。

将图7所示的输入数据流71提供给调制设备3。

在步骤S11中，调制设备3接收输入数据流71。

输入数据流71的输入定时如图8所示。具体地说，以与预定时钟75同步的方式，将由1,7PP调制器34输出的信道比特串(码串)74、作为串行记录码串输出。换言之，每个时钟周期输出一个码字。相反，输入数据流71是根据1,7PP调制器34的变换率m/n输入的。具体地说，在该示例中，变换率是2/3。一个码字的数据量为3，而输入数据流71的一个数据字的数据量为2。如图8所示，调制设备3在2个时钟周期内、接收输入数据流71的预定2个数据字，并将输入数据流71的接收停止一个时钟周期。所以，能够调整输入数据和输出码之间的变换率的失配。

参照图7，输入数据流71的DSV部分有x比特。在每个x比特数据的末端插入1比特的DSV控制比特。为了区分于由1,7PP调制器34调制的单位数据，即数据字，将x比特数据称为数据Dk(k是整数)。换言之，数据Dk的DSV位置紧跟在数据Dk的末端之后。其中插入了帧同步的数据D1具有较短的DSV部分。具体地说，数据D1包含x-Fs×(2/3)比特(Fs是帧同步的比特数)。

仍然参照图6，在步骤S12中，调制设备3确定DSV控制比特，并将该DSV控制比特插入到输入数据流71的预定位置，以便产生图7所示的DSV控制比特插入比特串72。

具体地说，当以图8所示的顺序将输入数据流71的各数据字提供给DSV控制比特确定单元31时，DSV控制比特确定单元31接收各数据字，并确定要被插入到所接收的x比特数据(即数据Dk)的DSV位置上的DSV控制比特。

同时，以图8所示的顺序、将输入数据流71提供给延迟处理器72，并将其延迟预定延迟时间，并且将该延迟输入数据流71提供给确定DSV控制比特插入单元33。

在延迟处理器32提供数据Dk的DSV位置上的比特时，确定DSV控制比特插入单元33将由DSV控制比特确定单元31确定的数据Dk的DSV控制比特(比特“1”或“0”)、插入到数据Dk的DSV位置，以便产生DSV控制比特插入比特串72，并将该DSV控制比特插入比特串72提供给1,7PP调制器34。

在步骤S13中，调制设备3对DSV控制比特插入比特串72执行1,7PP调制，以便产生预定码串。

具体如上所述(如图8所示)，由于以2个数据字为单位接收输入数据(停止一个时钟周期)，所以1,7PP调制器34以2个数据字为单位、调制DSV控制比特插入比特串72。换言之，1,7PP调制器34处理以3个时钟周期为单位的数据(3个信道比特)。由计数器等(未示出)产生定时。

1,7PP调制器34中的寄存器结构如图9所示。同样，各1,7PP调制器45和1,7PP调制器46中的寄存器结构也如图9所示。

具体地说，1,7PP调制器34的输入寄存器81(寄存器81与提供给1,7PP调制器34的DSV控制比特插入比特串72相关)和输出寄存器82(寄存器82与1,7PP调制器34输出的码串73相关)，具有根据表2所示的1,7PP表来调制每个数据字所需的最少数量的寄存器。具体地说，输入寄存器81装备有若干12比特寄存器。输出寄存器82装备有若干18比特寄存器。1,7PP调制器34包含定时控制寄存器(未示出)。

1,7PP调制器34所需的寄存器数量，是调制每个数据字所需的最少数量的寄存器，且不依赖于格式的DSV间隔(在该示例中，为x比特部分)。换言之，提供1,7PP调制器34所需的寄存器，无需考虑与DSV控制间隔部分相对应的延迟。

当输入数据字由2比特构成(约束长度i＝1)时，1,7PP调制器34将这些比特放进图9所示的输入寄存器81的[0，1]中。参照用相应比特取代的[0，1]，当满足预定条件时，1,7PP调制器34调制这些比特，并将信道比特放进输出寄存器82的[0，1，2]中。

类似地，当输入数据字由4比特构成(约束长度i＝2)时，1,7PP调制器34参照包含相应比特的输入寄存器81的[0，1，2，3]，当满足预定条件时，调制这些比特，并将信道比特放进输出寄存器82的[0，1，2，3，4，5]中。

当输入数据字由6比特构成(约束长度i＝3)时，1,7PP调制器34参照包含相应比特的输入寄存器81的[0，1，2，3，4，5]，当满足预定条件时，调制这些比特，并将信道比特放进输出寄存器82的[0，1，2，3，4，5，6，7，8]中。

在最大约束长度的情况下，即当输入数据字由8比特构成(约束长度i＝4)时，1,7PP调制器34参照包含相应比特的输入寄存器81的[0，1，2，3，4，5，6，7]，当满足预定条件时，调制这些比特，并将信道比特放进输出寄存器82的[0，1，2，3，4，5，6，7，8，9，10，11]中。

在处理禁止rmtr(Prohibit rmtr)部分(110111-next_cbit：010)时，1,7PP调制器34参照输入寄存器81的[0，1，2，3，4，5，6，7，8，9，10，11]，并且当满足预定条件时，用这些信道比特来取代输出寄存器82的预定位置。

因此，1,7PP调制器34使用输入寄存器81和输出寄存器82，来执行DSV控制比特插入比特串72的1,7PP调制，以便产生信道比特串(码串)，并将该信道比特串(码串)提供给同步信号插入单元35。

在步骤S14中，调制设备3将帧同步插入到由1,7PP调制器34输出的码串的预定位置上，以便产生图7所示的码串(信道比特串)73。

具体地说，当1,7PP调制器34执行上述终止时，同步信号插入单元35在当前数据Dk(该示例中是数据D1)的头部插入帧同步(同步信号)，以便产生图7所示的码串(信道比特串)73，并将该码串73提供给NRZI单元36。

在将帧同步插入码串73之后，将DSV控制比特以相等间隔(间隔1＝间隔2＝间隔3)插入码串73中，从而实现适当的DSV控制。

更具体地说，当1,7PP调制器34执行终止时，1,7PP调制器34停止输出数据。同时，同步信号插入单元35的加法器65改变选择器，并添加预定长度的帧同步。当已添加帧同步时，加法器65改变选择器(到初始状态)，并且1,7PP调制器34恢复数据输出(将码串74提供给同步信号插入单元35)。

虽然将上述方法描述为插入帧同步的一个方法示例，但是方法不限于上述方法。例如，1,7PP调制器34执行终止，然后将与预定帧同步的长度相同的临时码串提供给同步信号插入单元35，并且同步信号插入单元35用预定帧同步来取代临时码串。

在步骤S15中，调制设备3对码串73执行NRZI调制，以便产生记录码串，并将该记录码串输出到外部。

具体地说，NRZI单元36对由同步信号插入单元35提供的码串73执行NRZI调制，以便产生记录码串，并将该记录码串输出到外部以及累积DSV校验单元37。

累积DSV校验单元37接收由NRZI单元36提供的记录码串，计算最终累积DSV，并确定所计算的最终累积DSV是否在预定范围内。当确定最终累积DSV在预定范围之外时，累积DSV校验单元37将确定结果提供给DSV控制比特确定单元31的累积DSV计算器55。累积DSV计算器55将当前为止所计算的累积DSV重置为0，或者将当前为止所计算的累积DSV设置为预定初始值。

提供给DSV控制比特确定单元31的累积DSV计算器55的累积DSV，是由图5所示的比较器58提供的值，或者是，例如由上述累积DSV校验单元37计算出的最终累积DSV。具体地说，在预定时间将由累积DSV校验单元37计算出的最终累积DSV、提供给累积DSV计算器55，能够使得累积DSV计算器55以与上述运算相同的方法进行运算。

在该示例中，NRZI单元36输出的码串是记录码串。在传送输出结果的情况下，NRZI单元36输出传输码串。在这种情况下，固态成像设备(solid-stateimaging device)3的操作保持不变。

如上所述，根据本发明的调制设备3，如图9所示，每个1,7PP调制器34、1,7PP调制器45、和1,7PP调制器46中的寄存器(输入寄存器81和输出寄存器82)数量，是执行各数据字的1,7PP调制所需的寄存器的最少数量，并且由于执行1,7PP调制的部分具有独立结构，所以该寄存器数量也不依赖于DSV控制间隔。另一方面，如图3所示，已知调制设备(例如图2所示的调制设备2)中的寄存器必须是与DSV控制间隔相对应的足够数量。

在延迟处理器32中，仅需要DSV部分延迟移位寄存器61，其由多个寄存器构成，寄存器数量对应于与DSV控制间隔和电路延迟α相对应的信道比特串的总数(只有1个移位寄存器是必须的)。

因此，本发明的调制设备3所需的寄存器，比已知调制设备中的寄存器更紧凑。所以，制造商能够使调制设备3的电路更紧凑。寄存器个数的减少能够，例如降低功耗。

特别是，当增加DSV控制间隔，或者用于将数据字变换成码字的变换表变得更小时，使用调制设备3的优点就会变得更加明显。能够用硬件或者软件来执行上述的一系列处理。在后一种情况下，例如，调制设备4包含图10所示的个人计算机。

参照图10，CPU 101根据存储在ROM 102中的程序或者从存储单元108装载到RAM 103中的程序，来执行各种处理。如果需要，RAM 103可以存储CPU 101执行各种处理所需的数据。

CPU 101、ROM 102和RAM 103通过总线104彼此互连。输入/输出接口105与总线104相连。

包含键盘和鼠标的输入单元106、包含显示器的输出单元107、包含硬盘的存储单元108、包含调制解调器和终端适配器的通信单元109，与输入/输出接口105相连。通信单元109通过网络(包含因特网)进行通信。

如果需要，驱动器110与输入/输出接口105相连。将磁盘121、光盘122、磁光盘123或者半导体存储器124，正确地放在驱动器111上，并且如果需要，将从放置介质上读取的计算机程序安装在存储单元118中。

当使用软件执行一系列处理时，通过网络或者记录介质将提供软件的程序安装到专用硬件包含的计算机中，或者安装到例如通过在其中安装各种程序而能够执行各种功能的通用个人计算机中。

如图10所示，记录介质包含封装介质，其包含磁盘121(包含软盘)、光盘122(包含CD-ROM(光盘只读存储器))和DVD(Digital Versatile Disk，数字化通用光盘)、磁光盘123(包含MD(迷你盘))、或者半导体存储器124，所有这些介质都已在其上记录程序，并且是与该设备分别发布的，以便给用户提供程序。同样，记录介质包含ROM 102或者存储单元108所包含的硬盘，其上已经记录程序，并且预先包含在将要提供给用户的设备中。

在本说明书中，用于编写记录介质中所存储的程序的步骤，不仅包含根据所述顺序执行的时间序列(time-series)处理，还包含不需按照时间序列执行的并行处理或者单独处理。

产业上的可利用性

如上所述，根据本发明的调制设备和方法以及DSV控制比特产生方法，能够抑制调制设备的电路尺寸的增加。

Claims (2)

1.一种提供计算机可读的计算机程序的记录介质，所述计算机可读的计算机程序用于控制调制设备，所述调制设备用于从输入比特串中产生信道比特串以及从所述信道比特串中产生记录码串或传输码串，所述程序包括：

DSV控制比特产生步骤，产生要被插入到所述输入比特串中的DSV控制比特，以便控制所述记录码串或者所述传输码串的DSV；

定时调整步骤，调整传送所述输入比特串的传输定时；

DSV控制比特插入比特串产生步骤，通过将在所述DSV控制比特产生步骤中产生的所述DSV控制比特、插入到所述输入比特串的预定位置，来产生DSV控制比特插入比特串，所述输入比特串的传输定时是在所述定时调整步骤中调整的；以及

调制步骤，基于变换规则(d，k；m，n；r)，将在所述DSV控制比特插入比特串产生步骤中产生的所述DSV控制比特插入比特串、调制成所述信道比特串。

2.一种提供计算机可读程序的记录介质，所述计算机可读程序用于产生要被插入到输入比特串中的DSV控制比特，所述程序包括：

第一候选比特插入比特串产生步骤，通过将所述DSV控制比特的第一候选比特、插入到所述输入比特串的预定位置，来产生第一候选比特插入比特串，其是DSV控制比特插入比特串的候选者；

第二候选比特插入比特串产生步骤，通过将所述DSV控制比特的第二候选比特、插入到所述输入比特串的预定位置，来产生第二候选比特插入比特串，其是所述DSV控制比特插入比特串的另一个候选者；

调制步骤，基于与调制所述输入比特串时所使用的变换规则相同的变换规则，将在所述第一候选比特插入比特串产生步骤中产生的所述第一候选比特插入比特串、调制成第一候选信道比特串，其是从所述输入比特串中产生的信道比特串的候选者，并且将在所述第二候选比特插入比特串产生步骤中产生的所述第二候选比特插入比特串、调制成第二候选信道比特串，其是所述信道比特串的另一个候选者；

DSV计算步骤，计算通过所述调制步骤中的调制所产生的每一个所述第一和第二候选信道比特串的DSV；以及

DSV控制比特确定步骤，基于在所述DSV计算步骤中计算出的所述DSV，将所述第一和第二候选比特之一确定为所述DSV控制比特。

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