WO2003050958A1 - Appareil et procede de modulation et procede de production de bits de commande de dsv - Google Patents

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WO2003050958A1
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WO
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bit
candidate
dsv
input
sequence
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PCT/JP2002/012902
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Toshiyuki Nakagawa
Hiroshige Okamura
Minoru Tobita
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Sony Corporation
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Publication date
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    • H03M5/02—Conversion to or from representation by pulses
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    • H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
    • H03M5/145—Conversion to or from block codes or representations thereof
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    • G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
    • G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
    • G11B2020/1457—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof wherein DC control is performed by calculating a digital sum value [DSV]

Definitions

  • the present invention relates to a modulation device and method, and a DSV control bit generation method, and more particularly to a modulation device and method capable of suppressing an increase in circuit scale, and a DSV control bit generation method.
  • a block code is known as one of such modulation methods.
  • the block code divides a data string into units of m X i bits (hereinafter referred to as data words) and converts the data words into code words of n X i bits according to an appropriate coding rule.
  • This block-coded code is represented as a variable-length code (d, k; m, n; r).
  • i is called the constraint length
  • i max is r (maximum constraint length).
  • d indicates the minimum number of consecutive runs of "0", for example, the minimum run of 0, which is between consecutive "1" s
  • k indicates the maximum number of consecutive runs of "0", which is between consecutive "1” s. For example, a maximum run of 0 is indicated.
  • MD performs NRZI (Non Return to Zero Inverted) modulation by inverting "1" and non-inverting "0" in a variable-length code. Records).
  • NRZI Non Return to Zero Inverted
  • Some systems such as the early ISO standard magneto-optical discs with low recording densities, record a modulated bit string without performing NR ZI modulation.
  • the minimum inversion interval of the recording code string is Tmin and the maximum inversion interval is Tmax
  • the minimum inversion interval Tmin is longer, that is, the minimum run d is larger.
  • the maximum inversion interval Tmax be shorter, that is, the maximum run k be smaller from the viewpoint of clock recovery, and various modulation methods have been proposed.
  • the modulation methods proposed or actually used are as follows.
  • EFM Eight to Fourteen Modulation
  • RLL Random Length Limited Code
  • Fixed-length RLL (1-7) also referred to as (1,7; 2,3; 1)
  • Variable length RLL (1-7) also referred to as (1,7; 2,3; r)
  • disk devices such as optical disks and magneto-optical disks.
  • the conversion table of the variable length RL L (1-7) code is as follows, for example. Table 1>
  • the symbol x in the conversion table is set to 1 when the next codeword is 0, and is set to 0 when the next codeword is 1.
  • the maximum constraint length r is 2.
  • m / n here indicates an m-to-n conversion.
  • 2/3 means a 2-to-3 conversion (a data word consisting of 2 X i bits, (Conversion to convert into a code word).
  • the occurrence frequency is 2T, which is Tmin, most frequently, followed by 3T, 4 ⁇ . It is often advantageous for clock regeneration that a large amount of edge information such as ⁇ and 3 ⁇ is generated at an early period.
  • the minimum run becomes a problem. That is, when the minimum run of 2 mm continues to occur, The waveform tends to be distorted. This is because the 2T waveform output is smaller than the others and is more susceptible to, for example, defocus and tangential tilt.
  • DSV Digital Sum Value
  • the DSV is a NRZI of a code sequence (channel bit sequence) (that is, level coding), and the code is added by setting "1" of the bit sequence (data symbol) to +1 and "0" to 11. When summed, it means the sum.
  • D SV is a measure of the DC component of the code string. Reducing the absolute value of DSV, that is, performing DSV control, suppresses the DC component of the code string.
  • DSV control is not performed. In such a case, DSV control is realized by performing DSV calculation at predetermined intervals in the modulated channel bit sequence, and inserting predetermined DSV control bits into the code sequence.
  • the DSV control bits are basically redundant bits. Therefore, considering the efficiency of code conversion, the DSV control bits should be as small as possible. Furthermore, the minimum run d and the maximum run k should not change depending on the inserted DSV control bit. This is because if (d, k) changes, the recording / reproducing characteristics are affected.
  • the actual RLL code must always observe the minimum run, but not the maximum run.
  • the DVD EFM Plus has a maximum run of 11 T, but allows 14 T for format reasons. By breaking the maximum run in this way, the ability to detect, for example, a synchronization signal can be significantly increased.
  • the conversion table shown in Table 2 that performs complete DSV control with efficient control bits while maintaining the maximum run (hereinafter referred to as the 1,7PP table, and the codes from the 1,7PP table are 1,7PP codes) ) was disclosed in Japanese Patent Application No. 10-150280.
  • a modulator 1 shown in FIG. 1 in Japanese Patent Application No. 10-150280.
  • the modulator 1 determines the DSV control bit “1” or “0”, and determines the DSV control bit inserted into the input data sequence at an arbitrary interval.
  • a modulation unit 12 modulates the inserted data sequence, and an NRZI conversion unit 13 converts the output of the modulation unit 12 into a recording code sequence.
  • a timing management unit is provided for generating a timing signal and supplying it to the above-described units to manage timing.
  • a modulation device 2 as shown in FIG. 2 in Japanese Patent Application No. 09-324424.
  • the modulation device includes a DSV control bit input unit 21 for inserting “1” and “0” as DSV control bits into the data sequence at an arbitrary interval from the data sequence. At this time, it has a data string for inserting the DSV control bit “1” and another data string for inserting the DSV control bit “OJ.
  • Modulation unit 22 that modulates the modulated data sequence, and DSV control that converts the modulated code sequence to NRZI to generate level data, then calculates the DSV, and finally outputs the recorded code sequence that has been subjected to DSV control Part 23 is provided.
  • the 1,7PP code can have an effective effect on the above-described problem, but on the other hand, modulation by a method of performing DSV control on the RLL (1,7) code, which is a conventional method, Compared with the device, the configuration of the conventional modulator using the 1,7PP code is complicated and has a problem that the circuit scale increases.
  • the register configuration of the modulation unit 22 is as shown in FIG. That is, the modulator 22 transmits a modulation (1,7PP modulation) portion and a delay corresponding to the DSV control interval to pass data corresponding to the DSV control interval (DSV interval) to the subsequent DSV controller 23.
  • the modulation section 22 has an input register 22a (data string register 22a) and an output register 22b (channel bit string).
  • Register 2 2 b) 2 registers Were required, and the number of these registers was required to correspond to the DSV control interval.
  • two sets of these registers were required, one for the DSV control bit "0" and one for the DSV control bit "1". Disclosure of the invention
  • the present invention has been made in view of such a situation, and is intended to suppress an increase in the circuit scale of a modulation device.
  • the modulation device includes: a DSV control bit generation unit configured to generate a DSV control bit inserted into an input bit sequence in order to control a DSV of a recording code sequence or a transmission code sequence; and a timing for adjusting a transmission timing of the input bit sequence.
  • the adjusting means and the DSV control bits generated by the DSV control bit generating means are inserted into predetermined positions of the input bit string whose transmission timing has been adjusted by the timing adjusting means, thereby generating a DSV control bit insertion bit string.
  • the DSV control bit insertion bit string generating means and the DSV control bit input bit string generated by the DSV control bit input bit string generation means are converted into a channel bit string based on the (d, k; ra, n; r) conversion rule.
  • a first modulation means for performing modulation is provided.
  • NRZI conversion means for converting the channel bit string modulated by the first modulation means into NRZI and generating a recording code string or a transmission code string.
  • the conversion rule is that the remainder of dividing the number of “1” in a given block of the input bit string or DSV control bit ⁇ input bit string by 2 is the number of “1” in the corresponding one block of the channel bit string. Can be made to match the remainder divided by.
  • the conversion rule can restrict the continuation of the minimum run d in the channel bit string to a predetermined number or less.
  • the channel bit length n can be set to 3.
  • the DSV control bit generating means inserts the first candidate bit of the DSV control bit at a predetermined position of the input bit sequence, and generates a first candidate bit insertion bit sequence which is a candidate of the DSV control bit input bit sequence.
  • the first candidate bit input bit sequence generated by the trap bit input bit sequence generation means is modulated into a first candidate channel bit sequence that is a channel bit sequence candidate, and a second candidate bit input bit sequence generation is performed.
  • a second modulating means for modulating the second candidate bit input bit sequence generated by the stage into a second candidate channel bit sequence which is another candidate of the channel bit sequence; and DSV calculating means for calculating a DSV value based on each of the first and second candidate channel bit strings, and one of the first and second candidate bits based on the DSV value calculated by the DSV calculating means
  • One may include DSV control bit determining means for determining a DSV control bit.
  • the DSV calculating means includes: a section for calculating the section DSV value of the section of the current DSV control section for each of the first and second candidate channel bit strings; and a DSV calculating section based on the determination result of the DSV control bit determining section.
  • the cumulative DSV calculating means for calculating the cumulative DSV value, the section DSV value calculated by the section DSV calculating means, and the cumulative DSV value up to the current DSV control section calculated by the cumulative DSV calculating means.
  • an adding means for calculating the DSV value by adding.
  • Each of the first and second modulating means may have a minimum number of registers required to perform the modulation based on the conversion rule.
  • First synchronization signal insertion means for inserting a synchronization pattern including a preset unique pattern into the channel bit string
  • the DSV control bit generation means includes a first or a second detection bit in the input bit string.
  • the first and second candidate bit input bit strings generated by being inserted respectively are inserted into the modulated first and second candidate channel bit strings, respectively, by the first synchronization signal input means.
  • Second synchronization signal insertion means for inserting the same synchronization pattern as the synchronization pattern is further provided, and the DSV calculation means comprises a first and a second candidate channel bit string having the synchronization pattern inserted by the second synchronization signal insertion means.
  • the DSV value can be calculated based on each of the above.
  • the timing adjusting means can adjust the transmission timing by giving a delay time to the input bit string.
  • timing adjustment means can insert a temporary value before the determination of the DSV control bit into the input bit string at a predetermined interval.
  • An information generation unit may be further provided, and the DSV control bit generation unit may generate the DSV control bit based on the inspection information generated by the inspection information generation unit.
  • test information generating means determines that the final cumulative DSV value is not within the predetermined range, the test information generating means resets the final cumulative DSV value to 0, generates an abnormal signal as test information, and the DSV control bit generating means
  • the accumulated DSV value for generating the DSV control bit is internally calculated, and the accumulated DSV value can be reset to 0 when an abnormal signal is generated by the inspection information generating means.
  • the modulation method of the present invention includes a DSV control bit generation step of generating a DSV control bit inserted into an input bit stream to control a DSV of a recording code string or a transmission code string.
  • the DSV that generates the DSV control bit input bit string by inserting the DSV control bit generated by the processing of the DSV control bit generation step into a predetermined position of the input bit string whose transmission timing has been adjusted by the timing adjustment step. Based on the conversion rule of (d, k; ra, n; r), the control bit input bit string generation step and the DSV control bit input bit string generated by the processing of the DSV control bit input bit string generation step are performed. And a modulation step of modulating a channel bit string.
  • the program of the recording medium includes: a DSV control bit generation step of generating a DSV control bit inserted into an input bit sequence in order to control a DSV of a recording code sequence or a transmission code sequence;
  • the timing adjustment step to be adjusted and the DSV control bit generated by the processing of the DSV control bit generation step are inserted into predetermined positions of the input bit string whose transmission timing has been adjusted by the processing of the timing adjustment step, and the DSV
  • the DSV control bit input bit sequence generation step for generating the control bit input bit sequence and the DSV control bit input bit sequence generated by the DSV control bit input bit sequence generation step are represented by (d, k; m, n and r) a modulation step of modulating a channel bit string based on the conversion rule of r).
  • the program according to the present invention includes: a DSV control bit generation step of generating a DSV control bit inserted into an input bit stream to control a DSV of a recording code stream or a transmission code stream; and a timing adjustment for adjusting a transmission timing of the input bit stream.
  • Step and the DSV control bits generated by the processing of the DSV control bit generation step are inserted into predetermined positions of the input bit string whose transmission timing has been adjusted by the processing of the timing adjustment step, and the DSV control bit input bit string is input.
  • the DSV control bit insertion bit string generated in the DSV control bit insertion bit string generation step and the DSV control bit insertion bit string generation step are generated based on the conversion rule of (d, k; m, n; r).
  • the computer performs a modulation step of modulating the channel bit sequence
  • a DSV control bit inserted into an input bit sequence is generated to control a DSV of a recording code sequence or a transmission code sequence, and transmission of the input bit sequence is performed.
  • the timing is adjusted, the generated DSV control bits are inserted into predetermined positions of the transmission timing adjusted input bit string, a DSV control bit insertion bit string is generated, and the generated DSV control bit input bit string is further added.
  • Is modulated into a channel bit sequence based on the conversion rule of (d, k; m, n; r).
  • the first candidate bit of the DSV control bit is inserted into a predetermined position of the input bit sequence, and the first candidate bit insertion bit sequence that is a candidate of the DSV control bit / input bit sequence is generated.
  • Generating the first bit to be generated and input bit string generation step and inserting a second candidate bit of the DSV control bit different from the first bit to be detected into the input bit string at a predetermined position, thereby obtaining the DSV control bit.
  • a second candidate bit which is another candidate of the insertion bit sequence
  • a second candidate bit which generates an input bit sequence
  • a conversion rule which is the same as the conversion rule applied when the input bit sequence is modulated.
  • the program of the recording medium of the present invention includes the steps of: inserting a first candidate bit of the DSV control bit into a predetermined position of the input bit string; The first candidate bit that generates And a second candidate bit of a DSV control bit different from the first candidate bit is inserted at a predetermined position of the input bit string, and a second candidate bit that is another indication of the DSV control bit input bit string is inserted.
  • the first candidate bit input bit string generated in the processing of the bit string generation step is modulated into the first candidate channel bit string that is a candidate for the channel bit string, and the processing of the second candidate bit insertion bit string generation step is performed. Modulating the second candidate bit insertion bit sequence generated by the above into a second candidate channel bit sequence which is another indication of the channel bit sequence; and A DSV calculation step of calculating a DSV value based on each of the modulated first and second candidate channel bit strings; and a first or second DSV value calculated by the DSV calculation step. A DSV control bit determining step of determining one of the candidate bits as a DSV control bit.
  • a first candidate bit of a DSV control bit is inserted into a predetermined position of an input bit string, and a first candidate bit, which is a candidate of a DSV control bit input bit string, is generated.
  • a first candidate bit input bit string generating step inserting a second candidate bit of a DSV control bit different from the first candidate bit into a predetermined position of the input bit string, and A second candidate bit input candidate bit sequence generating a candidate second candidate bit input bit sequence, and a first candidate bit based on the same conversion rule as a conversion rule applied when the input bit sequence is modulated.
  • the first candidate bit input bit sequence generated by the processing of the candidate bit input bit sequence generation step is modulated into the first candidate channel bit sequence, which is a feature of the channel bit sequence.
  • Each of the first and second candidate channel bit strings modulated by the processing of the modulation step A DSV calculation step of calculating a DSV value based on the DSV value, and one of the first and second candidate bits is determined as a DSV control bit based on the DSV value calculated by the processing of the DSV calculation step.
  • the DSV control bit determination step is performed by the computer.
  • the first candidate bit of the DSV control bit is inserted into a predetermined position of the input bit sequence, and the first candidate bit of the DSV control bit insertion bit sequence is A target bit input bit sequence is generated, and a second candidate bit of a DSV control bit different from the first candidate bit is inserted at a predetermined position of the input bit sequence, and the DSV control bit input bit sequence is input.
  • a second candidate bit input bit string that is another candidate is generated. Based on the same conversion rules as those applied when the input bit sequence is modulated, the generated first candidate bit input bit sequence is modulated into a first candidate channel bit sequence that is a channel bit candidate.
  • the generated second candidate bit input bit sequence is modulated into a second candidate channel bit that is another candidate of the channel bit.
  • a DSV value is calculated based on each of the modulated first and second sample channel bits, and one of the first and second candidate bits is calculated based on the calculated DSV value. Determined by control bits.
  • FIG. 1 is a block diagram illustrating a configuration example of a conventional modulation device.
  • FIG. 2 is a block diagram showing a configuration example of another conventional modulation device.
  • FIG. 3 is a diagram showing a configuration example of a register in a modulation unit of the modulation device of FIG. 2.
  • FIG. 4 is a block diagram showing a configuration example of a modulation device to which the present invention is applied.
  • FIG. 5 is a block diagram showing details of a configuration example of the modulation device in FIG.
  • FIG. 6 is a flowchart illustrating the operation of the modulation device of FIG.
  • FIG. 7 is a diagram illustrating a data format at each stage of a data sequence modulated by the modulation device of FIG.
  • FIG. 8 is a diagram illustrating the timing of data input to the modulation device of FIG. 4.
  • FIG. 9 is a diagram illustrating an example of a register configuration in a modulation unit of the modulation device of FIG.
  • FIG. 10 is a block diagram showing a configuration example of a modulation apparatus to which another embodiment of the present invention is applied.
  • FIG. 4 shows a configuration example of a modulation device 3 to which the present invention is applied.
  • the input unit 38 inputs an input data sequence supplied from the outside and supplies the input data sequence to the DSV control bit determination unit 31 and the delay processing unit 32, respectively.
  • the DSV control bit determining unit 31 determines a DSV control bit of “1” or “0” to be input to the supplied input data string by performing a predetermined operation, and determines the determination result. Supplied to bit input section 33.
  • the delay processing unit 32 delays the supplied input data sequence by a predetermined delay time and supplies the input data sequence to the decision DSV control bit input unit 33. That is, the delay processing section 32 adjusts the transmission timing when the input data string is determined and supplied to the DSV control bit input section 32.
  • the predetermined delay time is determined by a decision DSV control bit input unit 33 described later by the DSV control bit determined by the DSV control bit determination unit 31 in accordance with a predetermined value of the input data sequence output from the delay processing unit 32. It is set based on the timing of entering the position.
  • the decision DSV control bit input section 33 inputs the input data string supplied from the delay processing section 32 and determines the DSV control bit supplied at a predetermined timing from the DSV control bit decision section 31. (The result of whether it is “0” or “1”) is input at a predetermined timing, at a predetermined position (hereinafter, referred to as DSV position) of the input data string, and Corresponding DSV control bits To generate a new data string (hereinafter, referred to as a DSV control bit input bit string to distinguish it from other data strings) and supply it to the modulator 34.
  • the predetermined delay time of the delay processing unit 32 is set so that the bit corresponding to the DSV position of the input data sequence is input to the determined DSV control bit input unit 33 at the above-described predetermined timing. Is set.
  • the modulation unit 34 modulates the DSV control bit insertion bit sequence into a code sequence (channel bit sequence) according to a predetermined conversion rule (for example, a 1,7PP table as shown in Table 2), and a synchronization signal input unit. Supply 3 to 5.
  • a predetermined conversion rule for example, a 1,7PP table as shown in Table 2
  • the synchronization signal input section 35 is prepared at a predetermined timing (at a different timing from the decision DSV control bit input section 33) at a predetermined position of the code string supplied from the modulation section 34.
  • the synchronization signal is input and supplied to the NRZI conversion unit 36.
  • This synchronization signal is composed of a predetermined pattern of a predetermined number of channel bits, to gCi predicate and 3 ⁇ 4 ⁇ ⁇ Frame Sync.
  • NRZI unit 3 6 a code string supplied from the synchronizing signal ⁇ unit 35, as NRZI turned into a recording code string and outputs to the outside, c and outputs the cumulative DSV checking unit 3 7
  • the process of rearranging the bit sequence by inverting the code sequence 1 and non-inverting 0 is called NRZ I conversion.
  • the code string before NRZI conversion is a bit string indicating the edge position
  • the recording code string after NRZI conversion is equivalent to a bit string indicating the H / L (High / Low) level of the recording data. I do.
  • the cumulative DSV detection unit 37 inputs the symbol code string supplied from the plate ZI conversion unit 36, and the accumulated DSV value (to distinguish it from other DSV values, hereinafter, the final accumulated DSV value) ), And determines whether the calculated final cumulative DSV value is within a predetermined range, and generates inspection information based on the determination result. That is, if the cumulative DSV detection unit 37 determines that the value is not within the predetermined range, the final cumulative DSV value is reset to “0” or set to a predetermined initial value, and an abnormal signal is generated as inspection information. And supplies it to the DSV control bit decision unit 31.
  • the cumulative DSV inspection unit 37 determines that the final cumulative DSV value at each instant is within a predetermined range (for example, a range from 1 to 128 to +127, or from 0 to 255 as an absolute value display). Is determined, and if it is determined that it is exceeded, it is supplied as an abnormal signal to the cumulative DSV calculation unit 55 in the DSV control bit determination unit 31 of FIG. 5 described later. At this time, the cumulative 1 ⁇ ⁇ calculating unit 55 resets the cumulative DSV value, which has been calculated so far, to be described later, to “0” or sets it to a predetermined initial value.
  • a predetermined range for example, a range from 1 to 128 to +127, or from 0 to 255 as an absolute value display.
  • the cumulative 11 ⁇ 2 testing unit 37 determines that the final cumulative DSV value is within the predetermined range, it does not generate any test information, but a signal corresponding to “normal” as the test information. Etc. may be generated.
  • FIG. 5 illustrates a detailed configuration example of the modulation device 3.
  • the input data sequence input to the input unit 38 is supplied to the DSV control bit determination unit 31 and the delay processing unit 32 at the same timing.
  • the addition unit 42 inserts “0” as a first candidate bit of the DSV control bit at a predetermined position (DSV position) of the input data sequence,
  • a data string (hereinafter, referred to as a first candidate bit input bit string) which is a first indication of the control bit input bit string is generated and supplied to the 1,7PP modulation section 45.
  • the 1,7PP modulating section 45 converts the first sampled bit input bit string into a code string (hereinafter, in order to distinguish it from other code strings according to the table of 1,7PP in Table 2 above- (Referred to as a candidate code string) and supplied to the adder 48.
  • the adder 48 inserts a Frame Sync (synchronization signal) at a predetermined timing into a predetermined position of the first candidate code string supplied from the 1,7PP modulator 45, and the NRZI converter 51 To supply.
  • a Frame Sync synchronization signal
  • the 1,7PP table describes the termination tape force S for introducing Frame Sync. Based on the termination tape, the 1,7PP modulator 45 performs termination processing.
  • the terminating process means that, in the code sequence generated by the 1,7PP modulation section 45, the data sequence is separated at a position immediately before the position where the frame sync is to be inserted, and there is a table conversion process (modulation process) Is a process for terminating the process.
  • the modulation device 3 can terminate the table conversion processing at an arbitrary even-numbered unit data string position by using the above-mentioned termination table as necessary.
  • this Frame Sync includes a predetermined pattern (a unique pattern that does not exist as a conversion code of the conversion table) that can be distinguished from other code strings.
  • the NRZI conversion section 51 converts the first candidate code string supplied from the addition section 48 into an NRZI recording code string (hereinafter, the first candidate symbol code string to distinguish it from other recording code strings). ) Is supplied to the section DSV calculation unit 53.
  • the section DSV calculation unit 53 calculates a DSV value of a predetermined DSV section (hereinafter, referred to as a section DSV value to distinguish it from other DSV values) based on the first candidate recording code string, It is supplied to the adder 56.
  • the adder 56 adds the section DSV value of the first candidate recording code string to the accumulated DSV value supplied from the cumulative DSV calculator 55 described later, and supplies the result to the comparator 58. I do.
  • the adder 43 inserts “1” as a second candidate bit of the DSV control bit at a predetermined position (DSV position) of the input input data sequence, and A data string as a second candidate (hereinafter, referred to as a second candidate bit input bit string) is generated and supplied to the 1,7PP modulation section 46.
  • the second candidate bit input bit string supplied to the 1,7PP modulation section 46 is converted into a code string by the 1,7PP modulation section 46 in the same manner as the first candidate bit input bit string described above.
  • Frame Sync is introduced in the adder 49 and the NRZI generator 52 It is converted to NRZI and becomes a recording code sequence (hereinafter, referred to as a second candidate recording code sequence to distinguish it from other recording code sequences), and is supplied to the section DSV operation unit 54.
  • the section DSV calculating section 54 calculates a section DSV value of a predetermined DSV section based on the second candidate recording code string, and supplies the calculated value to the adding section 57.
  • the adder 57 adds the section DSV value of the second candidate recording code string to the accumulated DSV value supplied from the cumulative DSV calculator 55 described later and supplies the result to the comparator 58. I do. '
  • comparing section 58 stores the accumulated DSV value for the data sequence (first candidate bit insertion bit sequence) in which “0” has been inserted as a DSV control bit candidate in the input data sequence, and the DSV value for the input data sequence. Cumulative DSV values for the data string in which “1” is input as another control bit candidate (second candidate bit input bit string) are supplied.
  • the comparing section 58 compares the absolute values of these two cumulative DSV values, selects a data string (cumulative first or second candidate bit input bit string) having a small cumulative DSV value, and selects the data string.
  • the first or second candidate DSV control bit inserted in the data string (“0" for the first candidate bit input bit string, the second candidate bit input bit If it is a column, "1") is determined as the DSV control bit actually inserted into the input data sequence.
  • the comparing section 58 supplies the AND operation section 62 with a DSV control bit selection signal (“1” or “0” signal) corresponding to the determined DSV control bit.
  • the comparing section 58 supplies the cumulative DSV value of the selected data string to the cumulative DSV calculating section 55.
  • the cumulative DSV calculation unit 55 inputs the cumulative DSV value supplied from the comparison unit 58 and determines this as the cumulative DSV value, and calculates the next section DSV value of the first and second candidate recording code strings.
  • the cumulative DSV value determined immediately before the supply is supplied to the adding unit 56 or the adding unit 57.
  • the accumulation DSV inspection unit 37 outputs an abnormal signal It is supplied to the DSV operation unit 55. Therefore, the cumulative DSV calculating unit 55 inputs the value and resets the currently determined cumulative DSV value to 0 or sets it to a predetermined initial value.
  • the addition unit 60 sets “0” as a temporary value before the determination of the DSV control bit at a predetermined position (DSV position) of the input data sequence supplied from the input unit 38. To generate a new data string (hereinafter referred to as a temporary DSV control bit input bit string to distinguish it from other data strings) and supply it to the DSV section delay shift register 61.
  • the provisional DSV control bit input bit string and the first candidate bit insertion bit string generated in the above-described adder 42 are the same data string.
  • the DSV control bit input bit sequence is the same data sequence as the above-mentioned second candidate bit input bit sequence generated in the adder 43.
  • the DSV section delay shift register 61 delays the provisional DSV control bit input bit string by a predetermined delay time and supplies it to the determined DSV control bit input section 33.
  • the DSV section delay shift register 61 has a delay corresponding to X bits, which is a DSV control section, and a delay of a circuit delay, if necessary, a delay of ⁇ bits (for example, the circuit delay shown in FIG. 5). (Equivalent to delay).
  • the order of the adder 60 of the delay processor 32 and the shift register 61 may be reversed. That is, the adder 60 inserts “0” as a temporary value before the determination of the DSV control bit into the input data sequence delayed by the shift register 61, and inputs the temporary DSV control bit.
  • a bit string may be generated and supplied to the decision DSV control bit input unit 33.
  • the AND operation unit 62 receives the DSV control bit “1” supplied from the position gate 64 at a predetermined timing, and the “1” supplied from the comparison unit 58 described above. Performs an AND operation with the DSV control bit selection signal of “0” or “1” and supplies the logical operation result to the OR operation unit 63
  • the OR operation unit 63 receives the operation result (“1” or “0”) supplied from the AND operation unit 62 and the temporary DSV control bit supplied from the DSV section delay shift register 61. An OR (logical sum) with predetermined bit data of the input bit string is calculated, and the result of the logical operation is supplied to the 1,7PP modulator 34.
  • the delay processing section 3 2 (DSV section delay shift register 6 1) 1 Temporary DSV control bit—bit data corresponding to the DSV position of the input bit string (the temporary data before the DSV control bit is determined in the addition section 60).
  • the above-mentioned DSV control bit position gate 64 supplies “1” to the AND operation unit 62 at that timing. . Therefore, as described above, “1” is supplied as a DSV control bit selection signal to the AND operation unit 62, and “1” is supplied from the DSV control bit position gate 64.
  • the AND operation unit 62 supplies the logical operation result “1” to the OR operation unit 63.
  • the OR operation unit 63 includes “1” supplied from the AND operation unit 62 and bit data corresponding to the DSV position supplied from the delay processing unit 32, that is, the addition unit 60. "0" inserted as a temporary DSV control bit is input, OR is performed on them, and "1" which is the result of the logical operation is supplied to the 1,7 ?? modulation section 34.
  • the determined DSV control bit input unit 33 is set to “0 (DSV) inserted at the DSV position in the addition unit 60.
  • the temporary value before the control bit is determined is converted to “1 (DSV control bit determined by the DSV control bit determination unit 31)”.
  • the determined DSV control bit input unit 33 receives the “0 (DSV) (Temporary value before the control bit is determined) is used as it is as the DSV control bit (no conversion is performed).
  • the determined DSV control bit input unit 33 replaces the DSV control bit determined by the DSV control bit determination unit 31 with the DSV position of the temporary DSV control bit input bit sequence (before the DSV control bit is determined). At the position where the temporary value is inserted) to generate a DSV control bit input bit sequence and supply it to the 1,7PP modulation section 34.
  • the 1,7PP modulation section 34 has the same configuration as the above-described 1,7PP modulation section 45 and 1,7PP modulation section 46, and the addition section 65 of the synchronization signal input section 35 has the above-described addition section. Since the configuration is the same as that of the adder 48 and the adder 49, the description thereof is omitted.
  • the modulation section 34 in FIG. 4 and the 1,7PP modulation section 34 in FIG. 5 are the same modulation section. In particular, in FIG. Modulation unit 34 is described.
  • step S11 the modulation device 3 inputs the input data sequence 71.
  • the input timing of the input data string 71 is as shown in FIG. That is, the channel bit sequence (code sequence) 74 output from the 1,7PP modulator 34 is synchronized with a predetermined clock 75 as a serial recording code sequence, and one code word is always output per clock. I have.
  • the input data sequence 71 is input according to the conversion rate ra / ⁇ of the 1,7PP modulation section 34. Specifically, in this example, since the conversion rate is 2/3, the data amount of the data word of the input data sequence 71 is 2 with respect to the data amount of the code word of 3; As shown in (1), the modulator 3 inputs only predetermined two data words of the input data sequence 71 during two clocks, and then stops the input for one clock. As a result, it is possible to adjust the deviation of the conversion rate between the input data and the output code.
  • the DSV section for the input data sequence 71 is X bits, and that one bit of the DSV control bit is inserted at the end of each data composed of the X bits.
  • the data composed of the X bits is hereinafter referred to as data Dk (k is an integer).
  • the DSV position of the data Dk is a position immediately after the end of the data Dk.
  • the data D1 into which Frame Sync is input has a short DSV section. Specifically, X—F s X (2/3) bits (Fs is the number of bits of Frame Sync) ).
  • the modulator 3 determines a DSV control bit, inserts it into a predetermined position of the input data sequence 71, and sets the DSV control bit as shown in FIG. 7 and 2.
  • the DSV control bit determination section 31 inputs the data words. Then, the input X-bit data, that is, the DSV control bit to be inserted into the DSV position of the data Dk is determined.
  • the input data sequence 71 is also supplied to the delay processing unit 32 in the order shown in FIG. 8, further delayed by a predetermined delay time, and supplied to the decision DSV control bit input unit 33.
  • the determined DSV control bit input unit 33 receives the DSV control bit ("" of the data Dk determined by the DSV control bit determination unit 31 at the timing when the bit at the DSV position of the data Dk is supplied from the delay processing unit 32. (1 bit of “0” or “1”) is input to the DSV position of the data Dk, and supplied to the 1,7PP modulation section 34 as a DSV control bit input bit string 72.
  • step S13 the modulator 3 modulates the DSV control bit input bit string 72 by 1,7PP to obtain a predetermined code string.
  • the input data is input in units of two data words (paused by one clock), so that the 1,7PP conversion unit 3 4 modulates two data words in the DSV control bit insertion bit string 72 as a unit. That is, the 1,7 ?? conversion unit 34 performs processing in units of 3 clocks (3 channel bits).
  • this timing can be constituted by a counter or the like.
  • 1, register configuration in the 7 pp converter 3 4 Note t becomes as shown in FIG. 9, 1, 7 pp converter 4 5 and 1, also registers of 7 pp converter 4 6 Ru shown in FIG. 9 Become like That is, the input register 8 1 of the 1,7PP modulation section 34 (the register 8 1 for the DSV control bit supplied to the 1,7PP modulation section 34 ⁇ input bit string 72) and the output register 8 2 (1
  • the register 8 2) corresponding to the code string 73 output from the 7PP modulator 34 has the minimum number of registers required for modulating a data word according to the 1 and 7PP tables in Table 2. Specifically, the number of registers of the input register 81 is 12 bits, and the number of registers of the output register 82 is 18 bits. Also, although not shown, 1, 7 ?? The modulation section 34 has a timing control register.
  • the number of registers required for the 1,7PP modulation section 34 may be the minimum number of registers required for data word modulation, and the format DSV interval (in this example, X bits equivalent to X bits) Section).
  • the register required for the 1,7 ?? modulator 34 can be configured without considering the delay amount in the DSV control interval portion. .
  • the 1,7 ?? modulation section 34 sets each bit in [0, 1] of the input register 81 shown in FIG. Each bit, refer to [0, 1] where each bit is substituted, modulate them when the specified condition is met, and set the channel to [0, 1, 2] of the output register 82. Insert each bit value.
  • the 1, 7 ?? modulation section 34 outputs [0, 1, 2, 3] and modulate them when the specified conditions are met,
  • the 1,7 ?? modulation section 34 sets the input register 8 1 in which each bit is put. [0, 1, 2, 3, 4, 5, 6, 7], and modulates them when a predetermined condition is met. , 4, 5, 6, 7, 8, 9, 10, 11], respectively.
  • the 1, 7 ?? modulation section 34 also controls the input register 8 1 in the processing of the prohibit rmtr (110111-next—cbit: 010).
  • the channel bit is set at the specified position of the output register 82. Replace the value.
  • the 1,7 ?? modulation section 34 modulates the DSV control bit input bit string 72 by 1,7PP using the input register 81 and the output register 82 to form the channel bit string. (Code sequence) is supplied to the synchronization signal input unit 35.
  • step S 14 modulation apparatus 3 inserts Frame Sync into a predetermined position of the code string output from 1,7PP modulation section 34, and generates a code string (channel bit string) 7 shown in FIG. Generates 3.
  • the synchronization signal input section 35 becomes the first part of the immediately following data Dk (in this example, data D1). Then, a Frame Sync (synchronization signal) is input to the NRZI conversion section 36 as a code string (channel bit string) 73 shown in FIG.
  • the 1,7 ?? modulation section 34 stops the output when the termination processing is performed, and at the same time, the addition section 65 of the synchronization signal input section 35 switches the selector, Add a predetermined length of Frame Sync. Then, when Frame Sync is added, the adder 65 switches the selector (returns it to the original state), and the 1,7 ?? modulator 34 resumes its output (the code string 74 is converted to the synchronization signal input unit). 6 to 5).
  • the method described above was described as an example of the method of introducing Frame Sync. 1
  • the method is not limited. For example, after the 1,7 ?? The provisional code string having the same length as the predetermined Frame Sync length prepared in advance is supplied to the synchronization signal input section 35, and the synchronization signal input section 35 replaces the provisional code string with the predetermined Frame Sync. You may do so.
  • step S15 the modulator 3 converts the code sequence 73 into a NRZI symbol code sequence and outputs it to the outside.
  • the plate ZI conversion unit 36 converts the code string 73 supplied from the synchronization signal input unit 35 into a plate ZI and outputs it as a recording code string to the outside. Output to 7.
  • the cumulative DSV checking unit 37 receives the symbol code string supplied from the ZI converting unit 36, calculates the final cumulative DSV value, and determines whether the calculated final cumulative DSV value is within a predetermined range. Is determined, and if it is determined that the difference is not within the predetermined range, the fact is supplied to the cumulative DSV calculation unit 55 of the DSV control bit determination unit 31. At this time, the cumulative DSV calculating section 55 sets the force for resetting the cumulative DSV value calculated so far to 0, or sets it to a predetermined initial value.
  • the accumulated DSV value supplied to the accumulation operation unit 55 of the DSV control bit determination unit 31 is not limited to the value from the comparison unit 58 as shown in FIG.
  • the final accumulated DSV value calculated by 7 may be used. That is, by supplying the final cumulative DSV value calculated by the cumulative DSV checking unit 37 to the cumulative DSV calculating unit 55 at a predetermined timing, the cumulative 1 ⁇ ⁇ calculating unit 55 performs the above-described operation. Similar actions can be performed.
  • the code string output from the NRZI generator 36 is a recording code string in this example, but is a transmission code string when an output result is transmitted. In this case, the operation of the modulator 3 is not changed.
  • the 1,7 modulation unit 34, the 1,7 modulation unit 45, and the 1,7PP modulation unit 4 6 Since the number of registers (input register 81 and output register 82) is independent of the 1,7PP modulation section, the minimum number of registers required for data word 1,7PP modulation is minimal. The number of registers is sufficient and does not depend on the DSV control interval.
  • the number of registers of the modulation unit 22 is equal to the number corresponding to the DSV control interval as shown in FIG. Needed.
  • the register of the delay processing unit 32 may be only a DSV section delay shift register 6 1) having the number of registers corresponding to the sum of the channel bit string corresponding to the DSV control interval and the circuit delay ⁇ . ).
  • the necessary registers can be configured more compactly than before, and as a result, the manufacturer can make the circuit of the modulation device 3 compact. Also, by reducing the number of registers, for example, low power consumption can be realized.
  • the series of processes described above can be executed by hardware, but can also be executed by software.
  • the modulation device 4 is configured by a personal computer as shown in FIG.
  • the CPU 101 executes various processes according to a program stored in the ROM 102 or a program loaded from the storage unit 108 into the RAM 103.
  • the RAM I 03 also appropriately stores data necessary for the CPU 101 to execute various processes.
  • the CPU 101, the ROM 102 s and the RAM 103 are mutually connected via a bus 104.
  • An input / output interface 105 is also connected to the bus 104.
  • the input / output interface 105 consists of an input unit 106 consisting of a keyboard and mouse, an output unit 107 consisting of a display, a storage unit 108 consisting of a hard disk, a modem, a terminal adapter, etc.
  • Communication unit 1 0 9 is connected.
  • the communication unit 109 performs a communication process via a network including the Internet.
  • a drive 110 is connected to the input / output interface 105 as needed, and a magnetic disk 121, an optical disk 122, a magneto-optical disk 123, or a semiconductor memory 124 is provided.
  • the computer programs which are attached as appropriate and read from them are installed in the storage unit 108 as needed.
  • the programs that make up the software are installed in a computer that is built into dedicated hardware, or by installing various programs to perform various functions. It can be executed, for example, installed on a general-purpose personal computer from a network or a recording medium.
  • this recording medium is provided separately from the main body of the apparatus, and is distributed to supply the program to the user.
  • Disk-Read Only Memory DVD (Digital Versatile Disk), Magneto-Optical Disk 123 (including MD (Mini-Disk)), or packaged media consisting of semiconductor memory 124 Not only that, but it is also provided to the user in a state where it is pre-installed in the main body of the apparatus, and is composed of the R0M 102 storing a program, the hard disk included in the storage unit 108, and the like.
  • the modulation device and method of the present invention As described above, according to the modulation device and method of the present invention, and the DSV control bit generation method, it is possible to suppress an increase in the circuit size of the modulation device.

Landscapes

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Description

明細書
変調装置および方法、 並びに DSV制御ビット生成方法 技術分野
本発明は、 変調装置および方法、 並びに DSV制御ビット生成方法に関し、 特 に回路規模の増大を抑制することができるようにした変調装置および方法、 並び に DSV制御ビット生成方法に関する。 背景技術
データを所定の伝送路に伝送したり、 または例えば磁気デイスク、 光ディスク 光磁気ディスク等の記録媒体に記録する際、 伝送や記録に適するようにデータの 変調が行われる。 このような変調方法の 1つとして、 プロック符号が知られてい る。 このプロック符号は、 データ列を m X i ビットからなる単位 （以下データ語 と称する） にブロック化し、 このデータ語を適当な符号則に従って n X iビット からなる符号語に変換するものである。 そしてこの符号は、 i = lのときには固 定長符号となり、 また iが複数個選べるとき、 すなわち、 1乃至 i tnax (最大の i ) の範囲の所定の iを選択して変換したときには可変長符号となる。 このプロ ック符号化された符号は可変長符号 （d， k ； m , n ； r ) と表される。
ここで iは拘束長と称され、 i maxは r (最大拘束長） となる。 また dは、 連 続する" 1 " の間に入る、 " 0 " の最小連続個数、 例えば 0の最小ランを示し、 kは連続する" 1 " の間に入る、 " 0 " の最大連続個数、 例えば 0の最大ランを 示している。
ところで上述のようにして得られる符号を、 光ディスクや光磁気ディスク等に データを記録する場合、 例えばコンパクトディスク （CD) やミニディスク
(MD) では、 可変長符号において、 " 1 " を反転し、 " 0 " を無反転する、 N R Z I (Non Return to Zero Inverted)変調を行い、 N R Z I変調化された可 変長符号 （以下記録符号列と称する） に基づき記録を行っている。 また他にも、 記録密度のあまり大きくなかった初期の I S O規格の光磁気ディスクのように、 記録変調したビット列を、 NR Z I変調を行なわずにそのまま記録を行なうシス テムもある。
記録符号列の最小反転間隔を Tminとし、 最大反転間隔を Tmaxとするとき、 線速方向に高記録密度を行うためには、 最小反転間隔 Tminは長い方が、 すなわ ち最小ラン dは大きい方が良く、 またクロックの再生の面からは、 最大反転間隔 Tmaxは短いほうが、 すなわち最大ラン kは小さい方が望ましく、 種々の変調方 法が提案されている。
具体的には、 例えば光ディスクや磁気ディスク、 又は光磁気ディスク等におい て、 提案あるいは実際に使用されている変調方式は以下のとおりである。
例えば、 最小ラン d= 2の RLL符号 （Run Length Limited Code) として、 CDや MD等で用いられている EFM (Eight to Fourteen Modulation) 符号
( (2, 1 0 : 8, 1 7 ; 1 ) とも表記される） 、 DVD (Digital Video Disk) で用いられている 8— 1 6符号 （ （2, 1 0 : 8， 1 6 ； 1) とも表記される） および PD (Phase Change Disk) で用いられる RLL ( 2— 7 ) ( (2 , 7 ； 1 2 ； r ) とも表記される） 等がある。
また、 最小ラン d = 1の RLL符号として、 I S O規格の MOディスク
(Magnetic-Optical Disk) に用いられる固定長 RL L (1— 7) ( (1 , 7 ； 2, 3 ； 1) とも表記される） や、 現在開発研究されている、 記録密度の高 い光ディスクや光磁気ディスク等のディスク装置に使用されている可変長 RLL (1 - 7) ( (1 , 7 ； 2, 3 ； r ) とも表記される） 等がある。
可変長 RL L (1— 7) 符号の変換テーブルは例えば以下の通りである。 く表 1>
RLL (1， 7, 2， 3, 2)
しタ
Figure imgf000005_0001
符号 OP
i=1 11 OOx
10 010
01 10x
\=2 0011 000 OOx
0010 000 010
0001 100 OOx
0000 100 010
ここで変換テーブル内の記号 xは、 次に続く符号語が 0であるときに 1とされ、 また次に続く符号語が 1であるときに 0とされる。 最大拘束長 rは 2である。
可変長 RLL (1 - 7) のパラメータは （1, 7 ； 2, 3 ； 2) であり、 記録 符号列のビット間隔を Tとすると、 （ d + 1 ) で表される最小反転間隔 T minは 2 (= 1 + 1) Tとなる。 データ列のビット間隔を Tdataとすると、 この （m /n) X 2で表される最小反転間隔 Trainは 1. 3 3 (= (2/3) X 2) T dataとなる。
なお、 ここでいう m/nとは、 m対 nの変換を表しており、 例えば、 2/3と は、 2対 3の変換 （2 X i ビットからなるデータ語を、 3 X iビットからなる符 号語に変換する変換） を表している。
また （k+ 1) Tで表される最大反転間隔 Tmaxは 8 (=7 + 1) T ( (= (2/3) X 8 Tdata= 5. 3 3 Tdata) である。 さらに検出窓幅 Twは （mZ n) XTdataで表され、 その値は 0. 6 7 (= 2/3) Tdataとなる。
ところで表 1の RLL (1- 7) による変調を行った符号列 （チャネルビット 列〉 は、 発生頻度としては Tm i nである 2 Tが一番多く、 以下 3 T、 4Τと続 く。 2 Τや 3 Τのようなエッジ情報が早い周期で多く発生するのは、 クロック再 生には有利となる場合が多い。
ところが、 さらに記録線密度を高くしていくと、 今度は逆に、 最小ランが問題 となってくる。 すなわち最小ランである 2 Τが連続して発生し続けた時は、 記録 波形に歪みが生じやすくなつてくる。 なぜなら 2 Tの波形出力は、 他よりも小さ く、 例えばデフォーカスやタンジェンシャル ·チルト等による影響を受けやすい からである。
またさらに、 高線密度記録の際には、 最小マークの連続した記録はノイズ等の 外乱の影響も受けやすくなり、 従ってデータ再生誤りを起こしやすくなる。 この 場合によるデータ再生誤り時の場合は、 連続する最小マークの先頭と最後のエツ ジがシフトして誤るケースが多く、 つまり発生するビットエラー長が長くなって しまうという問題が現れる。
そこで、 これを解決するためには、 高/線密度に、 より適するように最小ランの 連続を制御することが重要である。
一方、 記録媒体への記録あるいは、 データの伝送の際には、 各媒体 （伝送） に 適した符号化変調が行われるが、 これら変調符号に直流成分が含まれているとき たとえばディスク装置のサーボの制御におけるトラッキングエラーなどの、 各種 のエラー信号に変動が生じやすくなったり、 あるいはジッターが発生しやすくな つたりする。 従って、 直流成分はなるべく含まないほうが良い。
そこで、 DSV (Digital Sum Value)を制御することが提案されている。 この DSVとは、 符号列 （チャネルビット列） を N R Z I化し （すなわちレベル符号化 する) 、 そのビット列 (データのシンボル) の" 1 " を + 1、 " 0 " を一 1とし て符号を加算していつたときその総和を意味する。 D S Vは符号列の直流成分の 目安となる。 D S Vの絶対値を小さくすること、 すなわち、 D S V制御を行うこ とは、 符号列の直流成分を抑制することになる。
表 1に示される可変長 R L L ( 1 - 7 ) テーブルによる変調符号においては、 D S V制御が行われていない。 このような場合の D S V制御は、 変調後のチヤネ ルビット列において、 所定の間隔において D S V計算を行い、 所定の DSV制御 ビットを符号列内に揷入することで、 実現する。
しかしながら、 DSV制御ビットは、 基本的には冗長ビットである。 従って符号 変換の効率から考えれば、 DSV制御ビットはなるべく少ないほうが良い。 またさらに、 挿入される DSV制御ビットによって、 最小ラン dおよび最大ラ ン kは、 変化しないほうが良い。 （d、 k) が変化すると、 記録再生特性に影響 を及ぼしてしまうからである。
従って、 これらの要求を満足するために、 DSV制御をなるベく効率良く行う ことは重要なことである。
ただし、 実際の R L L符号は、 最小ランは必ず守る必要があるが、 最大ランに ついてはその限りではない。 場合によっては最大ランを破るパターンを同期信号 に用いるフォーマットも存在する。 例えば、 DVDの E FMプラスは最大ランは 1 1 Tだが、 フォーマットの都合上 1 4 Tを許している。 このように最大ランを 破ることで、 例えば同期信号などの検出能力は、 大幅に高くすることが出来る。
このように、 変換効率の優れた RL L (1 - 7) 方式において、 高線密度化に 対応して、 「高線密度に、 より適するように最小ランの連続を制御すること」 、 および、 「DSV制御をなるベく効率良く行うこと」 は重要である。
以上を踏まえて、 本出願人らは、 特願平 1 0— 1 50 2 8 0において、 変換コ —ドとして、 d= l、 k = 7、 m=2、 n = 3の基礎コードと、 データ列の要素 内の 「1」 の個数を 2で割ったときの余りと、 変換されるチャネルビット列内の 「1」 の個数を 2で割った余りが、 どちらも 1あるいは 0で一致するような変換 規則と、 最小ラン dの連続を所定の回数以下に制限する第一の置換えコードと、 ラン長制限を守るための第二の置換えコードを有することを特徴とした変換テー プルを開示した。
具体的には、 高線密度なディスク装置においては、 R L L符号の記録再生時に 最小ランの連続したパターンは長いエラーが発生しやすいという問題があった。 また、 R L L (1 - 7) 符号のような R L L符号において、 DSV制御を行う 場合には、 符号列 （チャネルビット列） 内の任意の間隔で DSV制御ビットを入 れる必要があった。 上述したように、 DSV制御ビットは冗長であるから、 なるベ く少ない方が望ましいが、 最小ランあるいは最大ランを守るためには、 少なくと も 2ビット以上を必要とした。 そこで、 本出願人らは、 最小ラン d= 1である RLL符号 （d、 k ； m、 n) = (1、 7 ； 2、 3) 、 最小ランの連続する回数を制限し、 さらに最小ラン及び 最大ランを守りながら、 効率の良い制御ビットで完全な DSV制御を行う表 2に 示される変換テーブル (以下、 1, 7PPテーブルと称し、 また、 1,7PPテーブルに よる符号を 1,7PP符号と称する） を、 特願平 10— 1 50280において開示 した。
<表 2>1，7PP
(d， k, in, n， r) (1, 7， 2， 3， 4)
データ語 符号語
10 001
01 010
0011 010 100
0010 010000
0001 000 100
000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100000
001 000000(next010)
00001000 000 100 100 100
00000000 010 100 100 100
if xx 1 then 木 0* = 000
χχθ then *0* = 101
Termination table
00 000
0000 010 100
Ί 10111 001 000000(next010)
When next channel bits are '010'
convert '1〗 01 1Γ to Ό01 000000' after
using main table and termination table. また、 この 1 , 7PPテーブルを利用する変調装置例として、 本出願人らは、 特 願平 1 0— 1 5 0 2 8 0において、 図 1に示される変調装置 1を開示した。 変調装置 1は、 DSV制御ビットである 「1」 あるいは 「0」 を決定し、 入力さ れたデータ列に、 任意の間隔で揷入する DSV制御ビット決定■挿入部 1 1、 DSV 制御ビットが挿入されたデータ列を変調する変調部 1 2、 および変調部 1 2の出 力を記録符号列に変換する NRZI化部 1 3を備えている。 また図示はしないが、 タイミング信号を生成し、 上述した各部に供給してタイミングを管理するタイミ ング管理部を備えている。
さらに本出願人らは、 特願平 0 9— 3 4 2 4 1 6において、 他の変調装置の具 体的な例、 即ち、 図 2に示されるような変調装置 2を開示した。
変調装置は、 データ列より、 任意の間隔でデータ列内に DSV制御ビットとし て 「1」 と 「0」 を揷入する DSV制御ビット揷入部 2 1を備えている。 このと き、 DSV制御ビッ ト 「1」 を揷入するデータ列と、 他にも DSV制御ビッ ト 「O J を揷入するデータ列とを有している。 さらに、 DSV制御ビッ トの挿入されたデー タ列を変調する変調部 2 2と、 変調された符号列を NRZI化してレベルデータと した後に D S V計算を行い、 最終的に D S V制御の行われた記録符号列を出力す る D S V制御部 2 3とを備えている。
このように 1, 7PP符号は、 上述した課題に対して有効な効果を奏することが できるが、 一方で、 従来の方式である、 RLL ( 1, 7)符号に DSV制御を行うという 手法による変調装置に比較して、 1，7PP符号を用いる従来の変調装置の構成は複 雑であり、 その回路規模が増大するという問題点を有している。
例えば、 図 2の変調装置 2において、 変調部 2 2におけるレジスタ構成は、 図 3に示されるとおりである。 即ち、 変調部 2 2は、 その後段の DSV制御部 2 3 に対して DSV制御間隔 （DSV区間） 相当のデータを渡すために、 変調 （1，7PP変 調） 部分と DSV制御間隔相当の遅延部分とがー体となっており、 その結果、 変 調部 2 2には、 入力用レジスタ 2 2 a (データ列用のレジスタ 2 2 a ) および出 力用レジスタ 2 2 b (チャネルビッ ト列用のレジスタ 2 2 b ) の 2つのレジスタ が必要とされ、 またこれらのレジスタ数は、 DSV制御間隔に対応する数だけ必要 とされた。 さらに、 これらのレジスタ （レジスタ 2 2 aおよび 2 2 b ) の組が、 DSV制御ビット 「0」 用と、 DSV制御ビット 「1」 用の 2組必要とされた。 発明の開示
本発明は、 このような状況に鑑みてなされたものであり、 変調装置の回路規模 の増大を抑制することができるようにするものである。
本発明の変調装置は、 記録符号列または伝送符号列の DSV を制御するために, 入力ビット列に挿入される DSV制御ビットを生成する DSV制御ビット生成手段 と、 入力ビット列の伝送タイミングを調整するタイミング調整手段と、 DSV制御 ビット生成手段により生成された DSV制御ビットを、 タイミング調整手段によ り伝送タイミングが調整された入力ビット列の所定位置に挿入して、 DSV制御ビ ット挿入ビット列を生成する DSV制御ビット挿入ビット列生成手段と、 DSV制御 ビット揷入ビット列生成手段により生成された DSV 制御ビット揷入ビット列を, (d，k ; ra, n ; r)の変換規則に基づいて、 チャネルビット列に変調する第 1の変調手 段とを備えることを特徴とする。
第 1の変調手段により変調されたチャネルビット列を NRZI化して、 記録符号 列または伝送符号列を生成する NRZI化手段をさらに設けるようにすることがで さる。
変換規則は、 入力ビット列または DSV制御ビット揷入ビット列の所定の 1プ ロック内の 「1」 の個数を 2で割った余りを、 チャネルビット列の対応する 1 ブロック内の 「1」 の個数を 2で割った余りと一致させるようにすることができ る。
変換規則は、 チャネルビット列における最小ラン dの連続を所定の回数以下 に制限させるようにすることができる。 変換規則は、 （d，k ; m, n ; r)の可変長符号であり、 最小ラン d== l、 最大ラン k = 7、 変換前の基本データ長 m= 2、 および変換後の基本チャネルビット長 n = 3と されるようにすることができる。
基本チャネルビット長である nだけのチャネルビット列を出力する時間内に、 基本データ長である mだけのデータが入力されるようにすることができる。
DSV制御ビット生成手段は、 DSV制御ビットの第 1の候補ビットを入力ビット 列の所定位置に挿入し、 DSV制御ビット揷入ビット列の候補である第 1の候補ビ ット挿入ビット列を生成する第 1の候補ビット揷入ビット列生成手段と、 第 1の 候補ビットとは異なる DSV制御ビットの第 2の候補ビットを入力ビット列の所 定位置に揷入し、 DSV制御ビット挿入ビット列の他の候補である第 2の候補ビッ ト揷入ビット列を生成する第 2の候補ビット揷入ビット列生成手段と、 第 1の変 調手段で使用される変換規則と同一の変換規則に基づいて、 第 1の候捕ビット揷 入ビット列生成手段により生成された第 1の候捕ビット揷入ビット列を、 チヤネ ルビット列の候補である第 1の候補チャネルビット列に変調するとともに、 第 2 の候補ビット揷入ビット列生成手段により生成された第 2の候補ビット揷入ビッ ト列を、 チャネルビット列の他の候補である第 2の候補チャネルビット列に変調 する第 2の変調手段と、 第 2の変調手段により変調された第 1および第 2の候補 チャネルビット列のそれぞれに基づいて、 DSV値を演算する DSV演算手段と、 DSV演算手段により演算された DSV値に基づいて、 第 1または第 2の候補ビット のうちいずれか一方を、 DSV制御ビットに決定する DSV制御ビット決定手段とを 有するようにすることができる。
DSV演算手段は、 第 1およぴ第 2の候補チャネルビット列のそれぞれについて 現在の DSV制御区間の区間 DSV値を演算する区間 DSV演算手段と、 DSV制御ビ ット決定手段の決定結果に基づいて、 累積 DSV値を演算する累積 DSV演算手段 と、 区間 DSV演算手段により演算された区間 DSV値と、 累積 DSV演算手段によ り演算された現在の DSV制御区間の前までの累積 DSV値とを加算して DSV値を 演算する加算手段とを有するようにすることができる。 第 1および第 2の変調手段のそれぞれは、 変換規則に基づく変調を実行するた めに必要な最小限度の数のレジスタを有するようにすることができる。
チャネルビット列に、 予め設定されたユニークなパターンを含む同期パターン を揷入する第 1の同期信号挿入手段をさらに設け、 DSV制御ビット生成手段は、 入力ビット列に第 1または第 2の候捕ビットがそれぞれ挿入されて生成された第 1および第 2の候補ビット揷入ビット列がそれぞれ変調された第 1およぴ第 2の 候補チャネルビット列のそれぞれに、 第 1の同期信号揷入手段により挿入される 同期パターンと同一の同期パターンを挿入する第 2の同期信号挿入手段をさらに 設け、 DSV演算手段は、 第 2の同期信号挿入手段により同期パターンが挿入され た第 1および第 2の侯補チャネルビット列のそれぞれに基づいて、 DSV値を演算 するようにすることができる。
タイミング調整手段は、 入力ビット列に遅延時間を与えることにより、 伝送タ イミングを調整するようにすることができる。
タイミング調整手段は、 さらに、 入力ビット列に、 所定の間隔で、 DSV制御ビ ットの確定前の仮の値を揷入するようにすることができる。
記録符号列または伝送符号列について最終累積 DSV値を演算し、 演算された 最終累積 DSV値が所定の範囲內であるか否かを判定し、 その判定結果に基づい て、 検査情報を生成する検査情報生成手段をさらに設け、 DSV制御ビット生成手 段は、 検查情報生成手段により生成された検査情報に基づいて、 DSV制御ビット を生成するようにすることができる。
検査情報生成手段は、 最終累積 DSV値が所定の範囲内ではないと判定した場 合、 最終累積 DSV値を 0にリセットするとともに、 検査情報として異常信号を 生成し、 DSV制御ビット生成手段は、 DSV制御ビットを生成するための累積 DSV 値を内部で演算し、 検査情報生成手段により異常信号が生成された場合、 累積 DSV値を 0にリセットするようにすることができる。
本発明の変調方法は、 記録符号列または伝送符号列の DSV を制御するために 入力ビット列に挿入される DSV制御ビットを生成する DSV制御ビット生成ステ ップと、 入力ビット列の伝送タイミングを調整するタイミング調整ステップと、
DSV制御ビット生成ステップの処理により生成された DSV制御ビットを、 タイミ ング調整ステップの処理により伝送タイミングが調整された入力ビット列の所定 位置に揷入して、 DSV制御ビット揷入ビット列を生成する DSV制御ビット揷入ビ ット列生成ステップと、 DSV制御ビット揷入ビット列生成ステップの処理により 生成された DSV制御ビット揷入ビット列を、 （d, k ; ra, n ; r)の変換規則に基づいて、 チャネルビット列に変調する変調ステップとを含むことを特徴とする。
本発明の記録媒体のプログラムは、 記録符号列または伝送符号列の DSVを制 御するために、 入力ビット列に挿入される DSV制御ビットを生成する DSV制御 ビット生成ステップと、 入力ビット列の伝送タイミングを調整するタイミング調 整ステップと、 DSV制御ビット生成ステップの処理により生成された DSV制御ビ ットを、 タイミング調整ステップの処理により伝送タイミングが調整された入力 ビット列の所定位置に揷入して、 DSV制御ビット揷入ビット列を生成する DSV制 御ビット揷入ビット列生成ステツプと、 DSV制御ビット揷入ビット列生成ステッ プの処理により生成された DSV制御ビット揷入ビット列を、 （d，k ; m，n ; r)の変換 規則に基づいて、 チャネルビット列に変調する変調ステップとを含むことを特徴 とする。
本発明のプログラムは、 記録符号列または伝送符号列の DSVを制御するため に、 入力ビット列に挿入される DSV制御ビットを生成する DSV制御ビット生成 ステップと、 入力ビット列の伝送タイミングを調整するタイミング調整ステップ と、 DSV制御ビット生成ステップの処理により生成された DSV制御ビットを、 タ ィミング調整ステップの処理により伝送タイミングが調整された入力ビット列の 所定位置に揷入して、 DSV制御ビット揷入ビット列を生成する DSV制御ビット揷 入ビット列生成ステップと、 DSV制御ビット挿入ビット列生成ステップの処理に より生成された DSV制御ビット揷入ビット列を、 （d，k ; m，n ; r)の変換規則に基づ いて、 チャネルビット列に変調する変調ステップとをコンピュータに実行させる ( 本発明の変調装置および方法、 記録媒体、 並びにプログラムによれば、 記録符 号列または伝送符号列の DSVを制御するために、 入力ビット列に挿入される DSV 制御ビットが生成され、 入力ビット列の伝送タイミングが調整され、 生成された DSV制御ビットが、 伝送タイミングが調整された入力ビット列の所定位置に揷入 されて、 DSV制御ビット挿入ビット列が生成され、 さらに、 生成された DSV制御 ビット揷入ビット列が、 （d，k ; m，n ;r)の変換規則に基づいて、 チャネルビット列 に変調される。
本発明の DSV制御ビット生成方法は、 DSV制御ビットの第 1の候捕ビットを入 カビット列の所定位置に挿入して、 DSV制御ビット揷入ビット列の候補である第 1の候補ビット挿入ビット列を生成する第 1の候捕ビット揷入ビット列生成ステ ップと、 第 1の候捕ビットとは異なる DSV制御ビットの第 2の候補ビットを入 カビット列の所定位置に挿入して、 DSV制御ビット挿入ビット列の他の候補であ る第 2の候補ビット揷入ビット列を生成する第 2の候補ビット揷入ビット列生成 ステップと、 入力ビット列が変調される場合に適用される変換規則と同一の変換 規則に基づいて、 第 1の候捕ビット揷入ビット列生成ステップの処理により生成 された第 1の候補ビット挿入ビット列を、 チャネルビット列の侯補である第 1の 候補チヤネ ビット列に変調するとともに、 第 2の候補ビット揷入ビット列生成 ステップの処理により生成された第 2の候捕ビット揷入ビット列を、 チヤネルビ ット列の他の候補である第 2の候補チャネルビット列に変調する変調ステップと 変調ステップの処理により変調された第 1および第 2の候補チャネルビット列の それぞれに基づいて、 DSV値を演算する DSV演算ステップと、 DSV演算ステップ の処理により演算された DSV値に基づいて、 第 1または第 2の候補ビットのう ちいずれか一方を、 DSV制御ビットに決定する DSV制御ビット決定ステップとを 含むことを特徴とする。
本発明の記録媒体のプログラムは、 DSV制御ビットの第 1の候補ビットを入力 ビット列の所定位置に揷入して、 DSV制御ビット揷入ビット列の候捕である第 1 の候捕ビット揷入ビット列を生成する第 1の候補ビット揷入ビット列生成ステッ プと、 第 1の候補ビットとは異なる DSV制御ビットの第 2の侯捕ビットを入力 ビット列の所定位置に挿入して、 DSV制御ビット揷入ビット列の他の候捕である 第 2の候補ビット揷入ビット列を生成する第 2の候補ビット揷入ビット列生成ス テツプと、 入力ビット列が変調される場合に適用される変換規則と同一の変換規 則に基づいて、 第 1の候捕ビット揷入ビット列生成ステップの処理により生成さ れた第 1の候補ビット揷入ビット列を、 チヤネルビット列の候補である第 1の候 補チャネルビット列に変調するとともに、 第 2の候補ビット挿入ビット列生成ス テツプの処理により生成された第 2の候補ビット挿入ビット列を、 チャネルビッ ト列の他の候捕である第 2の候補チャネルビット列に変調する変調ステップと、 変調ステップの処理により変調された第 1および第 2の候補チャネルビット列の それぞれに基づいて、 DSV値を演算する DSV演算ステップと、 DSV演算ステップ の処理により演算された DSV値に基づいて、 第 1または第 2の候補ビットのう ちいずれか一方を、 DSV制御ビットに決定する DSV制御ビット決定ステップとを 含むことを特徴とする。
本発明のプログラムは、 DSV制御ビットの第 1の候捕ビットを入力ビット列の 所定位置に揷入して、 DSV制御ビット揷入ビット列の候補である第 1の候補ビッ ト揷入ビット列を生成する第 1の候補ビット揷入ビット列生成ステップと、 第 1 の候補ビットとは異なる DSV制御ビットの第 2の候補ビットを入力ビット列の 所定位置に揷入して、 DSV制御ビット揷入ビット列の他の候補である第 2の候補 ビット揷入ビット列を生成する第 2の候補ビット揷入ビット列生成ステップと、 入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づい て、 第 1の候補ビット揷入ビット列生成ステップの処理により生成された第 1の 候補ビット揷入ビット列を、 チヤネルビット列の侯捕である第 1の候捕チャネル ビット列に変調するとともに、 第 2の候補ビット揷入ビット列生成ステップの処 理により生成された第 2の候補ビット揷入ビット列を、 チャネルビット列の他の 候補である第 2の候補チャネルビッ ト列に変調する変調ステップと、 変調ステツ プの処理により変調された第 1および第 2の候補チャネルビット列のそれぞれに 基づいて、 DSV値を演算する DSV演算ステップと、 DSV演算ステップの処理によ り演算された DSV値に基づいて、 第 1または第 2の候補ビットのうちいずれか 一方を、 DSV制御ビットに決定する DSV制御ビット決定ステップとをコンビユー タに実行させる。
本発明の DSV制御ビット生成方法、 記録媒体、 およびプログラムによれば、 DSV制御ビットの第 1の候補ビットが入力ビット列の所定位置に挿入されて、 DSV制御ビット挿入ビット列の候補である第 1の候捕ビット揷入ビット列が生成 されるとともに、 第 1の候補ビットとは異なる DSV制御ビットの第 2の候補ビ ットが入力ビット列の所定位置に揷入されて、 DSV制御ビット揷入ビット列の他 の候補である第 2の候補ビット揷入ビット列が生成される。 入力ビット列が変調 される場合に適用される変換規則と同一の変換規則に基づいて、 生成された第 1 の候補ビット揷入ビット列が、 チャネルビットの候補である第 1の候補チャネル ビット列に変調されるとともに、 生成された第 2の候補ビット揷入ビット列が、 チャネルビットの他の侯補である第 2の候補チャネルビットに変調される。 変調 された第 1および第 2の候捕チャネルビット列のそれぞれに基づいて、 DSV値が 演算され、 演算された DSV値に基づいて、 第 1または第 2の候補ビットのうち いずれか一方が、 DSV制御ビットに決定される。 図面の簡単な説明
図 1は、 従来の変調装置の構成例を示すブロック図である。
図 2は、 他の従来の変調装置の構成例を示すプロック図である。
図 3は、 図 2の変調装置の変調部におけるレジスタ構成例を示す図である 図 4は、 本発明が適用される変調装置の構成例を示すプロック図である。 図 5は、 図 4の変調装置の構成例の詳細を示すプロック図である。
図 6は、 図 4の変調装置の動作を説明するフローチャートである。
図 7は、 図 4の変調装置において変調されるデータ列の各段階のデータフォー マツトを説明する図である。 図 8は、 図 4の変調装置に入力されるデータのタイミングを説明する図である, 図 9は、 図 4の変調装置の変調部におけるレジスタ構成例を示す図である。
図 1 0は、 他の本発明が適用される変調装置の構成例を示すブロック図である, 発明を実施するための最良の形態
図 4は、.本発明が適用される変調装置 3の構成例を表している。
変調装置 3の変調方法は限定されないが、 例えば、 この例においては、 変調装 置 3は、 データ列を可変長符号 （d、 k ; m， n ; r ) = ( l， 7 ; 2， 3 ; 4 ) に変換するものとする。
入力部 3 8は、 外部から供給されてくる入力データ列を入力し、 DSV制御ビッ ト決定部 3 1および遅延処理部 3 2にそれぞれ供給する。
DSV制御ビット決定部 3 1は、 供給された入力データ列に揷入する 「1」 また は 「0」 の DSV制御ビットを、 所定の演算を施して決定し、 その決定結果を決 定 DSV制御ビット揷入部 3 3に供給する。
遅延処理部 3 2は、 供給された入力データ列を、 所定の遅延時間だけ遅延させ て、 決定 DSV制御ビット揷入部 3 3に供給する。 即ち、 遅延処理部 3 2は、 入 力データ列を決定 DSV制御ビット揷入部 3 2に供給する際の伝送タイミングを 調整している。
この所定の遅延時間は、 後述する決定 DSV制御ビット揷入部 3 3が、 DSV制御 ビット決定部 3 1により決定された DSV制御ビットを、 遅延処理部 3 2より出 力された入力データ列の所定の位置に揷入するタイミングに基づいて、 設定され ている。
決定 DSV制御ビット揷入部 3 3は、 遅延処理部 3 2より供給されてくる入力 データ列を入力するとともに、 DSV制御ビット決定部 3 1より所定のタイミング で供給されてくる DSV制御ビットの決定結果 （ 「0」 であるか 「1」 であるか の結果） を所定のタイミングで入力した場合、 入力した入力データ列の所定の位 置 （以下、 DSV位置と称する） に、 入力した決定結果に対応する DSV制御ビット を揷入して、 新たなデータ列 （以下、 他のデータ列と区別するために、 DSV制御 ビット揷入ビット列と称する） を生成し、 変調部 3 4に供給する。
即ち、 遅延処理部 3 2の所定の遅延時間は、 上述した所定のタイミングに、 丁 度、 入力データ列の DSV位置に対応するビットが、 決定 DSV制御ビット揷入部 3 3に入力されるように設定されている。
変調部 3 4は、 DSV制御ビット挿入ビット列を、 所定の変換規則 （例えば、 表 2に示されるような 1, 7PPテーブル等） に従って、 符号列 （チャネルビット 列） に変調し、 同期信号揷入部 3 5に供給する。
同期信号揷入部 3 5は、 所定のタイミング （決定 DSV制御ビット揷入部 3 3 とは別のタイミング） で、 変調部 3 4より供給された符号列の所定の位置に、 予 め用意されている同期信号を入力し、 NRZI化部 3 6に供給する。
この同期信号は、 所定チャネルビット数の所定のパターンで構成されており、 ¾ Γ Ν Frame Syncと gCi述する。
NRZI化部 3 6は、 同期信号揷入部 3 5より供給された符号列を、 NRZI化して 記録符号列として、 外部に出力するとともに、 累積 DSV 検査部 3 7に出力する c なお、 上述したように、 符号列の 1を反転、 および 0を非反転として、 ビット 列を並べ直す処理を、 NRZ I化と称している。 換言すると、 NRZ I化前の符号列は、 エッジ位置を示すビット列であり、 一方、 NRZI化後の記録符号列は、 記録デー タの H/L (Hi gh/Low) レベルを示すビット列に相当する。
累積 DSV検查部 3 7は、 皿 ZI化部 3 6より供給されてくる記号符号列を入力 し、 いままでの累積の DSV値 （他の DSV値と区別するため、 以下、 最終累積 DSV 値と称する） を演算し、 演算した最終累積 DSV値が、 所定の範囲内であるか否 かを判定し、 その判定結果に基づいて検査情報を生成する。 即ち、 累積 DSV検 查部 3 7は、 所定の範囲内ではないと判定した場合、 最終累積 DSV値を 「0」 にリセットまたは所定の初期値にセットするとともに、 検査情報として異常信号 を生成し、 それを DSV制御ビット決定部 3 1に供給する。 即ち、 累積 DSV検査部 3 7は、 各瞬間毎の最終累積 DSV値が、 所定の範囲 (例えば、 一 1 2 8から + 1 2 7の範囲、 あるいは、 絶対値表示として 0から 2 5 5までの範囲） を超えているか否かを判定し、 超えていると判定した場合は、 異常信号として後述する図 5の DSV制御ビット決定部 3 1内の累積 DSV演算部 5 5に供給する。 このとき、 累積1^¥演算部5 5は、 いままで演算していた後 述する累積 DSV値を 「0」 にリセット、 または所定の初期値にセットする。
なお、 この例においては、 累積1½¥検査部3 7は、 最終累積 DSV値が所定の 範囲内であると判定した場合、 特に検査情報を生成しないが、 検査情報として 「正常」 に対応する信号等を生成してもよい。
図 5を参照して、 変調装置 3をさらに詳しく説明する。 即ち、 図 5は、 変調装 置 3の詳細な構成例を表している。
なお、 図 5中、 四角印とその中に 「十」 の表記のある記号は、 データ列の処理 部分を表しており、 揷入あるいはセレクタの意味を有しているが、 以下、 説明の 簡略上、 この記号を単に加算部と称する。
図 5において、 入力部 3 8に入力された入力データ列は、 DSV制御ビット決定 部 3 1および遅延処理部 3 2にそれぞれ同一のタイミングで供給される。
DSV制御ビット決定部 3 1において、 加算部 4 2は、 入力された入力データ列 の所定の位置 （DSV位置） に、 DSV制御ビットの第 1の候補ビットとして 「 0」 を挿入して、 DSV制御ビット揷入ビット列の第 1の候捕であるデータ列 （以下、 第 1の候補ビット揷入ビット列と称する） を生成し、 これを 1，7PP変調部 4 5 に供給する。
1, 7PP変調部 4 5は、 この第 1の候捕ビット揷入ビット列を、 例えば上述した 表 2の 1, 7PP のテーブルに従って、 符号列 （以下、 他の符号列と区別するため- 第 1の候補符号列と称する） に変調し、 加算部 4 8に供給する。
加算部 4 8において、 所定のタイミングで、 1，7PP変調部 4 5より供給された 第 1の候補符号列の所定の位置に、 Frame Sync (同期信号） を揷入し、 NRZI化 部 5 1に供給する。 例えば、 この例においては、 上述したように、 表 2の 1, 7PPテーブルが利用 される力 この 1, 7PPのテーブルには、 Frame Syncを揷入させるための terminationテープノレ力 S記載されており、 この terminationテープノレに基づレヽ て、 1，7PP変調部 4 5は終端処理を行う。
即ち、 終端処理とは、 1，7PP変調部 4 5によって生成された符号列のうち、 Frame Syncを揷入させたい位置の直前位置において、 データ列を区切り、 そこ でテーブル変換処理 （変調処理） を終了させる処理である。
1，7PPテーズルは、 可変長構造であるため、 テーブル変換の終了位置は可変と なる。 そこで、 変調装置 3は、 上述した terminat ionテーブルを必要に応じて 使用することにより、 任意の偶数単位のデータ列位置において、 テーブル変換処 理を終了させることができる。
従って、 加算部 4 8において、 テーブル変換処理が終了されたタイミングで、 そのテーブル変換の終了位置の直後の位置に、 所定チャネルビット数の Frame Syncが揷入される。 なお、 上述したように、 この Frame Syncは、 他の符号列 とは区別されることが可能な所定のパターン （変換テーブルの変換コードとして は存在しないユニークなパターン） を含んでいる。
なお、 この例においては、 上述した加算部 4 8、 並びに後述する加算部 4 9お よび加算部 6 5において揷入されるそれぞれの Frame Syncは、 同一の Frame Syncが揷入されるものとする。
NRZI化部 5 1は、 加算部 4 8より供給された第 1の候補符号列を、 NRZI化し て記録符号列 （以下、 他の記録符号列と区別するため、 第 1の候捕記号符号列と 称する） として、 区間 DSV演算部 5 3に供給する。
区間 DSV演算部 5 3は、 この第 1の候補記録符号列に基づいて、 所定の DSV 区間の DSV値 （以下、 他の DSV値と区別するため、 区間 DSV値と称する） を演 算し、 加算部 5 6に供給する。 加算部 5 6は、 この第 1の候補記録符号列の区間 DSV値と、 後述する累積 DSV 演算部 5 5から供給されるいままでの累積 DSV値とを加算して、 比較部 5 8に 供給する。
一方、 加算部 4 3は、 入力された入力データ列の所定の位置 （DSV位置） に、 DSV制御ビットの第 2の候補ビットとして 「 1」 を揷入して、 DSV制御ビット揷 入ビット列の第 2の候補であるデータ列 （以下、 第 2の候補ビット揷入ビット列 と称する） を生成し、 1, 7PP変調部 4 6に供給する。 1, 7PP変調部 4 6に供給さ れた第 2の候補ビット揷入ビット列は、 上述した第 1の候補ビット揷入ビット列 と同様に、 1，7PP変調部 4 6により符号列 （以下、 他の符号列と区別するために 第 2の候補符号列と称する） に変調され、 所定のタイミングで （所定の位置に） 加算部 4 9において Frame Syncが揷入され、 また NRZI化部 5 2により NRZI化 され記録符号列 （以下、 他の記録符号列と区別するために第 2の候補記録符号列 と称する） となり、 区間 DSV演算部 5 4に供給される。
区間 DSV演算部 5 4は、 この第 2の候補記録符号列に基づいて、 所定の DSV 区間の区間 DSV値を演算し、 加算部 5 7に供給する。
加算部 5 7は、 この第 2の候補記録符号列の区間 DSV値と、 後述する累積 DSV 演算部 5 5から供給されるいままでの累積 DSV値とを加算して、 比較部 5 8に 供給する。'
このように、 比較部 5 8には、 入力データ列に DSV制御ビットの候補として 「0」 を揷入したデータ列 （第 1の候補ビット挿入ビット列） に対する累積 DSV 値、 および入力データ列に DSV制御ビットの他の候補として 「 1」 を揷入した データ列 （第 2の候補ビット揷入ビット列） に対する累積 DSV値がそれぞれ供 給される。
比較部 5 8は、 これら 2つの累積 DSV値の絶対値を比較し、 絶対値が小さい 累積 DSV値を持つデータ列 （第 1または第 2の候補ビット揷入ビット列） を選 択し、 選択したデータ列に挿入されている第 1または第 2の候補 DSV制御ビッ ト （第 1の候補ビット揷入ビット列ならば 「0」 、 第 2の候補ビット揷入ビット 列ならば 「1」 ） を、 入力データ列に実際に挿入される DSV制御ビットとして 決定する。 具体的には、 比較部 5 8は、 AND演算部 6 2に、 決定した DSV制御ビ ットに対応する DSV制御ビット選択信号 （ 「1」 または 「0」 の信号） を供給 する。
また、 比較部 5 8は、 選択したデータ列の累積 DSV値を、 累積 DSV演算部 5 5に供給する。
累積 DSV演算部 5 5は、 この比較部 5 8より供給された累積 DSV値を入力し- これを累積 DSV値として確定し、 次の第 1および第 2の候補記録符号列の区間 DSV値が加算部 5 6または加算部 5 7にそれぞれ供給されてくると、 それが供給 される直前に確定した累積 DSV値を加算部 5 6または加算部 5 7にそれぞれ供 給する。
なお、 上述したように、 いま外部に出力された記録符号列に対応する最終累積 DSV値が所定の範囲を超えていると判定された場合、 累積 DSV検査部 3 7より異 常信号が、 累積 DSV演算部 5 5に対して供給されてくる。 そこで、 累積 DSV演 算部 5 5は、 それを入力し、 いま確定されている累積 DSV値を 0にリセット、 または所定の初期値にセットする。
遅延処理部 3 2において、 加算部 6 0は、 入力部 3 8より供給された入力デー タ列の所定の位置 （DSV位置） に、 DSV制御ビットの確定前の仮-の値として 「0」 を揷入して、 新たなデータ列 （他のデータ列と区別するため、 以下仮の DSV制御ビット揷入ビット列と称する） を生成し、 DSV区間遅延用シフトレジス タ 6 1に供給する。
即ち、 この仮の DSV制御ビット搏入ビット列と、 上述した加算部 4 2におい て生成される第 1の候補ビット挿入ビット列とは、 同一のデータ列である。
なお、 この例においては、 DSV制御ビットの確定前の仮の値として 「0」 が揷 入されたが、 後述する決定 DSV制御ビット揷入部 3 3内の論理回路の組み合わ せが変更されれば、 「1」 が揷入されてもよい。 ただし、 この場合における仮の DSV制御ビット揷入ビット列は、 上述した加算部 4 3において生成される第 2の 候補ビット揷入ビット列と同一のデータ列になる。
DSV区間遅延用シフトレジスタ 6 1は、 この仮の DSV制御ビット揷入ビット列 を、 所定の遅延時間だけ遅延させて、 決定 DSV制御ビット揷入部 3 3に供給す る。
DSV区間遅延用シフトレジスタ 6 1は、 DSV制御区間である Xビット相当の遅 延に加え、 必要に応じて回路遅延分の遅れ αビット分の遅延 （例えば、 図 5に示 される回路遅延分ひに相当する遅延） に対応するレジスタ数を有している。
なお、 遅延処理部 3 2の加算部 6 0とシフトレジスタ 6 1との順序は、 逆にさ れてもよい。 即ち、 加算部 6 0は、 シフトレジスタ 6 1により遅延された入力デ ータ列に、 DSV制御ビットの確定前の仮の値として 「0」 を揷入して、 仮の DSV 制御ビット揷入ビット列を生成し、 決定 DSV制御ビット揷入部 3 3に供給して もよい。
決定 DSV制御ビット揷入部 3 3において、 AND演算部 6 2は、 DSV制御ビット ポジションゲート 6 4より所定のタイミングで供給されてくる 「1」 と、 上述し た比較部 5 8より供給されてくる 「0」 または 「1」 の DSV制御ビット選択信 号との AND (論理積） を演算し、 その論理演算結果を OR演算部 6 3に供給する
OR演算部 6 3は、 AND演算部 6 2から供給されてくる演算結果 （ 「1」 また は 「0」 ） と、 DSV区間遅延用シフトレジスタ 6 1より供給されてくる仮の DSV 制御ビット揷入ビット列の所定のビットデータとの OR (論理和） を演算し、 そ の論理演算結果を 1, 7PP変調部 3 4に供給する。
なお、 遅延処理部 3 2 (DSV区間遅延用シフトレジスタ 6 1 ) 1 仮の DSV制 御ビット揷入ビット列の DSV位置に対応するビットデータ （加算部 6 0におい て DSV制御ビットの確定前の仮の値として挿入された 「0」 ） を、 OR演算部 6 3に供給した場合、 上述した DSV制御ビットポジションゲート 6 4は、 そのタ イミングで、 「1」 を AND演算部 6 2に供給する。 従って、 上述したように、 AND演算部 6 2に対して、 DSV制御ビット選択信号 として 「1」 が供給されてくるとともに、 かつ DSV制御ビットポジションゲー ト 6 4より 「1」 が供給されてきた場合 （OR演算部 6 3に DSV位置に対応する ビットが供給されてきた場合） 、 AND演算部 6 2は、 それの論理演算結果である 「 1」 を OR演算部 6 3に供給する。
即ち、 OR演算部 6 3は、 この AND演算部 6 2より供給されてくる 「1」 と、 遅延処理部 3 2より供給されてくる DSV位置に対応するビットデータ、 即ち、 加算部 6 0において仮の DSV 制御ビットとして挿入されてくる 「0」 を入力し、 それらの ORを演算し、 その論理演算の結果である 「1」 を 1, 7??変調部3 4に 供給する。
換言すると、 DSV制御ビット決定部 3 1により確定された DSV制御ビットが 「1」 の場合、 決定 DSV制御ビット揷入部 3 3は、 加算部 6 0において DSV位 置に挿入された 「0 (DSV制御ビットの確定前の仮の値） 」 を、 「1 (DSV制御 ビット決定部 3 1により決定された DSV制御ビット） 」 に変換する。
一方、 DSV制御ビット決定部 3 1により確定された DSV制御ビット力 S 「0」 の 場合、 決定 DSV制御ビット揷入部 3 3は、 加算部 6 0において DSV位置に揷入 された 「0 (DSV制御ビットの確定前の仮の値） 」 をそのまま DSV制御ビットと して利用する （何も変換しない） 。
このように、 決定 DSV制御ビット揷入部 3 3は、 DSV制御ビット決定部 3 1に より確定された DSV制御ビットを、 仮の DSV制御ビット揷入ビット列の DSV位 置 （DSV制御ビットの確定前の仮の値が挿入されている位置） に揷入して、 DSV 制御ビット揷入ビット列を生成し、 1, 7PP変調部 3 4に供給する。
1， 7PP変調部 3 4は、 上述した 1， 7PP変調部 4 5および 1， 7PP変調部 4 6と 同一構成であり、 また同期信号揷入部 3 5の加算部 6 5は、 上述した加算部 4 8 および加算部 4 9と同一構成であるため、 それらの説明は省略する。
また、 NRZI化部 3 6、 および累積 DSV演算部 3 7についても、 上述したので, それらの説明を省略する。 なお、 図 4の変調部 3 4と図 5の 1, 7PP変調部 3 4とは同一の変調部である 力 特に 1，7PP変調をすることを表すために、 図 5においては、 1，7PP変調部 3 4と記述している。
次に、 図 6のフローチャートを参照して、 変調装置 3の動作を説明する。
いま、 変調装置 3に対して、 図 7に示されるような入力データ列 7 1が供給さ れてきたものとする。
そこで、 ステップ S 1 1において、 変調装置 3は、 この入力データ列 7 1を入 力する。
ただし、 入力データ列 7 1の入力されるタイミングは、 図 8に示されるとおり である。 即ち、 1, 7PP変調部 3 4より出力されるチャネルビット列 （符号列） 7 4は、 シリアル記録符号列として所定のクロック 7 5に同期して、 1クロック毎 に 1符号語が常時出力されている。 一方、 入力データ列 7 1は、 1，7PP変調部 3 4の変換率 ra/ηに従って入力されている。 具体的には、 この例においては、 変 換率は 2 / 3とされているので、 符号語のデータ量 3に対して、 入力データ列 7 1のデータ語のデータ量は 2となり、 図 8に示されるように、 変調装置 3は、 2 クロックの間に、 入力データ列 7 1のうち、 所定の 2データ語だけを入力した後、 1クロック分その入力を停止する。 これにより、 入力データと出力符号との変換 率に関するずれを調整することができる。
また、 図 7において、 いま、 入力データ列 7 1に対する DSV区間が Xビット とされ、 この Xビットから構成される各データの最後に、 DSV制御ビットが 1ビ ット揷入されるものとする。 なお、 1, 7PP変調部 3 4において変調される単位の データ、 即ちデータ語と区別するために、 以下、 この Xビットで構成されるデー タを、 データ Dk ( kは、 整数） と記述する。 即ち、 データ D kの DSV位置は、 データ Dkの終端の直後の位置となる。 ただし、 Frame Syncが揷入されるデー タ D 1は、 DSV区間が短く設定されており、 具体的には、 X— F s X (2/3) ビッ ト （Fsは、 Frame Syncのビット数） で構成されているものとする。 図 6に戻り、 ステップ S I 2において、 変調装置 3は、 DSV制御ビットを決定 し、 それを入力データ列 7 1の所定の位置に挿入し、 図 7に示されるような DSV 制御ビット揷入ビット列 7 2とする。
具体的には、 入力データ列 7 1の各データ語が、 図 8に示される順番で、 DSV 制御ビット決定部 3 1に供給されると、 DSV制御ビット決定部 3 1は、 それを入 力し、 入力した Xビット分のデータ、 即ちデータ Dkの DSV位置に挿入する DSV 制御ビットを決定する。
また、 同時に、 入力データ列 7 1は、 図 8に示される順番で、 遅延処理部 3 2 にも供給され、 さらに所定の遅延時間だけ遅延されて、 決定 DSV制御ビット揷 入部 3 3に供給される。
決定 DSV制御ビット揷入部 3 3は、 遅延処理部 3 2よりデータ Dkの DSV位置 のビットが供給されてきたタイミングで、 DSV制御ビット決定部 3 1により決定 されたデータ Dkの DSV制御ビット （ 「0」 または 「1」 の 1ビット） を、 デー タ Dkの DSV位置に揷入し DSV制御ビット揷入ビット列 7 2として、 1， 7PP変調 部 3 4に供給する。
ステップ S 1 3において、 変調装置 3は、 DSV制御ビット揷入ビット列 7 2を、 1，7PP変調し、 所定の符号列とする。
具体的には、 上述したように （図 8に示されるように） 、 入力されるデータは 2データ語を単位として入力される （1クロック分休止される） ので、 1, 7PP変 換部 3 4は、 DSV制御ビット挿入ビット列 7 2のうち、 2データ語を単位として 変調する。 即ち、 1，7??変換部3 4は、 3クロック （3チャネルビット） 単位で 処理を行う。 このタイミングは、 図示はしないがカウンタ等で構成することがで きる。
また、 1, 7PP変換部 3 4におけるレジスタ構成は、 図 9に示されるようになる t なお、 1, 7PP変換部 4 5および 1, 7PP変換部 4 6のレジスタ構成も図 9に示され るようになる。 即ち、 1，7PP変調部 3 4の入力用レジスタ 8 1 (1, 7PP変調部 3 4に供給され てくる DSV制御ビット揷入ビット列 7 2に対するレジスタ 8 1 ) 、 および出力 用レジスタ 8 2 (1, 7PP変調部 3 4より出力される符号列 7 3に対するレジスタ 8 2 ) は、 表 2の 1，7PPテーブルによりデータ語を変調する際に必要最低限の レジスタ数を有している。 具体的には、 入力用レジスタ 8 1のレジスタ数は 1 2 ビットであり、 また出力用レジスタ 8 2のレジスタ数は 1 8ビットとされている, また、 図示はしないが、 1，7??変調部3 4は、 タイミング制御用レジスタを有し ている。
このように、 1, 7PP変調部 3 4に要するレジスタ数は、 データ語の変調のため に必要な最小限のレジスタ数でよく、 フォーマッ トの DSV間隔 （この例におい ては、 Xビット相当の区間） には依存しない。 換言すると、 1, 7??変調部3 4に 要するレジスタは、 DSV制御間隔部分の遅延量を考慮しないで構成されることが できる。 .
さて、 1，7??変調部3 4は、 入力されるデータ語が 2ビット （拘束長 i=l) の 場合、 図 9に示される入力用レジスタ 8 1の [0, 1]に各ビッ トをそれぞれ入れ、 各ビットが代入された [0, 1]を参照して、 所定の条件に合致したときそれらを変 調して、 出力用レジスタ 8 2の [0, 1, 2]にチャネルビット値をそれぞれ入れる。 同様に、 1, 7??変調部3 4は、 入力されるデータ語が 4ビッ ト （拘束長 i=2) の場合、 各ビットが入れられた入力用レジスタ 8 1の [0, 1, 2， 3]を参照して、 所 定の条件に合致したときそれらを変調して、 出力用レジスタ 8 2の
[0, 1, 2， 3, 4, 5]にチャネルビット値をそれぞれ入れる。
また、 1, 7??変調部3 4は、 入力されるデータ語が 6ビッ ト （拘束長 i=3) の 場合、 各ビットが入れられた入力用レジスタ 8 1の [0, 1， 2， 3， 4， 5]を参照して、 所定の条件に合致したときそれらを変調して、 出力用レジスタ 8 2の
[0，1, 2，3，4, 5, 6, 7, 8]にチャネルビット値を入れる。
さらに、 拘束長最大時の場合、 即ち入力されるデータ語が 8ビット （拘束長 i=4) の場合、 1，7??変調部3 4は、 各ビットが入れられた入力用レジスタ 8 1 の [0, 1, 2, 3， 4, 5, 6, 7]を参照して、 所定の条件に合致したときそれらを変調して、 出力用レジスタ 8 2の [0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11]にチャネルビット値をそ れぞれ入れる。
この他、 1, 7??変調部3 4は、 Prohibit rmtrの部分の処理（110111- next— cbit : 010)においても、 入力用レジスタ 8 1の
[0， 1， 2， 3， 4， 5, 6， 7, 8， 9, 10， 11]を参照して、 所定の条件に合致した時、 出力用 レジスタ 8 2の所定の位置にチャネルビット値の置換えを行う。
このように、 1, 7??変調部3 4は、 入力用レジスタ 8 1および出力用レジスタ 8 2を利用して、 DSV制御ビット揷入ビット列 7 2を 1, 7PP変調し、 チヤネルビ ット列 （符号列） として、 同期信号揷入部 3 5に供給する。
ステップ S 1 4において、 変調装置 3は、 1，7PP変調部 3 4より出力される符 号列の所定の位置に、 Frame Syncを揷入し、 図 7に示される符号列 （チャネル ビット列） 7 3を生成する。
具体的には、 同期信号揷入部 3 5は、 1, 7PP変調部 3 4において、 上述した終 端処理が行われた場合、 直後のデータ Dk (この例においては、 データ D 1 ) の 先頭部に、 Frame Sync (同期信号） を揷入し、 図 7に示される符号列 （チヤネ ルビット列） 7 3として NRZI化部 3 6に供給する。
このように、 符号列 7· 3は、 Frame Syncが揷入された後も、 等しい間隔 （ス パン 1 =スパン 2 =スパン 3 ) で DSV制御ビットが揷入され、 適切な DSV制御 が行われることができる。
より具体的には、 1，7??変調部3 4は、 終端処理を行った場合、 その出力を停 止し、 同時に同期信号揷入部 3 5の加算部 6 5は、 セレクタを切換えて、 所定の 長さの Frame Syncを加える。 そして、 Frame Syncが加えられると、 加算部 6 5はセレクタを切換え （元に戻し） 、 1，7??変調部3 4は、 その出力を再開す る （符号列 7 4を同期信号揷入部 6 5に供給する） 。
なお、 Frame Syncの揷入方法の一例として、 上述したような方法を説明した 1 その方法は限定されず、 例えば、 1，7??変調部3 4は、 終端処理を行った後, 予め用意されている所定の Frame Sync長と同一の、 仮の符号列を同期信号揷 入部 3 5に供給し、 同期信号揷入部 3 5は、 この仮の符号列を、 所定の Frame Syncと置き換えるようにしてもよい。
ステップ S 1 5において、 変調装置 3は、 符号列 7 3を、 NRZI化し記号符号 列とし、 それを外部に出力する。
具体的には、 皿 ZI化部 3 6は、 同期信号揷入部 3 5より供給されてくる符号 列 7 3を、 皿 ZI化して記録符号列として、 外部に出力するとともに、 累積 DSV 検査部 3 7に出力する。
累積 DSV検査部 3 7は、 通 ZI化部 3 6より供給されてくる記号符号列を入力 し、 最終累積 DSV値を演算し、 演算した最終累積 DSV値が所定の範囲内である か否かを判定し、 所定の範囲内ではないと判定した場合、 その旨を DSV制御ビ ット決定部 3 1の累積 DSV演算部 5 5に供給する。 このとき、 累積 DSV演算部 5 5は、 いままで演算していた累積 DSV値を 0にリセットする力、 または所定 の初期値にセットする。
なお、 DSV制御ビット決定部 3 1の累積演算部 5 5に供給される累積 DSV値は、 図 5に示されるような比較部 5 8からの値以外に、 例えば、 上述した累積 DSV 検査部 3 7により演算された最終累積 DSV値でもよい。 即ち、 累積 DSV検査部 3 7により演算された最終累積 DSV値が、 所定のタイミングで、 累積 DSV演算 部 5 5に供給されることで、 累積1^¥演算部5 5は、 上述した動作と同様な動 作を実行することができる。
また、 NRZI化部 3 6より出力される符号列は、 この例においては記録符号列 とされたが、 出力結果が伝送される場合には、 伝送符号列とされる。 この場合、 変調装置 3の動作に変更はない。
上述したように、 本発明の変調装置 3においては、 図 9に示されるように、 1，7??変調部3 4、 1，7??変調部4 5、 および 1， 7PP変調部 4 6のレジスタ （入 力用レジスタ 8 1および出力用レジスタ 8 2 ) のレジスタ数は、 1，7PP変調部分 が独立な構成であるため、 データ語を 1, 7PP変調する際に最小限必要なだけの レジスタ数でよく、 DSV制御間隔に依存しない。 一方、 従来の変調装置 （例えば、 図 2の変調装置 2 ) においては、 変調部 2 2が有しているレジスタのレジスタ数 は、 図 3に示されるように、 DSV制御間隔に相当する数だけ必要とされる。
また、 遅延処理部 3 2のレジスタは、 DSV制御間隔相当のチャネルビット列と, 回路遅延分 αの合計分のレジスタ数を有する DSV区間遅延用シフトレジスタ 6 1 ) のみでよい （1本のみでよい） 。
このように、 本発明の変調装置 3は、 必要なレジスタが従来よりもコンパク ト に構成されることができ、 その結果、 製造者は、 変調装置 3の回路のコンパク ト 化を行うことができる。 また、 レジスタ数が減少されることで、 例えば低消費電 力化を実現することができる。
特に、 例えば DSV制御間隔が増大したり、 また、 データ語から符号語への変 換テーブルが小さくなつたりすると、 変調装置 3を使用するメリットがより顕著 となる。
上述した一連の処理は、 ハードウェアにより実行させることもできるが、 ソフ トウエアにより実行させることもできる。 この場合、 例えば、 変調装置 4は、 図 1 0に示されるようなパーソナルコンピュータにより構成される。
図 1 0において、 CPU 1 0 1は、 ROM 1 0 2に記憶されているプログラム、 ま たは記憶部 1 0 8から RAM I 0 3にロードされたプログラムに従って各種の処理 を実行する。 RAM I 0 3にはまた、 CPU 1 0 1が各種の処理を実行する上におい て必要なデータなども適宜記憶される。
CPU 1 0 1 , ROM 1 0 2 s および RAM I 0 3は、 バス 1 0 4を介して相互に接続 されている。 このバス 1 0 4にはまた、 入出力ィンタフェース 1 0 5も接続され ている。
入出力インタフェース 1 0 5には、 キーボード、 マウスなどよりなる入力部 1 0 6、 ディスプレイなどよりなる出力部 1 0 7、 ハードディスクなどより構成さ れる記憶部 1 0 8、 モデム、 ターミナルアダプタなどより構成される通信部 1 0 9が接続されている。 通信部 1 0 9は、 インターネットを含むネットワークを介 しての通信処理を行う。
入出力インタフェース 1 0 5にはまた、 必要に応じてドライブ 1 1 0が接続さ れ、 磁気ディスク 1 2 1、 光ディスク 1 2 2、 光磁気ディスク 1 2 3、 或いは半 導体メモリ 1 2 4などが適宜装着され、 それらから読み出されたコンピュータプ ログラムが、 必要に応じて記憶部 1 0 8にインストールされる。
一連の処理をソフトウェアにより実行させる場合には、 そのソフトウェアを構 成するプログラムが、 専用のハードウェアに組み込まれているコンピュータ、 ま たは、 各種のプログラムをインス トールすることで、 各種の機能を実行すること が可能な、 例えば汎用のパーソナルコンピュータなどに、 ネットワークや記録媒 体からインス トールされる。
この記録媒体は、 図 1 0に示されるように、 装置本体とは別に、 ユーザにプロ グラムを供給するために配布される、 プログラムが記憶されている磁気デイスク
1 2 1 (フロッピディスクを含む） 、 光ディスク 1 2 2 (CD-ROM (Compact
Disk-Read Only Memory) , DVD (Digital Versat ile Disk)を含む） 、 光磁気デ イスク 1 2 3 (MD (Mini-Di sk) を含む） 、 もしくは半導体メモリ 1 2 4など よりなるパッケージメディアにより構成されるだけでなく、 装置本体に予め組み 込まれた状態でユーザに供給される、 プログラムが記憶されている R0M 1 0 2や、 記憶部 1 0 8に含まれるハードディスクなどで構成される。
なお、 本明細書において、 記録媒体に記憶されるプログラムを記述するステツ プは、 含む順序に沿って時系列的に行われる処理はもちろん、 必ずしも時系列的 に処理されなくとも、 並列的あるいは個別に実行される処理をも含むものである c 産業上の利用可能性
以上のごとく、 本発明の変調装置およぴ方法、 並びに DSV制御ビット生成方 法によれば、 変調装置の回路規模の増大を抑制することができる。

Claims

請求の範囲
1 . 入力ビット列からチヤネルビット列を生成し、 さらに前記チャネルビット 列から記録符号列または伝送符号列を生成する変調装置において、
前記記録符号列または前記伝送符号列の DSVを制御するために、 前記入力ビ ット列に揷入される DSV制御ビットを生成する DSV制御ビット生成手段と、 前記入力ビット列の伝送タイミングを調整するタイミング調整手段と、 前記 DSV制御ビット生成手段により生成された前記 DSV制御ビットを、 前記 タイミング調整手段により前記伝送タイミングが調整された前記入力ビット列の 所定位置に挿入して、 DSV制御ビット揷入ビッ 1、列を生成する DSV制御ビット揷 入ビット列生成手段と、
前記 DSV制御ビット揷入ビット列生成手段により生成された前記 DSV制御ビ ット揷入ビット列を、 （d，k ; m，n ; r)の変換規則に基づいて、 前記チャネルビット 列に変調する第 1の変調手段と
を備えることを特徴とする変調装置。
2 . 前記第 1の変調手段により変調された前記チャネルビット列を NRZI化し て、 前記記録符号列または前記伝送符号列を生成する NRZI化手段
をさらに備えることを特徴とする請求の範囲第 1項に記載の変調装置。
3 . 前記変換規則は、
前記入力ビット列または前記 DSV制御ビット揷入ビット列の所定の 1プロッ ク内の 「1」 の個数を 2で割った余りを、 前記チャネルビット列の対応する 1 ブロック内の 「1」 の個数を 2で割った余りと一致させる
ことを特徴とする請求の範囲第 1項に記載の変調装置。
4 . 前記変換規則は、
前記チャネルビット列における最小ラン dの連続を所定の回数以下に制限す る
ことを特徴とする請求の範囲第 1項に記載の変調装置。
5 . 前記変換規則は、 (d, k ; ra， n ;r)の可変長符号であり、
最小ラン d= l、 最大ラン k = 7、 変換前の基本データ長 m= 2、 および変換後の 基本チャネルビット長 n = 3とされる
ことを特徴とする請求の範囲第 1項に記載の変調装置。
6 . 基本チャネルビット長である前記 nだけの前記チャネルビット列を出力す る時間內に、 基本データ長である前記 mだけのデータが入力される
ことを特徴とする請求の範囲第 1項に記載の変調装置。
7 . 前記 DSV制御ビット生成手段は、
前記 DSV制御ビットの第 1の候補ビットを前記入力ビット列の前記所定位置 に揷入して、 前記 DSV制御ビット揷入ビット列の候補である第 1の候補ビット 揷入ビット列を生成する第 1の候補ビット揷入ビット列生成手段と、
前記第 1の候補ビットとは異なる前記 DSV制御ビットの第 2の候補ビットを 前記入力ビット列の前記所定位置に揷入して、 前記 DSV制御ビット揷入ビット 列の他の候補である第 2の候補ビット揷入ビット列を生成する第 2の候補ビット 揷入ビット列生成手段と、
前記第 1の変調手段で使用される前記変換規則と同一の変換規則に基づいて、 前記第 1の候補ビット揷入ビット列生成手段により生成された前記第 1の候補ビ ット挿入ビット列を、 前記チャネルビット列の候補である第 1の候補チヤネルビ ット列に変調するとともに、 前記第 2の候捕ビット揷入ビット列生成手段により 生成された前記第 2の候補ビット揷入ビット列を、 前記チャネルビット列の他の 候補である第 2の候捕チャネルビット列に変調する第 2の変調手段と、
前記第 2の変調手段により変調された前記第 1および第 2の候補チャネルビッ ト列のそれぞれに基づいて、 DSV値を演算する DSV演算手段と、
前記 DSV演算手段により演算された前記 DSV値に基づいて、 前記第 1または 第 2の候捕ビットのうちいずれか一方を、 前記 DSV制御ビットに決定する DSV 制御ビット決定手段と
を有することを特徴とする請求の範囲第 1項に記載の変調装置。
8 . 前記 DSV演算手段は、
前記第 1および第 2の候補チャネルビット列のそれぞれについて現在の DSV 制御区間の区間 DSV値を演算する区間 DSV演算手段と、
前記 DSV制御ビット決定手段の決定結果に基づいて、 累積 DSV値を演算する 累積 DSV演算手段と、
前記区間 DSV演算手段により演算された前記区間 DSV値と、 前記累積 DSV演 算手段により演算された前記現在の DSV制御区間の直前までの前記累積 DSV値 とを加算して前記 DSV値を演算する加算手段と
を有することを特徴とする請求の範囲第 7項に記載の変調装置。
9 . 前記第 1および第 2の変調手段のそれぞれは、 前記変換規則に基づく変調 を実行するために必要な最小限度の数のレジスタ
を有することを特徴とする請求の範囲第 7項に記載の変調装置。
1 0 . 前記チャネルビット列に、 予め設定されたユニークなパターンを含む同 期パターンを挿入する第 1の同期信号挿入手段
をさらに備え、
前記 DSV制御ビット生成手段は、
前記入力ビット列に第 1または第 2の候補ビットがそれぞれ挿入されて生成さ れた第 1および第 2の候補ビット揷入ビット列がそれぞれ変調された第 1および 第 2の候補チャネルビット列のそれぞれに、 前記第 1の同期信号挿入手段により 揷入される前記同期パターンと同一の同期パターンを揷入する第 2の同期信号揷 入手段
をさらに有し、
前記 DSV演算手段は、 前記第 2の同期信号挿入手段により前記同期パターン が揷入された前記第 1および第 2の候補チャネルビット列のそれぞれに基づいて, 前記 DSV値を演算する
ことを特徴とする請求の範囲第 1項に記載の変調装置。
1 1 . 前記タイミング調整手段は、 前記入力ビット列に遅延時間を与えること により、 前記伝送タイミングを調整する
ことを特徴とする請求の範囲第 1項に記載の変調装置。
1 2 . 前記タイミング調整手段は、 さらに、 前記入力ビット列に、 所定の間隔 で、 前記 DSV制御ビットの確定前の仮の値を揷入する
ことを特徴とする請求の範囲第 1項に記載の変調装置。
1 3 . 前記記録符号列または前記伝送符号列について最終累積 DSV値を演算 し、 演算された前記最終累積 DSV値が所定の範囲内であるか否かを判定し、 そ の判定結果に基づいて、 検査情報を生成する検査情報生成手段
をさらに備え、
前記 DSV制御ビット生成手段は、 前記検査情報生成手段により生成された前 記検査情報に基づいて、 前記 DSV制御ビットを生成する
ことを特徴とする請求の範囲第 1項に記載の変調装置。
1 4 . 前記検査情報生成手段は、
前記最終累積 DSV値が前記所定の範囲内ではないと判定した場合、 前記最終 累積 DSV値を 0にリセットするとともに、 前記検查情報として異常信号を生成 し、
前記 DSV制御ビット生成手段は、
前記 DSV制御ビットを生成するための累積 DSV値を內部で演算し、 前記検査 情報生成手段により前記異常信号が生成された場合、 前記累積 DSV値を 0にリ セットする
ことを特徴とする請求の範囲第 1 3項に記載の変調装置。
1 5 . 入力ビット列からチャネルビット列を生成し、 さらに前記チャネルビッ ト列から記録符号列または伝送符号列を生成する変調装置の変調方法において、 前記記録符号列または前記伝送符号列の DSVを制御するために、 前記入力ビ ット列に挿入される DSV制御ビットを生成する DSV制御ビット生成ステップと 前記入力ビット列の伝送タイミングを調整するタイミング調整ステップと、 前記 DSV制御ビッ ト生成ステップの処理により生成された前記 DSV制御ビッ トを、 前記タイミング調整ステップの処理により前記伝送タイミングが調整され た前記入力ビット列の所定位置に挿入して、 DSV制御ビット揷入ビット列を生成 する DSV制御ビット揷入ビット列生成ステツプと、
前記 DSV制御ビット揷入ビット列生成ステップの処理により生成された前記 DSV制御ビット揷入ビット列を、 （d, k ; m, n ; r)の変換規則に基づいて、 前記チヤ ネルビット列に変調する変調ステップと
を含むことを特徴とする変調方法。
1 6 . 入力ビット列からチヤネルビット列を生成し、 さらに前記チャネルビッ ト列から記録符号列または伝送符号列を生成する変調装置を制御するコンビユー タのプログラムにおいて、
前記記録符号列または前記伝送符号列の DSVを制御するために、 前記入力ビ ット列に揷入される DSV制御ビットを生成する DSV制御ビット生成ステツプと 前記入力ビット列の伝送タイミングを調整するタイミング調整ステップと、 前記 DSV制御ビッ ト生成ステップの処理により生成された前記 DSV制御ビッ トを、 前記タイミング調整ステップの処理により前記伝送タイミングが調整され た前記入力ビット列の所定位置に揷入して、 DSV制御ビット揷入ビット列を生成 する DSV制御ビット挿入ビット列生成ステップと、
前記 DSV制御ビット挿入ビット列生成ステップの処理により生成された前記 DSV制御ビッ ト揷入ビッ ト列を、 （d， k ; m, n ; r)の変換規則に基づいて、 前記チヤ ネルビット列に変調する変調ステップと
を含むコンピュータが読み取り可能なプログラムを供給することを特徴とする 記録媒体。
1 7 . 入力ビット列からチャネルビット列を生成し、 さらに前記チャネルビッ ト列から記録符号列または伝送符号列を生成する変調装置を制御するコンビユー タに、 前記記録符号列または前記伝送符号列の DSVを制御するために、 前記入力ビ ット列に挿入される DSV制御ビットを生成する DSV制御ビット生成ステップと 前記入力ビット列の伝送タイミングを調整するタイミング調整ステップと、 前記 DSV制御ビット生成ステツプの処理により生成された前記 DSV制御ビッ トを、 前記タイミング調整ステップの処理により前記伝送タイミングが調整され た前記入力ビット列の所定位置に揷入して、 DSV制御ビット揷入ビット列を生成 する DSV制御ビット揷入ビット列生成ステップと、
前記 DSV制御ビット揷入ビット列生成ステップの処理により生成された前記 DSV制御ビット挿入ビット列を、 （d, k ; m, n ; r)の変換規則に基づいて、 前記チヤ ネルビット列に変調する変調ステップと
を実行させるプログラム。
1 8 . 入力ビット列に揷入される DSV制御ビットを生成する DSV制御ビット 生成方法において、
前記 DSV制御ビットの第 1の候補ビットを前記入力ビット列の所定位置に揷 入して、 DSV制御ビット挿入ビット列の候補である第 1の候補ビット揷入ビット 列を生成する第 1の候補ビット揷入ビット列生成ステップと、
前記第 1の候補ビットとは異なる前記 DSV制御ビットの第 2の候捕ビットを 前記入力ビット列の前記所定位置に揷入して、 前記 DSV制御ビット挿入ビット 列の他の候補である第 2の候補ビット揷入ビット列を生成する第 2の候補ビット 揷入ビット列生成ステツプと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に 基づいて、 前記第 1の候補ビット揷入ビット列生成ステップの処理により生成さ れた前記第 1の候捕ビット揷入ビット列を、 前記入力ビット列から生成されるチ ャネルビット列の候補である第 1の候補チャネルビット列に変調するとともに、 前記第 2の候補ビット揷入ビット列生成ステップの処理により生成された前記第 2の候捕ビット揷入ビット列を、 前記チャネルビット列の他の候補である第 2の 候補チャネルビット列に変調する変調ステップと、 前記変調ステップの処理により変調された前記第 1およぴ第 2の候補： ビット列のそれぞれに基づいて、 DSV値を演算する DSV演算ステップと、 前記 DSV演算ステップの処理により演算された前記 DSV値に基づいて、 前記 第 1または第 2の候補ビットのうちいずれか一方を、 前記 DSV制御ビットに決 定する DSV制御ビット決定ステツプと
を含むことを特徴とする変調方法。
1 9 . 入力ビット列に挿入される DSV制御ビットを生成する処理を行うプロ グラムであって、
前記 DSV制御ビットの第 1の候補ビットを前記入力ビット列の所定位置に挿 入して、 DSV制御ビット揷入ビット列の候補である第 1の候補ビット揷入ビット 列を生成する第 1の候補ビット揷入ビット列生成ステップと、
前記第 1の候補ビットとは異なる前記 DSV制御ビットの第 2の候補ビットを 前記入力ビット列の前記所定位置に揷入して、 前記 DSV制御ビット挿入ビット 列の他の候補である第 2の候補ビット揷入ビット列を生成する第 2の候補ビット 揷入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に 基づいて、 前記第 1の候補ビット揷入ビット列生成ステップの処理により生成さ れた前記第 1の候補ビット揷入ビット列を、 前記入力ビット列から生成されるチ ャネルビット列の候捕である第 1の候補チャネルビット列に変調するとともに、 前記第 2の候補ビット揷入ビット列生成ステップの処理により生成された前記第 2の候補ビット揷入ビット列を、 前記チャネルビット列の他の候捕である第 2の 候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第 1およぴ第 2の候補チャネル ビット列のそれぞれに基づいて、 DSV値を演算する DSV演算ステップと、 前記 DSV演算ステップの処理により演算された前記 DSV値に基づいて、 前記 第 1または第 2の候補ビットのうちいずれか一方を、 前記 DSV制御ビットに決 定する DSV制御ビット決定ステップと を含むコンピュータが読み取り可能なプログラムを供給することを特徴とする 記録媒体。
2 0 . 入力ビット列に揷入される DSV制御ビットを生成する処理を行うプロ グラムであって、
前記 DSV制御ビットの第 1の候補ビットを前記入力ビット列の所定位置に揷 入して、 DSV制御ビット揷入ビット列の候補である第 1の候捕ビット揷入ビット 列を生成する第 1の候補ビット揷入ビット列生成ステップと、
前記第 1の候補ビットとは異なる前記 DSV制御ビットの第 2の候補ビットを 前記入力ビット列の前記所定位置に挿入して、 前記 DS V制御ビット揷入ビット 列の他の候補である第 2の候補ビット揷入ビット列を生成する第 2の候補ビット 揷入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に 基づいて、 前記第 1の候補ビット揷入ビット列生成ステップの処理により生成さ れた前記第 1の候補ビット揷入ビット列を、 前記入力ビット列から生成されるチ ャネルビット列の候補である第 1の候補チャネルビット列に変調するとともに、 前記第 2の候捕ビット揷入ビット列生成ステップの処理により生成された前記第 2の候補ビット揷入ビット列を、 前記チャネルビット列の他の候捕である第 2の 候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第 1および第 2の候補チャネル ビット列のそれぞれに基づいて、 DSV値を演算する DSV演算ステップと、 前記 DSV演算ステツプの処理により演算された前記 DSV値に基づいて、 前記 第 1または第 2の候補ビットのうちいずれか一方を、 前記 DSV制御ビットに決 定する DSV制御ビット決定ステップと
をコンピュータに実行させるプログラム。
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