JP4899616B2

JP4899616B2 - 変調装置および方法、プログラム、並びに記録媒体

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Publication number: JP4899616B2
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Authority: JP
Inventors: 俊之中川
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Current assignee: Sony Corp
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Filing date: 2006-04-28
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Description

本発明は、変調装置および方法、プログラム、並びに記録媒体に関し、特に偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができるようにする変調装置および方法、プログラム、並びに記録媒体に関する。

データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送路や記録媒体に適するように、データの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。ブロック符号とは、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（d,k;m,n;r）と表される。

ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、例えば、連続する“１”の間に入る“０”の最小連続個数、すなわち“０”の最小ランを示し、ｋは連続する“１”の間に入る“０”の最大連続個数、すなわち“０”の最大ランを示している。

ところで上述のようにして得られる符号語を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)（登録商標）では、可変長符号列より、“１”を反転とし、“０”を無反転とするNRZI(NonReturn to Zero Inverted)変調を行い、NRZI変調された可変長符号(以下、記録波形列と称する)に基づき、記録が行なわれている。これはマークエッジ記録と称される。これに対して、ISO規格の3.5inch・230MB容量の光磁気ディスク等では、記録変調された符号列が、NRZI変調されずにそのまま記録される。これはマークポジション記録と称される。現在のように高記録密度化された記録メディアでは、マークエッジ記録が多く用いられている。

記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度記録を行うためには、最小反転間隔Ｔminは長い方が、即ち最小ランｄは大きい方が良く、またブロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、即ち最大ランｋは小さい方が望ましい。またオーバーライト特性を考慮する場合にはＴmax/Ｔminは小さい方が望ましい。さらには、JitterやS/Nの点から検出窓幅Ｔw=m/nが大きいことが重要になるなど、メディアの条件と照らし合わせながら種々の変調方法が提案され、実用化されている。

ここで具体的に、光ディスク、磁気ディスク、または光磁気ディスク等において、提案されたり、あるいは実際に使用されている変調方式をあげてみる。CDやMDで用いられるEFM符号((2,10;8,17;1)とも表記される)やDVD（Digital Versatile Disc）で用いられる8-16符号((2,10;1,2;1)とも表記される)、そしてPD(120mm650MB容量)で用いられるRLL(2,7)((2,7;m,n;r)とも表記される)は、最小ランd=2のRLL符号である。また、MD−DATA２あるいはISO規格の3.5inchMO(640MB容量)で用いられるRLL(1,7)((1,7;2,3;r)とも表記される)は、最小ランｄ＝１のRLL符号である。この他、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等の記録再生ディスク装置においては、最小マークの大きさや、変換効率のバランスの取れた、最小ランｄ＝１のRLL符号（Run Length Limited code）がよく用いられている。

可変長のRLL(1,7)符号の変調テーブルは、例えば以下のようなテーブルである。
＜表１＞
RLL(1,7) : (d,k;m,n;r) = (1,7;2,3;2)
データパターン符号パターン
ｉ＝１ 11 00x
10 010
01 10x
ｉ＝２ 0011 000 00x
0010 000 010
0001 100 00x
0000 100 010

ここで変調テーブル内の記号ｘは、次に続くチャネルビットが“０”であるときに“１”とされ、また次に続くチャネルビットが“１”であるときに“０”とされる。最大拘束長ｒは２である。

可変長RLL(1,7)のパラメータは(1,7;2,3,2)であり、記録波形列のビット間隔をＴとすると、(ｄ＋１)Ｔで表される最小反転間隔Ｔminは２(=1+1)Ｔとなる。データ列のビット間隔をＴdataとすると、この(m/n)×２で表される最小反転間隔Ｔminは1.33(=(2/3)×2)Ｔdataとなる。また(ｋ＋１)Ｔで表される最大反転間隔Ｔmaxは、Ｔmax = ８(=7+1)Ｔ(=(m/n)×８Ｔdata = (2/3)×８Ｔdata = 5.33Ｔdata) である。さらに検出窓幅Ｔwは(m/n)×Ｔdataで表され、その値は、Ｔw = 0.67(=2/3)Ｔdata となる。

ところで、表１のRLL(1,7)による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下、３Ｔ，４Ｔ，５Ｔ，６Ｔ，…の順に多い。そして最小ラン（Ｔmin）である２Ｔが繰り返した場合、即ちエッジ情報が早い周期で多く発生することは、クロック再生には有利となる場合が多い。

ところが、例えば光ディスクの記録再生において、さらに記録線密度を高くしていった場合、最小ランは、エラーが発生しやすい部位となる。なぜなら、ディスク再生時において、最小ランの波形出力は、他のランよりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。またさらに、高記録線密度における、最小マークの連続した記録再生は、ノイズ等の外乱の影響も受けやすく、従ってデータ再生誤りを起こしやすくなる。この時のデータ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。

高線密度にデータを記録再生する場合の安定化のためには、最小ランの連続を制限することが効果的である。

一方、記録媒体へのデータの記録、あるいはデータの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に低域成分が含まれていると、例えば、ディスク装置のサーボ制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って変調符号は、低域成分がなるべく抑制されている方が望ましい。

低域成分を抑制する方法として、DSV(Digital Sum Value)制御がある。DSVとは、チャネルビット列をNRZI化（すなわちレベル符号化）して記録符号列とし、そのビット列（データのシンボル）の“１”を「＋１」、“０”を「−１」として、符号を加算していったときのその総和を意味する。DSVは記録符号列の低域成分の目安となる。DSVの正負のゆれの絶対値を小さくすること、すなわちDSV制御を行うことは、記録符号列の直流成分を除き、低域成分を抑制することになる。

前記表１に示した、可変長RLL(1,7)テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現される（例えば、特許文献１）。

チャネルビット列内に挿入するDSV制御ビット数は、最小ランｄによって決まる。ｄ＝１の時、最小ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合、必要なビット数は２(＝ｄ＋1)チャネルビットである。また最大ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合に必要となるビット数は４(＝2×(ｄ＋1))チャネルビットである。これらよりも少ないチャネルビットでDSV制御を行うと、挟まれる前後のパターンによって、DSV制御できない場合が発生する。

(d,k;m,n) = (1,7;2,3)である RLL(1,7)符号において、前記DSV制御ビットを、変換率と合わせて、データに換算すると、
４チャネルビット×２／３＝８／３＝２．６７データ相当（2.67 Ｔdata）
になる。

ところでDSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。

またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。

ただし、実際のRLL符号においては、最小ランは記録再生特性への影響が大きいために、必ず守られる必要があるが、最大ランについては必ずしも守られてはいない。場合によっては最大ランを破るパターンを同期パターンに用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の8-16符号における最大ランは11Ｔだが、同期パターン部分において最大ランを超える14Ｔを与え、同期パターンの検出能力を上げている。

以上を踏まえて本発明者等は、(d,k)=(1,7)で、さらに高記録密度に対応した変調方式として、表２の1,7PP符号を先に提案した（例えば、特許文献２参照）。
＜表２＞
1,7PP : (d,k;m,n;r) = (1,7;2,3;4)
データパターン符号パターン
11 *0*
10 001
01 010

0011 010 100
0010 010 000
0001 000 100

000011 000 100 100
000010 000 100 000

000001 010 100 100
000000 010 100 000

110111 001 000 000(next010)
00001000 000 100 100 100
00000000 010 100 100 100

if xx1 then *0* = 000
xx0 then *0* = 101
=============================
Sync & Termination
#01 001 000 000 001 000 000 001 (24 channel bits)
# = 0 not terminate case
# = 1 terminate case

Termination table
00 000
0000 010 100

110111 001 000 000(next010):
When next channel bits are '010',
convert '11 01 11' to '001 000 000'.

表２の変調テーブルは、変換パターンとして、それがないと変換処理ができない基礎パターン（（11）から（000000）までのデータパターンよりなる変換パターン）、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理が実現する置換パターン（（110111），（00001000），（00000000）のデータパターンよりなる変換パターン）、および、データ列を任意の位置で終端させるための終端パターン（（00），（0000）のデータパターンよりなる変換パターン）を有している。

また、表２は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に不確定符号（＊で表される符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表２において、変換する２データパターンが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”の符号パターンが選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、データパターン（11）は、符号パターン“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、データパターン（11）は、符号パターン“101”に変換される。

表２の変調テーブルの基礎パターンは可変長構造を有している。すなわち、拘束長ｉ＝１における基礎パターンは、必要数の４つ（2^m = 2^2 = 4）よりも少ない３つ（*0*，001，010の３つ）で構成されている。その結果、データ列を変換する際に、拘束長ｉ＝１だけでは変換出来ないデータ列が存在することになる。結局、表２において、全てのデータ列を変換するには（変調テーブルとして成り立つためには）、拘束長ｉ＝３までの基礎パターンを参照する必要がある。

また、表２の変調テーブルは、最小ランｄの連続を制限する置換パターンを持っているため、データパターンが（110111）である場合、さらに後ろに続く符号語列が参照され、それが“010”であるとき、この６データパターン（110111）は、符号パターン“001 000 000”に置き換えられる。また、このデータパターンは、後ろに続く符号語列が“010”以外である場合、２データ単位（（11），（01），（11））で符号パターンに変換されるので、符号語“*0* 010 *0*”に変換される。これによって、データを変換した符号語列は、最小ランの連続が制限され、最大でも６回までの最小ラン繰り返しとなる。

そして表２の変調テーブルは、最大拘束長ｒ＝４である。拘束長ｉ＝４の変換パターンは、最大ランｋ＝７を実現するための、置換パターン（最大ラン保証パターン）で構成されている。すなわち、データパターン（00001000）は、符号パターン“000 100 100 100”に変換され、データパターン（00000000）は、符号パターン“010 100 100 100”に変換されるように構成されている。そしてこの場合においても、最小ランｄ＝１は守られている。

さらに表２は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる際には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となる。また終端パターンが用いられなかった時は、“０”となる。なお、表２における同期パターンは、上述の終端パターン使用識別ビットと、同期パターン検出のために、最大ランｋ＝７を超えるｋ＝８の符号パターンを２回繰り返し、合計24符号語で構成してある。

ところで表２の変換パターンは、データパターンの要素としての「１」の個数を２で割った時の余りと、変換される符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれの要素としての「１」の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、“010 100 000”の符号パターンに対応しているが、それぞれ「１」の個数は、データパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。

このように、表２のテーブルは、「１」の個数を２で割ったときの余りが一致している変換パターン、すなわち偶奇性が保存された変換パターン（偶奇性保存変換パターン）だけで構成されており、「１」の個数を２で割ったときの余りが一致しない変換パターン、すなわち偶奇性が保存されていない変換パターン（偶奇性保存違反変換パターン）は有していない。

次に、DSV制御を行う方法について述べる。表１のRLL(1,7)符号のような、変調テーブルにDSV制御が行われていない場合における従来のDSV制御は、例えば、データ列を変調した後、変調後のチャネルビット列に、所定の間隔で、DSV制御ビットを少なくとも（ｄ＋１）ビットだけ付加することで行われた。表２のような変調テーブルにおいても、従来と同様にDSV制御を行うことが出来るが、表２における、データパターンと符号パターンの関係を生かして、さらに効率良くDSV制御を行うことができる。即ち、変調テーブルが、データパターンの要素としての「１」の個数と符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一となるような変換規則を持っている時、前記のようにチャネルビット列内に、「反転」を表す“１”、あるいは「非反転」を表す“０”のDSV制御ビットを挿入することは、データビット列内に、「反転」するならば（１）の、「非反転」ならば（０）の、それぞれDSV制御ビットを挿入することと等価となる。

例えば表２において、データ変換する３ビットが（001）と続いたときに、その後ろにおいてDSV制御ビットを挾むものとすると、データは、（001−x）（xは１ビットで、「０」又は「１」）となる。ここでｘに「０」を与えれば、表２の変調テーブルで、
データパターン符号パターン
0010 010 000
の変換が行われ、また、「１」を与えれば、
データパターン符号パターン
0011 010 100
の変換が行われる。符号語列をNRZI化して、レベル符号列を生成すると、これらは
データパターン符号パターンレベル符号列
0010 010 000 011111
0011 010 100 011000
となり、レベル符号列の最後の３ビットが相互に反転している。このことは、DSV制御ビットｘの（１）と（０）を選択することによって、データ列内においても、DSV制御が行えることを意味する。

DSV制御による冗長度を考えると、データ列内の１ビットでDSV制御を行うということは、チャネルビット列で表現すれば、表２の変換率(m:n=2:3)より、1.5チャネルビットでDSV制御を行っていることに相当する。一方、表１のようなRLL(1,7)テーブルにおいてDSV制御を行うためには、チャネルビット列においてDSV制御を行う必要があるが、この時最小ランを守るためには、少なくとも２チャネルビットが必要であり、表２のDSV制御と比較すると、冗長度がより大きくなってしまう。換言すれば、表２のテーブル構造を持つ時、データ列内でDSV制御を行うことで、効率よくDSV制御を行うことができる。

以上に説明した(d,k)=(1,7)の最小ランと最大ランを持った、高記録密度に対応した表２の変調テーブルは、例えば高密度光ディスクシステムである、Blu-ray Disc ReWritable ver1.0 （登録商標）におけるフォーマットとして採用されている。

そして、今後さらなる高記録密度に対して、具体的に例えば、高密度光ディスクに対するさらなる高密度規格に対して、変調方式においても、さらに安定したシステムが要求されている。

その際、既に商品化されている Blu-ray Disc ReWritable ver1.0 に対し、従来の (1,7)PP符号と同様なパラメータであり、かつ同様な変調テーブルの構成で、より安定したシステムを実現する変調方式が実現すれば、従来の設計技術を流用することが出来るので、ハードウエア設計時の設計リスクを低減することができる。

特開平6−197024号公報特開平11−346154号公報

ところで、偶奇性保存変換パターンだけでなく、偶奇性保存違反変換パターンを採用して、変換テーブルの最小ランの連続を制限することが考えられる。しかし、偶奇性保存違反変換パターンはDSV制御を行うことが出来ないので、偶奇性保存違反変換パターンが、入力データ列内のDSV制御ビット挿入位置部分において変換処理（置換処理）されると、その部位のDSV制御区間では、DSV制御が困難となる。この時変換処理結果は、DSV制御が行われていない変換パターンを出力する場合がある。

本発明は、このような状況に鑑みてなされたものであり、偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができるようにするものである。

本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段と、偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換手段と、DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報を生成する第１の処理制御手段と、前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択手段とを備える変調装置である。

前記第１の処理制御手段は、前記第２の変換手段によって変換処理を行うことができることを表す情報と、DSV制御ビットが挿入された位置情報とを用いて、前記処理対象のデータの中にDSV制御ビットが挿入されているかどうかを判定し、その判定結果によって、前記制御情報を生成することができる。

前記第１の処理制御手段は、さらに外部からの情報に基づき前記制御情報を生成することができる。

前記第２の符号パターンの変換処理は、最小ランの連続を制限する変換処理とすることができる。

再生互換をとる他のテーブルに含まれていない前記符号パターンの使用頻度を検出し、その検出結果に基づいて、前記第１の処理制御手段からの制御情報を変更する第２の処理制御手段をさらに備え、前記選択手段は、前記第２の処理制御手段により変更された前記制御情報を用いて選択を行うことができる。

使用頻度を検出する前記符号パターンは、偶奇性保存違反パターンである前記第２のテーブルの符号パターンと、偶奇性保存パターンである前記第１のテーブルの符号パターンとを含むことができる。

前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、使用頻度を検出する前記符号パターンの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を変更することができる。

前記第２の処理制御手段は、前記基準回数を、誤り訂正が可能な範囲で制限するように設定することができる。

前記第２の処理制御手段は、前記符号パターンのECCブロック内における使用頻度を検出し、前記使用頻度が、前記ECCブロック内で誤り訂正が可能な範囲内の値に対応する前記基準回数より大きくならないように制限することができる。

前記第１のテーブルは、再生互換性をとる他のテーブルに対応するテーブルとすることができる。

前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブルは、基礎変換テーブルを全て含むことができる。

前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブルは、基礎変換テーブルに加えて、さらに置換変換テーブルを含むことができる。

前記変調装置により変調された信号を記録媒体に記録することができる。

また本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換ステップと、DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報を生成する処理制御ステップと、前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択ステップとを備える情報処理方法またはプログラムである。

前記プログラムは記録媒体に記録することができる。

本発明の側面においては、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの第１のデータパターンと一致する部分が、対応する第１の符号パターンに変換され、また偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの第２のデータパターンと一致する部分が、対応する第２の符号パターンに変換される。そして、DSV制御ビットが挿入された位置情報を用いて、処理対象のデータの中にDSV制御ビットが挿入されている時は、第２の符号パターンの変換処理を禁止するように、第１の符号パターンと第２の符号パターンの選択を制御する制御情報が生成され、制御情報に基づいて、第１の符号パターンまたは第２の符号パターンが選択される。

本発明の側面によれば、偶奇性保存違反変換パターンを採用した場合においても、確実にDSV制御ができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段（例えば、図１の基本規則変換パターン処理部51）と、偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換手段（例えば、図１の特定規則変換パターン処理部52）と、DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報(例えば、図８のステップS185,S186の特定規則変換パターン制御フラグ)を生成する第１の処理制御手段（例えば、図１の特定規則変換パターン処理制御部54）と、前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択手段(例えば、図１の変換パターン決定部53)とを備える変調装置（例えば、図１の変調装置１）である。

前記第１の処理制御手段は、前記第２の変換手段によって変換処理を行うことができることを表す情報(例えば、図８のステップS182における特定規則変換パターン検出フラグがonであり、ステップS183における予想フラグがoffであるという情報)と、DSV制御ビットが挿入された位置情報(例えば、図１のDSV制御ビット挿入部21が特定規則変換パターン処理制御部54に出力する、DSV制御ビットの挿入位置を表すDSV制御ビット挿入位置情報)とを用いて、前記処理対象のデータの中にDSV制御ビットが挿入されているかどうかを判定し(例えば、図８のステップS182乃至S184の処理)、その判定結果によって、前記制御情報を生成する(例えば、図８のステップS185,S186の処理)ことができる。

再生互換をとる他のテーブルに含まれていない前記符号パターン(例えば、表４の拘束長i=4のデータパターン (01110111)に対応する符号パターン“(pre1)010 000 000 101(not010)”、または表８の拘束長i=4のデータパターン(01110111)に対応する符号パターン“(pre1)010 000 000 101(not010)”、拘束長i=5のデータパターン(1001110111)に対応する符号パターン“$0$ 010 000 000 101(not010)”)の使用頻度を検出し、その検出結果に基づいて、前記第１の処理制御手段からの制御情報を変更する(例えば、図16のステップS455,S456の置換パターン制御フラグ、図25のステップS776,S777の置換パターン制御フラグ(1)、並びに図25のステップS781,S782の置換パターン制御フラグ(2)を生成する)第２の処理制御手段(例えば、図14また図18の置換パターン処理制御部151)をさらに備え、前記選択手段は、前記第２の処理制御手段により変更された前記制御情報を用いて選択を行うことができる(例えば、図17のステップS482,図27のステップS911,S913)。

使用頻度を検出する前記符号パターンは、偶奇性保存違反パターンである前記第２のテーブルの符号パターン(例えば、表４または表８の拘束長i=4のデータパターン (01110111)に対応する符号パターン“(pre1)010 000 000 101(not010)”)と、偶奇性保存パターンである前記第１のテーブルの符号パターン（例えば、表８の拘束長i=5のデータパターン(1001110111)に対応する符号パターン“$0$ 010 000 000 101(not010)”）とを含むことができる。

前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、使用頻度を検出する前記符号パターンの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を変更する(例えば、図16のステップS454乃至S456、図25のステップS775乃至S777,S780乃至S782)ことができる。

前記第１のテーブル(例えば、図３、図14、図18の変換テーブル122と最小ラン連続制限テーブル113,113A)は、再生互換性をとる他のテーブル(例えば、表２のテーブル)に対応するテーブルとすることができる。

前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブル(例えば、図３、図14、図18の変換テーブル122)は、基礎変換テーブル(例えば、表３または表９の拘束長i=1のデータパターン(11)とそれに対応する符号パターン“*0*”乃至拘束長i=4のデータパターン(00000000)とそれに対応する符号パターン“010 100 100 100”)を全て含むことができる。

前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブル(例えば、図３、図14、図18の最小ラン連続制限テーブル113)は、基礎変換テーブルに加えて、さらに置換変換テーブル(例えば、表３の拘束長i=3のデータパターン(110111)とそれに対応する符号パターン“001 000 000(next010)”)を含むことができる。

また本発明の側面は、偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップ（例えば、図４のステップS7、図15のステップS408、図19のステップS608）と、偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換ステップ（例えば、図４のステップS5、図15のステップS405、図19のステップS605）と、DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報(例えば、図８のステップS185,S186の特定規則変換パターン制御フラグ)を生成する処理制御ステップ(例えば、図８のステップS185,S186)と、前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択ステップ(例えば、図４のステップS8、図15のステップS409、図19のステップS609)とを備える情報処理方法（例えば、図４、図15または図19の変調方法）である。

以下、本発明の実施の形態について説明する。以後、変換前のデータ列（データパターン）を（000011）のように（）で区切って表し、変換後のチャネルビット列（符号パターン）を“000 100 100”のように“ ”で区切って表す。また、本明細書において、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)である可変長符号であり、さらに、最小ランの連続する回数を制限し、かつ、最小ラン及び最大ランを守りながら、効率の良いDSV制御ビットで、完全なDSV制御を行う変換テーブルを持つ符号を、1,7PP符号（PP : Parity-preserve Prohibit-repeated-minimum-transition-runlength）と呼ぶ。

以下の表３は、本発明の一実施の形態としての変換テーブル（変調テーブル）の例であり、変調装置は表３のデータパターンを対応する（右側の）符号パターンに変換する処理を実行する。

＜表３＞
1,7PP-rmtr5_code. rev.30 RLL(1,7;2,3;4)
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)
ｉ＝４ 01110111 (pre1)010 000 000 101(not010)

If xx1 then *0* = 000
xx0 then *0* = 101
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case

Termination table
データパターン符号パターン
00 000
0000 010 100

表３の変調テーブルは、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンを別途持っている。同期パターンが挿入された後の符号語列において、変換処理を行うデータ列が（01110111）である時、さらにその直前の符号語が“１”であり、かつ後ろに続く符号語列が“010”でなかった時、この８データ（01110111）は、符号語“010 000 000 101”に置き換えられる。またこのデータ列は、直前の符号語が“０”であるか、または直後の符号語列が“010”である場合、区分（分割）され、２データ（01）が符号語“010”に変換される。そして次の変換処理でデータ（110111）の変換処理が行われる。

表３の変換パターンのうち、データパターン（01110111）と、それに対応する符号パターン“010 000 000 101”は、偶奇性保存違反パターンである。すなわち、データパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、０と１で、一致していない。したがって、表３は変換規則として、DSV制御を行うことが出来ない特定規則を有する。

ところで、表２のテーブルと表３のテーブルを比較すると、両者の異なる部分、即ち、表３によって追加された部分は、表４に示す通りである。

＜表４＞
データパターン符号パターン
i=4 01110111 (pre1)010 000 000 101(not010)
なお、(pre1)は直前の符号が“１”であること、(not010)は直後の符号が“010”ではないことが変換の条件であることを意味する。

一方、表３における変換パターンは、RLL変換パターンと置換パターンに分けられる。置換パターンは最小ランの連続を制限するパターンであり、表５に示される。表４は、表５の置換パターンの中の一部分となっている。
＜表５＞
データパターン符号パターン
i=3 110111 001 000 000(next010)
i=4 01110111 (pre1)010 000 000 101(not010)
なお、(next010)は直後の符号が“010”であることが変換の条件であることを意味する。

表４に示される変換パターン（特定規則変換パターン）以外の表３の変換パターン（基本規則変換パターン）は、偶奇性保存パターンである。すなわち、データパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、０と１で、一致する（対応するいずれのパターンも、“１”の個数が奇数または偶数である）。したがって、表３は変換規則として、基本的にDSV制御を行うことが出来る基本規則を有する。

表５の変換パターンのうち、特定規則変換パターンを除く次の表６の変換パターンを、最小ラン連続制限パターンという。
＜表６＞
データパターン符号パターン
i=3 110111 001 000 000(next010)

本実施の形態の表３の変換テーブルは、次の目的のために、最大拘束長ｒ＝４として構成してある。
１．回路の簡単化
２．復調時のエラー伝搬の低減
表３のテーブル構成である時、特定規則変換パターンの置換処理の位置は限定されておらず、入力データのどこの位置にでも存在することができる。

表４の特定規則変換パターンは、DSV制御を行うことが出来ない。すなわち、特定規則変換パターンが、入力データ列内のDSV制御ビット挿入位置部分において変換処理（置換処理）される時、その部位のDSV制御区間では、DSV制御が困難となる。この時、表４を含んでいる表３は、DSV制御が行われていない結果を出力する場合がある。

一方では、実際の入力データは、データフォーマットとしてスクランブラーでランダム化されているのが一般的である。従って、表４の特定規則変換パターンが、毎回必ず入力データ列内のDSV制御ビット挿入位置部分において変換処理が行われていく場合というのは、ごく限られていると考えられる。即ち、ある位置において、特定規則変換パターンが、入力データ列内のDSV制御ビット挿入位置部分で変換処理が行われたとしても、次のDSV制御ビット挿入位置部分では、DSV制御を行うことが出来る基本規則を有する変換処理が行われていれば、全体としてDSV制御は行われていることとなる。

以上より、DSV制御が行われない場合がある表３をそのまま適用して符号語列を発生させた時、その符号語列は、最小ランｄ＝１、最大ランｋ＝７、FS（フレームシンク）の最大ランｋ＝８、そして最小ランの連続は、５回までに制限されたものとなる。

しかし、DSV制御が行えない区間が存在することで、所望のDSV制御性能が得られない場合が発生することとなる。
そこで、本実施の形態では、いかなる例外も与えずに、表３を適用してDSV制御を行い、かつ回路の簡単化と復調時のエラー伝搬の低減という特徴を実現させるため、DSV制御ビットの挿入位置部分における、特定規則変換パターンの変換処理を行うか、行わないかが個別に制御される。

ところで、表３の変換テーブルによって符号語列を発生させた時、その符号語列は、表２の従来の1,7PP符号による変調結果とは異なる符号語列となり、表２のテーブルによる変調結果を復調する従来の1,7PP符号による復調装置（デコーダ）で復調することはできない。

表３の新規テーブルと、表２の従来の1,7PP符号のテーブルとの差異は、表４に示す部分であり、他は同一である。そこで、本実施の形態ではさらに、表４の変換処理が置換処理であることより、この置換処理を行うか行わないかを個別に制御することで、表３による符号語列でありながら、表２による復調装置での復調を可能にする。

なお、表３の、別のテーブルの例として、表３から切り出された表４の、直前の１符号語“１”(pre1)を除去し、次の表７のようにしても、以下に説明する装置で同様に機能させることができる。この場合のそのパターンの出現頻度は表４の場合に較べて増加することとなる。
＜表７＞
データパターン符号パターン
i=4 01110111 010 000 000 101(not010)

さらになお、表３の、別のテーブルの例として、次の表８に示されるように、表３から切り出された表４に拘束長ｉ＝５の変換パターンを追加しても、以下に説明する装置で同様に機能させることができる。この場合では、DSV制御間隔の最小単位制限の自由度を増すことができる。
＜表８＞
データパターン符号パターン
i=4 01110111 (pre1)010 000 000 101(not010)
i=5 1001110111 $0$ 010 000 000 101(not010)
なお、＄は不確定符号であり、例えば、直前の３符号が“010”のとき“０”となり、“010”ではないとき“１”となる不確定符号である。

次に、図を参照して、本発明に係る変調装置の実施の形態を説明する。

図１は本発明の変調装置の実施の形態の構成を表している。変調装置１は、符号化装置11と、記録媒体13に符号列を記録する記録部12により構成されている。符号化装置11は、DSV制御ビット挿入部21、変調部22、同期パターン挿入部23、NRZI化部24により構成されている。変調部22は、基本規則変換パターン処理部51、特定規則変換パターン処理部52、変換パターン決定部53、および特定規則変換パターン処理制御部54により構成されている

DSV制御ビット挿入部21は、入力データに所定の間隔でDSV制御ビットを挿入する。DSV制御ビット挿入部21は、DSV制御ビットを挿入したデータ列を出力するほか、DSV制御ビットの挿入位置を表すDSV制御ビット挿入位置情報を特定規則変換パターン処理制御部54に出力する。基本規則変換パターン処理部51は、入力データに対して、DSV制御を行うことが可能な基本規則変換パターンによる変換処理を行う。特定規則変換パターン処理部52は、入力データに対して、DSV制御を行うことが出来ない特定規則変換パターンによる変換処理を行う。特定規則変換パターン処理制御部54は、DSV制御ビット挿入部21からのDSV制御ビット挿入位置情報を用いて、特定規則変換パターン処理を実施するかどうかの判断を行い、その判断の結果を特定規則変換パターン処理制御情報として出力する。

基本規則変換パターン処理部51は、表３の変換パターンのうち、次の表９のテーブルの変換処理を行う。この表９のテーブルが、再生互換性をとる表２のテーブルに対応するテーブルである。
＜表９＞
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)

これに対して、特定規則変換パターン処理部52は、表４の変換パターンの変換処理を行う。

すなわち、特定規則変換パターン処理部52は、表５の最小ランｄの連続を制限する置換パターンのうち、データ列内でDSV制御を行うことの出来ない特定規則変換パターン（表４の変換パターン）を有しており、特定規則変換パターンを検出した時、処理を行い、特定規則変換パターン処理情報を変換パターン決定部53へ供給する。この検出には必要に応じて、直前に挿入された同期パターンの情報が用いられる。特定規則変換パターン処理制御部54は、表４の特定規則変換パターンに関して制御処理を行っており、表４の特定規則変換パターンによる変換処理を行うか、行わないかの制御を行い、例えば、所定の条件下では、表４の特定規則変換パターンによる変換処理を禁止する特定規則変換パターン処理制御情報を変換パターン決定部53へ供給する。

特定規則変換パターン処理制御部54はこのほか、図示していないが、クリア信号の入力を受け、そのクリア信号によって、必要に応じて内部情報および出力をクリアする。また、特定規則変換パターン処理制御部54は制御信号の入力を受け、その制御信号によって、必要に応じて処理制御を切り替える。

変換パターン決定部53は、基本規則変換パターン処理部51、特定規則変換パターン処理部52、および特定規則変換パターン処理制御部54からの情報を用いて、変換パターンを決定し、出力する。特定規則変換パターン処理制御部54が出力する特定規則変換パターン処理制御情報は、例えば、置換許可フラグである。置換許可フラグがonであれば、特定規則変換パターンがあった時、変換パターン決定部53において、特定規則変換パターンによる処理が選択される。一方、置換許可フラグがoffであれば、特定規則変換パターンがあったとしても、特定規則変換パターンによる処理は選択されない。

図２は、符号化装置11の構成の詳細を示すブロック図である。基本規則変換パターン処理部51は、RLL変換パターン処理部61と最小ラン連続制限パターン処理部62を有している。また、図２の符号化装置11には、直前符号検出部71と総合検出部72が設けられている。

DSV制御ビット挿入部21から出力された、DSV制御ビットが挿入されたデータ列出力は、特定規則変換パターン処理部52へ送られるほか、RLL変換パターン処理部61と最小ラン連続制限パターン処理部62に送られる。一方、DSV制御ビットを挿入した位置情報出力は、特定規則変換パターン処理制御部54へ送られる。

RLL変換パターン処理部61は、表３または表９の基礎パターン部分（拘束長ｉ＝1のデータパターン(11)とそれに対応する符号パターン“*0*”乃至ｉ＝4のデータパターン(00000000)とそれに対応する符号パターン“010 100 100 100”）からなる基礎変換テーブルを有しており、RLL規則を守るように変換パターン処理を行い、その処理情報を変換パターン決定部53へ供給する。この変換パターン処理には、直前符号検出部71からの情報が用いられる。またRLL変換パターン処理部61は、同期パターンを挿入するための終端テーブルを持っており、所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた際には、その情報が同期パターン内に与えられる。

最小ラン連続制限パターン処理部62は、表９の最小ランｄの連続を制限する置換パターン（拘束長ｉ＝３のデータパターン(110111)と符号パターン“001 000 000(next010)”からなる置換変換テーブル）を有しており、最小ランの連続回数を所望の回数までに制限するように処理を行い、その処理情報を変換パターン決定部53へ供給する。

直前符号検出部71は、変換パターン決定部53により最終的に確定された変換パターンおよび同期パターン挿入部23の出力する同期パターンより、RLLを保証するために必要な情報を生成し、RLL変換パターン処理部61へ供給する。また総合検出部72は、変換パターン決定部53により最終的に確定された変換パターンおよび同期パターン挿入部23の出力する同期パターンより、最小ランの連続制限回数を保証するために必要な情報を生成し、特定規則変換パターン処理部52へ供給する。

また各部の動作のタイミングは、図示しないタイミング管理部から供給される、タイミング信号に同期して管理されている。

図３は、符号化装置11のより詳細な構成を示すブロック図である。DSV制御ビット挿入部21は、入力データにDSV制御ビットを合成する合成部41と、DSV制御ビットが挿入されたデータを保持し、各部に出力するシフトレジスタ42を有している。RLL変換パターン処理部61は、変換パターン検出部121と変換テーブル122（122A乃至122D）、セレクタ123、および不確定ビット決定部124により構成されている。最小ラン連続制限パターン処理部62は、最小ラン連続制限パターン検出予想部111、最小ラン連続制限パターン検出部112、並びに最小ラン連続制限テーブル113により構成されている。特定規則変換パターン処理部52は、特定規則変換パターン検出部131と特定規則変換テーブル132により構成されている。特定規則変換テーブル132は、頻度カウントされる置換変換テーブル（表３のデータパターン(01110111)とそれに対応する符号パターン“(pre1)010 000 000 101(not 010)”からなるテーブル（表４のテーブル））を有している。

合成部41は、入力データに所定の間隔でDSV制御ビットを挿入し、DSV制御ビットを挿入したデータ列を出力するほか、DSV制御ビット挿入位置情報を特定規則変換パターン処理制御部54に出力する。シフトレジスタ42は、DSV制御ビットの含まれた入力データ列を１データずつシフトするが、処理単位は２データ単位とされるので、変換パターン検出部121、最小ラン連続制限パターン検出部112、最小ラン連続制限パターン検出予想部111、そして、特定規則変換パターン検出部131のそれぞれに対しては、各部がその処理を行うのに必要な２データ単位のデータ列が供給される。

参照データ列は、最小ラン連続制限パターン検出予想部111が、特定規則変換パターン検出部131による８データの後の最大で５データを参照するので、合計で13データとなる。

変換パターン検出部121は、データ列より、RLL規則を守る変換パターンの検出を行い、その結果情報としての変換パターン決定情報を変換パターン決定部53へ出力するとともに、各変換テーブル122A乃至122Dへも出力する。各変換テーブル122A乃至122Dは、検出した変換パターン（変換チャネルビット列）を、変換パターン決定部53に供給する。また変換パターン検出部121は、必要に応じて不確定パターン識別情報をセレクタ123と変換パターン決定部53に出力する。不確定ビット決定部124は、セレクタ123から供給される不確定ビットを確定して、変換パターン決定部53に出力する。

最小ラン連続制限パターン検出部112は、データ列内において、最小ランの連続回数を制限するための変換パターンを検出した時、その情報を最小ラン連続制限パターン検出情報として、変換パターン決定部53へ出力するとともに、最小ラン連続制限テーブル113へも出力する。最小ラン連続制限テーブル113は、検出した変換パターン（変換チャネルビット列）を変換パターン決定部53に供給する。

最小ラン連続制限パターン検出予想部111は、データ列の先頭では無い所定位置において、最小ランの連続回数を制限するための変換パターンのうちの所定の変換パターン（表３の拘束長ｉ＝３のデータパターン（110111））を検出した時、その情報を、特定規則変換パターン処理制御部54へ出力する。

特定規則変換パターン検出部131は、最小ランｄの連続を制限する置換パターンのうち、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターンを有しており、特定規則変換パターン（表４の変換パターン）を検出した時、その結果情報を特定規則変換パターン検出情報として、特定規則テーブル132へ出力する。特定規則テーブル132は、検出した変換パターン（変換チャネルビット列）を、変換パターン決定部53に供給する。特定規則変換パターン検出情報はこのほか、特定規則変換パターン処理制御部54へも出力される。特定規則変換パターンの検出には、必要に応じて、直前に挿入された同期パターンの情報が用いられる。

特定規則変換パターン処理制御部54は、表４の特定規則変換パターンに関して制御処理を行っており、最小ラン連続制限パターン検出予想部111と特定規則変換パターン検出部131からの情報にもとづき、特定規則変換パターンによる変換処理を行うか、行わないかの制御を行う。

変換パターン決定部53は、変換パターン検出部121、最小ラン連続制限パターン検出部112、そして、特定規則変換パターン処理制御部54からの情報を用いて、変換テーブル122A乃至122D、最小ラン連続制限テーブル113、または特定規則変換テーブル132からのチャネルビット列出力より、変換パターンを選択、決定して出力する。特定規則変換パターン処理制御部54からの情報により変換処理が禁止された特定規則変換パターンは、変換パターンとして選択されない。

直前符号検出部71が生成したRLLを保証するために必要な情報は、不確定ビット決定部124へ供給される。総合検出部72が生成した最小ランの連続制限回数を保証するために必要な情報は、特定規則変換パターン検出部131へ供給される。

次に、図４のフローチャートを参照して、図１乃至図３の変調装置１の記録方法（変調方法）について説明する。ステップS1において、DSV制御ビット決定挿入部21の合成部41は、入力されたデータ列に対してDSV制御ビットを付加する。またこのとき、合成部41は、DSV制御ビットを挿入した位置を表すDSV制御ビット挿入位置情報を特定規則変換パターン処理制御部54に出力する。ステップS2においてシフトレジスタ42は、合成部41より供給されたDSV制御ビットが付加されたデータ列を２ビット単位で保持する。

ステップS3で最小ラン連続制限パターン検出予想部111により予想処理が、ステップS4で最小ラン連続制限パターン検出部112と最小ラン連続制限テーブル113により最小ラン連続制限パターン検出処理が、ステップS5で特定規則変換パターン処理部52により特定規則変換パターン検出処理が、ステップS6で特定規則変換パターン処理制御部54により特定規則変換パターン処理制御処理が、ステップS7でRLL変換パターン処理部61により変換パターン検出処理が、それぞれ実行される。

なお、実際には、これらのステップS3乃至ステップS7の処理はそれぞれ並列して実行される。

ステップS3の予想処理の詳細は図５のフローチャートを参照して後述するが、これにより、データに変換パターン（110111）が途中（３ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグがonされる。そして、そうでない場合には予想フラグがoffされる。

これに対して、ステップS4の最小ラン連続制限パターン検出処理の詳細は図６のフローチャートを参照して後述するが、これによりデータが変換パターン（110111）であり、次のチャネルビットが“010”である場合には、最小ラン連続制限パターン検出フラグがonとされる。そうでない場合には、最小ラン連続制限パターン検出フラグがoffとされる。

ステップS5の特定規則変換パターン検出処理の詳細は、図７のフローチャートを参照して後述するが、これにより、データがデータパターン(01110111)と一致し、かつ最小ラン連続制限総合フラグがonである場合には、特定規則変換パターン検出フラグがonとされ、８データが12チャネルビットに変換される。

ステップS6の特定規則変換パターン処理制御処理の詳細は、図８のフローチャートを参照して後述するが、これにより、特定規則変換パターン検出フラグがonであり、かつ予想フラグがoffであり、さらにデータにDSV制御ビットが含まれていないとき、特定規則変換パターン制御フラグがonされる（変換許可とされる）。

ステップS7の変換パターン検出処理の詳細は図９のフローチャートを参照して後述するが、これにより、８データを12チャネルビットに変換する処理、６データを９チャネルビットに変換する処理、４データを６チャネルビットに変換する処理、または２データを３チャネルビットに変換する処理が実行される。

図４に戻って、次に、ステップS8において、変換パターン決定部53は変換パターン決定処理を実行する。この変換パターン決定処理の詳細は図13のフローチャートを参照して後述するが、これによりRLL変換パターン処理部61の変換テーブル122A乃至122Dにより変換された符号パターン、最小ラン連続制限テーブル113により変換された符号パターン、または特定規則変換テーブル132により変換された符号パターンのいずれかが選択され、出力される。

ステップS9において、同期パターン挿入部23は、変換パターン決定部53より入力された、変換パターンが最終的に確定された符号列に対して同期パターンを挿入する。ステップS10において、NRZI化部24は、同期パターン挿入部23より供給された同期パターンが挿入されている符号列をNRZI化する。ステップS11において、記録部12は、NRZI化部24によりNRZI化された記録符号列を記録媒体13に記録する。

次に、図５のフローチャートを参照して、図４のステップS3における予想処理の詳細について説明する。

ステップS51において、最小ラン連続制限パターン検出予想部111は、予想フラグをクリアする。即ち、後述するステップS54で出力される予想フラグがクリアされる。ステップS52において、最小ラン連続制限パターン検出予想部111は、データがデータパターン（xx110111）と一致するかを判定する。入力されたデータがデータパターン（xx110111）と一致する（データがデータパターン（110111）と３ビット目から一致する）場合には、ステップS53において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS54において、最小ラン連続制限パターン検出予想部111は、予想フラグonを最小ラン連続制限パターン検出予想情報として変換パターン決定部53に出力する。このフラグは後述する図８のステップS183、図13のステップS362で利用される。この予想フラグoffは、次のチャネルビットが“010”ではない場合に発生されるので、表４の変換処理を行うことができる場合（変換処理を行う１つの条件が満足される場合）であることを意味する。

ステップS52において、データがデータパターン（xx110111）と一致しないと判定された場合、またはステップS53において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS55において、最小ラン連続制限パターン検出予想部111は、予想フラグoffを出力する。

次に、図６のフローチャートを参照して、図４のステップS4の最小ラン連続制限パターン検出処理について説明する。

ステップS71において、最小ラン連続制限パターン検出部112は、検出フラグをクリアする。即ち、後述するステップS75で出力される最小ラン連続制限パターン検出フラグがクリアされる。ステップS72において、最小ラン連続制限パターン検出部112は、シフトレジスタ42より供給されたデータがデータパターン（110111）と一致するかを判定する。データがデータパターン（110111）と一致する場合には、ステップS73において、最小ラン連続制限パターン検出部112は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS75において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグonを出力する。このフラグは図13のステップS363で利用される。ステップS76において、最小ラン連続制限テーブル113は、置換パターン“001 000 000”を変換パターン決定部53に出力する。この置換パターン（チャネルビット列）は図13のステップS364で選択、出力される。

ステップS72において、入力されたデータがデータパターン（110111）と一致しないと判定された場合、並びにステップS73において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS74において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグoffを変換パターン決定部53に出力する。

次に図７のフローチャートを参照して、図４のステップS5における特定規則変換パターン検出処理について説明する。

ステップS151において、特定規則変換パターン検出部131は、検出フラグをクリアする。即ち、後述するステップS154で出力される特定規則変換パターン検出フラグがクリアされる。ステップS152において、特定規則変換パターン検出部131は、データがデータパターン(01110111)と一致するかを判定する。データがデータパターン(01110111)と一致する場合、ステップS153において、特定規則変換パターン検出部131は、最小ラン連続制限総合フラグがonかを判定する。最小ラン連続制限総合フラグがonである場合（図12を参照して後述するように、直前の符号語列の１チャネルビットが“１”である場合）、ステップS154で特定規則変換パターン検出部131は、特定規則変換パターン検出フラグonを出力する。このフラグは図８のステップS182で利用される。ステップS155において、特定規則変換テーブル132は、８データを12チャネルビットに変換する。具体的には、データパターン(01110111)が符号パターン“010 000 000 101”に一括して変換される。このチャネルビット列は図13のステップS365で選択、出力される。

この変換処理は、８データにDSV制御ビットが含まれ、従って、12チャネルビットにDSV制御ビットに対応するチャネルビットが含まれている場合にも実行されている。しかし、この場合には、後述する図13のステップS361で特定規則変換パターン制御フラグがoffと判定されており、ステップS155の処理結果は使用（採用）されない。

ステップS152において、データがデータパターン(01110111)と一致しないと判定された場合、並びにステップS153において、最小ラン連続制限総合フラグがonではない（offである）と判定された場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS156において、特定規則変換パターン検出部131は特定規則変換パターン検出フラグoffを出力する。

次に、図８のフローチャートを参照して、図４のステップS6における特定規則変換パターン処理制御処理の詳細について説明する。

ステップS181において、特定規則変換パターン処理制御部54は、検出フラグをクリアする。即ち、後述するステップS186で出力される特定規則変換パターン制御フラグがクリアされる。ステップS182において特定規則変換パターン処理制御部54は、特定規則変換パターン検出フラグはonかを判定する。このフラグは図７のステップS154,S156で出力されたものである。特定規則変換パターン検出フラグがonである場合（データがデータパターン(01110111)と一致し、かつ直前のチャネルビットが“１”である場合）、ステップS183において特定規則変換パターン処理制御部54は、予想フラグがonかを判定する。予想フラグがonではない（offである）場合（データがデータパターン(xx110111)と一致しないか、一致したとしても、直前のチャネルビットが“010”でない場合）、すなわち、特定規則変換パターン処理部52によって変換処理を行うことができることを表す情報が入手された場合（特定規則変換パターン検出フラグがonであり、かつ予想フラグがoffである場合）、ステップS184において特定規則変換パターン処理制御部54は、DSV制御ビットが含まれているかを判定する。すなわち、いま処理対象とされているデータパターン(01110111)に、DSV制御ビットが挿入されているかが、合成部41からのDSV制御ビット挿入位置情報に基づいて判定される。DSV制御ビットが含まれていない場合、ステップS186において特定規則変換パターン処理制御部54は、特定規則変換パターン制御フラグonを出力する。

これに対して、ステップS182において特定規則変換パターン検出フラグがoffであると判定された場合（データがデータパターン(01110111)と一致しないか、一致したとしても、直前のチャネルビットが“０”である場合）、ステップS183において予想フラグがonであると判定された場合（データがデータパターン(xx110111)と一致し、かつ直前のチャネルビットが“010”である場合）、並びにステップS184においてDSV制御ビットが含まれていると判定された場合、ステップS185において特定規則変換パターン処理制御部54は、特定規則変換パターン制御フラグoffを出力する。

図13を参照して後述するように、特定規則変換パターン制御フラグがonである場合、図７のステップS155で変換された特定規則変換パターン（偶奇性保存違反符号パターン）が選択、出力される（図13のステップS361,S362）。これに対して、特定規則変換パターン制御フラグがoffである場合、偶奇性保存違反符号パターンは選択、出力されず（図13のステップS362の処理は実行されず）、偶奇性保存違反符号パターンに対応する偶奇性保存違反データパターンを個別に変換して生成される個別変換符号パターンが選択、出力される（図13のステップS363以降の処理が実行される）。すなわち、特定規則変換パターン制御フラグは、特定規則変換パターンによる変換処理を許可するかどうかを規定する許可フラグとして機能する。

次に、図９のフローチャートを参照して、図４のステップS7における変換パターン検出処理の詳細について説明する。

ステップS211において、変換パターン検出部121は、シフトレジスタ42より入力されたデータがデータパターン（00001000），（00000000）と一致するかを判定する。入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、ステップS212において、変換パターン検出部121は、８データ／12チャネルビットの変換パターン決定情報を出力する。この情報は、変換パターン決定部53と変換テーブル122A乃至122Dに供給される。ステップS213において、変換テーブル122Dは、８データを12チャネルビットに変換する。そして、12チャネルビットは変換パターン決定部53に供給される。即ち、入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、それぞれ符号列“000 100 100 100”または“010 100 100 100”が出力される。ステップS212で出力された情報は後述する図13のステップS365で利用され、ステップS213で変換された符号列はステップS366で選択、出力される。

ステップS211において、入力されたデータがデータパターン（00001000），（00000000）と一致しないと判定された場合、ステップS214において、変換パターン検出部121は、入力されたデータがデータパターン（000011），（000010），（000001），（000000）と一致するかを判定する。入力されたデータがこの４つのいずれかと一致する場合には、ステップS215において変換パターン検出部121は、６データ／９ャネルビット決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS216において、変換テーブル122Cは、６データを９チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれかである場合には、符号列“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”がそれぞれ出力される。ステップS215で出力された情報は図13のステップS367で利用され、ステップS216で変換された符号列はステップS368で選択、出力される。

ステップS214において、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれとも一致しないと判定された場合には、ステップS217において変換パターン検出部121は、入力されたデータがデータパターン（0011），（0010），（0001）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS218において変換パターン検出部121は、４データ／６チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS219において変換テーブル122Bは、４データを６チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（0011）と一致する場合には符号列“010 100”が出力され、入力データがデータパターン（0010）と一致する場合には符号列“010 000”が出力され、入力データがデータパターン（0001）と一致する場合には符号列“000 100”が出力される。ステップS218で出力された情報は図13のステップS369で利用され、ステップS219で変換された符号列はステップS370で選択、出力される。

ステップS217において、入力されたデータがデータパターン（0011），（0010），（0001）のいずれとも一致しないと判定された場合には、ステップS220において変換パターン検出部121は、入力されたデータがデータパターン（11），（10），（01）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS221において変換パターン検出部121は、２データ／３チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。この情報は、図13のステップS371,S372で利用される。

ステップS222において、変換パターン検出部121は、入力された２データはデータパターン（11）と一致するかを判定する。入力されたデータがデータパターン（11）と一致する場合には、ステップS223において変換パターン検出部121は、不確定パターン識別情報をセレクタ123に出力する。不確定パターン識別情報は、後述する図10のステップS252で利用される。

ステップS222において、入力されたデータがデータパターン（11）と一致しないと判定された場合においては、ステップS223の処理はスキップされる。ステップS223の処理の後、またはステップS222でデータがデータパターン（11）と一致しないと判定された場合には、ステップS224において、変換テーブル122Aは、２データ／３チャネルビット処理を実行する。この２データ／３チャネルビット処理の詳細は図10のフローチャートに示されている。

次に、図10のフローチャートを参照して、図９のステップS224における２データ／３チャネルビット処理の詳細について説明する。

ステップS251において、変換テーブル122Aは、２データを３チャネルビットに変換してセレクタ123に出力する。即ち、変換テーブル122Aは、入力されたデータがデータパターン（11）と一致する場合には符号列“*0*”を出力し、入力されたデータがデータパターン（10）と一致する場合には符号語“001”を出力し、入力されたデータがデータパターン（01）と一致する場合には符号語“010”を出力する。

ステップS252において、セレクタ123は、不確定パターン識別情報を取得したかを判定する。不確定パターン識別情報（図９のステップS223で出力される）が変換パターン検出部121より取得されてない場合には、ステップS253においてセレクタ123は、３チャネルビットを変換パターン決定部53に出力する処理を実行する。具体的には、変換テーブル122Aより入力された元々不確定ビットを含まないチャネルビット“001”，“010”が変換パターン決定部53に出力される。ステップS253で出力された符号列は、図13のステップS374で選択、出力される。

これに対して、ステップS252において、不確定パターン識別情報が変換パターン検出部121より取得されたと判定された場合、ステップS254において、セレクタ123は３チャネルビット(“*0*”)を不確定ビット決定部124に出力する。ステップS255において、不確定ビット決定部124は直前符号フラグはonかを判定する。この直前符号フラグは、後述する図11のステップS303,S304の処理に基づき、直前符号検出部71から供給されている。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS256において不確定ビット決定部124は、符号語“000”を変換パターン決定部53に出力する。これに対して、直前符号フラグがonではない（offである）場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS257において不確定ビット決定部124は、符号語“101”を変換パターン決定部53に出力する。ステップS256，S257で出力された符号列は、図13のステップS373で選択、出力される。

次に、図11と図12のフローチャートを参照して、直前符号検出部71と総合検出部72の処理について説明する。

最初に、図11のフローチャートを参照して、直前符号検出部71の直前符号検出処理について説明する。

ステップS301において、直前符号検出部71は、データに同期パターンが直前に挿入されている場合は、挿入パターンの最後のチャネルビットを直前の符号語列の１チャネルビットとする。即ち、直前符号検出部71は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS302の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。

ステップS302において、直前符号検出部71は、変換パターン決定部53により最終的に確定された符号列より、次の変換処理の直前の符号列の１チャネルビットは“１”かを判定する。直前の符号列の１チャネルビットが“１”である場合には、ステップS303において直前符号検出部71は、直前符号フラグonを出力する。これに対して、ステップS302において、直前の符号列の１チャネルビットが“１”ではないと判定された場合（“０”であると判定された場合）、ステップS304において、直前符号検出部71は直前符号フラグoffを出力する。この直前符号フラグは、不確定ビット決定部124に出力され、図10のステップS255で利用される。

次に、図12のフローチャートを参照して、総合検出部72による最小ラン連続制限総合検出処理について説明する。

ステップS321において、総合検出部72は、データに同期パターンが直前に挿入されている場合は、挿入パターンの最後の１チャネルビットを直前の符号語列の１チャネルビットとする。即ち、総合検出部72は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS322の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。

ステップS322において、総合検出部72は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列のチャネルビットが“１”である場合には、ステップS323において、総合検出部72は、最小ラン連続制限総合フラグonを出力する。ステップS322において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS324において、総合検出部72は、最小ラン連続制限総合フラグoffを出力する。この最小ラン連続制限総合フラグは特定規則変換パターン検出部131に出力され、図７のステップS153で利用される。

なお、本実施の形態においては、図11と図12は処理が同一であるので、共通にしても良いが、これ以外の変換テーブルが用いられる場合は、図11と図12は、その変換テーブルに対応した、それぞれの検出処理を個別に行うこととなる。

次に、図13のフローチャートを参照して、図４のステップS8における変換パターン決定処理の詳細について説明する。

ステップS361において、変換パターン決定部53は、特定規則変換パターン制御フラグはonかを判定する。特定規則変換パターン制御フラグは図８のステップS185,S186で特定規則変換パターン処理制御部54により出力されたものである。特定規則変換パターン制御フラグがonである場合、特定規則変換パターンにはDSV制御ビットは含まれていない(図８のステップS184,S186)ので、特定規則変換パターンを使用(採用)したとしても、DSV制御が困難になることはない。そこで、ステップS362において、変換パターン決定部53は、置換パターン８データ／12チャネルビットを選択、出力する。具体的には、図７のステップS155で出力された偶奇性保存違反パターン（特定規則変換パターン）であるデータパターン(01110111)が変換された符号パターン“010 000 000 101”が選択、出力される。

これに対して、特定規則変換パターン制御フラグがoffである場合、特定規則変換パターンにはDSV制御ビットが含まれているので、特定規則変換パターンを使用(採用)すると、DSV制御が困難になる場合が発生する。そこでこの場合には、ステップS362の処理は実行されない。

ステップS361において特定規則変換パターン制御フラグがoffであると判定された場合（特定規則変換パターンにDSV制御ビットが含まれる場合）、ステップS363において変換パターン決定部53は、最小ラン連続制限パターン検出フラグがonかを判定する。この最小ラン連続制限パターン検出フラグは、図６のステップS75でデータパターンが（110111）であり、次の３チャネルビットが“010”である場合に出力されたものである。ステップS363において、最小ラン連続制限パターン検出フラグがonであると判定された場合（データパターンが（110111）と一致し、次の３チャネルビットが“010”である場合）、ステップS364において変換パターン決定部53は、置換パターン６データ／９チャネルビットの変換出力を選択、出力する。即ち、図６のステップS76で変換された置換パターン“001 000 000”が選択、出力されることになる。

ステップS363において、最小ラン連続制限パターン検出フラグがoffであると判定された場合（入力データがデータパターン（110111）ではないか、あるいはそうであったとしても次のチャネルビットが“010”ではない場合）、ステップS365において変換パターン決定部53は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS212で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS366において変換パターン決定部53は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図９のステップS213で変換されたチャネルビット列“000 100 100 100”または“010 100 100 100”が選択、出力されることになる。

ステップS365において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS367において変換パターン決定部53は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS215で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS368において変換パターン決定部53は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図９のステップS216で出力されたチャネルビット“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”が選択、出力されることになる。

ステップS367において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS369において変換パターン決定部53は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS218で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS370において変換パターン決定部53は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図９のステップS219で出力されたチャネルビット“010 100”,“010 000”,“000 100”が選択、出力されることになる。

ステップS369において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS371において変換パターン決定部53は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部121より受信したかを判定する。この情報は、図９のステップS221において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS372において変換パターン決定部53は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS373において変換パターン決定部53は、不確定ビット決定部124の３チャネルビット選択、出力する。具体的には、図10のステップS256,S257において出力された３チャネルビット“000”,“101”が選択、出力される。

これに対して、ステップS372において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS374において変換パターン決定部53は、セレクタ123の３チャネルビットを選択し、出力する。即ち、この場合には、図10のステップS253で出力された符号パターン“001”,“010”が選択、出力される。

以上のようにして変換パターンが決定されると、決定されたチャネルビットに相当する分だけデータ列がシフトレジスタ42においてシフトされ、次のデータの変換パターン決定処理が実行されることになる。

以上のようにして、表３に基づく変調処理を行うことによって、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位を減らすとともに、復調時のエラー伝播の少ない変換テーブルを与えてあるので、より安定したシステムを実現することができる。

特定規則変換パターン処理制御部54ではこのほか、外部からの制御信号に対応させ、特定規則変換パターン制御フラグを常にオン（変換処理許可）として変換パターンを決定させることもできる。これは、例えば入力データのランダム性を生かして、多少のDSV制御の性能低下を許容するという設定である。あるいは、低域抑圧を必要としないシステムであれば、常に特定規則変換パターン制御フラグがオンであっても良いことになる。このとき、発生された記録符号列は、最小ランの連続が最大で５回までに制限された出力となり、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位をさらに減らし、より安定したシステムを実現することができる。

また、表３以外の変換テーブルにおいても、特定規則変換パターンに対して、特定規則変換パターン処理制御部54によって、DSV制御を保証することが可能となるので、選択するパターンを広く選ぶことができる。

図14は本発明の変調装置の他の実施の形態の構成を表している。この変調装置１の基本的構成は、図１乃至図３に示した場合と同様であるが、図14の実施の形態においては、図３の実施の形態の構成の他に、置換パターン処理制御部151が設けられている。

置換パターン処理制御部151は、特定規則変換パターン処理制御部54が出力する特定規則変換パターン処理制御情報に基づいて、置換パターン処理制御情報を生成し、変換パターン決定部53に出力している。その他の構成は、図３における場合と同様である。

次に、図15の変調装置1の記録処理(変調処理)について、図15のフローチャートを参照して説明する。

図15のステップS401乃至S412の記録処理は、ステップS406の特定規則変換パターン処理制御処理とステップS408の変換パターン検出処理の間に、ステップS407の置換パターン処理制御処理が挿入されている点が異なっているほか、ステップS409の変換パターン決定処理が異なっており、その他の処理は、図4のステップS1乃至S11の記録処理と基本的に同様の処理である。

すなわち、ステップS403の予想処理、ステップS404の最小ラン連続制限パターン検出処理、ステップS405の特定規則変換パターン検出処理、ステップS406の特定規則変換パターン処理制御処理、およびステップS408の変換パターン検出処理は、図４のステップS3（図５）の予想処理、ステップS4（図６）の最小ラン連続制限パターン検出処理、ステップS5（図７）の特定規則変換パターン検出処理、ステップS6（図８）の特定規則変換パターン処理制御処理、およびステップS7（図９）の変換パターン検出処理と同様であるのでその説明を援用し、具体的な説明は繰り返しになるので省略する。

ステップS407の置換パターン処理制御処理と、ステップS8（図13）と異なるステップS409の変換パターン決定処理について、図16並びに図17を参照して以下に説明する。

最初に図16を参照して、ステップS407の置換パターン処理制御処理の詳細について説明する。

ステップS451において置換パターン処理制御部151は、所定間隔でカウントをクリアする（count=0）。すなわち、後のステップS453でインクリメントされる変数countが初期化される。この処理は例えば、誤り訂正の単位であるECC（Error-Correcting Code）ブロック毎に行われる。ステップS452において、置換パターン処理制御部151は、特定規則変換パターン制御フラグはonかを判定する。このフラグは図８のステップS185、S186で出力されたものである。特定規則変換パターン制御フラグがonである場合（特定規則変換パターン検出フラグがonであり、かつ予想フラグがonで無く、さらにDSV制御ビットが含まれていない場合）には、ステップS453において、置換パターン処理制御部151は、変数countを１だけインクリメントする（count=count+1）。

この変数countは、特定規則変換パターン検出フラグがonであり（入力データがデータパターン（01110111）と一致し、かつ直前のチャネルビットが“１”であり）、かつ予想フラグがoffであり（入力データ列がデータパターン（xx110111）と一致しないか、または一致したとしても、次のチャネルビットが“010”でなく）、さらに、データパターン(01110111)部分にDSV制御ビットが含まれていない状態が発生した回数、すなわち、特定規則変換パターンを使用した変換の回数（特定規則変換パターンの使用頻度）を表す。

次にステップS454において、置換パターン処理制御部151は、変数countが基準回数以上かを判定する。変数countがあらかじめ定められている基準回数より小さい場合、ステップS456において、置換パターン処理制御部151は、置換パターン制御フラグonを出力する。

これに対して、ステップS452において、特定規則変換パターン制御フラグがonではない（offである）と判定された場合（直前のチャネルビット及び入力データパターンが“1”＋（01110111）と一致しないか、あるいは一致してもさらに（xx110111）＋“010”であるか、あるいはDSV制御ビットが含まれている場合）、またはステップS454でカウント値countが基準回数以上であると判定された場合、ステップS455において置換パターン処理制御部151は、置換パターン制御フラグoffを出力する。

以上の処理から明らかなように、置換パターン制御フラグのonは、特定規則変換パターンを使用した変換の回数が基準回数に達していないことを表しており、置換パターン制御フラグのoffは、特定規則変換パターンを使用した変換の回数が基準回数に達していることを表している。

なお、図16の処理は、変換パターン決定部53で行うようにしてもよい。即ち、変換パターン決定部53内に、カウント値countを内蔵し、置換パターン制御を行う様にすることも出来る。

図17を参照して後述するように、置換パターン制御フラグがonである場合、ステップS483において、図７のステップS155でデータパターン(01110111)を変換した符号パターン“010 000 000 101”が選択、出力される。即ち、表２の変換テーブルに対応した復調装置では復調できない（復調した場合、エラーが発生する）変換が行われる。これに対して、置換パターン制御フラグがoffである場合、符号パターン“010 000 000 101”は選択されず、データパターン(01110111)を個別に変換した符号パターン（データパターン(01),(11),(01),(11)として変換した符号パターン）が選択、出力される。即ち、表２の変換テーブルに対応した復調装置で復調できる（復調した場合、エラーが発生しない）変換が行われる。

表２の変換テーブルに対応した復調装置（従来の装置（再生互換の対象とされる装置））によって復調できない部分の変換結果は、その復調装置（従来の装置）によって復調すると復調エラーとなる。そこで、図16のS454における、カウント値(count)と比較される基準回数を例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値に予め定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。

なお、基準回数をECCブロックにおいてエラー訂正可能な範囲の最大値に設定すると、通常発生するエラーと重なった場合に訂正不能になるおそれがある。そこで、訂正可能な範囲の最大値の、例えば50％の値に基準回数を設定するようにして、余裕を与えるのが好ましい。

また、この実施の形態の場合、表３の変換テーブルによる変調に対して、表２の変換テーブルを有する復調装置を再生互換の対象とするため、表３のうち、表２の変換テーブルを有する復調装置で復調した場合にエラーが発生する変換パターン（置換パターン）である表４の符号パターン（特定規則変換パターン）の使用頻度(再生互換をとる他のテーブルとしての表２のテーブルに含まれていない符号パターンの使用頻度)が変数countによりカウントされる。

これに対して、表３(後述する表３(8))の変換テーブルと表２の変換テーブルとの差異が、表８に示される変換テーブルである場合には、表８に示される符号パターンが使用されたときエラーが発生するので、表８の符号パターン（拘束長ｉ＝４の偶奇性保存違反パターンと拘束長ｉ＝５の偶奇性保存パターン）の使用頻度(再生互換をとる他のテーブルとしての表２のテーブルに含まれていない符号パターンの使用頻度)が変数countによりカウントされることになる。すなわち、変数countは、再生互換対象とされる装置で再生した場合にエラーが発生する符号パターンの使用頻度をカウントする。この場合の実施の形態については、図18以降の図を参照して後述する。

次に、図17のフローチャートを参照して、図15のステップS409における変換パターン決定処理の詳細について説明する。

ステップS481において、変換パターン決定部53は、特定規則変換パターン制御フラグはonかを判定する。特定規則変換パターン制御フラグは図８のステップS185,S186で特定規則変換パターン処理制御部54により出力されたものである。特定規則変換パターン制御フラグがonの時は、特定規則変換パターンにはDSV制御ビットは含まれていない(図８のステップS184,S186)ので、特定規則変換パターンを使用(採用)したとしても、DSV制御が困難になることはない。

特定規則変換パターン制御フラグがonである場合、ステップS482において変換パターン決定部53は、置換パターン制御フラグはonかを判定する。このフラグは図16のステップS455,S456で置換パターン処理制御部151により出力されたものである。置換パターン制御フラグがonである場合（カウント値countが基準回数より小さい場合）、ステップS483において、変換パターン決定部53は、置換パターン８データ／12チャネルビットを選択、出力する。具体的には、図７のステップS155で出力された偶奇性保存違反パターン（特定規則変換パターン）であるデータパターン(01110111)が変換された符号パターン“010 000 000 101”が選択、出力される。一方、置換パターン制御フラグがoffである場合（カウント値(count)が基準回数以上である場合）、ステップS483の処理は実行されない。

また、特定規則変換パターン制御フラグがoffである場合、特定規則変換パターンにはDSV制御ビットが含まれているので、特定規則変換パターンを使用(採用)すると、DSV制御が困難になる場合が発生する。従ってこの場合、ステップS483の処理は実行されない。

特定規則変換パターンは表３のテーブルにおいて存在しており、表２の再生互換性を与える従来のテーブルには無い。従って、特定規則変換パターンが使用された符号列を、表２により変調された符号列を復調する、従来の復調装置で復調を行った場合は、その部分が再生誤り（エラー）となる。即ち再生互換性が確保されていない。

そこで、図16のステップS454における、カウント値(count)と比較される基準回数を、例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値にあらかじめ定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、あらかじめ定めた基準回数以内の変換回数であれば、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。

ステップS481において特定規則変換パターン制御フラグがoffであると判定された場合（特定規則変換パターンにDSV制御ビットが含まれる場合）、またはステップS482で置換パターン制御フラグがoffであると判定された場合（再生互換性が確保できない場合）、ステップS484において変換パターン決定部53は、最小ラン連続制限パターン検出フラグがonかを判定する。この最小ラン連続制限パターン検出フラグは、図６のステップS75でデータパターンが（110111）であり、次の３チャネルビットが“010”である場合に出力されたものである。ステップS484において、最小ラン連続制限パターン検出フラグがonであると判定された場合（データパターンが（110111）と一致し、次の３チャネルビットが“010”である場合）、ステップS485において変換パターン決定部53は、置換パターン６データ／９チャネルビットの変換出力を選択、出力する。即ち、図６のステップS76で変換された置換パターン“001 000 000”が選択、出力されることになる。

ステップS484において、最小ラン連続制限パターン検出フラグがoffであると判定された場合（入力データがデータパターン（110111）ではないか、あるいはそうであったとしても次のチャネルビットが“010”ではない場合）、ステップS486において変換パターン決定部53は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS212で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS487において変換パターン決定部53は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図９のステップS213で変換されたチャネルビット列“000 100 100 100”または“010 100 100 100”が選択、出力されることになる。

ステップS486において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS488において変換パターン決定部53は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS215で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS489において変換パターン決定部53は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図９のステップS216で出力されたチャネルビット“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”が選択、出力されることになる。

ステップS488において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS490において変換パターン決定部53は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS218で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS491において変換パターン決定部53は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図９のステップS219で出力されたチャネルビット“010 100”,“010 000”,“000 100”が選択、出力されることになる。

ステップS490において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS492において変換パターン決定部53は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部121より受信したかを判定する。この情報は、図９のステップS221において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS493において変換パターン決定部53は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS494において変換パターン決定部53は、不確定ビット決定部124の３チャネルビット選択、出力する。具体的には、図10のステップS256,S257において出力された３チャネルビット“000”,“101”が選択、出力される。

これに対して、ステップS493において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS495において変換パターン決定部53は、セレクタ123の３チャネルビットを選択し、出力する。即ち、この場合には、図10のステップS253で出力された符号パターン“001”,“010”が選択、出力される。

以上のようにして変換パターンが決定されると、決定されたチャネルビットに相当する分だけデータ列がシフトレジスタ42においてシフトされ、次の処理が実行されることになる。

以上のように、図14の実施の形態の場合、確実にDSV制御が可能になるとともに、従来の装置との互換性を確保することが可能となる。

この図14の実施の形態を図３の実施の形態と比較して明らかなように、図３の実施の形態においては、図13に示されるように、特定規則変換パターン制御フラグに基づいて符号パターンの選択が行われているのに対して、この実施の形態においては、図17に示されるように、特定規則変換パターン制御フラグがcountに基づいて変更され、その変更された置換パターン制御フラグに基づいて符号パターンの選択が行われている。

図14の実施の形態の変形例として、直前符号検出部71と総合検出部72からの出力を、変換パターン決定部53へ送り、不確定ビット決定部124の処理を、変換パターン決定部53で行う構成としても良い。このように、図14の各検出部での検出動作と、変換パターン決定部53での決定動作を移動させることでも、同様の結果を得る構成とすることができる。

以上のようにして、基本構成を1,7PP符号と同様とし、即ち、最小ランｄ＝１と最大ランｋ＝７、及び変換率(m:n)=(2:3)であり、データ列内の所定の位置に１ビットのDSV制御ビットを挿入することで効率良くDSV制御を行い、さらに、所定の識別ビットを持った、同期パターンが挿入された場合においても、最小ランの連続する回数を制限し、記録再生時のエラー伝搬特性を改善するような変換テーブルと変調装置を実現することができる。

また、図３の様な構成とすることによって、表３のように、偶奇性保存違反パターンが含まれたテーブルであっても、DSV制御ビットが挿入される位置において、偶奇性保存違反パターンによる変換を行わないようにできる。従って、確実なDSV制御を行うことができる。

さらにまた、図14の様な構成とすることによって、所定のECCブロックの間隔内において、表４の変換が行われた回数をカウントしておき、基準回数までは、フラグをオン（許可）とし、基準回数以上になったらフラグをオフ（禁止）にすることができる。従って、表４にある置換パターンの行われた頻度を、表２と再生互換性が与えられるように管理することができる。

すなわち、表３に基づく変調処理を行うことによって、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位を減らし、確実にDSV制御を行うことで、より安定したシステムを与えることができるとともに、さらに、表３に基づく復調装置だけでなく、表２に基づく復調装置を用いても復調を行えるようにすることができるので、例えば表２のテーブルを含むフォーマットを持った、既に製品化された復調装置においても、本発明によって表３のテーブルを含むフォーマットを用いて記録された符号列を、再生することが可能となる。

表３における不確定符号＄,＊は、テーブルに対して所望の条件を満たすために、直前の符号だけではなく、直後の符号も用いて決定してもよい。

また、図14の置換パターン処理制御処理において、表４の変換パターンはここでは１つとしたが、これ以外のテーブルで例えば２つである場合も同様に、両者の変換回数をカウントしておき、その合計と基準回数とを比較すればよい。さらにまたこの場合、２つの変換パターンの使用禁止に異なる重みをつけたり、片方を全て禁止したりしてもよい。

このほか、表３のテーブルを内蔵した変調装置で、表３または表２のフォーマットに基づいた符号語列を外部からの制御信号に基づいて切り替えて出力することができる。例えば、図14の置換パターン処理制御部151には、図示しない外部からの制御信号に基づき、置換パターンに対する変換処理を禁止または許可する情報を出力させる。こうすることによって、外部から禁止が指令された場合、変換パターン決定部53では、所定の置換処理が禁止されることとなり、変換パターン決定部53からの出力は、表２のテーブルに基づいた符号語列とすることができる。

また、外部からの制御信号として、ディスクのTOC(Table Of Contents)からの情報を入力し、それに基づいて置換処理を制御することもできる。例えば互換性を取るべきディスクの記録密度がより低いものであり、互換性を取る必要のないディスクの記録密度がより高いものである場合、入力されたディスクの記録密度が前者の記録密度に相当するものであるときは、表４の変換処理を禁止し、後者の記録密度に相当するものであるときは、表４の変換処理を許容することができる。

また、ディスクがハイブリッド構造であり、互換性を取るべき部分と、互換性を取る必要のない部分が混在している場合は、TOC情報から、ハイブリッドの識別フラグ等を入力し、その記録位置に応じて、表４の変換処理を禁止したり、許可したりするように切り替えることができる。

さらに、外部からの制御信号に基づいて、互換性を確保する期限が定められた場合においては、内蔵時計などの時間情報に基づいて、一定の期間が経過するまでの間は変換処理を許容し、一定の期間が経過したときは、変換処理を禁止するように切り替えることができる。

以上においては、表３のテーブルに基づいてデータを変調する場合について説明したが、次に、表３のうち、表４に記載されている部分を表８に示されるように構成したテーブル（表３のうち、表４に記載されている部分を表８に記載されている部分で置き換えたテーブル(以下、便宜上、このテーブルを表３(8)のテーブルと称する)）を用いて変調する場合について、図18乃至図27を参照して説明する。

この場合、変調装置１の符号化装置11は、図18に示されるように構成される。最小ラン連続制限パターン処理部62は、図14における６データ／９チャネルビットの変換を行う最小ラン連続制限テーブル113に対応する最小ラン連続制限テーブル113A以外に、10データ／15チャネルビットの変換を行う最小ラン連続制限テーブル113Bを有している。最小ラン連続制限テーブル113Bは、頻度カウントされるテーブルであり、表８の拘束長i=5の偶奇性保存データパターン(1001110111)を、対応する偶奇性保存符号パターン“$0$ 010 000 000 101(not010)”に変換する処理を行う。

また、最小ラン連続制限パターン処理部62は、不確定ビット決定部114を有している。不確定ビット決定部114は、総合検出部72が出力する最小ラン連続制限総合フラグ(1)と、直前符号検出部71が出力する直前符号フラグに基づいて、最小ラン連続制限テーブル113Bから供給される不確定ビットを確定して、変換パターン決定部53に出力する。また、置換パターン処理制御部151には、特定規則変換パターン処理制御部54からの特定規則変換パターン処理制御情報だけでなく、最小ラン連続制限パターン検出予想部111からの最小ラン連続制限パターン検出予想情報と、最小ラン連続制限パターン検出部112からの最小ラン連続制限パターン検出情報も供給されている。その他の構成は、図14における場合と同様である。

表３(8)を用いて変調する場合の記録処理は、図19のフローチャートに示されるようになる。図19のステップS601乃至S612の処理は、図15のステップS401乃至S412の処理と基本的に同様の処理である。ただし、ステップS603乃至S607,S609のサブルーチン内の処理が、図15におけるステップS403乃至S407,S409のサブルーチン内の処理と異なっている。以下においては、異なる処理についてのみ説明する。

図20は、図19のステップS603における予想処理の詳細を表している。

ステップS651において、最小ラン連続制限パターン検出予想部111は、予想フラグをクリアする。即ち、後述するステップS654,S657で出力される予想フラグ(D5),(D3)がクリアされる。ステップS652において、最小ラン連続制限パターン検出予想部111は、シフトレジスタ42より供給されたデータがデータパターン（xxxx110111）と一致するかを判定する。入力されたデータがデータパターン（xxxx110111）と一致する（データがデータパターン（110111）と５ビット目から一致する）場合には、ステップS653において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS654において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D5)onを最小ラン連続制限パターン検出予想情報として置換パターン処理制御部151に出力する。このフラグは後述する図25のステップS773で利用される。

ステップS652において、データがデータパターン（xxxx110111）と一致しないと判定された場合、ステップS655において、最小ラン連続制限パターン検出予想部111は、データがデータパターン（xx110111）と一致するかを判定する。入力されたデータがデータパターン（xx110111）と一致する（データがデータパターン（110111）と３ビット目から一致する）場合には、ステップS656において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS657において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D3)onを最小ラン連続制限パターン検出予想情報として特定規則変換パターン処理制御部54に出力する。このフラグは後述する図24のステップS753で利用される。

ステップS653において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS655において、データがデータパターン（xx110111）と一致しないと判定された場合、またはステップS656において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS658において、最小ラン連続制限パターン検出予想部111は、予想フラグoffを置換パターン処理制御部151と特定規則変換パターン処理制御部54に出力する。この予想フラグoffは、ステップS654で生成される予想フラグ（D5）のoffを意味するとともに、ステップS657で生成される予想フラグ（D3）のoffをも意味する。

次に、図21を参照して、図19のステップS604の最小ラン連続制限パターン検出処理につてい説明する。

ステップS671において、最小ラン連続制限パターン検出部112は、検出フラグをクリアする。即ち、後述するステップS673,S678で出力される最小ラン連続制限パターン検出フラグ(10data),(6data)がクリアされる。ステップS672において、最小ラン連続制限パターン検出部112は、シフトレジスタ42より供給されたデータがデータパターン（1001110111）と一致するかを判定する。入力されたデータがデータパターン（1001110111）と一致する場合には、ステップS673において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグ（10data）onを最小ラン連続制限パターン検出情報として、置換パターン処理制御部151と最小ラン連続制限テーブル113Bに出力する。このフラグは後述する図25のステップS772で利用される。

ステップS674において、最小ラン連続制限テーブル113Bは、10データ／15チャネルビット処理を実行する。この処理の詳細は図22に示されている。

図22のステップS691において、最小ラン連続制限テーブル113Bは符号パターン“$0$ 010 000 000 101”を不確定ビット決定部114に出力する。ステップS692において、不確定ビット決定部114は、直前符号フラグはonかを判定する。直前符号フラグは、直前符号検出部71が図11のステップS303,S304において出力するフラグであり、直前の符号語列の１チャネルビットが“１”のときonとされる。

ステップS692において、直前符号フラグがonであると判定された場合（直前の符号が“１”である場合）、ステップS696において、不確定ビット決定部114は、ステップS691で出力された不確定符号を含む符号語“$0$”を“000”に設定し、ステップS697において“000 010 000 000 101”を出力する。この置換パターン（チャネルビット列）は後述する図27のステップS912で選択、出力される。

ステップS692において、直前符号フラグがonではない（offである）と判定された場合（直前の符号が“０”である場合）、ステップS693において、不確定ビット決定部114は、最小ラン連続制限総合フラグ(1)がonかを判定する。この最小ラン連続制限総合フラグ(1)は、後述する図26のステップS893において、総合検出部72により検出されるフラグであり、直前の符号語列の３チャネルビットが“010”のときonとされる。

ステップS693において最小ラン連続制限総合フラグ(1)がonであると判定された場合（直前の符号が“010”である場合）には、ステップS696において、不確定ビット決定部114は、直前符号フラグがonである場合と同様に、“$0$”に“000”を設定し、ステップS697においてチャネルビット列“000 010 000 000 101”を出力する。この置換パターン（チャネルビット列）は後述する図27のステップS912で選択、出力される。

ステップS693において、最小ラン連続制限総合フラグ(1)がonではない（offである）と判定された場合（直前の符号が“010”ではない場合）、ステップS694において、不確定ビット決定部114は、符号語“$0$”に“101”を設定し、ステップS695においてチャネルビット列“101 010 000 000 101”を出力する。この置換パターン（チャネルビット列）は後述する図27のステップS912で選択、出力される。

図21に戻って、ステップS672において、データがデータパターン（1001110111）と一致しないと判定された場合、ステップS675において、最小ラン連続制限パターン検出部112は、データがデータパターン（110111）と一致するかを判定する。データがデータパターン（110111）と一致する場合には、ステップS676において、最小ラン連続制限パターン検出部112は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS678において、最小ラン連続制限パターン検出部112は、最小ラン連続データ検出フラグ（６data）onを変換パターン決定部53に出力する。このフラグは図27のステップS915で利用される。ステップS679において、最小ラン連続制限テーブル113Bは、置換パターン“001 000 000”を変換パターン決定部53に出力する。この置換パターン（チャネルビット列）は図27のステップS916で選択、出力される。

ステップS675において、入力されたデータがデータパターン（110111）と一致しないと判定された場合、並びにステップS676において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS677において、最小ラン連続制限パターン検出部112は、最小ラン連続制限データ検出フラグoffを、置換パターン処理制御部151と変換パターン決定部53に出力する。この最小ラン連続制限データ検出フラグのoffは、最小ラン連続制限パターン検出フラグ（10data）がoffであることを意味するとともに、最小ラン連続制限パターン検出フラグ（6data）がoffであることを意味する。

図23は、図19のステップS605の特定規則変換パターン検出処理を表している。図23のステップS721乃至S726の処理は、基本的に図７のステップS151乃至S156の処理と同様の処理である。

ただ、図７のステップS153では、最小ラン連続制限総合フラグがonかが判定されていたが、対応する図23のステップS723においては、最小ラン連続制限総合フラグ(2)がonかが特定規則変換パターン検出部131により判定される。この最小ラン連続制限総合フラグ(2)は、後述する図26のステップS896において、総合検出部72により検出されるフラグである。この最小ラン連続制限総合フラグ(2)も、図12のステップS323で生成される最小ラン連続制限総合フラグと同様に、直前の符号語列の1チャネルビットが“１”であるとき、onとされるフラグである。

その他の処理は、図７における場合と同様であり、繰り返しになるのでその説明は省略する。

図24は、図19のステップS606の特定規則変換パターン処理制御処理を表している。図24のステップS751乃至S756の処理は、基本的に図８のステップS181乃至S186の処理と同様の処理である。

ただ、図８のステップS183では、予想フラグがonかが判定されていたが、対応する図24のステップS753においては、予想フラグ(D3)がonかが特定規則変換パターン処理制御部54により判定される。この予想フラグ(D3)は、図20のステップS657において、最小ラン連続制限パターン検出予想部111により検出されるフラグである。この予想フラグ(D3)も、図５のステップS54で生成される予想フラグと同様に、入力されたデータがデータパターン（xx110111）と一致し（データがデータパターン（110111）と３ビット目から一致し）、かつ次のチャネルビットが“010”であるとき、onとされるフラグである。

その他の処理は、図８における場合と同様であり、繰り返しになるのでその説明は省略する。

図25は、図19のステップS607の置換パターン処理制御処理を表している。ステップS771において、置換パターン処理制御部151は、所定間隔でカウント（count1,count2）をクリアする。即ち後述するステップS774,S779で使用される変数count1,count2が、ここで初期化される。この処理は例えば、符号列の誤りの訂正の単位であるECC（Error-Correcting Code）ブロック毎に行われる。

ステップS772において、置換パターン処理制御部151は、最少ラン連続制限パターン検出フラグ(10data)はonかを判定する。このフラグは図21のステップS673,S677で出力されたものである。最少ラン連続制限パターン検出フラグ(10data)がonである場合（データがデータパターン(1001110111)と一致する場合）、ステップS773において、置換パターン処理制御部151は、予想フラグ(D5)がonかを判定する。このフラグは図20のステップS654,S658で出力されたものである。

予想フラグ(D5)がonではない（offである）場合（データがデータパターン(xxxx110111)と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS774において、置換パターン処理制御部151は、変数count1を１だけインクリメントする（count1 = count1+1）。ステップS775において、置換パターン処理制御部151は、(count1 ＋ count2)が基準回数以上かを判定する。count2は、後述するステップS779でインクリメントされる変数である。カウント値(count1 ＋count2)が予め定められている基準回数（基準値）より小さい場合、ステップS777において置換パターン処理制御部151は、置換パターン制御フラグ(1)onを変換パターン決定部23に出力する。これに対して、カウント値(count1 ＋ count2)が基準値以上である場合、ステップS772において最少ラン連続制限パターン検出フラグ(10data)がoffであると判定された場合、並びにステップS773で予想フラグ(D5)がonであると判定された場合、ステップS776において置換パターン処理制御部151は、置換パターン制御フラグ(1)offを変換パターン決定部23に出力する。

さらに、ステップS776,S777の処理の後、ステップS778において、置換パターン処理制御部151は、特定規則変換パターン制御フラグはonかを判定する。このフラグは図24のステップS755,S756で出力されたものである。特定規則変換パターン制御フラグがonである場合（データがデータパターン(01110111)と一致し、直前の符号が“１”であり、さらに次のチャネルビットが“010”ではない場合）、ステップS779において、置換パターン処理制御部151は、変数count2を１だけインクリメントする（count2 = count2+1）。ステップS780において、置換パターン処理制御部151は、(count1 ＋ count2)が基準回数以上かを判定する。カウント値(count1 ＋ count2)が基準値より小さい場合、ステップS782において置換パターン処理制御部151は、置換パターン制御フラグ(2)onを変換パターン決定部23に出力する。これに対して、カウント値(count1 ＋ count2)が基準値以上である場合、並びにステップS778において特定規則変換パターン制御フラグがoffであると判定された場合、ステップS781において置換パターン処理制御部151は、置換パターン制御フラグ(2)offを変換パターン決定部23に出力する。

変数count1は、例えばECCブロック内において、最少ラン連続制限パターン検出フラグ(10data)がonであり、かつ予想フラグ(D5)がoffである状態が発生した場合の回数、即ち偶奇性保存データパターン(1001110111)が対応する偶奇性保存符号パターン“$0$ 010 000 000 101”に変換された回数（使用頻度）を表す。count2は、特定規則変換パターン制御フラグがonである場合の回数、即ち、偶奇性保存違反データパターン(01110111)が、対応する偶奇性保存違反符号パターン“010 000 000 101”に変換された回数（使用頻度）を表す。カウント値count1とカウント値count2のいずれも、表８の変換テーブルによるパターン変換が行われた回数（表２の変換テーブルに対応した復調装置（従来の装置）によって復調した場合にエラーが発生するパターン変換が行われた回数）を示している。従って、カウント値(count1 ＋ count2)も、表８の変換テーブルによるパターン変換が行われた回数（表２の変換テーブルに対応した復調装置（従来の装置）によって復調した場合にエラーが発生するパターン変換が行われた回数）を表すものである。

図27を参照して後述するように、置換パターン制御フラグ(1) （許可フラグ）がonである場合、ステップS912において、図21のステップS674でデータパターン(1001110111)を変換した符号パターン“$0$ 010 000 000 101”(“101 010 000 000 101”,“000 010 000 000 101”)が選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(1)（許可フラグ）がoffである場合、符号パターン“101 010 000 000 101”,“000 010 000 000 101”は選択されず、データパターン(1001110111)を個別に変換した符号パターン（データパターン(10),(01),(11),(01),(11)として変換した符号パターン）が選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。

同様に、置換パターン制御フラグ(2)（許可フラグ）がonである場合、図27のステップS914において、図23のステップS725で出力された偶奇性保存違反パターン（特定規則変換パターン）であるデータパターン(01110111)が変換された符号パターン“010 000 000 101”が選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(2)（許可フラグ）がoffである場合、符号パターン“010 000 000 101”は選択されず、データパターン(01110111)を個別に変換した符号パターン（データパターン(01),(11),(01),(11)として変換した符号パターン）が選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。

表２の変換テーブルに対応した復調装置（従来の装置）によって復調できない部分の変換結果は、復調エラーとなる。そこで、図25のステップS775,S780における、カウント値(count1 ＋ count2)と比較される基準回数として、例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値に予め定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。

なお、本実施の形態においては、表８のテーブルが、最小ラン連続制限テーブル113Bと特定規則変換テーブル132により構成されているのに対して、変換テーブル122(122A乃至122D)と最小ラン連続制限テーブル113Aにより、再生互換の対象とされる表２のテーブル（既存の変調装置（従来の装置）が有しているテーブル）が構成されており、全体として表３(8)のテーブルが構成されている。

図19のステップS608の変換パターン検出処理は、図９に示した場合と同様なので、その説明は省略する。

次に、直前符号検出部71による直前符号検出処理と、総合検出部72による最小ラン連続制限総合検出処理について説明する。直前符号検出処理は図11に示される場合と同様であるので、その説明は省略する。

図26は、最小ラン連続制限総合検出処理を表している。

ステップS891において、総合検出部72は、同期パターンが直前に挿入されている場合は、挿入パターンの最後の３チャネルビットを直前の符号語列の３チャネルビットとする。即ち、総合検出部72は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS892の判定における直前の符号語列の３チャネルビットとして、挿入パターン（同期パターン）の最後の３チャネルビットを選択する。

ステップS892において、総合検出部72は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の３チャネルビットは“010”かを判定する。直前の符号語列の３チャネルビットが“010”である場合には、ステップS893において、総合検出部72は、最小ラン連続制限総合フラグ(1)onを出力する。ステップS892において、直前の符号語列の３チャネルビットが“010”ではないと判定された場合（“000”，“101”,“001”である場合）、ステップS894において、総合検出部72は、最小ラン連続制限総合フラグ(1)offを出力する。この最小ラン連続制限総合フラグ(1)は不確定ビット決定部114に出力され、図22のステップS693で利用される。

ステップS895において、総合検出部72は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列のチャネルビットが“１”である場合には、ステップS896において、総合検出部72は、最小ラン連続制限総合フラグ(2)onを出力する。ステップS895において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS897において、総合検出部72は、最小ラン連続制限総合フラグ(2)offを出力する。この最小ラン連続制限総合フラグ(2)は特定規則変換パターン検出部131に出力され、図23のステップS723で利用される。

図27は、図19のステップS609の変換パターン決定処理を表している。

ステップS911において、変換パターン決定部53は、置換パターン制御フラグ(1)がonかを判定する。この置換パターン制御フラグ(1)は、図25のステップS776,S777で置換パターン処理制御部151により生成されたものである。置換パターン制御フラグ(1)がonである場合、ステップS912において、変換パターン決定部53は、置換パターン10データ／15チャネルビットを選択、出力する。具体的には、図22のステップS695,S697で出力された、偶奇性保存パターンであるデータパターン(1001110111)に対応する符号パターン“101 010 000 000 101”あるいは“000 010 000 000 101”が選択、出力される。
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ステップS911において、置換パターン制御フラグ(1)がonではない（offである）と判定された場合、ステップS913において、変換パターン決定部53は、置換パターン制御フラグ(2)がonかを判定する。この置換パターン制御フラグ(2)は、図25のステップS781,S782で置換パターン処理制御部151により生成されたものである。置換パターン制御フラグ(2)がonである場合、ステップS914において、変換パターン決定部53は、置換パターン８データ／12チャネルビットを選択、出力する。具体的には、図23のステップS725で出力された偶奇性保存違反パターン（特定規則変換パターン）であるデータパターン(01110111)が変換された符号パターン“010 000 000 101”が選択、出力される。

このように、置換パターン制御フラグ(1),(2)がonである場合には、再生互換をとる表２の変換テーブルに対応した復調装置では復調できない変換が行われる。しかし、置換パターン制御フラグ(1),(2)がoffである場合には、表２の変換テーブルに対応した復調装置では復調できない変換は行われず、ステップS915以降の処理が行われる。

ステップS913において、置換パターン制御フラグ(2)がonではない（offである）と判定された場合、ステップS915において、変換パターン決定部53は、最小ラン連続制限パターン検出フラグ(6data)がonかを判定する。この最小ラン連続制限パターン検出フラグ(6data)は、図21のステップS678で、データパターンが（110111）であり、次の３チャネルビットが“010”である場合に出力されたものである。ステップS915において、最小ラン連続制限パターン検出フラグ(6data)がonであると判定された場合（データパターンが（110111）と一致し、次の３チャネルビットが“010”である場合）、ステップS916において変換パターン決定部53は、置換パターン６データ／９チャネルビットの変換出力を選択、出力する。即ち、図21のステップS679で変換された置換パターン“001 000 000”が選択、出力されることになる。

最小ラン連続制限パターン検出フラグ(6data)がoffであると判定された場合（入力データがデータパターン（110111）ではないか、あるいはそうであったとしても次のチャネルビットが“010”ではない場合）、ステップS917において変換パターン決定部53は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS212で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS918において変換パターン決定部53は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図19のステップS608の処理としての図９（以下、図27の各ステップの説明において同様である）のステップS213で変換されたチャネルビット列“000 100 100 100”または“010 100 100 100”が選択、出力されることになる。

ステップS917において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS919において変換パターン決定部53は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS215で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS920において変換パターン決定部53は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図９のステップS216で出力されたチャネルビット“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”が選択、出力されることになる。

ステップS919において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS921において変換パターン決定部53は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図９のステップS218で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS922において変換パターン決定部53は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図９のステップS219で出力されたチャネルビット“010 100”,“010 000”,“000 100”が選択、出力されることになる。

ステップS921において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS923において変換パターン決定部53は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部121より受信したかを判定する。この情報は、図９のステップS221において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS924において変換パターン決定部53は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS925において変換パターン決定部53は、不確定ビット決定部114の３チャネルビット選択、出力する。具体的には、図10のステップS256,S257において出力された３チャネルビット“000”,“101”が選択出力される。

これに対して、ステップS924において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS926において変換パターン決定部53は、セレクタ123の３チャネルビットを選択し、出力する。即ち、この場合には、図10のステップS253で出力された符号パターン“001”,“010”が選択、出力される。

以上のように、表３(8)のテーブルに基づき変調する場合においても、確実にDSV制御が可能になるとともに、従来の装置との互換性を確保することが可能となる。

この図18の実施の形態においては、図３の実施の形態における特定規則変換パターン制御フラグが、図25に示されるように、count1，count2に基づいて、置換パターン制御フラグ(1),(2)変更され、その変更された置換パターン制御フラグ(1),(2)に基づいて符号パターンの選択が行われる。

1,7PP符号は、最小ランｄ＝１、最大ランｋ＝７、変換率(m:n)=(2:3)の変調テーブルにおいて、最小ラン長の繰り返し回数を制限する置換パターンを設けるようにしたので、
（１）高線密度での記録再生、およびタンジェンシャル・チルトに対する許容度が向上する。
（２）信号レベルが小さい部分が減少し、AGC（Auto Gain Control）やPLL（Phase-Locked Loop）等の波形処理の精度が向上し、総合特性を高めることができる。
（３）従来と比較して、ビタビ復号等の際のパスメモリ長を短く設計することができ、回路規模を小さくすることができる。
また、特定規則変換パターン制御フラグを用いて変換パターン決定処理を行うことによって、DSV制御ビットを挿入する位置において、変調テーブルの変換パターンを構成するデータ列の「１」の個数と、符号語列の「１」の個数を、２で割った時の余りが、どちらも１あるいは０で一致するようにしたので、
（４）DSVの制御のための冗長ビットを少なくすることができる。
（５）最小ランｄ＝１かつ(m,n)=(2,3)においては、1.5符号語でDSV制御を行うことができる。
（６）冗長度が少ない上に、最小ランと最大ランを守ることができる。さらに表４のテーブルは、表２の1,7PP符号と較べて、最小ランの連続回数制限を６回から５回へと少なくしたので、データ記録再生時のエラー伝播を、より少なくすることができる。

上述したように、データ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。しかし、最小ランの連続を５回に制限することによって、このようなエラーの発生を少なくすることができ、より安定したデータの記録再生を実現することができる。

図28は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）321は、ROM（Read Only Memory）322、または記憶部328に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）323には、CPU321が実行するプログラムやデータなどが適宜記憶される。これらのCPU321、ROM322、およびRAM323は、バス324により相互に接続されている。

CPU321にはまた、バス324を介して入出力インターフェース325が接続されている。入出力インターフェース325には、キーボード、マウス、マイクロホンなどよりなる入力部326、ディスプレイ、スピーカなどよりなる出力部327が接続されている。CPU321は、入力部326から入力される指令に対応して各種の処理を実行する。そして、CPU321は、処理の結果を出力部327に出力する。

入出力インターフェース325に接続されている記憶部328は、例えばハードディスクからなり、CPU321が実行するプログラムや各種のデータを記憶する。通信部329は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。また、通信部329を介してプログラムを取得し、記憶部328に記憶してもよい。

入出力インターフェース325に接続されているドライブ330は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア331が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部328に転送され、記憶される。

上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラム格納媒体からインストールされる。

コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図28に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク（MD（Mini-Disc）（登録商標）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア331、または、プログラムが一時的もしくは永続的に格納されるROM322や、記憶部328を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインターフェースである通信部329を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。

なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

本発明の一実施の形態の変調装置の構成を示すブロック図である。図１の符号化装置のより詳細な構成を示すブロック図である。図２の符号化装置のさらにより詳細な構成を示すブロック図である。記録処理を説明するフローチャートである。図４のステップS3の予想処理を説明するフローチャートである。図４のステップS4の最小ラン連続制限パターン検出処理を説明するフローチャートである。図４のステップS5の特定規則変換パターン検出処理を説明するフローチャートである。図４のステップS6の特定規則変換パターン処理制御処理を説明するフローチャートである。図４のステップS7の変換パターン検出処理を説明するフローチャートである。図９のステップS224の２データ／３チャネルビット処理を説明するフローチャートである。直前符号検出処理を説明するフローチャートである。最小ラン連続制限総合検出処理を説明するフローチャートである。図４のステップS8の変換パターン決定処理を説明するフローチャートである。本発明の他の実施の形態の変調装置の構成を示すブロック図である。図14の実施の形態の記録処理を説明するフローチャートである。図15のステップS407の置換パターン処理制御処理を説明するフローチャートである。図15のステップS409の変換パターン検出処理を説明するフローチャートである。本発明のさらに他の実施の形態の変調装置の構成を示すブロック図である。図18の実施の形態の記録処理を説明するフローチャートである。図19のステップS603の予想処理を説明するフローチャートである。図19のステップS604の最小ラン連続制限パターン検出処理を説明するフローチャートである。図21のステップS674の10データ／15チャネルビット処理を説明するフローチャートである。図19のステップS605の特定規則変換パターン検出処理を説明するフローチャートである。図19のステップS606の特定規則変換パターン処理制御処理を説明するフローチャートである。図19のステップS607の置換パターン処理制御処理を説明するフローチャートである。他の最小ラン連続制限総合検出処理を説明するフローチャートである。図19のステップS609の変換パターン決定処理を説明するフローチャートである。パーソナルコンピュータの構成を示すブロック図である。

符号の説明

１変調装置， 11 符号化装置， 21 DSV制御ビット挿入部， 22 変調部， 23 同期パターン挿入部， 24 NRZI化部， 41 合成部， 51 基本規則変換パターン処理部， 52 特定規則変換パターン処理部， 53 変換パターン決定部， 54 特定規則変換パターン処理制御部， 71 直前符号検出部, 72 総合検出部, 111 最小ラン連続制限パターン検出予想部， 112 最小ラン連続制限パターン検出部, 113 最小ラン連続制限テーブル, 114 不確定ビット決定部， 121 変換パターン検出部， 122A乃至122D 変換テーブル, 131 特定規則変換パターン検出部, 132 特定規則変換テーブル， 151 置換パターン処理制御部

Claims

偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段と、
偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換手段と、
DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報を生成する第１の処理制御手段と、
前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択手段と
を備える変調装置。
前記第１の処理制御手段は、前記第２の変換手段によって変換処理を行うことができることを表す情報と、DSV制御ビットが挿入された位置情報とを用いて、前記処理対象のデータの中にDSV制御ビットが挿入されているかどうかを判定し、その判定結果によって、前記制御情報を生成する
請求項１に記載の変調装置。
前記第１の処理制御手段は、さらに外部からの情報に基づき前記制御情報を生成する
請求項１に記載の変調装置。
前記第２の符号パターンの変換処理は、最小ランの連続を制限する変換処理である
請求項１に記載の変調装置。
再生互換をとる他のテーブルに含まれていない前記符号パターンの使用頻度を検出し、その検出結果に基づいて、前記第１の処理制御手段からの制御情報を変更する第２の処理制御手段をさらに備え、
前記選択手段は、前記第２の処理制御手段により変更された前記制御情報を用いて選択を行う
請求項１に記載の変調装置。
使用頻度を検出する前記符号パターンは、偶奇性保存違反パターンである前記第２のテーブルの符号パターンと、偶奇性保存パターンである前記第１のテーブルの符号パターンとを含む
請求項５に記載の変調装置。
前記第２の処理制御手段は、前記使用頻度が、あらかじめ定められた基準回数を超えない時は、使用頻度を検出する前記符号パターンの変換処理を許可し、基準回数を超えた時は、禁止するように前記制御情報を変更する
請求項５に記載の変調装置。
前記第２の処理制御手段は、前記基準回数を、誤り訂正が可能な範囲で制限するように設定する
請求項７に記載の変調装置。
前記第２の処理制御手段は、前記符号パターンのECCブロック内における使用頻度を検出し、前記使用頻度が、前記ECCブロック内で誤り訂正が可能な範囲内の値に対応する前記基準回数より大きくならないように制限する
請求項８に記載の変調装置。
前記第１のテーブルは、再生互換性をとる他のテーブルに対応するテーブルである
請求項５に記載の変調装置。
前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブルは、基礎変換テーブルを全て含む
請求項１０に記載の変調装置。
前記再生互換をとる他のテーブルに対応するテーブルとしての前記第１のテーブルは、基礎変換テーブルに加えて、さらに置換変換テーブルを含む
請求項１１に記載の変調装置。
請求項１に記載の変調装置により変調された信号が記録された記録媒体。
偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、
偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換ステップと、
DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報を生成する処理制御ステップと、
前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択ステップと
を備える情報処理方法。
偶奇性保存パターンからなる第１のデータパターンと第１の符号パターンを対応付ける第１のテーブルに従って、処理対象のデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、
偶奇性保存違反パターンからなる第２のデータパターンと第２の符号パターンを対応付ける第２のテーブルに従って、処理対象のデータの前記第２のデータパターンと一致する部分を、対応する前記第２の符号パターンに変換する第２の変換ステップと、
DSV制御ビットが挿入された位置情報を用いて、前記処理対象のデータの中にDSV制御ビットが挿入されている時は、前記第２の符号パターンの変換処理を禁止するように、前記第１の符号パターンと前記第２の符号パターンの選択を制御する制御情報を生成する処理制御ステップと、
前記制御情報に基づいて、前記第１の符号パターンまたは前記第２の符号パターンを選択する選択ステップと
をコンピュータに実行させるプログラム。
請求項１５に記載のプログラムが記録された記録媒体。