JP2007213655A

JP2007213655A - 変調テーブル、変調装置および方法、プログラム、並びに記録媒体

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Publication number: JP2007213655A
Application number: JP2006030373A
Authority: JP
Inventors: Toshiyuki Nakagawa; 俊之中川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-02-08
Filing date: 2006-02-08
Publication date: 2007-08-23

Abstract

【課題】挿入パターンに対して制限を加えることなく、最小ランの連続を所定の回数に制限できるようにする。
【解決手段】DSV制御ビット決定挿入部21からのデータ列を、基本規則変換パターン処理部51は偶奇性保存パターンに変換し、特定規則変換パターン処理部52は、挿入された同期パターンの最後の１チャネルビットと同期パターンに続くデータ、さらに後ろに続く３チャネルビットに基づいて偶奇性保存違反パターンに変換する。DSV制御ビット決定挿入部21によりDSV制御ビットを挿入するDSV区間は、同期パターンと偶奇性保存違反パターンの和の長さに対応する変調前の長さ以上の長さとされる。偶奇性保存違反パターンは同期パターンを含むDSV区間内に含まれるため、そのDSV区間においてもDSV制御が可能となる。本発明は、データを光ディスク等の記録媒体に記録するのに利用することができる。
【選択図】図３

Description

本発明は、変調テーブル、変調装置および方法、プログラム、並びに記録媒体に関し、特に挿入パターンに対して制限を加えることなく、最小ランの連続を所定の回数に制限することができるようにする変調テーブル、変調装置および方法、プログラム、並びに記録媒体に関する。

データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送路や記録媒体に適するように、データの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。ブロック符号とは、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（d,k;m,n;r）と表される。

ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、例えば、連続する“１”の間に入る“０”の最小連続個数、すなわち“０”の最小ランを示し、ｋは連続する“１”の間に入る“０”の最大連続個数、すなわち“０”の最大ランを示している。

ところで上述のようにして得られる符号語を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)（登録商標）では、可変長符号列より、“１”を反転とし、“０”を無反転とするNRZI(NonReturn to Zero Inverted)変調を行い、NRZI変調された可変長符号(以下、記録波形列と称する)に基づき、記録が行なわれている。これはマークエッジ記録と称される。これに対して、ISO規格の3.5inch・230MB容量の光磁気ディスク等では、記録変調された符号列が、NRZI変調されずにそのまま記録される。これはマークポジション記録と称される。現在のように高記録密度化された記録メディアでは、マークエッジ記録が多く用いられている。

記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度記録を行うためには、最小反転間隔Ｔminは長い方が、即ち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、即ち最大ランｋは小さい方が望ましい。またオーバーライト特性を考慮する場合にはＴmax/Ｔminは小さい方が望ましい。さらには、JitterやS/Nの点から検出窓幅Ｔw=m/nが大きいことが重要になるなど、メディアの条件と照らし合わせながら種々の変調方法が提案され、実用化されている。

ここで具体的に、光ディスク、磁気ディスク、または光磁気ディスク等において、提案されたり、あるいは実際に使用されている変調方式をあげてみる。CDやMDで用いられるEFM符号((2,10;8,17;1)とも表記される)やDVD（Digital Versatile Disc）で用いられる8-16符号((2,10;1,2;1)とも表記される)、そしてPD(120mm650MB容量)で用いられるRLL(2,7)((2,7;m,n;r)とも表記される)は、最小ランd=2のRLL符号である。また、MD−DATA２あるいはISO規格の3.5inchMO(640MB容量)で用いられるRLL(1,7)((1,7;2,3;r)とも表記される)は、最小ランｄ＝１のRLL符号である。この他、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等の記録再生ディスク装置においては、最小マークの大きさや、変換効率のバランスの取れた、最小ランｄ＝１のRLL符号（Run Length Limited code）がよく用いられている。

可変長の RLL(1,7)符号の変調テーブルは、例えば以下のようなテーブルである。
＜表１＞
RLL(1,7) : (d,k;m,n;r) = (1,7;2,3;2)
データパターン符号パターン
ｉ＝１ 11 00x
10 010
01 10x
ｉ＝２ 0011 000 00x
0010 000 010
0001 100 00x
0000 100 010

ここで変調テーブル内の記号ｘは、次に続くチャネルビットが“０”であるときに“１”とされ、また次に続くチャネルビットが“１”であるときに“０”とされる。最大拘束長ｒは２である。

可変長RLL(1,7)のパラメータは(1,7;2,3,2)であり、記録波形列のビット間隔をＴとすると、(ｄ＋１)Ｔで表される最小反転間隔Ｔminは２(=1+1)Ｔとなる。データ列のビット間隔をＴdataとすると、この(m/n)×２で表される最小反転間隔Ｔminは1.33(=(2/3)×2)Ｔdataとなる。また(ｋ＋１)Ｔで表される最大反転間隔Ｔmaxは、Ｔmax = ８(=7+1)Ｔ(=(m/n)×８Ｔdata = (2/3)×８Ｔdata = 5.33Ｔdata) である。さらに検出窓幅Ｔwは(m/n)×Ｔdataで表され、その値は、Ｔw = 0.67(=2/3)Ｔdata となる。

ところで、表１のRLL(1,7)による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下、３Ｔ，４Ｔ，５Ｔ，６Ｔ，…の順に多い。そして最小ラン（Ｔmin）である２Ｔが繰り返した場合、即ちエッジ情報が早い周期で多く発生することは、クロック再生には有利となる場合が多い。

ところが、例えば光ディスクの記録再生において、さらに記録線密度を高くしていった場合、最小ランは、エラーが発生しやすい部位となる。なぜなら、ディスク再生時において、最小ランの波形出力は、他のランよりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。またさらに、高記録線密度における、最小マークの連続した記録再生は、ノイズ等の外乱の影響も受けやすく、従ってデータ再生誤りを起こしやすくなる。この時のデータ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。

高線密度にデータを記録再生する場合の安定化のためには、最小ランの連続を制限することが効果的である。

一方、記録媒体へのデータの記録、あるいはデータの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に低域成分が含まれていると、例えば、ディスク装置のサーボ制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って変調符号は、低域成分がなるべく抑制されている方が望ましい。

低域成分を抑制する方法として、DSV(Digital Sum Value)制御がある。DSVとは、チャネルビット列をNRZI化（すなわちレベル符号化）して記録符号列とし、そのビット列（データのシンボル）の“１”を「＋１」、“０”を「−１」として、符号を加算していったときのその総和を意味する。DSVは記録符号列の低域成分の目安となる。DSVの正負のゆれの絶対値を小さくすること、すなわちDSV制御を行うことは、記録符号列の直流成分を除き、低域成分を抑制することになる。

前記表１に示した、可変長RLL(1,7)テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現される（例えば、特許文献１）。

チャネルビット列内に挿入するDSV制御ビット数は、最小ランｄによって決まる。ｄ＝１の時、最小ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合、必要なビット数は２(＝ｄ＋1)チャネルビットである。また最大ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合に必要となるビット数は４(＝2×(ｄ＋1))チャネルビットである。これらよりも少ないチャネルビットでDSV制御を行うと、挟まれる前後のパターンによって、DSV制御できない場合が発生する。

(d,k;m,n) = (1,7;2,3)である RLL(1,7)符号において、前記DSV制御ビットを、変換率と合わせて、データに換算すると、
４チャネルビット×２／３＝８／３＝２．６７データ相当（2.67 Ｔdata）
になる。

ところでDSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。

またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。

ただし、実際のRLL符号においては、最小ランは記録再生特性への影響が大きいために、必ず守られる必要があるが、最大ランについては必ずしも守られてはいない。場合によっては最大ランを破るパターンを同期パターンに用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の8-16符号における最大ランは11Ｔだが、同期パターン部分において最大ランを超える14Ｔを与え、同期パターンの検出能力を上げている。

以上を踏まえて本発明者等は、(d,k)=(1,7)で、さらに高記録密度に対応した変調方式として、表２の1,7PP符号を先に提案した（例えば、特許文献２参照）。
＜表２＞
1,7PP : (d,k;m,n;r) = (1,7;2,3;4)
データパターン符号パターン
11 *0*
10 001
01 010

0011 010 100
0010 010 000
0001 000 100

000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

110111 001 000 000(next010)
00001000 000 100 100 100
00000000 010 100 100 100

if xx1 then *0* = 000
xx0 then *0* = 101
=============================
Sync & Termination
#01 001 000 000 001 000 000 001 (24 channel bits)
# = 0 not terminate case
# = 1 terminate case

Termination table
00 000
0000 010 100

110111 001 000 000(next010):
When next channel bits are '010',
convert '11 01 11' to '001 000 000'.

表２の変調テーブルは、変換パターンとして、それがないと変換処理ができない基礎パターン（（11）から（000000）までのデータパターンよりなる変換パターン）、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理が実現する置換パターン（（110111），（00001000），（00000000）のデータパターンよりなる変換パターン）、および、データ列を任意の位置で終端させるための終端パターン（（00），（0000）のデータパターンよりなる変換パターン）を有している。

また、表２は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に不確定符号（＊で表される符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表２において、変換する２データパターンが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”の符号パターンが選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、データパターン（11）は、符号パターン“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、データパターン（11）は、符号パターン“101”に変換される。

表２の変調テーブルの基礎パターンは可変長構造を有している。すなわち、拘束長ｉ＝１における基礎パターンは、必要数の４つ（2^m = 2^2 = 4）よりも少ない３つ（*0*，001，010の３つ）で構成されている。その結果、データ列を変換する際に、拘束長ｉ＝１だけでは変換出来ないデータ列が存在することになる。結局、表２において、全てのデータ列を変換するには（変調テーブルとして成り立つためには）、拘束長ｉ＝３までの基礎パターンを参照する必要がある。

また、表２の変調テーブルは、最小ランｄの連続を制限する置換パターンを持っているため、データパターンが（110111）である場合、さらに後ろに続く符号語列が参照され、それが“010”であるとき、この６データパターン符号パターン“001 000 000”に置き換えられる。また、このデータパターンは、後ろに続く符号語列が“010”以外である場合、２データ単位（（11），（01），（11））で符号パターンに変換されるので、符号語“*0* 010 *0*”に変換される。これによって、データを変換した符号語列は、最小ランの連続が制限され、最大でも６回までの最小ラン繰り返しとなる。

そして表２の変調テーブルは、最大拘束長ｒ＝４である。拘束長ｉ＝４の変換パターンは、最大ランｋ＝７を実現するための、置換パターン（最大ラン保証パターン）で構成されている。すなわち、データパターン（00001000）は、符号パターン“000 100 100 100”に変換され、データパターン（00000000）は、符号パターン“010 100 100 100”に変換されるように構成されている。そしてこの場合においても、最小ランｄ＝１は守られている。

さらに表２は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる際には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となる。また終端パターンが用いられなかった時は、“０”となる。なお、表２における同期パターンは、上述の終端パターン使用識別ビットと、同期パターン検出のために、最大ランｋ＝７を超えるｋ＝８の符号パターンを２回繰り返し、合計24符号語で構成してある。

ところで表２の変換パターンは、データパターンの要素としての「１」の個数を２で割った時の余りと、変換される符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれの要素としての「１」の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、“010 100 000”の符号パターンに対応しているが、それぞれ「１」の個数は、データパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。

次に、DSV制御を行う方法について述べる。表１のRLL(1,7)符号のような、変調テーブルにDSV制御が行われていない場合における従来のDSV制御は、例えば、データ列を変調した後、変調後のチャネルビット列に、所定の間隔で、DSV制御ビットを少なくとも（ｄ＋１）ビットだけ付加することで行われた。表２のような変調テーブルにおいても、従来と同様にDSV制御を行うことが出来るが、表２における、データパターンと符号パターンの関係を生かして、さらに効率良くDSV制御を行うことができる。即ち、変調テーブルが、データパターンの要素としての「１」の個数と符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一となるような変換規則を持っている時、前記のようにチャネルビット列内に、「反転」を表す“１”、あるいは「非反転」を表す“０”のDSV制御ビットを挿入することは、データビット列内に、「反転」するならば（１）の、「非反転」ならば（０）の、それぞれDSV制御ビットを挿入することと等価となる。

例えば表２において、データ変換する３ビットが（001）と続いたときに、その後ろにおいてDSV制御ビットを挾むものとすると、データは、（001−x）（xは１ビットで、「０」又は「１」）となる。ここでｘに「０」を与えれば、表２の変調テーブルで、
データパターン符号パターン
0010 010 000
の変換が行われ、また、「１」を与えれば、
データパターン符号パターン
0011 010 100
の変換が行われる。符号語列をNRZI化して、レベル符号列を生成すると、これらは
データパターン符号パターンレベル符号列
0010 010 000 011111
0011 010 100 011000
となり、レベル符号列の最後の３ビットが相互に反転している。このことは、DSV制御ビットｘの（１）と（０）を選択することによって、データ列内においても、DSV制御が行えることを意味する。

DSV制御による冗長度を考えると、データ列内の１ビットでDSV制御を行うということは、チャネルビット列で表現すれば、表２の変換率(m:n=2:3)より、1.5チャネルビットでDSV制御を行っていることに相当する。一方、表１のようなRLL(1,7)テーブルにおいてDSV制御を行うためには、チャネルビット列においてDSV制御を行う必要があるが、この時最小ランを守るためには、少なくとも２チャネルビットが必要であり、表２のDSV制御と比較すると、冗長度がより大きくなってしまう。換言すれば、表２のテーブル構造を持つ時、データ列内でDSV制御を行うことで、効率よくDSV制御を行うことができる。

以上に説明した(d,k)=(1,7)の最小ランと最大ランを持った、高記録密度に対応した表２の変調テーブルは、例えば高密度光ディスクシステムである、Blu-ray Disc ReWritable ver1.0 （登録商標）におけるフォーマットとして採用されている。

そして、今後さらなる高記録密度に対して、具体的に例えば、高密度光ディスクに対するさらなる高密度規格に対して、変調方式においても、さらに安定したシステムが要求されている。

その際、既に商品化されている Blu-ray Disc ReWritable ver1.0 に対し、従来の (1,7)PP符号と同様なパラメータであり、かつ同様な変調テーブルの構成で、より安定したシステムを実現する変調方式が実現すれば、従来の設計技術を流用することが出来るので、ハードウエア設計時の設計リスクを低減することができる。

ところで、特許文献２に対応した同期パターンは、例えば特許文献３にも示されているが、これによると、同期パターンとして#01 010 000 000 010 000 000 010(24 channel bits)が与えられ、さらに、複数種類の同期パターンを持ち、これを識別するために６符号語が与えられている。具体的には、例えば次の７種類が与えられている。
＜表３＞
#01 010 000 000 010 000 000 010 000 001 (30 channel bits)
000 100
001 001
010 000
010 010
100 001
101 000
# = 0 not terminate case
# = 1 terminate case

Termination table
00 000
0000 010 100

特開平6−197024号公報特開平11−346154号公報特開2000−68846号公報

表３の同期パターンのうち、最後の符号語が“１”である場合は、後続の符号パターンによって最大で６回の最小ラン連続が発生し得る。今、最小ランの連続を改善する場合においては、同期パターンの最後の符号語として“０”を与える必要が発生し、表３にあるような同期パターン識別のための６符号語に対し、制限を加えなければならないという課題が発生する。

本発明は、このような状況に鑑みてなされたものであり、同期信号などの挿入パターンに対して制限を加えることなく、最小ランの連続を所定の回数に制限することが出来るようにするものである。

本発明の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調テーブルにおいて、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルと、偶奇性保存パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルと、挿入パターンと前記偶奇性保存違反パターンの和の長さに対応する変換前の長さを基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を前記基準長以上の長さとする規則とを有する変調テーブルである。

前記第１のテーブルの偶奇性保存違反パターンは、前記最小ランの連続をＮ回以下に制限する置換パターンとすることができる。

前記最小ランｄ＝１、前記最大ランｋ＝７、基本データ長ｍ＝２、前記基本符号語長ｎ＝３であり、前記置換パターンは、最小ランの連続を５回以下に制限するパターンであることができる。

前記第２のテーブルは、前記最大ランを制限する置換パターンである偶奇性保存パターンを有する第３のテーブルと、前記最小ランの連続をＮ回以下に制限する置換パターンである偶奇性保存パターンを有する第４のテーブルと、それがないと変換処理ができない基礎パターンである偶奇性保存パターンを有する第５のテーブルと有することができる。

前記挿入パターンは、同期パターンであることができる。

前記同期パターンは、同期位置を特定するためのパターンに加えて、前記同期パターンの種類を識別する識別ビットを有することができる。

前記偶奇性保存違反パターンは、前記挿入パターンの直後に挿入するパターンであることができる。

本発明の他の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調装置において、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換手段と、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換手段と、入力されたデータの前記偶奇性保存違反データパターンの変換条件を検出する条件検出手段と、前記条件検出手段の検出結果に基づいて、前記第１の変換手段により変換された偶奇性保存違反符号パターンと前記第２の変換手段により変換された符号パターンのいずれかを選択する選択手段とを備える変調装置である。

入力されたデータの所定の位置に同期パターンを挿入する同期パターン挿入手段をさらに備えることができる。

前記選択手段及び前記同期パターン挿入手段からの情報に基づき、直前の符号、または直後の符号を検出する符号検出手段をさらに備えることができる。

前記同期パターンと前記偶奇性保存違反符号パターンを含むDSV区間に、DSV制御が可能なようにDSV制御ビットを挿入する制御ビット挿入手段をさらに備えることができる。

前記変調装置により変調された信号を記録媒体に記録することができる。

また、本発明の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調方法、プログラム、またはプログラムが記録された記録媒体において、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換ステップと、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換ステップと、入力されたデータの前記偶奇性保存違反データパターンの変換条件を検出する条件検出ステップと、前記条件検出ステップの処理による検出結果に基づいて、前記第１の変換ステップの処理により変換された偶奇性保存違反符号パターンと前記第２の変換ステップの処理により変換された符号パターンのいずれかを選択する選択ステップとを備える変調方法、プログラム、またはプログラムが記録された記録媒体である。

本発明の側面においては、変調テーブルが、挿入パターンと偶奇性保存違反パターンの和の長さに対応する変換前の長さを基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を基準長以上の長さとする規則を有する。

本発明の他の側面においては、入力されたデータの、第１のテーブルに従って変換された偶奇性保存違反符号パターンと、第２のテーブルに従って変換された符号パターンのいずれかが、偶奇性保存違反データパターンの変換条件の判定結果に基づいて選択される。

本発明の側面によれば、データ記録再生時のエラー伝搬を、より少なくすることができ、その結果、高線密度記録再生により適するようになる。また、本発明の側面によれば、データ列内におけるDSV制御が可能となる。さらに本発明の側面によれば、挿入パターンに対して制限を加えることなく、最小ランの連続を所定の回数に制限することができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調テーブルにおいて、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブル（例えば、表４の、(01110111)の置換データパターンと、それに対応する“010 000 000 101”の置換符号パターンからなるテーブル）と、偶奇性保存パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブル（例えば、表４の、（11）乃至（00000000）,（110111），(1001110111)のデータパターンと、それに対応する“*0*”乃至“001 000 000”，“$0$ 010 000 000 101”の符号パターンからなるテーブル）と、挿入パターン（例えば、表４の同期パターン）と前記偶奇性保存違反パターンの和の長さに対応する変換前の長さ（例えば、表４の、30ビットの同期パターンと12ビットの偶奇性保存違反パターン“010 000 000 101”の和の長さとしての42ビットに対応する変換前の長さとしての28ビット）を基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を前記基準長以上の長さとする規則とを有する変調テーブル（例えば、表４の変調テーブル）である。

前記第２のテーブルは、前記最大ランを制限する置換パターンである偶奇性保存パターンを有する第３のテーブル（例えば、表４の、（00001000）,（00000000）のデータパターンと、それに対応する“000 100 100 100”，“010 100 100 100”の符号パターンからなるテーブル）と、記最小ランの連続をＮ回以下に制限する置換パターンである偶奇性保存パターンを有する第４のテーブル（例えば、表４の、（110111）,（1001110111）のデータパターンと、それに対応する“001 000 000”，“$0$ 010 000 000 101”の符号パターンからなるテーブル）と、それがないと変換処理ができない基礎パターンである偶奇性保存パターンを有する第５のテーブル（例えば、表４の、（11）乃至（000000）のデータパターンと、それに対応する“*0*”乃至“010 100 000”の符号パターンからなるテーブル）とを有することができる。

本発明の他の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調装置において、偶奇性保存違反パターン（例えば、表４の、(01110111)の置換データパターンと、それに対応する“010 000 000 101”の置換符号パターン）を有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブル（例えば、図５と図24の特定規則変換テーブル102）に従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換手段（例えば、図５と図24の特定規則変換パターン処理部52）と、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブル（例えば、図５と図24の変換テーブル122A乃至122D、最小ラン連続制限テーブル113A,113B）に従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換手段（例えば、図５と図24の基本規則変換パターン処理部51）と、入力されたデータの前記偶奇性保存違反データパターンの変換条件（例えば、データパターン（01110111）と一致し、直前の処理の符号語が“１”であり（例えば、図14のステップS151,S152の判定結果に基づいてステップS153で特定規則変換パターン検出フラグがonとされていること、または図29のステップS511の判定結果に基づいてステップS512で特定規則変換パターン検出フラグがonとされており、図36のステップS725の判定結果に基づいてステップS726で最小ラン連続制限総合フラグ(2)がonとされていること）、かつ、直後の符号語が“010”ではないこと（例えば、図11のステップS55,S56の判定結果に基づいてステップS57で予想フラグ(D3)がonとされていること、または図26のステップS455,S456の判定結果に基づいてステップS457で予想フラグ(D3)がonとされていること））を検出する条件検出手段（例えば、図11または図26の予想処理を実行する図５または図24の最小ラン連続制限パターン検出予想部111、並びに図14または図29の特定規則変換パターン検出処理を実行する図５または図24の特定規則変換パターン検出部101、図24の総合検出部82）と、前記条件検出手段の検出結果に基づいて、前記第１の変換手段により変換された偶奇性保存違反符号パターンと前記第２の変換手段により変換された符号パターンのいずれかを選択する選択手段（例えば、図19の変換パターン決定処理のステップS366乃至S378の処理、または図32の変換パターン決定処理のステップS606乃至S619の処理を実行する図５または図24の変換パターン決定部53）とを備える変調装置（例えば、図１と図37の変調装置１）である。

入力されたデータの所定の位置に同期パターンを挿入する同期パターン挿入手段（例えば、図１と図37の同期パターン挿入部23）をさらに備えることができる。

前記選択手段及び前記同期パターン挿入手段からの情報に基づき、直前の符号、または直後の符号を検出する符号検出手段（例えば、図17もしくは図18、または図35もしくは図36の処理を実行する図５または図24の検出部54）をさらに備えることができる。

前記同期パターンと前記偶奇性保存違反符号パターンを含むDSV区間に、DSV制御が可能なようにDSV制御ビットを挿入する制御ビット挿入手段（例えば、図１のDSV制御ビット決定挿入部21、図37のDSV制御ビット挿入部201、DSV制御部202））をさらに備えることができる。

前記変調装置により変調された信号を記録媒体（例えば、図１と図37の記録媒体13）に記録することができる。

また本発明の他の側面は、基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調方法において、偶奇性保存違反パターン（例えば、表４の、(01110111)の置換データパターンと、それに対応する“010 000 000 101”の置換符号パターン）を有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブル（例えば、図５と図24の特定規則変換テーブル102）に従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換ステップ（例えば、図14のステップS154または図29のステップS513）と、偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブル（例えば、図５と図24の変換テーブル122A乃至122D、最小ラン連続制限テーブル113A,113B）に従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換ステップ（例えば、図15のステップS216,S219,S223、図30のステップS536,S539,S543）と、入力されたデータの前記偶奇性保存違反データパターンの変換条件（例えば、データパターン（01110111）と一致し、直前の処理の符号語が“１”であり（例えば、図14のステップS151,S152の判定結果に基づいてステップS153で特定規則変換パターン検出フラグがonとされていること、または図29のステップS511の判定結果に基づいてステップS512で特定規則変換パターン検出フラグがonとされており、図36のステップ S725の判定結果に基づいてステップS726で最小ラン連続制限総合フラグ(2)がonとされていること）、かつ、直後の符号語が“010”ではないこと（例えば、図11のステップS55,S56の判定結果に基づいてステップS57で予想フラグ(D3)がonとされていること、または図26のステップS455,S456の判定結果に基づいてステップS457で予想フラグ(D3)がonとされていること））を検出する条件検出ステップ（例えば、図11のステップS55乃至S58、図14のステップS151乃至S153,S155、図26のステップS455乃至S458、図29のステップS511,S512,S514、図36のステップS725乃至S727）と、前記条件検出ステップの処理による検出結果に基づいて、前記第１の変換ステップの処理により変換された偶奇性保存違反符号パターンと前記第２の変換ステップの処理により変換された符号パターンのいずれかを選択する選択ステップ（例えば、図19のステップS366乃至S378、図32のステップS606乃至S619）とを備える変調方法（例えば、図10と図25の変調方法）である。

以下、本発明の実施の形態について説明する。以後、変換前のデータ列（データパターン）を（000011）のように（）で区切って表し、変換後のチャネルビット列（符号パターン）を“000 100 100”のように“ ”で区切って表す。また、本明細書において、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)である可変長符号であり、さらに、最小ランの連続する回数を制限し、かつ、最小ラン及び最大ランを守りながら、効率の良いDSV制御ビットで、完全なDSV制御を行う変換テーブルを持つ符号を、1,7PP符号（PP : Parity-preserve Prohibit-repeated-minimum-transition-runlength ）と呼ぶ。

以下の表４は、本発明の一実施の形態としての変調テーブルを表す。

＜表４＞
1,7PP-rmtr5_code. rev.11 RLL(1,7;2,3;5)
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)
ｉ＝４ 01110111 (pre1)010 000 000 101(not010)
ｉ＝５ 1001110111 $0$ 010 000 000 101(not010)

If xx1 then *0* = 000
xx0 then *0* = 101
If x10 or x01 then $0$ = 000
x00 then $0$ = 101

Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case

Termination table
00 000
0000 010 100

なお、符号パターン“001 000 000”(next010)は、符号パターン“001 000 000”の次の符号パターンが“010”である場合に変換が行われることを意味する。符号パターン”(pre1)010 000 000 101(not010)”の(pre1)は、直前の符号が“１”である場合に変換が行われることを意味し、(not010)は、直後の符号が“010”でない場合に変換が行われることを意味する。他の変換パターンにおいても同様である。

表４の変調テーブルは、表１あるいは表２の変調テーブルと同様に、データパターンと符号パターンとよりなる変換パターンで構成されている。変調装置が表４の変調テーブルに従って変調を行う場合、変調装置に入力されたデータ列が、表４に記述されているデータパターンと一致すれば、そのデータ列のデータパターンと一致する部分は、対応する(表４において右側に示される)符号パターンに変換され、符号語列として出力される。

表４の変調テーブルは1,7PP符号であり、さらに基本構成が表２と同様である。この表４の変調テーブルは、基礎テーブル、置換テーブル、および終端テーブルにより構成される。

基礎テーブルは、それがないと変換処理ができない変換パターン（基礎パターン）により構成され、置換テーブルは、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理を実現する（最大ランを制限したり、最小ランの連続を制限する）ことができる変換パターン（置換パターン）により構成される。終端テーブルは、符号を任意の位置で終端させるための変換パターン（終端パターン）により構成される。

具体的には、表４に示される変調テーブルのうち、（11）から（000000）までのデータパターンからなる基礎データパターンと、それに対応する“*0*”から“010 100 000”までの符号パターンからなる基礎符号パターンを含む変換パターン（基礎パターン）により構成される部分が基礎テーブルとしての変調テーブルであり、（00001000），（00000000），（110111），(01110111),(1001110111)のデータパターンからなる置換データパターンと、それに対応する“000 100 100 100”，“010 100 100 100”，“001 000 000(next010)”，“(pre1)010 000 000 101(not010)”,“$0$ 010 000 000 101(not010)”の符号パターンからなる置換符号パターン（置換パターン）により構成される部分が置換テーブルとしての変調テーブルである。

置換テーブルのうち、（00001000），（00000000）のデータパターンからなる置換データパターンと、それに対応する“000 100 100 100”，“010 100 100 100”の符号パターンからなる置換符号パターンを含む部分は、最大ランを制限するための置換パターンのテーブルであり、（110111），(01110111),(1001110111)のデータパターンからなる置換データパターンと、それに対応する“001 000 000(next010)”，“(pre1)010 000 000 101(not010)”,“$0$ 010 000 000 101(not010)”の符号パターンからなる置換符号パターンにより構成される部分が最小ランの連続を制限する置換パターンのテーブルである。

さらに（11）から（00000000）までのデータパターンは、条件によらず、固定的に、“*0*”から“010 100 100 100”までの対応する符号パターンに変換される。その意味で、以下、これらの変換パターンを固定的変換パターンとも記述する。

これに対して、（110111），（01110111）,（1001110111）のデータパターンは、条件によっては、全体が一括して“001 000 000”，“010 000 000 101”,“$0$ 010 000 000 101”の符号パターンに変換されるが、条件によっては、データパターンの全体が一括して変換されず、個別のデータパターン（固定的変換パターン）に分割され、個々のデータパターン毎に対応する符号パターンに変換される。その意味で、以下、これらの変換パターンを、条件的変換パターンとも記述する。

また、（00），（0000）のデータパターンからなる終端データパターンと、それに対応する“000”，“010 100”の符号パターンからなる終端符号パターンを含む変換パターン（終端パターン）により構成される部分が終端テーブルとしての変調テーブルである。

データパターンと符号パターンの対応関係を記述するのが変調テーブルであり、以下においては、表4の一部のことも必要に応じて変調テーブルあるいは変換テーブルと記述する。

表４は、最小ランｄ＝１、最大ランｋ＝７で、基礎符号の要素に不確定符号(＊で表される符号)を持つ。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。即ち表４において、変換する２データが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”が選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、２データ（11）は、符号語“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、２データ（11）は、符号語“101”に変換される。

表４の変換テーブルは可変長構造を有しているので、基礎パターンはｉ＝１からｉ＝３までを持つ。

また、表４の変換テーブルは、拘束長ｉ＝３において、最小ランｄの連続を制限する置換パターンを持っている。データパターンが（110111）である場合、さらに直後の符号語が参照される。後ろに続く符号語列が“010”の符号パターンと一致する時、この６データは、符号パターン“001 000 000”に置き換えられる。またこの６データは、直後の符号語列が符号パターン“010”と一致しない場合、分割された２データ単位（（11），（01），（11））で符号語に変換されるので、符号語“*0* 010 *0*”即ち符号語“*0* 010 101”に変換される。

表４の変換テーブルはさらに、拘束長ｉ＝５において、最小ランｄの連続を制限する置換パターンを別途持っている。データ列が（1001110111）である場合、後述の例外処理の場合（続く符号が“010”である場合）を除いて、このデータ列10ビットは、符号語“$0$ 010 000 000 101”に置き換えられる。

“＄”はRLL規則を守り、かつ、最小ランの連続を所定回数までに制限するための不確定符号である。具体的には、最小ランを守るために、直前の符号語列の１チャネルビットが“１”である場合に、符号語“$0$”は符号語“000”に変換され、最大ランを守るために、直前の符号語列の１チャネルビットが“０”である場合に、符号語“$0$”は符号語“101”に変換される。さらに、最小ランの連続を所定回数までに制限するために、直前の符号語列の３チャネルビットが“010”である場合に、符号語“$0$”は符号語“000”に変換される。

以上をまとめると、直前の符号語列の２チャネルビットが、“10”あるいは“01”である場合に、符号語“$0$”は符号語“000”に変換され、そうでない時、即ち“00”である場合に、符号語“$0$”は符号語“101”に変換されることになる。

なお、２チャネルビットのパターンとしては、４通りあるが、残る“11”は最小ランｄ＝１を満たしていないので、変換パターンとして利用されない。

また、例外処理とは、以下の通りである。即ち、データ列がデータパターン（1001110111）と一致する場合、さらに直後の符号語列が参照され、後ろに続く符号語列が“010”であった時、上述の様な符号語“$0$ 010 000 000 101”への一括した置き換え処理は行われずに、先頭の２ビット（10）のみが、符号語“001”に変換される。以下、同様に、（01），（110111）と区分（分割）して順次変換される。

そして、表４の変調テーブルは、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンを別途持っている。同期パターンが挿入された後の符号語列において、変換処理を行うデータ列が（01110111）である時、さらにその直前の符号語が“１”であり、かつ後ろに続く符号語列が“010”でなかった時、この８データは、符号語“010 000 000 101”に置き換えられる。またこのデータ列は、直前の符号語が“０”であるか、または直後の符号語列が“010”である場合、区分（分割）され、２データ（01）が符号語“010”に変換される。そして次の変換処理でデータ（110111）の変換処理が行われる。

以上、同期パターンを挿入した状態でデータを変換した符号語列は、最小ランの連続が制限され、最大でも５回までの最小ラン繰り返しとなる。

表４の変換テーブルは、拘束長ｉ＝４の変換パターンにおいて、最大ランｋ＝７を実現するための置換パターン（最大ラン保証パターン）を持っている。即ち、データパターン（00001000）は符号パターン“000 100 100 100”に変換され、データパターン（00000000）は符号パターン“010 100 100 100”に変換されるようになされている。なお、この場合にも最小ランｄ＝１は守られている。

さらに表４は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる場合には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となり、終端パターンが用いられなかった時は“０”となる。なお、表４における同期パターンは、上述の終端パターン使用識別ビットと、同期信号検出のために最大ランｋ＝７を超えるｋ＝８の符号語（同期位置を特定するためのパターン）を持ち、さらに複数の同期パターンのいずれであるのかを識別する識別ビットとしての６符号語が与えられている。この６符号語は、RLL規則を守るように任意に選択することができる。以上より、例えば表４にあるように、同期パターンはｋ＝８を２回繰り返して、合計30符号語（チャネルビット）で構成されている。

ところで表４の変換パターンは、基本的にデータパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれのパターンも“１”の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれのパターンの“１”の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、符号パターン“010 100 000”に対応しているが、それぞれ“１”の個数はデータパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。即ち、これらのパターンは偶奇性が保存されている偶奇性保存パターンである。

データ列内において、冗長ビットとしてDSV制御ビットを１ビット挿入し、このDSV制御ビットが（１）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、“１”と“０”の極性が反転する。また上記DSV制御ビットが（０）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、極性は反転しない。従って、データ列内に冗長ビットとして挿入された１ビットによって、これをデータ変換しNRZI化した後の極性を変えることが出来るので、データ列内でDSV制御が出来ることになる。すなわち、表４は、データ列によって符号のDSVを制御することができる規則（基本規則）を持ったテーブルである。

一方、表４は、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンの変換が行われた場合は、８ビットのデータパターン（01110111）が12チャネルビットの符号パターン“010 000 000 101”に置き換えられる。これらのパターンは、データパターンの“１”の個数を２で割った時の余りと、符号パターンの“１”の個数を２で割った時の余りが０と１で一致していない偶奇性保存違反パターンである。したがって、この変調テーブルは、データ列によって符号のDSVを制御することが出来ない規則（特定規則）を一部に持ったテーブルである。

そこで本発明の実施の形態においては、DSV制御を行うことが出来ない拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンの出現位置が、同期パターンの直後に限定されるようにする。そして、同期パターンは30符号語であり、偶奇性保存違反パターン“010 000 000 101”は12チャネルビットであるので、合計のチャネルビット数は42となる。42チャネルビットは、変換率（ｍ／ｎ）でデータビットに換算すると28ビットとなる（42×（変換率）＝ 42×２/３＝28）。そこで、データ列内で28データおき以上の間隔で１ビットのDSV制御ビットが挿入される（DSV区間が28ビット以上とされる）。これにより、偶奇性保存違反パターンによる影響を避けることができる。よって表４においては、28データ＋１DSV制御ビットが、偶奇性保存違反パターンによる影響がない最小値である。DSV区間をこれ以上の間隔（例えば、45＋１DSV）とすれば、DSV制御は通常通り行うことができる。

即ち、表４は、データに対して挿入されるパターン（30ビットの同期パターン）と偶奇性保存違反パターン(12ビットのパターン“010 000 000 101”)の和の長さ（42ビット）に対応する変換前の長さ（28ビット）を基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を基準長以上の長さとする規則を有する表である。これにより変調テーブル中に、偶奇性保存パターンだけでなく、偶奇性保存違反パターンも利用することが可能となり、変調テーブルに採用可能な変換パターンの自由度が向上する。

以上のような構成とすることによって、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)であり、任意の位置に同期パターンが挿入された場合において、データ列内に１ビットのDSV制御ビットを挿入することによってDSV制御を行うことができ、さらに最小ランの連続が最大５回までに制限された、符号語列を得ることができる。

表４においては、入力データの先頭の８ビットが偶奇性保存違反データパターン(01110111) と一致する場合、直前のチャネルビットが“１”であり、かつ、直後の３チャネルビットが“010”でなければ、偶奇性保存違反符号パターン“010 000 000 101”に変換される。また、入力データの先頭の８ビットが偶奇性保存違反データパターン(01110111)と一致したとしても、直前のチャネルビットが“０”であるか、また直後の３チャネルビットが“010”である場合には、偶奇性保存違反符号パターン“010 000 000 101”への変換は行われない。

偶奇性保存違反符号パターン“010 000 000 101”への変換が適用されるのは、同期パターンが挿入されないDSV区間では発生せず、同期パターンが挿入されるDSV区間においてのみ発生する。以下、この理由について説明する。偶奇性保存違反データパターン（01110111）の直前のチャネルビットが“１”になる可能性があるのは、表４より、偶奇性保存違反データパターン(01110111)の前のデータパターンが、(10)（符号パターン“001”に変換される）であるか、または(11)（符号パターン“*0*”（“101”）に変換される）である場合である。

しかし、直前のデータパターンが(10)である場合には、表４の拘束長ｉ＝５の変換（データパターン(1001110111)の変換）が既に行われていることになる。また、直前のデータパターンが(11)である場合には、先頭の６ビットが表４の拘束長ｉ＝３のデータパターン(110111)に一致することになり、それに対応する変換が既に行われていることになる。結局、偶奇性保存違反符号パターンが適用される条件である、偶奇性保存違反データパターン（01110111）の直前のチャネルビットが“1”になる可能性があるのは、変調テーブルの規則に拘わらずに自由にチャネルビットが決定される場合、すなわち、同期パターンが挿入される場合だけである。

具体的には、偶奇性保存違反データパターン（01110111）の直前のチャネルビットが“１”になるのは、挿入される同期パターン列の後方にある識別ビットの“yyy yyy”の最後の１チャネルビット“y”が“１”である場合である。従って、偶奇性保存違反パターンは同期パターンが挿入されるDSV区間においてのみ使用され、同期パターンが挿入されないDSV区間においては使用されないことになる。

表４以外で、同様な変調テーブルの他の実施の形態として、次のようなテーブルが考えられる。すなわち、
表４の
ｉ＝４ 01110111 (pre1)010 000 000 101(not010)
の部分を、
ｉ＝４ 01110111 010 000 000 101(not010)、但し挿入パターン（例えば同期信号）直後にのみ適用
として、他の部分を同様なテーブルとした時においても、DSV制御を行うことが出来ない拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンの出現位置が、同期パターンの直後に限定されるようにすることができる。

勿論、挿入されるパターンは同期パターン以外の各種のパターンとすることができ、また、偶奇性保存違反パターンの長さも12ビット以外の長さにすることができる。

次に、本発明の実施の形態に係る変調装置の構成を図面を参照しながら説明する。図１は、本発明の実施の形態の変調装置１の全体の構成を示すブロック図である。変調装置１は、入力されたデータ列を符号化し、出力する符号化装置11と、符号化装置11の出力を記録媒体13に記録する記録部12により構成されている。符号化装置11は、DSV制御ビット決定挿入部21、変調部22、同期パターン挿入部23、並びにNRZI化部24により構成される。

DSV制御ビット決定挿入部21は、入力されたデータ列に対して、所定のフォーマットに従って任意の間隔でDSV制御を行い、その結果任意の間隔でDSV制御ビットである“１”あるいは“０”の決定を行い、挿入を行う。変調部22は、DSV制御ビットの挿入されたデータ列を変調する。同期パターン挿入部23は、所定の間隔で所定の位置に同期パターンを挿入する。NRZI化部24は、同期パターンが挿入されたデータを、記録符号列に変換する（あるいは伝送路に出力する場合は伝送符号列に変換する）。記録部12は、NRZI化部24より入力された記録符号列を、例えば光ディスク、磁気ディスク、光磁気ディスク等により構成される記録媒体13に記録する。また、図示はしないが、タイミング信号を生成し、各部に供給してタイミングを管理するタイミング管理部が設けられている。

図２は、変調装置１の各部に入出力されるデータのデータフォーマットを示す図であり、同期パターンを含んだ、DSV制御ビットの挿入の関係が示されている。図示せぬ装置からDSV制御ビット決定挿入部21に入力されるデータ列（図2A）には、ユーザデータの他、ECC（Error-Correcting Code）等の情報データが含まれている。DSV制御ビット決定挿入部21は、このデータ列の所定間隔の位置にDSV制御ビットを１ビット挿入する（図2B）。

先頭の区間は、シンクSYNC(同期パターン)を挿入することを前提として、あらかじめ他の区間と異なる長さとされている。図2B中のDSV区間(DATA1, DATA2, および DATA3)の長さをそれぞれaデータ、bデータ、およびbデータとすると、変換率m:n = 2:3の変調テーブル（表4）を用いた変調部22による変調により、各DSV区間(DATA1, DATA2, およびDATA3)の変換cbit（チャネルビット）区間は、( a×３/２ ) = ( 1.5a )あるいは、( b×３/２) = ( 1.5b )となる（図2C）。その後、同期パターン挿入部23は、所定の位置（図２ではDATA1位置の前の先頭位置）にシンク（SYNC）を挿入する（図2D）。SYNCのチャネルビット数をc(cbit) とすれば、a,b,c の間には、次の式（１）の関係が成り立つようにする。
1.5a + c = 1.5b …（１）

このとき、同期パターンを含んだフォーマットにおいても、等しい間隔でDSV制御が行われることとなる。

図２によるチャネルビット内のDSV制御ビットは、1.5チャネルビット相当である。即ち、データ列内にDSV制御ビットは１ビット挿入されるから、チャネルビット相当では変換率分だけ増加し、
１ビット × ｎ／ｍ＝１×３／２＝ 1.5チャネルビット …（２）
となる。

これを従来の方式と比較すると、例えば、チャネルビット内でDSV制御を、最小ランｄ＝１を守って行うためには、２チャネルビットが必要である。あるいは、最小ランと最大ランの両方を守ってDSV制御を行うためには、４チャネルビットが必要である。従って、従来のDSV制御方式と較べると、本方式のデータ列内DSV制御ビット挿入は、DSV制御のための冗長チャネルビットが少なく行えることがわかる。

なお、同期パターンの最後の１チャネルビットが“１”であり、その直後のデータがデータパターン（01110111）と一致し、さらに後ろに続く3チャネルビットが“010”でない場合には、その部分は変調部22により符号パターン“010 000 000 101”に変換されている（図2E）。この符号パターンは偶奇性保存違反パターンである。しかし、偶奇性保存違反パターンはDSV区間内に含まれているため、DSV区間においてはDSV制御が可能となっている。なお、変調部22には、同期パターンが挿入される区間のデータであるのか、あるいは同期パターンが挿入される場合、そのIDは何か、従って、偶奇性保存違反パターンを使用するのかといったことを決定できるように、各部から必要な情報が供給されている。

同期パターンが挿入されたチャネルビット列が、NRZI化部24によりNRZI化され（図2F）、記録符号列として記録部12に供給され、記録媒体13に記録される。

図３は、符号化装置11の主要部の構成を示すブロック図である。同図に示されるように、DSV制御ビット決定挿入部21は加算器41を有している。変調部22は、基本規則変換パターン処理部51、特定規則変換パターン処理部52、変換パターン決定部53、並びに検出部54から構成されている。

入力されたデータ列には加算器41によりDSV制御ビットが所定の間隔で挿入される。DSV制御ビットが挿入された入力データ列は、基本規則変換パターン処理部51と特定規則変換パターン処理部52へ送られる。基本規則変換パターン処理部51は、データ列内でDSV制御を行うことの出来る規則（基本規則）を持った変換パターンによって、変換処理を行い、その処理情報である変換パターン処理情報を変換パターン決定部53へ供給する。この変換処理には、必要に応じて、検出部54における処理情報が用いられる。また、基本規則変換パターン処理部51は、同期パターンを挿入するための終端テーブルを持っており、データ列を所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた場合には、その情報が同期パターンに埋め込まれる。

特定規則変換パターン処理部52は、通常の変換パターンではないところの、データ列内でDSV制御を行うことの出来ない規則（特定規則）を持った置換パターンによって変換パターン処理を行い、その処理情報である特定規則変換パターン処理情報を変換パターン決定部53へ供給する。この変換パターン処理には、必要に応じて、検出部54からの情報が用いられる。変換パターン決定部53は、基本規則変換パターン処理部51と、特定規則変換パターン処理部52からの情報に基づいて、最終的に確定した変換パターンを選択し、符号語列として出力する。

検出部54は、変換パターン決定部53および同期パターン挿入部23における処理情報に基づいて、最終的に確定した変換パターンから、符号語列の所定のパラメータを保証するために必要な情報を生成し、基本規則変換パターン処理部51と特定規則変換パターン処理部52へ供給する。

また、各部の動作のタイミングは、図示しないタイミング管理部から供給されるタイミング信号に同期して管理されている。

図４は、図３の符号化装置11の主要部のより詳細な構成を示すブロック図である。基本規則変換パターン処理部51は、最小ラン連続制限処理部71と変換パターン処理部72により構成されている。検出部54は、直前符号検出部81と総合検出部82から構成されている。

変換パターン処理部72は、表４の基礎パターン部分と最大ランｋ＝７を実現するための置換パターンを含んでおり、RLL規則を守るように変換データ処理を行い、その処理情報としての変換データ処理情報を変換パターン決定部53へ供給する。この変換データ処理には、直前符号検出部81からの情報が用いられる。また、変換パターン処理部72は、同期パターンを挿入するための終端テーブルを持っており、入力データを所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた場合には、その情報が同期パターンに埋め込まれる。

最小ラン連続制限処理部71は、表４の最小ランｄの連続を制限する置換パターンのうちのデータ列内でDSV制御を行うことのできる基本規則を有する置換パターンを有しており、最小ランの連続回数を所望の回数までに制限するように処理を行い、その処理情報である最小ラン連続制限処理情報を変換パターン決定部53へ供給する。この処理には、直前符号検出部81からの情報と総合検出部82からの情報が用いられている。

特定規則変換パターン処理部52は、最小ランｄの連続を制限する置換パターンのうち、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターンを有し、最小ランの連続回数を所望の回数までに制限するように処理を行い、その処理情報である特定規則変換パターン処理情報を変換パターン決定部53へ供給する。

変換パターン決定部53は、変換パターン処理部72からの情報と最小ラン連続制限処理部71からの情報、さらに、特定規則変換パターン処理部52からの情報に基づいて、最終的に確定した変換パターンを選択し、符号語列として出力する。同期パターン挿入部23は、符号語列に所定の間隔、所定の位置に同期パターンを挿入する。同期パターンの決定には、必要に応じて、変換パターン処理部72から出力された終端テーブル処理情報が用いられる。そして、同期パターン挿入部23の出力は、NRZI化部24においてNRZI化され、記録符号列（あるいは伝送路に出力する場合は伝送符号列）として出力される。記録部12は、記録媒体13にこの記録符号列を記録する。あるいは、伝送路にこの伝送符号列が伝送される。

図４においてさらに、直前符号検出部81は、変換パターン決定部53および同期パターン挿入部23の出力に基づいて、最終的に確定した変換パターンからRLLを保証するために必要な情報を生成し、変換パターン処理部72と最小ラン連続制限処理部71へ供給する。総合検出部82は、変換パターン決定部53および同期パターン挿入部23の出力から、最小ランの連続制限回数を保証するために必要な情報を生成し、最小ラン連続制限処理部71へ供給し、別途、特定規則変換パターン処理部52へも供給する。

また各部の動作のタイミングは、図示しないタイミング管理部から供給される、タイミング信号に同期して管理されている。

図５は、図４の符号化装置11の主要部のより詳細な構成を示すブロック図である。DSV制御ビット決定挿入部21には、加算器41の出力を２ビット単位で最大16ビット分保持するシフトレジスタ42が設けられている。シフトレジスタ42の出力は、変換パターン処理部72の変換パターン検出部121、最小ラン連続制限処理部71の最小ラン連続制限パターン検出予想部111と最小ラン連続制限パターン検出部112、並びに特定規則変換パターン処理部52の特定規則変換パターン検出部101に出力されている。

変換パターン処理部72は、変換パターン検出部121、変換テーブル（変調テーブル）122（変換テーブル122A乃至122D）、セレクタ123、並びに不確定ビット決定部124により構成されている。

最小ラン連続制限処理部71は、最小ラン連続制限パターン検出予想部111、最小ラン連続制限パターン検出部112、最小ラン連続制限テーブル（変調テーブル）113（最小ラン連続制限テーブル113A，113B）、並びに不確定ビット決定部114により構成されている。

特定規則変換パターン処理部52は、特定規則変換パターン検出部101と特定規則変換テーブル（変調テーブル）102により構成されている。

加算器41は、入力されたデータ列にDSV制御ビットを所定の間隔で挿入する。DSV制御ビットが挿入された入力データ列は、シフトレジスタ42により１データずつ順次シフトされ、処理単位である２データ単位に揃えられる。２データ単位のデータ列は、変換パターン検出部121、最小ラン連続制限パターン検出予想部111、最小ラン連続制限パターン検出部112、並びに特定規則変換パターン検出部101に対して、各部がその処理を行うのに必要なビット数分だけ並列に供給される。

表４が変調テーブルとされるので、各部がその処理を行うのに必要な参照ビット数の最大値は15ビットであるが、２ビット単位で処理されるため、シフトレジスタ42は16ビットを保持する。

変換パターン検出部121は、シフトレジスタ42から入力されたデータ列より、RLL規則を守る変換パターンの検出を行い、その結果情報（変換パターン決定情報）を変換パターン決定部53へ出力するとともに、各変換テーブル122A乃至122Dへも出力する。変換テーブル122Aは拘束長ｉ＝１の変換処理を行う。即ち、２データを３チャネルビットに変換し、セレクタ123に出力する。変換テーブル122Bは拘束長ｉ＝２の変換処理を行う。即ち、４データを６チャネルビットに変換し、変換パターン決定部53に出力する。変換テーブル122Cは拘束長ｉ＝３の変換処理を行う。即ち、６データを９チャネルビットに変換し、変換パターン決定部53に出力する。変換テーブル122Dは拘束長ｉ＝４の変換処理を行う。即ち、８データを12チャネルビットに変換し、変換パターン決定部53に出力する。また、変換パターン検出部121は、不確定符号に対応する不確定データを検出したとき、セレクタ123に不確定パターン識別情報を出力する。

セレクタ123は、変換パターン検出部121からの不確定パターン識別情報に基づいて、変換テーブル122Aから供給されるチャネルビット列に不確定符号が含まれる場合（不確定パターン識別情報が不確定符号の存在を表している場合）、変換テーブル122Aより供給されたチャネルビット列を不確定ビット決定部124に出力する。

不確定ビット決定部124は、直前符号検出部81の出力に基づいて、セレクタ123より供給された３チャネルビットに含まれる不確定ビットを確定し、不確定ビットが確定された後の３チャネルビットの符号列を変換パターン決定部53に出力する。これに対して、不確定符号が含まれていない場合には、セレクタ123は、変換テーブル122Aより供給されたチャネルビット列を変換パターン決定部53に直接出力する。

また、変換パターン処理部72は同期パターンを挿入するための終端テーブルを持っており、所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた場合には、その情報が同期パターンに埋め込まれる。

最小ラン連続制限パターン検出部112は、シフトレジスタ42より供給されるデータ列内に、最小ランの連続回数を制限するための変換パターンを検出した時、その情報を最小ラン連続制限パターン検出情報として、変換パターン決定部53へ出力するとともに、各最小ラン連続制限テーブル113A，113Bにも出力する。最小ラン連続制限テーブル113Aは、最小ラン連続制限パターン検出部112より供給された最小ラン連続制限パターン検出情報に基づいて、６データを９チャネルビットに変換する処理を行い、９チャネルビットの符号列を変換パターン決定部53に出力する。最小ラン連続制限テーブル113Bは、最小ラン連続制限パターン検出情報に基づいて、10データを15チャネルビットに変換し、不確定ビット決定部114に出力する。不確定ビット決定部114は、直前符号検出部81と総合検出部82の出力に基づいて、最小ラン連続制限テーブル113Bより供給された15チャネルビットに含まれる不確定ビットを確定し、確定された後の15チャネルビットの符号列を変換パターン決定部53に出力する。

最小ラン連続制限パターン検出予想部111は、シフトレジスタ42より入力されたデータ列の先頭ではない所定の位置（途中の位置）において、最小ランの連続回数を制限するための変換パターンのうち所定の変換パターンを検出した時、その情報を最小ラン連続制限パターン検出予想情報として変換パターン決定部53へ出力する。

特定規則変換パターン検出部101は、表４における最小ランｄの連続を制限する置換パターンのうち、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターンを有しており、その変換パターンを検出した時、その情報を特定規則変換パターン検出情報として、変換パターン決定部53へ出力するとともに、特定規則変換テーブル102へも出力する。特定規則変換テーブル102は、検出されたデータパターンを符号パターンに変換し、変換後の符号パターン（チャネルビット列）を、変換パターン決定部53に供給する。この検出には必要に応じて、直前に挿入された同期パターンの情報が用いられる。変換パターン決定部53は、変換パターン検出部121、最小ラン連続制限パターン検出部112、最小ラン連続制限パターン検出予想部111、そして特定規則変換パターン検出部101からの情報を用いて、各変換テーブルからのチャネルビット列出力から、変換パターンを最終的に決定して出力する。

同期パターン挿入部23は、決定された変換パターン列に所定の間隔、所定の位置で同期パターンを挿入し、出力する。同期パターンの決定には、必要に応じて、変換パターン検出部121にて発生され、変換パターン決定部53を介して得られた終端テーブル処理に関する情報が用いられる。NRZI化部24は、同期パターン挿入後のチャネルビット列をNRZI化し、記録符号列（あるいは伝送路に出力する場合は伝送符号列）として出力する。この出力は、記録部12により記録媒体13に記録されるか、あるいは所定の伝送路に伝送される。

直前符号検出部81は、変換パターン決定部53および同期パターン挿入部23の出力に基づいて、最終的に確定した変換パターンからRLLを保証するために必要な情報を生成し、不確定ビット決定部124，114へ供給する。総合検出部82は、変換パターン決定部53により最終的に確定された変換パターン、および同期パターン挿入部23により出力される同期パターンに基づいて、最小ランの連続制限回数を保証するために必要な情報を生成し、不確定ビット決定部114へ供給するとともに、特定規則変換パターン検出部101へも供給する。

図５と表４の間での対応を示すと、最小ラン連続制限パターン検出部112は、表４において入力データ列が（110111）であり、さらに続くチャネルビット列が“010”であるかどうか、又は（1001110111）であるかどうかを検出する。最小ラン連続制限パターン検出予想部111は、表４において、入力データ列の５データ目以降が（110111）であり、さらに続くチャネルビット列が“010”であるかどうかを検出するか、あるいは表４において、入力データ列の３データ目以降が（110111）であり、さらに続くチャネルビット列が“010”であるかどうかを検出する。

不確定ビット決定部124は、表４において、入力データ列（11）を“*0*”に変換するテーブルに相当する。直前のチャネルビットが“１”のときは“000”が、直前のチャネルビットが“０”のときは“101”が、それぞれ出力される。不確定ビット決定部114は、表４において、入力データ列（1001110111）を“$0$ 010 000 000 101”に変換するテーブルに相当する。直前の２チャネルビットが“10”あるいは“01”のときは“000 010 000 000 101”が、直前の２チャネルビットが“00”のときは“101 010 000 000 101”が、それぞれ出力される。

特定規則変換パターン検出部101は、直前に決定された変換パターンあるいは同期パターンの最終符号語が“１”であって、さらに、表４において、入力データ列が（01110111）であるかどうかを検出する。直前符号検出部81は、決定された変換パターン（チャネルビット列）の一番最後のチャネルビット列を記憶し、これが“１”か“０”かによる情報（フラグ）を出力する。このチャネルビット列には、挿入された同期パターンも含めてある。総合検出部82は、決定された変換パターン（チャネルビット列）の最後から２チャネルビット目を記憶し、これが“１”か“０”かによる情報（フラグ）を出力する。総合保証部82は、あるいは、最小ランｄ＝１の特性とあわせて最後から３チャネルビット分を記憶し、これが“010”かそうでないかによる情報（フラグ）を出力する。この情報は、不確定ビット決定部114へ供給される。さらに総合検出部82は、決定された変換パターン（チャネルビット列）あるいは同期パターンの、最後の１チャネルビットを記憶し、これが“１”か“０”かによる情報（フラグ）を出力する。この情報は、特定規則変換パターン検出部101へ供給される。

さらに図５と表４の間での対応を示すと、変換パターン決定部53は、変換テーブル部122A乃至122Dからの出力、最小ラン連続制限テーブル部113A,113Bからの出力、そして特定規則変換テーブル102からの出力が重なる場合に、変換パターン検出部121、最小ラン連続制限パターン検出部112、最小ラン連続制限パターン検出予想部111、並びに特定規則変換パターン検出部101からの情報を用いて、変換パターンの決定を行う。

表４において、例えば、データパターン（11）と（110111）＋“010”が重なる場合は、拘束長の大きい最小ラン連続制限テーブル113Aからの出力（後者）が選択される。また、表４において例えば、データパターン（10）と（1001110111）＋“010以外”が重なる場合は、拘束長の大きい最小ラン連続制限テーブル113Bからの出力（後者）が選択される。表４において例えば、データパターン（10）と（1001110111）＋“010”が重なる場合は、最小ラン連続制限パターン検出予想部111からの出力により、拘束長の小さい変換テーブル122Aからの出力（前者）が選択される。さらにまた、表４において例えば、同期パターンの直後において、データパターン（01）と“１”＋（01110111）＋“010以外”が重なる場合は、特定規則変換パターン検出部101からの出力に基づいて後者が選択される。表４において例えば、データパターン（01）と“１”＋（01110111）＋“010”が重なる場合は、最小ラン連続制限パターン検出予想部111からの出力に基づいて、拘束長の小さい変換テーブル122Aからの出力（前者）が選択される。

図６乃至図９は、直前符号検出部81（図６）、総合検出部82（図７）、不確定ビット決定部124（図８）、および不確定ビット決定部114（図９）における処理の具体例を説明したものである。直前符号検出部81は、直前に決定された１チャネルビットを参照し、それが“１”であるとき不確定ビット“*0*”＝“000”とし、“０”であるとき不確定ビット“*0*”＝“101”とする（図６）。総合検出部82は、直前に決定された３チャネルビットを参照し、それが“010”であるとき最小ラン連続制限総合フラグ（１）をonとし、それ以外の場合は、offとする。また、直前の符号語列の１チャネルビットが“１”の場合、最小ラン連続制限総合フラグ（２）がonとされ、そうでない場合、offとされる（図７）。

不確定ビット決定部124は、直前符号フラグがonのとき（直前の符号が“１”のとき）、不確定ビット“$0$”＝“000”とし、直前符号フラグがoffのとき（直前の符号が“０”のとき）、不確定ビット“$0$”＝“101”とする（図８）。

不確定ビット決定部114は、直前符号フラグがonの場合（直前の符号語が“xx１”の場合）、不確定ビット“$0$”＝“000”とし、直前符号フラグがoffの場合（直前の符号が“xx０”の場合）、最小ラン連続制限総合フラグ（１）がonであれば（直前の符号語が“x10”であれば）、不確定ビット“$0$”＝“000”とし、最小ラン連続制限総合フラグ（１）がoffであれば（直前の符号語が“x00”であれば）、不確定ビット“$0$”＝“101”とする（図９）。

以上より、表４の最小ラン連続制限パターンにある“$0$”は、直前に決定された２チャネルビットが“01”であるとき“000”とされ、“10”であるとき“000”とされ、“00”であるとき“101”とされる。そして最小ランｄ＝１より、２チャネルビットビットの“11”は出現しないのでここでは定義されていない。

次に、図10のフローチャートを参照して、図１（図５）の変調装置１の記録方法（変調方法）について説明する。ステップS1において、DSV制御ビット決定挿入部21の加算器41は、入力されたデータ列に対してDSV制御ビットを付加する。

ステップS2においてシフトレジスタ42は、加算器41より供給されたDSV制御ビットが付加されたデータ列を２ビット単位で保持する。ステップS3で最小ラン連続制限パターン検出予想部111により予想処理が、ステップS4で最小ラン連続制限処理部71により最小ラン連続制限パターン検出処理が、ステップS5で特定規則変換パターン処理部52により特定規則変換パターン検出処理が、そして、ステップS6で変換パターン処理部72により変換パターン検出処理が、それぞれ実行される。

なお、実際には、これらのステップS3乃至ステップS6の処理はそれぞれ並列して実行される。

ステップS3の予想処理の詳細は図11のフローチャートを参照して後述するが、これにより、データに変換パターン（110111）が途中（５ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(D5)がonされ、変換パターン（110111）が途中（３ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(D3)がonされる。そして、そうでない場合には予想フラグがoffされる。

これに対して、ステップS4の最小ラン連続制限パターン検出処理の詳細は図12のフローチャートを参照して後述するが、これによりデータが変換パターン（1001110111）である場合には、最小ラン連続制限パターン検出フラグ（10data）がonとされ、10データを15チャネルビットに変換する処理が実行される。また、データが変換パターン（110111）であり、次のチャネルビットが“010”である場合には、最小ラン連続制限パターン検出フラグ（6data）がonとされる。そうでない場合には、最小ラン連続制限データ検出フラグがoffとされる。

ステップS5の特定規則変換パターン検出処理の詳細は、図14のフローチャートを参照して後述するが、これにより、データがデータパターン(01110111)と一致し、かつ最小ラン連続制限総合フラグ（２）がonである場合には、特定規則変換パターン検出フラグがonとされ、８データが12チャネルビットに変換される。

ステップS6の変換パターン検出処理の詳細は図15のフローチャートを参照して後述するが、これにより、８データを12チャネルビットに変換する処理、６データを９チャネルビットに変換する処理、４データを６チャネルビットに変換する処理、または２データを３チャネルビットに変換する処理が実行される。

図10に戻って、次に、ステップS7において、変換パターン決定部53は変換パターン決定処理を実行する。この変換パターン決定処理の詳細は図19のフローチャートを参照して後述するが、これにより変換パターン処理部72の変換テーブル122A乃至122Dにより変換された符号パターン、最小ラン連続制限テーブル113A，113Bにより変換された符号パターン、または特定規則変換テーブル102により変換された符号パターンのいずれかが選択され、出力される。

ステップS8において、同期パターン挿入部23は、変換パターン決定部53より入力された、変換パターンが最終的に確定された符号列に対して同期パターンを挿入する。ステップS9において、NRZI化部24は、同期パターン挿入部23より供給された同期パターンが挿入されている符号列をNRZI化する。ステップS10において、記録部12は、NRZI化部24によりNRZI化された記録符号列を記録媒体13に記録する。

次に、図11のフローチャートを参照して、図10のステップS3における予想処理の詳細について説明する。

ステップS51において、最小ラン連続制限パターン検出予想部111は、予想フラグをクリアする。即ち、後述するステップS54,S57で出力される予想フラグ(D5),(D3)がクリアされる。ステップS52において、最小ラン連続制限パターン検出予想部111は、シフトレジスタ42より供給されたデータがデータパターン（xxxx110111）と一致するかを判定する。入力されたデータがデータパターン（xxxx110111）と一致する（データがデータパターン（110111）と５ビット目から一致する）場合には、ステップS53において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS54において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D5)onを最小ラン連続制限パターン検出予想情報として変換パターン決定部53に出力する。このフラグは後述する図19のステップS362で利用される。

ステップS52において、データがデータパターン（xxxx110111）と一致しないと判定された場合、ステップS55において、最小ラン連続制限パターン検出予想部111は、データがデータパターン（xx110111）と一致するかを判定する。入力されたデータがデータパターン（xx110111）と一致する（データがデータパターン（110111）と３ビット目から一致する）場合には、ステップS56において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS57において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D3)onを最小ラン連続制限パターン検出予想情報として変換パターン決定部53に出力する。このフラグは後述する図19のステップS367で利用される。

ステップS53において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS55において、データがデータパターン（xx110111）と一致しないと判定された場合、またはステップS56において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS58において、最小ラン連続制限パターン検出予想部111は、予想フラグoffを出力する。この予想フラグoffは、ステップS54で生成される予想フラグ（D5）のoffを意味するとともに、ステップS57で生成される予想フラグ（D3）のoffをも意味する。

次に、図12のフローチャートを参照して、図10のステップS4の最小ラン連続制限パターン検出処理について説明する。

ステップS71において、最小ラン連続制限パターン検出部112は、検出フラグをクリアする。即ち、後述するステップS73,S78で出力される最小ラン連続制限パターン検出フラグ(10data),(6data)がクリアされる。ステップS72において、最小ラン連続制限パターン検出部112は、シフトレジスタ42より供給されたデータがデータパターン（1001110111）と一致するかを判定する。入力されたデータがデータパターン（1001110111）と一致する場合には、ステップS73において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグ（10data）onを最小ラン連続制限パターン検出情報として、変換パターン決定部53と最小ラン連続制限テーブル113A，113Bに出力する。このフラグは後述する図19のステップS361で利用される。

ステップS74において、最小ラン連続制限テーブル113Bは、10データ／15チャネルビット処理を実行する。この処理の詳細は図13に示されている。

図13のステップS91において、最小ラン連続制限テーブル113Bは符号パターン“$0$ 010 000 000 101”を不確定ビット決定部114に出力する。ステップS92において、不確定ビット決定部114は、直前符号フラグはonかを判定する。直前符号フラグは、直前符号検出部81が出力するフラグであり、直前の符号語列の１チャネルビットが“１”のときonとされる（その詳細は、図17を参照して後述する）。

ステップS92において、直前符号フラグがonであると判定された場合（直前の符号が“１”である場合）、ステップS96において、不確定ビット決定部114は、ステップS91で出力された不確定符号を含む符号語“$0$”を“000”に設定し、ステップS97において“000 010 000 000 101”を出力する。

ステップS92において、直前符号フラグがonではない（offである）と判定された場合（直前の符号が“０”である場合）、ステップS93において、不確定ビット決定部114は、最小ラン連続制限総合フラグ(1)がonかを判定する。この最小ラン連続制限総合フラグ(1)は、総合検出部82により検出されるフラグであり、直前符号語列の３チャネルビットが“010”のときonとされる（その詳細は、図18を参照して後述する）。

ステップS93において最小ラン連続制限総合フラグ(1)がonであると判定された場合（直前の符号が“010”である場合）には、ステップS96において、不確定ビット決定部114は、直前符号フラグがonである場合と同様に、“$0$”に“000”を設定し、ステップS97においてチャネルビット列“000 010 000 000 101”を出力する。

ステップS93において、最小ラン連続制限総合フラグ(1)がonではない（offである）と判定された場合（直前の符号が“010”ではない場合）、ステップS94において、不確定ビット決定部114は、符号語“$0$”に“101”を設定し、ステップS95においてチャネルビット列“101 010 000 000 101”を出力する。

図12に戻って、ステップS72において、データがデータパターン（1001110111）と一致しないと判定された場合、ステップS75において、最小ラン連続制限パターン検出部112は、データがデータパターン（110111）と一致するかを判定する。データがデータパターン（110111）と一致する場合には、ステップS76において、最小ラン連続制限パターン検出部112は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS78において、最小ラン連続制限パターン検出部112は、最小ラン連続データ検出フラグ（６data）onを出力する。このフラグは図19のステップS364で利用される。ステップS79において、最小ラン連続制限テーブル113Aは、置換パターン“001 000 000”を変換パターン決定部53に出力する。この置換パターン（チャネルビット列）は図19のステップS365で選択、出力される。

ステップS75において、入力されたデータがデータパターン（110111）と一致しないと判定された場合、並びにステップS76において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS77において、最小ラン連続制限パターン検出部112は、最小ラン連続制限データ検出フラグoffを変換パターン決定部53に出力する。この最小ラン連続制限データ検出フラグのoffは、最小ラン連続制限パターン検出フラグ（10data）がoffであることを意味するとともに、最小ラン連続制限パターン検出フラグ（6data）がoffであることを意味する。

次に図14のフローチャートを参照して、図10のステップS5における特定規則変換パターン検出処理について説明する。

ステップS151において、特定規則変換パターン検出部101は、データがデータパターン(01110111)と一致するかを判定する。データがデータパターン(01110111)と一致する場合、ステップS152において、特定規則変換パターン検出部101は、最小ラン連続制限総合フラグ(2)がonかを判定する。最小ラン連続制限総合フラグ(2)がonである場合（図18を参照して後述するように、直前の符号語列の１チャネルビットが“１”である場合）、ステップS153で特定規則変換パターン検出部101は、特定規則変換パターン検出フラグonを出力する。このフラグは図19のステップS366で利用される。ステップS154において、特定規則変換テーブル102は、８データを12チャネルビットに変換する。具体的には、データパターン(01110111)が符号パターン“010 000 000 101”に一括して変換される。このチャネルビット列は図19のステップS368で選択、出力される。

ステップS151において、データがデータパターン(01110111)と一致しないと判定された場合、並びにステップS152において、最小ラン連続制限総合フラグ(2)がonではない（offである）と判定された場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS155において、特定規則変換パターン検出部101は特定規則変換パターン検出フラグoffを出力する。

次に、図15のフローチャートを参照して、図10のステップS6における変換パターン検出処理の詳細について説明する。

ステップS211において、変換パターン検出部121は、シフトレジスタ42より入力されたデータがデータパターン（00001000），（00000000）と一致するかを判定する。入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、ステップS212において、変換パターン検出部121は、８データ／12チャネルビットの変換パターン決定情報を出力する。この情報は、変換パターン決定部53と変換テーブル122A乃至122Dに供給される。ステップS213において、変換テーブル122Dは、８データを12チャネルビットに変換する。そして、12チャネルビットは変換パターン決定部53に供給される。即ち、入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、それぞれ符号列“000 100 100 100”または“010 100 100 100”が出力される。ステップS212で出力された情報は後述する図19のステップS369で利用され、ステップS213で変換された符号列はステップS370で選択、出力される。

ステップS211において、入力されたデータがデータパターン（00001000），（00000000）と一致しないと判定された場合、ステップS214において、変換パターン検出部121は、入力されたデータがデータパターン（000011），（000010），（000001），（000000）と一致するかを判定する。入力されたデータがこの４つのいずれかと一致する場合には、ステップS215において変換パターン検出部121は、６データ／９チャネルビット決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS216において、変換テーブル122Cは、６データを９チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれかである場合には、符号列“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”がそれぞれ出力される。ステップS215で出力された情報は図19のステップS371で利用され、ステップS216で変換された符号列はステップS372で選択、出力される。

ステップS214において、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれとも一致しないと判定された場合には、ステップS217において変換パターン検出部121は、入力されたデータがデータパターン（0011），（0010），（0001）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS218において変換パターン検出部121は、４データ／６チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS219において変換テーブル122Bは、４データを６チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（0011）と一致する場合には符号列“010 100”が出力され、入力データがデータパターン（0010）と一致する場合には符号列“010 000”が出力され、入力データがデータパターン（0001）と一致する場合には符号列“000 100”が出力される。ステップS218で出力された情報は図19のステップS373で利用され、ステップS219で変換された符号列はステップS374で選択、出力される。

ステップS217において、入力されたデータがデータパターン（0011），（0010），（0001）のいずれとも一致しないと判定された場合には、ステップS220において変換パターン検出部121は、２データ／３チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。この情報は、図19のステップS375,S376で利用される。

ステップS221において、変換パターン検出部121は、入力された２データはデータパターン（11）と一致するかを判定する。入力されたデータがデータパターン（11）と一致する場合には、ステップS222において変換パターン検出部121は、不確定パターン識別情報をセレクタ123に出力する。不確定パターン識別情報は、後述する図16のステップS252で利用される。

ステップS221において、入力されたデータがデータパターン（11）と一致しないと判定された場合においては、ステップS222の処理はスキップされる。ステップS222の処理の後、またはステップS221でデータがデータパターン（11）と一致しないと判定された場合には、ステップS223において、変換テーブル122Aは、２データ／３チャネルビット処理を実行する。この２データ／３チャネルビット処理の詳細は図16のフローチャートに示されている。

次に、図16のフローチャートを参照して、図15のステップS223における２データ／３チャネルビット処理の詳細について説明する。

ステップS251において、変換テーブル122Aは、２データを３チャネルビットに変換してセレクタ123に出力する。即ち、変換テーブル122Aは、入力されたデータがデータパターン（11）と一致する場合には符号列“*0*”を出力し、入力されたデータがデータパターン（10）と一致する場合には符号語“001”を出力し、入力されたデータがデータパターン（01）と一致する場合には符号語“010”を出力する。

ステップS252において、セレクタ123は、不確定パターン識別情報を取得したかを判定する。不確定パターン識別情報（図15のステップS222で出力される）が変換パターン検出部121より取得されてない場合には、ステップS253においてセレクタ123は、３チャネルビットを変換パターン決定部53に出力する処理を実行する。具体的には、変換テーブル122Aより入力された元々不確定ビットを含まないチャネルビット“001”，“010”が変換パターン決定部53に出力される。ステップS253で出力された符号列は、図19のステップS378で選択、出力される。

これに対して、ステップS252において、不確定パターン識別情報が変換パターン検出部121より取得されたと判定された場合、ステップS254において、セレクタ123は３チャネルビット(“*0*”)を不確定ビット決定部124に出力する。ステップS255において、不確定ビット決定部124は直前符号フラグはonかを判定する。この直前符号フラグは、後述する図17のステップS303,S304の処理に基づき、直前符号検出部81から供給されている。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS256において不確定ビット決定部124は、符号語“000”を変換パターン決定部53に出力する。これに対して、直前符号フラグがonではない（offである）場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS257において不確定ビット決定部124は、符号語“101”を変換パターン決定部53に出力する。ステップS256，S257で出力された符号列は、図19のステップS377で選択、出力される。

次に、図17と図18のフローチャートを参照して、直前符号検出部81と総合検出部82の処理について説明する。

最初に、図17のフローチャートを参照して、直前符号検出部81の直前符号検出処理について説明する。

ステップS301において、直前符号検出部81は、同期パターンが直前に挿入されている場合は、挿入パターンの最後のチャネルビットを直前の符号語列の１チャネルビットとする。即ち、直前符号検出部81は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS302の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。

ステップS302において、直前符号検出部81は、変換パターン決定部53により最終的に確定された符号列より、次の変換処理の直前の符号列の１チャネルビットは“１”かを判定する。直前の符号列の１チャネルビットが“１”である場合には、ステップS303において直前符号検出部81は、直前符号フラグonを出力する。これに対して、ステップS302において、直前の符号列の１チャネルビットが“１”ではないと判定された場合（“０”であると判定された場合）、ステップS304において、直前符号検出部81は直前符号フラグoffを出力する。この直前符号フラグは、不確定ビット決定部124と不確定ビット決定部114に出力され、図13のステップS92と図16のステップS255で利用される。

次に、図18のフローチャートを参照して、総合検出部82による最小ラン連続制限総合検出処理について説明する。

ステップS321において、総合検出部82は、同期パターンが直前に挿入されている場合は、挿入パターンの最後の３チャネルビットを直前の符号語列の３チャネルビットとする。即ち、総合検出部82は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS322の判定における直前の符号語列の３チャネルビットとして、挿入パターン（同期パターン）の最後の３チャネルビットを選択する。

ステップS322において、総合検出部82は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の３チャネルビットは“010”かを判定する。直前の符号語列の３チャネルビットが“010”である場合には、ステップS323において、総合検出部82は、最小ラン連続制限総合フラグ(1)onを出力する。ステップS322において、直前の符号語列の３チャネルビットが“010”ではないと判定された場合（“000”，“101”,“001”である場合）、ステップS324において、総合検出部82は、最小ラン連続制限総合フラグ(1)offを出力する。この最小ラン連続制限総合フラグ(1)は不確定ビット決定部114に出力され、図13のステップS93で利用される。

ステップS325において、総合検出部82は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列のチャネルビットが“１”である場合には、ステップS326において、総合検出部82は、最小ラン連続制限総合フラグ(2)onを出力する。ステップS325において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS327において、総合検出部82は、最小ラン連続制限総合フラグ(2)offを出力する。この最小ラン連続制限総合フラグ(2)は特定規則変換パターン検出部101に出力され、図14のステップS152で利用される。

次に、図19のフローチャートを参照して、図10のステップS7における変換パターン決定処理の詳細について説明する。

ステップS361において、変換パターン決定部53は、最小ラン連続制限パターン検出フラグ（10data）がonかを判定する。この最小ラン連続制限パターン検出フラグ（10data）は、図12のステップS73，S77で最小ラン連続制限パターン検出部112より出力されたものである。最小ラン連続制限パターン検出フラグ（10data）がonである場合（入力データがデータパターン（1001110111）と一致する場合）には、ステップS362において変換パターン決定部53は、予想フラグ(D5)がonかを判定する。この予想フラグ(D5)は、図11のステップS54，S58において最小ラン連続制限パターン検出予想部111より出力されたものである。

予想フラグ(D5)がonではない（offである）場合（入力データ列がデータパターン（xxxx110111）と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS363において変換パターン決定部53は、置換パターン10データ／15チャネルビットを選択、出力する。具体的には、図13のステップS95,S97で出力された符号パターン“101 010 000 000 101”,“000 010 000 000 101”が選択、出力される。

ステップS361において、最小ラン連続制限パターン検出フラグ（10data）がonではない（offである）と判定された場合（入力データのデータパターンは（1001110111）ではないと判定された場合）、ステップS364において変換パターン決定部53は、最小ラン連続制限パターン検出フラグ（6data）がonかを判定する。この最小ラン連続制限パターン検出フラグ（6data）は、図12のステップS78でデータパターンが（110111）であり、次の３チャネルビットが“010”である場合に出力されたものである。ステップS364において、最小ラン連続制限パターン検出フラグ（6data）がonであると判定された場合（データパターンが（110111）と一致し、次の３チャネルビットが“010”である場合）、ステップS365において変換パターン決定部53は、置換パターン６データ／９チャネルビットの変換出力を選択、出力する。即ち、図12のステップS79で変換された置換パターン”001 000 000”が選択、出力されることになる。

ステップS364において、最小ラン連続制限パターン検出フラグ（6data）がoffであると判定された場合（入力データがデータパターン（110111）ではないか、あるいはそうであったとしても次のチャネルビットが“010”ではない場合）、並びにステップS362で予想フラグ(D5)がonであると判定された場合（最小ラン連続制限パターン検出フラグ（10data）がonであり、さらにデータが（xxxx110111）で、かつ次のチャネルビットが“010”である場合）、ステップS366において変換パターン決定部53は、特定規則変換パターン検出フラグはonかを判定する。このフラグは図14のステップS153で、データがデータパターン(01110111)と一致し、直前の符号が“１”である場合にonとされる。

特定規則変換パターン検出フラグがonである場合（データがデータパターン(01110111)と一致し、直前の符号が“１”である場合）、ステップS367において変換パターン決定部53は、予想フラグ(D3)がonかを判定する。この予想フラグ(D3)は、図11のステップS57，S58において最小ラン連続制限パターン検出予想部111より出力されたものである。

予想フラグ(D3)がonではない（offである）場合（入力データ列がデータパターン（xx110111）と一致しないか、または一致したとしても、次のチャネルビットが“010”ではない場合）、ステップS368において変換パターン決定部53は、置換パターン８データ／12チャネルビットを選択し、出力する。即ち、予想フラグ(D3)がoffである場合には（データが（xx110111）でないか、または（xx110111）であったとしても次のチャネルビットが“010”でない場合には）、図14のステップS154で出力した置換パターン“010 000 000 101”が選択され、同期パターン挿入部23に出力される。

ステップS366において、特定規則変換パターン検出フラグがoffであると判定された場合（データがデータパターン(01110111)と一致しない場合）、並びにステップS367で予想フラグ(D3)がonであると判定された場合（特定規則変換パターン検出フラグがonであり、さらにデータが（xx110111）で、かつ次のチャネルビットが“010”である場合）、ステップS369において変換パターン決定部53は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図15のステップS212で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS370において変換パターン決定部53は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図15のステップS213で変換されたチャネルビット列“000 100 100 100”または“010 100 100 100”が選択、出力されることになる。

ステップS369において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS371において変換パターン決定部53は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図15のステップS215で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS372において変換パターン決定部53は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図15のステップS216で出力されたチャネルビット“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”が選択、出力されることになる。

ステップS371において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS373において変換パターン決定部53は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図15のステップS218で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS374において変換パターン決定部53は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図15のステップS219で出力されたチャネルビット“010 100”,“010 000”,“000 100”が選択、出力されることになる。

ステップS373において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS375において変換パターン決定部53は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部121より受信したかを判定する。この情報は、図15のステップS220において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS376において変換パターン決定部53は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS377において変換パターン決定部53は、不確定ビット決定部の３チャネルビット選択、出力する。具体的には、図16のステップS256,S257において出力された３チャネルビット“000”,“101”が選択出力される。

これに対して、ステップS376において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS378において変換パターン決定部53は、セレクタの３チャネルビットを選択し、出力する。即ち、この場合には、図16のステップS253で出力された符号パターン“001”,“010”が選択、出力される。

以上のようにして変換パターンが決定されると、決定されたチャネルビットに相当する分だけデータ列がシフトレジスタ42においてシフトされ、次のデータの変換パターン決定処理が実行されることになる。

以上の処理のうち、特定規則変換パターン処理部52と基本規則変換パターン処理部51の処理についてさらに説明すると、図20に示されるようになる。

即ち、最小ラン連続制限パターン検出予想部111は、入力データ列が(xxxx110111)である場合には、さらに次の３チャネルビットが“010”であるかを判定し、次の３チャネルビットが“010”である場合には、予想フラグ（D5）onを出力し、一致しない場合には予想フラグ（D5）offを出力する。また、最小ラン連続制限パターン検出予想部111は、入力データ列が(xx110111)である場合には、さらに次の３チャネルビットが“010”であるかを判定し、次の３チャネルビットが“010”である場合には、予想フラグ（D3）onを出力し、一致しない場合には予想フラグ（D3）offを出力する。

また、最小ラン連続制限データの検出は、最小ラン連続制限パターン検出部112により、入力データ列の10データが表４にある拘束長ｉ＝５の10データの最小ラン連続制限データ（1001110111）と一致するかどうか比較することで行われる。一致したとき、さらに続くチャネルビット列が“010”であるかが、予想フラグ(D5)に基づいて、変換パターン決定部53により判定される。続くチャネルビットが“010”でない（予想フラグ(D5)がoffである）ときは、データ（1001110111）は一括して変換されるが、続くチャネルビットが“010”である（予想フラグ(D5)がonである）ときは、データ（1001110111）は一括して変換されず、分割して先頭から２ビットが処理される（例外処理される）。

10データがデータパターン（1001110111）と一致しなかった場合、最小ラン連続制限パターン検出部112は６データが表４にあるｉ＝３の拘束長の６データの最小ラン連続制限データ（110111）と一致するかどうかを判定する。一致したとき、最小ラン連続制限パターン検出部112は、さらに続くチャネルビット列が“010”であるかをデータ列内で見るために、後続の５データを参照する。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンと一致した時、６データ（110111）の最小ランの連続制限パターン検出処理が行われ、一致しないとき、先頭の２データが変換される。６データの最小ラン連続制限データ（110111）と一致しない場合は、最小ラン連続制限パターン検出処理は行われない。

特定規則変換パターン検出部101は、偶奇性保存違反のデータ(01110111)と一致し、かつ直前の符号が“１”である場合には、特定規則変換パターン検出フラグをonする。この場合、さらに続くチャネルビット列が“010”であるかが、予想フラグ(D3)に基づいて判定される。予想フラグ（D3）がoffであれば、データ(01110111)は一括して変換され、onであれば分割して変換される。

変換パターンの検出では、変換パターン検出部121は、入力データ列から８データを参照し、それが表４にある拘束長ｉ＝４の８データの変換パターンと一致するかどうか比較する。一致するパターンがあれば、変換テーブル122Dが置換符号を決定する。８データのパターンが一致しなかった場合、変換パターン検出部121は６データまでを参照し、それが表４にある拘束長ｉ＝３の６データの変換パターンと一致するかどうか比較する。一致するパターンがあれば、変換テーブル122Cが変換符号を決定する。６データのパターンが一致しなかった場合、変換パターン検出部121は４データまでを参照し、それが表４にある拘束長ｉ＝２の４データの変換パターンと一致するかどうか比較する。一致するパターンがあれば、変換テーブル122Bが変換符号を決定する。４データのパターンが一致しなかった場合は、変換パターン検出部121は最後に２データまでを参照し、それが表４にある拘束長ｉ＝１の２データのテーブル（11），（10），（01）と一致するかどうか比較する。この中に一致するパターンがあれば、変換テーブル122Aが変換符号を決定する。そして最終的な変換パターンの決定が、変換パターン決定部５３で行われる。

さらに各部の処理は、図21のように表すこともできる。図21において、最小ラン連続制限パターンの検出は、入力データ列から、10データを参照し、表４にある拘束長ｉ＝５の10データの最小ラン連続制限パターン（1001110111）と一致するかどうか比較することで行われる。一致したとき、例外処理を除いて、10データの最小ラン連続制限パターン検出処理が行われる。例外処理の判断のため、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、10データの最小ランの連続制限パターンは検出されなかったことになる。10データ（1001110111）が一致しなかった場合、６データまでが参照され、表４にある拘束長ｉ＝３の６データの最小ラン連続制限パターン（110111）と一致するかどうか比較される。一致したとき、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、６データの最小ランの連続制限パターン（110111）の検出処理が行われる。これらのいずれのパターンにも一致しない時は、６データの最小ランの連続制限パターンは検出されなかったことになる。

最小ラン連続制限パターンの検出において、10データの最小ラン連続制限パターン（1001110111）における例外処理が行われる場合は、（1001110111）＋“010”、即ち、データ列（1001）のさらに続くデータ列が、（110111）＋“010”である場合と表すことができる。（110111）＋“010”の判定は、６データの最小ラン連続制限パターン（110111）の検出と同一であり、結局、最小ラン連続制限パターン検出予想部111での動作である、入力データ列の５データ目以降が（110111）であり、さらに続くチャネルビット列が“010”である時、例外処理が行われる。

図21において、さらに、８データの特定規則変換パターンの検出が、直前に決定された変換パターンあるいは同期パターンの最終符号語が、“１”であり、入力データ列が、（01110111）と一致し、さらに続くチャネルビット列が“010”ではない時に行われる。特定規則変換パターンは、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターンであり、表４においては、さらに、最小ランｄの連続を制限する置換パターンとなっている。直前に決定された、変換パターンあるいは同期パターンの最終符号語が、“１”であることは、総合検出部82からの情報に基づき判定できる。そして、さらに続くチャネルビット列が“010”ではない時とは、上述した例外処理と同様であり、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、８データの特定規則変換パターンは検出されなかったことになる。

特定規則変換パターンの検出において、８データの特定規則変換パターン、即ち“１”＋（01110111）における例外処理が行われる場合は、（01110111）＋“010”、即ち、データ列（01）のさらに続くデータ列が（110111）＋“010”である場合と表すことができる。（110111）＋“010”の判定は、６データの最小ラン連続制限パターン（110111）の検出と同一の処理であり、結局、最小ラン連続制限パターン検出予想部111での動作である、入力データ列の３データ目以降が（110111）であり、さらに続くチャネルビット列が“010”である時、例外処理が行われる。

図21において、変換パターンの検出は入力データ列から８データを参照し、表４にある拘束長ｉ＝４の８データの変換テーブルと一致するかどうか比較することで行われる。一致するパターンがあれば、変換パターンが変換テーブル122Dからの情報に基づき決定される。これに一致しなかった場合、６データまでが参照され、表４にある拘束長ｉ＝３の６データの変換テーブルと一致するかどうか比較される。一致するパターンがあれば、変換パターンが変換テーブル122Cからの情報に基づき決定される。これに一致しなかった場合、４データまでが参照され、表４にある拘束長ｉ＝２の４データの変換テーブルと一致するかどうか比較される。一致するパターンがあれば、変換パターンが変換テーブル122Bからの情報に基づき決定される。これに一致しなかった場合は、最後に２データまでが参照され、表４にある拘束長ｉ＝１の２データのテーブル（11），（10），（01）で一致するかどうか比較される。この中に一致するパターンに対する変換パターンが、変換テーブル122Aからの情報に基づき決定される。

さらに、各部の処理を拘束長の長さで分けると図22に示されるようになる。図22において、最小ラン連続制限パターンの検出は、入力データ列から10データを参照し、表４にある拘束長ｉ＝５の10データの最小ラン連続制限パターン（1001110111）と一致するかどうか比較することで行われる。一致したとき、例外処理を除いて10データの最小ラン連続制限パターン検出処理が行われる。例外処理のため、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、10データの最小ランの連続制限パターンは検出されなかったことになる。これに一致しなかった場合、８データまでが参照される。直前に決定された変換パターンあるいは同期パターンの最終符号語が“１”であって、さらに、表４において、入力データ列が（01110111）と一致し、さらに続くチャネルビット列が“010”ではない時、８データの特定規則変換パターンの検出処理が行われる。

特定規則変換パターンは、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターンであり、表４においては、さらに、最小ランｄの連続を制限する置換パターンとなっている。そして、さらに続くチャネルビット列が“010”ではないことの検出は、例外処理と同様に行われる。すなわち、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、８データの特定規則変換パターンは検出されなかったことになる。

特定規則変換パターンが検出されなかった時は、さらに、表４にある拘束長ｉ＝４の８データの変換テーブルと一致するかどうかが比較される。一致するパターンがあれば、変換パターンが変換テーブル122Dからの情報に基づき決定される。これに一致しなかった場合、６データまでが参照される。表４にある拘束長ｉ＝３の６データの最小ラン連続制限パターン（110111）と一致するかどうかが比較される。一致したとき、さらに続くチャネルビット列が“010”の場合となる条件をデータ列内で見るために、後続の５データが参照される。５データの先頭から、（01），（001），（00000），終端（0000）のうちのいずれかのパターンが一致した時に、６データの最小ランの連続制限パターン検出処理が行われる。これらのいずれのパターンにも一致しない時は、６データの最小ランの連続制限パターンは検出されなかったことになる。

これらのパターンが検出されなかった時は、さらに、表４にある拘束長ｉ＝３のデータの変換テーブルと一致するかどうかが比較される。一致するパターンがあれば、変換パターンが変換テーブル122Cからの情報に基づき決定される。これに一致しなかった場合、４データまでが参照される。表４にある拘束長ｉ＝２の４データの変換テーブルと一致するかどうかが比較される。一致するパターンがあれば、変換パターンが変換テーブル122Bからの情報に基づき決定される。これに一致しなかった場合は、最後に２データまでが参照される。表４にある拘束長ｉ＝１の２データのテーブル（11），（10），（01）で一致するかどうかが比較される。この中に一致するパターンに対する変換パターンが、変換テーブル122Aからの情報に基づき決定される。

以上の様にして、基本構成を 1,7PP符号と同様とし、即ち、最小ランｄ＝１と最大ランｋ＝７、及び変換率(m:n)=(2:3)であり、データ列内の所定の位置に１ビットのDSV制御ビットを挿入することで効率良くDSV制御を行い、さらに、所定の識別ビットを持った、同期パターンが挿入された場合においても、最小ランの連続する回数を５回までに制限し、記録再生時のエラー伝搬特性を改善するような変換テーブルと変調装置を実現することができる。

なお、表４におけるデータパターンと符号パターンの各拘束長内では、配列の順序については、本発明の規則内であれば変更してもよい。例えば、表５に示す表４の拘束長ｉ＝１の部分は、次のような表６の配列としてもよい。
＜表５＞
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010
＜表６＞
データパターン符号パターン
ｉ＝１ 11 *0*
10 010
01 001
この場合でも、データパターンの「１」の個数と符号パターンの「１」の個数は、それぞれ２で割った時の余りがどちらも１あるいは０で一致するようにする。

この他にも、表４のデータパターンの（１）と（０）を反転させてもよい。即ち、表４の表７に示す部分は、表８に示すように構成してもよい。この場合でも、データパターンの「１」の個数と符号パターンの「１」の個数は、それぞれ２で割った時の余りがどちらも１あるいは０で一致している。

＜表７＞
データパターン符号パターン
11 *0*
10 001
01 010
0011 010 100
0010 010 000
0001 000 100
………
＜表８＞
データパターン符号パターン
00 *0*
01 001
10 010
1100 010 100
1101 010 000
1110 000 100
………

この他、特定規則変換パターン検出部101において、直前に決定された変換パターンあるいは同期パターンの最終符号語が“１”であること（最終ラン連続制限総合フラグ（２））を検出に用いたが、これを所定の間隔で挿入されている同期パターンの位置を情報として、同期パターン挿入直後において（01110111）と一致し、さらに続くチャネルビット列が“010”ではない時に８データの特定規則変換パターンの検出処理を行うようにしてもよい。この場合でも、DSV制御を行うことが出来ない特定規則パターンによるDSV制御間隔の条件は、上述した場合と同様である。

そして、直前符号検出部81および総合検出部82が出力するフラグの供給先はテーブルが変更され、不確定ビットの位置が変化した場合には、その変化した位置に供給すれば良い。

図23は、図１の変調装置１の他の実施の形態の構成を表している。この実施の形態における基本的な構成は図４の実施の形態におけると同様であるが、図４の実施の形態においては、直前符号検出部81からの出力が最小ラン連続制限処理部71と変換パターン処理部72に供給されているのに対して、図23の実施の形態においては、変換パターン決定部53に供給される。また、総合検出部82からの出力も最小ラン連続制限処理部71と特定規則変換パターン処理部52に供給されるのではなく、変換パターン決定部53へ供給される。さらに、図23の実施の形態においては、不確定ビットの決定と、直前に決定された変換パターンあるいは同期パターンの最終符号語が、“１”であるかの検出が、変換パターン決定部53で行なわれる。

図24は図23の変調装置１の符号化装置11のより詳細な構成を表している。その基本的な構成は、図５における場合と同様であるが、変換パターン処理部72において不確定ビット決定部124が省略されている点と、最小ラン連続制限処理部71において不確定ビット決定部114が省略されている点が異なっている。

図25乃至図36は、図23と図24に示される変調装置１の動作を説明するフローチャートである。

図25のステップS401乃至S410の記録処理は、図10のステップS1乃至S10の記録処理と基本的に同様の処理である。

すなわち、ステップS401において、DSV制御ビット決定挿入部21の加算器41は、入力されたデータ列にDSV制御ビットを付加する。ステップS402においてシフトレジスタ42は、加算器41より供給されたDSV制御ビットが付加されたデータ列を２ビット単位で保持する。ステップS403で最小ラン連続制限パターン検出予想部111により予想処理が、ステップS404で最小ラン連続制限パターン検出部112、並びに最小ラン連続制限テーブル113A，113Bにより最小ラン連続制限パターン検出処理が、ステップS405で特定規則変換パターン処理部52により特定規則変換パターン検出処理が、そして、ステップS406で変換パターン処理部72により変換パターン検出処理が、それぞれ実行される。

なお、実際には、これらのステップS403乃至ステップS406の処理はそれぞれ並列して実行される。

ステップS403の予想処理の詳細は図26のフローチャートを参照して後述するが、これにより、データに変換パターン（110111）が途中（５ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(D5)がonされ、変換パターン（110111）が途中（３ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(D3)がonされる。そして、そうでない場合には予想フラグがoffされる。

これに対して、ステップS404の最小ラン連続制限パターン検出処理の詳細は図27のフローチャートを参照して後述するが、これによりデータが変換パターン（1001110111）である場合には、最小ラン連続制限パターン検出フラグ（10data）がonとされ、10データを15チャネルビットに変換する処理が実行される。また、データが変換パターン（110111）であり、次のチャネルビットが“010”である場合には、最小ラン連続制限パターン検出フラグ（6data）がonとされる。そうでない場合には、最小ラン連続制限データ検出フラグがoffとされる。

ステップS405の特定規則変換パターン検出処理の詳細は、図29のフローチャートを参照して後述するが、これにより、データがデータパターン(01110111)と一致する場合には、特定規則変換パターン検出フラグがonとされ、８データが12チャネルビットに変換される。

ステップS406の変換パターン検出処理の詳細は図30のフローチャートを参照して後述するが、これにより、８データを12チャネルビットに変換する処理、６データを９チャネルビットに変換する処理、４データを６チャネルビットに変換する処理、または２データを３チャネルビットに変換する処理が実行される。

次に、ステップS407において、変換パターン決定部53は変換パターン決定処理を実行する。この変換パターン決定処理の詳細は図32のフローチャートを参照して後述するが、これにより変換パターン処理部72の変換テーブル122A乃至122Dにより変換された符号パターン、最小ラン連続制限テーブル113A，113Bにより変換された符号パターン、または特定規則変換テーブル102により変換された符号パターンのいずれかが選択され、出力される。

ステップS408において、同期パターン挿入部23は、変換パターン決定部53より入力された、変換パターンが最終的に確定された符号列に対して同期パターンを挿入する。ステップS409において、NRZI化部24は、同期パターン挿入部23より供給された同期パターンが挿入されている符号列をNRZI化する。ステップS410において、記録部12は、NRZI化部24によりNRZI化された記録符号列を記録媒体13に記録する。

次に、図26のフローチャートを参照して、図25のステップS403における予想処理の詳細について説明する。この処理は、図11の予想処理と基本的に同様の処理である。

すなわち、ステップS451において、最小ラン連続制限パターン検出予想部111は、予想フラグをクリアする。即ち、後述するステップS454,S457で出力される予想フラグ(D5),(D3)がクリアされる。ステップS452において、最小ラン連続制限パターン検出予想部111は、シフトレジスタ42より供給されたデータがデータパターン（xxxx110111）と一致するかを判定する。入力されたデータがデータパターン（xxxx110111）と一致する（データがデータパターン（110111）と５ビット目から一致する）場合には、ステップS453において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS454において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D5)onを最小ラン連続制限パターン検出予想情報として変換パターン決定部53に出力する。このフラグは後述する図32のステップS602で利用される。

ステップS452において、データがデータパターン（xxxx110111）と一致しないと判定された場合、ステップS455において、最小ラン連続制限パターン検出予想部111は、データがデータパターン（xx110111）と一致するかを判定する。入力されたデータがデータパターン（xx110111）と一致する（データがデータパターン（110111）と３ビット目から一致する）場合には、ステップS456において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS457において、最小ラン連続制限パターン検出予想部111は、予想フラグ(D3)onを最小ラン連続制限パターン検出予想情報として変換パターン決定部53に出力する。このフラグは後述する図32のステップS608で利用される。

ステップS453において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS455において、データがデータパターン（xx110111）と一致しないと判定された場合、またはステップS456において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS458において、最小ラン連続制限パターン検出予想部111は、予想フラグoffを出力する。この予想フラグoffは、ステップS454で生成される予想フラグ（D5）のoffを意味するとともに、ステップS457で生成される予想フラグ（D3）のoffをも意味する。

次に、図27のフローチャートを参照して、図25のステップS404の最小ラン連続制限パターン検出処理について説明する。この処理は、図12の最小ラン連続制限パターン検出処理と基本的に同様の処理である。

すなわち、ステップS471において、最小ラン連続制限パターン検出部112は、検出フラグをクリアする。即ち、後述するステップS473,S478で出力される最小ラン連続制限パターン検出フラグ(10data),(6data)がクリアされる。ステップS472において、最小ラン連続制限パターン検出部112は、シフトレジスタ42より供給されたデータがデータパターン（1001110111）と一致するかを判定する。入力されたデータがデータパターン（1001110111）と一致する場合には、ステップS473において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグ（10data）onを最小ラン連続制限パターン検出情報として、変換パターン決定部53と最小ラン連続制限テーブル113A，113Bに出力する。このフラグは後述する図32のステップS601で利用される。

ステップS474において、最小ラン連続制限テーブル113Bは、10データ／15チャネルビット処理を実行する。この処理の詳細は図28に示されている。

図28のステップS491において、最小ラン連続制限テーブル113Bは符号パターン“$0$ 010 000 000 101”を生成する。最小ラン連続制限テーブル113Bは、ステップS492において、符号語“$0$”を“101”と仮決定し、ステップS493においてチャネルビット列“101 010 000 000 101”を出力する。この仮決定されたチャネルビット列“101 010 000 000 101”は、図33のステップS644、S645でそのまま選択、出力される。

図27に戻って、ステップS472において、データがデータパターン（1001110111）と一致しないと判定された場合、ステップS475において、最小ラン連続制限パターン検出部112は、データがデータパターン（110111）と一致するかを判定する。データがデータパターン（110111）と一致する場合には、ステップS476において、最小ラン連続制限パターン検出部112は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS478において、最小ラン連続制限パターン検出部112は、最小ラン連続データ検出フラグ（６data）onを出力する。このフラグは図32のステップS604で利用される。ステップS479において、最小ラン連続制限テーブル113Aは、置換パターン“001 000 000”を変換パターン決定部53に出力する。この符号（チャネルビット列）は図32のステップS605で選択、出力される。

ステップS475において、入力されたデータがデータパターン（110111）と一致しないと判定された場合、並びにステップS476において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS477において、最小ラン連続制限パターン検出部112は、最小ラン連続制限データ検出フラグoffを変換パターン決定部53に出力する。この最小ラン連続制限データ検出フラグのoffは、最小ラン連続制限パターン検出フラグ（10data）がoffであることを意味するとともに、最小ラン連続制限パターン検出フラグ（6data）がoffであることを意味する。

次に図29のフローチャートを参照して、図25のステップS405における特定規則変換パターン検出処理について説明する。

ステップS511において、特定規則変換パターン検出部101は、データがデータパターン(01110111)と一致するかを判定する。データがデータパターン(01110111)と一致する場合、ステップS512において、特定規則変換パターン検出部101は、特定規則変換パターン検出フラグonを出力する。このフラグは図32のステップS606で利用される。ステップS513において、特定規則変換テーブル102は、８データを12チャネルビットに変換する。具体的には、データパターン(01110111)が符号パターン”010 000 000 101”に変換される。このチャネルビット列は図32のステップS609で選択、出力される。

ステップS511において、データがデータパターン(01110111)と一致しないと判定された場合、ステップS514において、特定規則変換パターン検出部101は特定規則変換パターン検出フラグoffを出力する。

次に、図30のフローチャートを参照して、図25のステップS406における変換パターン検出処理の詳細について説明する。

図30のステップS531乃至S543の処理は、基本的に図15のステップS211乃至S223の処理と同様の処理である。

すなわち、図30のステップS531において、変換パターン検出部121は、シフトレジスタ42より入力されたデータがデータパターン（00001000），（00000000）と一致するかを判定する。入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、ステップS532において、変換パターン検出部121は、８データ／12チャネルビットの変換パターン決定情報を出力する。この情報は、変換パターン決定部53と変換テーブル122A乃至122Dに供給される。ステップS533において、変換テーブル122Dは、８データを12チャネルビットに変換する。そして、12チャネルビットは変換パターン決定部53に供給される。即ち、入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、それぞれ符号列“000 100 100 100”または“010 100 100 100”が出力される。ステップS532で出力された情報は後述する図32のステップS610で利用され、ステップS533で変換された符号列はステップS611で選択、出力される。

ステップS531において、入力されたデータがデータパターン（00001000），（00000000）と一致しないと判定された場合、ステップS534において、変換パターン検出部121は、入力されたデータがデータパターン（000011），（000010），（000001），（000000）と一致するかを判定する。入力されたデータがこの４つのいずれかと一致する場合には、ステップS535において変換パターン検出部121は、６データ／９ャネルビット決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS536において、変換テーブル122Cは、６データを９チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれかである場合には、符号列“000 100 100”，“000 100 000”，“010 100 100”，“010 100 000”がそれぞれ出力される。ステップS535で出力された情報は図32のステップS612で利用され、ステップS536で変換された符号列はステップS613で選択、出力される。

ステップS534において、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれとも一致しないと判定された場合には、ステップS537において変換パターン検出部121は、入力されたデータがデータパターン（0011），（0010），（0001）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS538において変換パターン検出部121は、４データ／６チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。ステップS539において変換テーブル122Bは、４データを６チャネルビットに変換し、変換パターン決定部53に出力する。即ち、入力されたデータがデータパターン（0011）と一致する場合には符号列“010 100”が出力され、入力データがデータパターン（0010）と一致する場合には符号列“010 000”が出力され、入力データがデータパターン（0001）と一致する場合には符号列“000 100”が出力される。ステップS538で出力された情報は図32のステップS614で利用され、ステップS539で変換された符号列はステップS615で選択、出力される。

ステップS537において、入力されたデータがデータパターン（0011），（0010），（0001）のいずれとも一致しないと判定された場合には、ステップS540において変換パターン検出部121は、２データ／３チャネルビットの変換パターン決定情報を変換パターン決定部53と変換テーブル122A乃至122Dに出力する。この情報は、図32のステップS616,S617で利用される。

ステップS541において、変換パターン検出部121は、入力された２データはデータパターン（11）と一致するかを判定する。入力されたデータがデータパターン（11）と一致する場合には、ステップS542において変換パターン検出部121は、不確定パターン識別情報をセレクタ123に出力する。不確定パターン識別情報は、後述する図31のステップS572で利用される。

ステップS541において、入力されたデータがデータパターン（11）と一致しないと判定された場合においては、ステップS542の処理はスキップされる。ステップS542の処理の後、またはステップS541でデータがデータパターン（11）と一致しないと判定された場合には、ステップS543において、変換テーブル122Aは、２データ／３チャネルビット処理を実行する。この２データ／３チャネルビット処理の詳細は図31のフローチャートに示されている。

次に、図31のフローチャートを参照して、図30のステップS543における２データ／３チャネルビット処理の詳細について説明する。

ステップS571において、変換テーブル122Aは、２データを３チャネルビットに変換してセレクタ123に出力する。即ち、変換テーブル122Aは、入力されたデータがデータパターン（11）と一致する場合には符号列“*0*”を出力し、入力されたデータがデータパターン（10）と一致する場合には符号語“001”を出力し、入力されたデータがデータパターン（01）と一致する場合には符号語“010”を出力する。

ステップS572において、セレクタ123は、不確定パターン識別情報を取得したかを判定する。不確定パターン識別情報（図30のステップS542で出力される）が変換パターン検出部121より取得されてない場合には、ステップS573においてセレクタ123は、３チャネルビットを変換パターン決定部53に出力する処理を実行する。具体的には、変換テーブル122Aより入力された元々不確定ビットを含まないチャネルビット“001”，“010”が変換パターン決定部53に出力される。ステップS573で出力された符号列は、図32のステップS619で選択、出力される。

これに対して、ステップS572において、不確定パターン識別情報が変換パターン検出部121より取得されたと判定された場合、ステップS574において、セレクタ123は、ステップS571で出力された３チャネルビット“*0*”を選択する。ステップS575において、セレクタ123は、ステップS574で選択した符号列“*0*”を“101”と仮決定する。ステップS576において、セレクタ123は、仮決定した符号語“101”を変換パターン決定部53に出力する。ステップS576で出力された符号列は、図34のステップS673で選択、出力される。

図32は図25のステップS407の変換パターン決定処理を表している。図32に示されるステップS601乃至S619の変換パターン決定処理も、図19のステップS361乃至S378の処理と基本的に同様の処理であるが、ステップS603,S618の処理が図19の対応するステップS363,S377の処理と異なっている。また、ステップS366に対応するステップS606と、ステップS367に対応するステップS608の間に、ステップS607が挿入されている点が異なっている。

すなわち、図32の変換パターン決定処理では、ステップS601において、変換パターン決定部53は、最小ラン連続制限パターン検出フラグ（10data）がonかを判定する。この最小ラン連続制限パターン検出フラグ（10data）は、図27のステップS473，S477で最小ラン連続制限パターン検出部112より出力されたものである。最小ラン連続制限パターン検出フラグ（10data）がonである場合（入力データがデータパターン（1001110111）と一致する場合）には、ステップS602において変換パターン決定部53は、予想フラグ(D5)がonかを判定する。この予想フラグ(D5)は、図26のステップS454，S458において最小ラン連続制限パターン検出予想部111より出力されたものである。

予想フラグ(D5)がonではない（offである）場合（入力データ列がデータパターン（xxxx110111）と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS603において変換パターン決定部53は、置換パターン10データ／15チャネルビット選択処理を実行する。その詳細は、図33を参照して後述するが、これにより、不確定符号＄を含むパターン“$0$”が確定される。

ステップS601において、最小ラン連続制限パターン検出フラグ（10data）がonではない（offである）と判定された場合（入力データのデータパターンは（1001110111）ではないと判定された場合）、ステップS604において変換パターン決定部53は、最小ラン連続制限パターン検出フラグ（6data）がonかを判定する。この最小ラン連続制限パターン検出フラグ（6data）は、図27のステップS478でデータパターンが（110111）であり、次の３チャネルビットが“010”である場合に出力されたものである。ステップS604において、最小ラン連続制限パターン検出フラグ（6data）がonであると判定された場合（データパターンが（110111）と一致し、次の３チャネルビットが“010”である場合）、ステップS605において変換パターン決定部53は、置換パターン６データ／９チャネルビットの変換出力を選択、出力する。即ち、図27のステップS479で変換された置換パターン“001 000 000”が選択、出力されることになる。

ステップS604において、最小ラン連続制限パターン検出フラグ（6data）がoffであると判定された場合（入力データパターンが（110111）ではないか、あるいはそうであったとしても次のチャネルビットが“010”ではない場合）、並びにステップS602で予想フラグ(D5)がonであると判定された場合（入力データがデータパターン（1001110111）と一致し、さらにデータが（xxxx110111）であり、かつ次のチャネルビットが“010”である場合）、ステップS606において変換パターン決定部53は、特定規則変換パターン検出フラグはonかを判定する。このフラグは図29のステップS512で、データがデータパターン(01110111)と一致した場合にonとされる。

特定規則変換パターン検出フラグがonである場合（データがデータパターン(01110111)と一致した場合）、ステップS607において変換パターン決定部53は、最小ラン連続制限総合フラグ(2)がonかを判定する。この最小ラン連続制限総合フラグ(2)は、図36のステップS726において総合検出部82より出力されたものである。最小ラン連続制限総合フラグ(2)がonである場合（直前の符号が“1”である場合）、ステップS608において変換パターン決定部53は、予想フラグ(D3)がonかを判定する。この予想フラグ(D3)は、図26のステップS457，S458において最小ラン連続制限パターン検出予想部111より出力されたものである。

予想フラグ(D3)がonではない（offである）場合（入力データ列がデータパターン（xx110111）と一致しないか、または一致したとしても、次のチャネルビットが“010”ではない場合）、ステップS609において変換パターン決定部53は、置換パターン８データ／12チャネルビットを選択し、出力する。即ち、予想フラグ(D3)がoffである場合には（データが（xx110111）でないか、または（xx110111）であったとしても次のチャネルビットが“010”でない場合には）、図29のステップS513で出力した置換パターン“010 000 000 101”が選択され、同期パターン挿入部23に出力される。

ステップS606において、特定規則変換パターン検出フラグがoffであると判定された場合（データがデータパターン(01110111)と一致しない場合）、ステップS607で最小ラン連続制限総合フラグ(2)がonではない（offである）と判定された場合（データがデータパターン(01110111)と一致し、さらに直前の符号が“0”である場合）、並びにステップS608で予想フラグ(D3)がonであると判定された場合（データがデータパターン(01110111)と一致し、直前の符号が“0”であり、さらに、データが（xx110111）であり、かつ次のチャネルビットが“010”である場合）、ステップS610において変換パターン決定部53は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図30のステップS532で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS611において変換パターン決定部53は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図30のステップS533で変換されたチャネルビット“000 100 100 100”,“010 100 100 100”が選択、出力されることになる。

ステップS610において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS612において変換パターン決定部53は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図30のステップS535で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS613において変換パターン決定部53は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図30のステップS536で出力されたチャネルビット“000 100 100”,“000 100 000”,“010 100 100”,“010 100 000”が選択、出力されることになる。

ステップS612において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS614において変換パターン決定部53は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図30のステップS538で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS615において変換パターン決定部53は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図30のステップS539で出力されたチャネルビット“010 100”,“010 000”,“000 100”が選択、出力されることになる。

ステップS614において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS616において変換パターン決定部53は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部121より受信したかを判定する。この情報は、図30のステップS540において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS617において変換パターン決定部53は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS618において変換パターン決定部53は、不確定ビット決定３チャネルビット選択処理を実行する。その処理の詳細は、図34のフローチャートを参照して後述するが、これにより、３チャネルビット“101”または“000”が出力される。

これに対して、ステップS617において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS619において変換パターン決定部53は、元々不確定ビットを含まない３チャネルビットを選択し、出力する。即ち、この場合には、図31のステップS573で出力された符号パターン“001”,“010”が選択、出力される。

次に、図32のステップS603の置換パターン10データ/15チャネルビット選択処理について、図33を参照して説明する。

ステップS641において、変換パターン決定部53は、置換パターン10データ/15チャネルビットを選択する。具体的には、図28のステップS493において最小ラン連続制限テーブル113Bにより出力された符号パターン“101 010 000 000 101”が選択される。ステップS642において、変換パターン決定部53は、直前符号フラグはonかを判定する。直前符号フラグは、直前符号検出部81が変換パターン決定部53に出力するフラグであり、直前の符号語列の１チャネルビットが“１”のときonとされる。

ステップS642において、直前符号フラグがonであると判定された場合（直前の符号が“１”である場合）、ステップS646において、変換パターン決定部53は、図28のステップS491で最小ラン連続制限テーブル113Bにより生成された不確定符号を含む符号語“$0$”を“000”に設定し、ステップS647において“000 010 000 000 101”を出力する。すなわち、図28のステップS492で仮定した符号語“$0$”=”101”が取り消され、“$0$”＝“000”とされ、その設定に対応する符号パターン“000 010 000 000 101”が出力される。

ステップS642において、直前符号フラグがonではない（offである）と判定された場合（直前の符号が“０”である場合）、ステップS643において、変換パターン決定部53は、最小ラン連続制限総合フラグ(1)がonかを判定する。この最小ラン連続制限総合フラグ(1)は、総合検出部82により検出され、変換パターン決定部53に供給されるフラグであり、直前符号語列の３チャネルビットが“010”のときonとされる。

ステップS643において最小ラン連続制限総合フラグ(1)がonであると判定された場合（直前の符号が“010”である場合）には、ステップS646において、変換パターン決定部53は、直前符号フラグがonである場合と同様に、“$0$”に“000”を設定し、ステップS647においてチャネルビット列“000 010 000 000 101”を出力する。

ステップS643において、最小ラン連続制限総合フラグ(1)がonではない（offである）と判定された場合（直前の符号が“010”ではない場合）、ステップS644において、変換パターン決定部53は、符号語“$0$”に“101”を設定し（この場合、図28のステップS492で仮決定されたチャネルビットがそのまま用いられる）、ステップS645においてチャネルビット列“101 010 000 000 101”を出力する。

次に、図34を参照して、図32のステップS618の不確定ビット決定３チャネルビット選択処理について説明する。

ステップS671において、変換パターン決定部53は、直前符号フラグはonかを判定する。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS672において変換パターン決定部53は、３チャネルビット“000”を出力する。これに対して、直前符号フラグがonではない（offである）場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS673において変換パターン決定部53は、３チャネルビット“101”を出力する。すなわち、図31のステップS575で仮決定されたチャネルビットがそのまま用いられる。

次に、図35のフローチャートを参照して、直前符号検出部81の直前符号検出処理について説明する。この処理は、図17の直前符号検出処理と基本的に同様の処理である。

すなわち、ステップS691において、直前符号検出部81は、同期パターンが直前に挿入されている場合は、挿入パターンの最後のチャネルビットを直前の符号語列の１チャネルビットとする。即ち、直前符号検出部81は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS692の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。

ステップS692において、直前符号検出部81は、変換パターン決定部53により最終的に確定された符号列より、次の変換処理の直前の符号列の１チャネルビットは“１”かを判定する。直前の符号列の１チャネルビットが“１”である場合には、ステップS693において直前符号検出部81は、直前符号フラグonを出力する。これに対して、ステップS692において、直前の符号列の１チャネルビットが“１”ではないと判定された場合（“０”であると判定された場合）、ステップS694において、直前符号検出部81は直前符号フラグoffを出力する。この直前符号フラグは、変換パターン決定部53に出力され、図33のステップS642と図34のステップS671で利用される。

次に、図36のフローチャートを参照して、総合検出部82による最小ラン連続制限総合検出処理について説明する。この処理は、図18の最小ラン連続制限総合検出処理と基本的に同様の処理である。

ステップS721において、総合検出部82は、同期パターンが直前に挿入されている場合は、挿入パターンの最後の３チャネルビットを直前の符号語列の３チャネルビットとする。すなわち、総合検出部82は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS722の判定における直前の符号語列の３チャネルビットとして、挿入パターン（同期パターン）の最後の３チャネルビットを選択する。

ステップS722において、総合検出部82は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の３チャネルビットは“010”かを判定する。直前の符号語列の３チャネルビットが“010”である場合には、ステップS723において、総合検出部82は、最小ラン連続制限総合フラグ(1)onを出力する。ステップS722において、直前の符号語列の３チャネルビットが“010”ではないと判定された場合（“000”，“101”,“001”である場合）、ステップS724において、総合検出部82は、最小ラン連続制限総合フラグ(1)offを出力する。この最小ラン連続制限総合フラグ(1)は変換パターン決定部53に出力され、図33のステップS643で利用される。

ステップS725において、総合検出部82は、変換パターン決定部53により決定された符号列より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列のチャネルビットが“１”である場合には、ステップS726において、総合検出部82は、最小ラン連続制限総合フラグ(2)onを出力する。ステップS725において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS727において、総合検出部82は、最小ラン連続制限総合フラグ(2)offを出力する。この最小ラン連続制限総合フラグ(2)は変換パターン決定部53に出力され、図32のステップS607で利用される。

図１の変調装置１においては、DSV制御ビット決定挿入部21によりDSV制御ビットとして１または０のうち最適なものを決定し、付加するようにしたが、０を付加したデータ列と１を付加したデータ列の両方を用意し、それぞれを処理し、最後の段階でいずれか一方を選ぶようにすることも可能である。図37は、この場合の変調装置の実施の形態を表している。

図37の変調装置１の符号化装置11は、DSV制御ビット決定挿入部21に換えて、DSV制御ビット挿入部201が配置されている。また、NRZI化部24の後段に（記録部12の前段に）DSV制御部202が挿入されている。その他の構成は、図１に示される場合と同様である。

即ち、図37の変調装置１においては、DSV制御ビット挿入部201において、入力データ列（図38A）に対して、DSV制御ビットを挿入したデータ列(図38B)として、DSV制御ビットとして「０」を挿入したデータ列（図38B0）と、「１」を挿入したデータ列（図38B1）の両方が生成される。そして、それぞれが変調部22に供給され、チャネルビット列に変換される（図38C0，C1）。同期パターン挿入部23は、変調部22より入力された２系列のチャネルビット列に対してそれぞれ同期パターンを挿入し、２系列のチャネルビット列を出力する。上述したように、同期パターンが挿入されない場合には、偶奇性保存違反パターンは使用されないが（図39A）、データがデータパターン(01110111)と一致し、その直前の符号が“１”であり、直後の符号が“010”でなければ、この２系列のチャネルビット列の同期パターン（Sync）の直後では偶奇性保存違反パターン（violate-code）が使用される（図38C0，C1、図39B）。NRZI化部24は、２系列のチャネルビット列をそれぞれNRZI化し、DSV制御部202に出力する。

DSV制御部202は、２系列のチャネルビット列のいずれか最適な方（DSVが０に近くなる方）を各スパン（DSV区間）毎に選択する。DSV制御部202は、それまでの積算DSV（Cbit_1をNRZI化後演算される）に、いま選択した方のDSV値（選択したのが０を挿入した方であれば、その区間DSV値（図38C0をNRZI化後演算される）Cbit_2-0、１を挿入した方であれば、その区間DSV値（図38C1をNRZI化後演算される）Cbit_2-1）を加算し、それを新たな積算DSVとする。そしてこの新たな積算DSVを用いて、次のDSV区間の選択が行われる。記録部12は、最終的にDSV制御部202により選択された記録符号列を、記録媒体13に記録する。

なお、不確定符号＄,＊は、テーブルに対して所望の条件を満たすために、直前の符号だけではなく、直後の符号も用いて決定してもよい。

変調テーブルが、例えば次の表９に示されるように構成されている場合において、DSV制御を可能としつつ、任意の位置に所定のパターンを挿入できるようにするには、変調テーブルは表10に示されるように構成することができる。
＜表９＞
1,7PP-rmtr5_code. rev.2 RLL(1,7;2,3;5)
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)
ｉ＝５ 1001110111 $0$ 010 000 000 101
ｉ＝６ 100111011101 001 (no-change)

if xx1 then *0* = 000
xx0 then *0* = 101
if x10 or x01 then $0$ = 000
x00 $0$ = 101
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 (24 cbits)
# = 0 not terminate case
# = 1 terminate case

Termination table
データパターン符号パターン
00 000
0000 010 100
-----------------------------

＜表１０＞
1,7PP-rmtr5_code. rev.21 RLL(1,7;2,3;5)
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)
ｉ＝４ 01110111(not01) (pre1)010 000 000 101
ｉ＝５ 1001110111 $0$ 010 000 000 101
ｉ＝６ 100111011101 001 (no-change)

If xx1 then *0* = 000
xx0 then *0* = 101
If x10 or x01 then $0$ = 000
x00 then $0$ = 101
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case

Termination table
データパターン符号パターン
00 000
0000 010 100
-----------------------------

表10の実施の形態においては、以下の拘束長ｉ＝４のテーブルにおいて、偶奇性保存違反パターンが使用されている。
ｉ＝４ 01110111(not01) (pre1)010 000 000 101

表10は、さらにこのほか、
データパターン符号パターン
01110111(not01) (pre1)010 000 000 101
の部分を、
データパターン符号パターン
01110111 (pre1)010 000 000 101(not010)
の変換規則に置き換えて、表11に示されるように構成してもよい。但し、参照データ長が、表10の変調テーブルでは、表４と同じく12データだったのが、表11の変調テーブルでは、(not010)の検出のために、13データとなる。

＜表１１＞
1,7PP-rmtr5_code. rev.22 RLL(1,7;2,3;5)
データパターン符号パターン
ｉ＝１ 11 *0*
10 001
01 010

ｉ＝２ 0011 010 100
0010 010 000
0001 000 100

ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000

ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100

ｉ＝３ 110111 001 000 000(next010)
ｉ＝４ 01110111 (pre1)010 000 000 101(not010)
ｉ＝５ 1001110111 $0$ 010 000 000 101
ｉ＝６ 100111011101 001 (no-change)

If xx1 then *0* = 000
xx0 then *0* = 101
If x10 or x01 then $0$ = 000
x00 then $0$ = 101
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case

Termination table
データパターン符号パターン
00 000
0000 010 100
-----------------------------

表10と表11のどちらにおいても、DSV制御が出来ない特定規則変換パターンの発生部位は、同期信号の直後だけに限られているので、DSV制御の性能も同等となる。

さらに次の表１２に示される27PP符号のテーブルに対しては、表13に示されるテーブルを考えることができる。

＜表１２＞
(d,k;m,n)=(2,7;1,2)
データパターン符号パターン
10 10 00
01 01 00
001 00 10 00
000 10 01 00
111 00 01 00
1101 00 00 10 00
1100 00 10 01 00
00000 00 00 10 01 00

最小ランd=2即ち3Tの連続は、（00000）の置き換えコードによって、最大4回まで
に制限されている。

＜表１３＞
(d,k;m,n)=(2,7or8;1,2)
データパターン符号パターン
10 10 00
01 01 00
001 00 10 00
000 10 01 00
111 00 01 00
1101 00 00 10 00
SY+1100 00 00 01 00
1100 00 10 01 00
00000 00 00 10 01 00

データパターン(1100)は基礎テーブルであるから、データ列内のあらゆる箇所で発生しうる。そこで表13にある通り、「SY+1100」として、同期パターンの直後においてのみ、偶奇性規則を破るパターンが適用できるようにする。この様にすることで、本発明に基づいた変調装置を同様にして実現することができる。

表13は、新規規則を与えることによって、表12に対する特性の改善は無いが、出現位置が同期パターン直後に限定されているものの、最小ランの連続する場合の出現頻度を減らすことが出来るので、高線密度に対する再生信号品質の向上が期待できる。

そして、DSV制御の性能に対して多少の劣化が許容できる場合は、例えば表４において、拘束長i＝４の部分だけを他の部分と偶奇性が反対となるように構成するなどして、偶奇性の規則が部分的に他の部分と異なるテーブルとすることもできる。

この他、各テーブルの全てのパターンにおいて、データパターンの「１」の個数と、符号パターンの「１」の個数が、それぞれ２で割った時の余りが一致していないように選ぶことができる。ただし、その場合は、そのことを全てのパターンで統一して行う必要がある。

以下に、表４の変調テーブルを用いた変調結果を検証した結果を示す。Ｔminの連続を制限し、かつデータ列内においてDSV制御ビットを挿入したデータ列を変調した表４は、特に、複数の最小ラン連続制限テーブルによって、Ｔminの連続回数が５回までに制限されている。シミュレーションは、表２の従来1,7PP符号と、表４の符号との比較を行った。

任意に作成したランダムデータ634,880dataを、同期パターンを考慮した上で45data置きにDSV制御ビットの1bitを挿入してDSV制御を行い、上述した手法によって符号語列（チャネルビット列）に変換した。さらに、データ列相当で1240data間隔で同期パターン(9T-9Tを含む)を挿入した。同期パターンは30チャネルビットであり、識別パターンとして後半６チャネルビットが割り当てられ、“000001”，“000100”，“001001”，“010000”，“010010”，“100001”，“101000”，“101001”だけ種類を持っている。結局挿入される同期信号は512個（＝634,880/1,240）である。識別パターンは、それぞれを適当な位置に配置することで、符号列の位置を識別するのに利用することができる。

以上の符号語列（チャネルビット列）に変換した場合の結果は以下の通りである。

各結果の数値は以下のようにして計算した。
Ren_cnt[1 to 10]: 最小ランの繰り返し１回乃至10回の各発生数。
T_size[2 to 10]: ２Ｔ乃至10Ｔの各ランの発生数。
Sum : Number of bits. ビット総数。
Total : Number of runlengths. 各ラン（２Ｔ，３Ｔ，…）の発生総数
Average Run: (Sum/Total)
run分布の数値 : (T_size[i] * (i) ) / (Sum) , i=2,3,4,,,10
表14の２Ｔ〜10Ｔの欄に示す数値が、このラン分布の数値を表す。
Tminの連続する分布の数値： (Ren_cnt[i] * (i) ) / T_size[2T], i=1,2,3,4,,,10
表14のRMTR(1)〜RMTR(7)の欄に示す値が、この最小ランの連続する分布の数値を表す。max-RMTR : 最小ランの繰り返す、最大回数
peak DSV : 符号語列のDSV制御を行う過程において、DSV値を計算したときのDSV値のプラス側のピーク及びマイナス側のピークを表す。DSV制御ビットとして45データ列おきにDSV制御ビットを挿入した場合の冗長率は、45データ列に対してDSV制御ビット１bitであるから、冗長度は、2.17%( 1/(1+45) )である。

＜表14＞ *** 1,7PP comparison ***
<表２> <表４>
従来1,7PP 1,7PP-rmtr5
Average Run 3.3809 3.3861
Sum 989184 989184
Total 292578 292129

2T 0.2244 0.2232
3T 0.2201 0.2202
4T 0.1928 0.1927
5T 0.1501 0.1502
6T 0.1081 0.1083
7T 0.0568 0.0567
8T 0.0382 0.0394
9T 0.0093(1024) 0.0093(1024)
10T ------ ------

RMTR(1) 0.3849 0.3885
RMTR(2) 0.3146 0.3173
RMTR(3) 0.1717 0.1725
RMTR(4) 0.0914 0.0920
RMTR(5) 0.0294 0.0297
RMTR(6) 0.0081(149) ------
RMTR(7) ------ ------
max-RMTR 6 5
peak DSV -28 to +28 -29 to +28
DSV +4 -4
("#":45_data_bit + 1_DSV_bit, 2.17%)

表14に示される結果において、最大ラン９Ｔの発生は発生数が1024であることより、512回の同期信号に９Ｔ−９Ｔが含まれていることと一致している。以上、従来の1,7PP符号の表２に対して、表４では、最小ランｄ＝１と最大ランｋ＝７、及び最小ランの連続が５回までに制限されていることが確認されるとともに、peak DSVの結果より、データ列内でDSV制御を行うことができる（peak DSVの値が所定の範囲内に納められている）ことが判る。また、表14より表２と表４のテーブルの違いによるラン分布及び、最小ラン連続回数分布に著しい差がないことが判る。また、従来の1,7PP符号である表２に対して、表４では、最小ランの連続が５回までに制限されていることが確認されるとともに、その分布は、RMTR(6)の回数（発生数は１４９であった）がなくなった一方で、RMTR(1)乃至RMTR(5)の発生回数に大きな差異はなく、即ち、RMTR(6)の部分が、もっぱら別のラン長へ置き換えられていることが判る。

1,7PP符号は、最小ランｄ＝１、最大ランｋ＝７、変換率（m:n)=(2:3)の変調テーブルにおいて、最小ラン長の繰り返し回数を制限する置換パターンを設けるようにしたので、
（１）高線密度での記録再生、およびタンジェンシャル・チルトに対する許容度が向上する。
（２）信号レベルが小さい部分が減少し、AGC（Auto Gain Control）やPLL（Phase-Locked Loop）等の波形処理の精度が向上し、総合特性を高めることができる。
（３）従来と比較して、ビタビ復号等の際のパスメモリ長を短く設計することができ、回路規模を小さくすることができる。

また、DSV制御ビットを挿入する位置において、変調テーブルの変換パターンを構成するデータ列の「１」の個数と、符号語列の「１」の個数を、２で割った時の余りが、どちらも１あるいは０で一致するようにしたので、
（４）DSVの制御のための冗長ビットを少なくすることができる。
（５）最小ランｄ＝１かつ(m,n)=(2,3)においては、1.5符号語でDSV制御を行うことができる。
（６）冗長度が少ない上に、最小ランと最大ランを守ることができる。さらに表４のテーブルは、表２の1,7PP符号と較べて、最小ランの連続回数制限を６回から５回へと少なくしたので、データ記録再生時のエラー伝播を、より少なくすることができる。

上述したように、データ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。しかし、最小ランの連続を５回に制限することによって、このようなエラーの発生を少なくすることができ、より安定したデータの記録再生を実現することができる。

図40は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）321は、ROM（Read Only Memory）322、または記憶部328に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）323には、CPU321が実行するプログラムやデータなどが適宜記憶される。これらのCPU321、ROM322、およびRAM323は、バス324により相互に接続されている。

CPU321にはまた、バス324を介して入出力インターフェース325が接続されている。入出力インターフェース325には、キーボード、マウス、マイクロホンなどよりなる入力部326、ディスプレイ、スピーカなどよりなる出力部327が接続されている。CPU321は、入力部326から入力される指令に対応して各種の処理を実行する。そして、CPU321は、処理の結果を出力部327に出力する。

入出力インターフェース325に接続されている記憶部328は、例えばハードディスクからなり、CPU321が実行するプログラムや各種のデータを記憶する。通信部329は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。また、通信部329を介してプログラムを取得し、記憶部328に記憶してもよい。

入出力インターフェース325に接続されているドライブ330は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア331が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部328に転送され、記憶される。

上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラム格納媒体からインストールされる。

コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図40に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク（MD（Mini-Disc）（登録商標）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア331、または、プログラムが一時的もしくは永続的に格納されるROM322や、記憶部328を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインターフェースである通信部329を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。

なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

本発明の一実施の形態の変調装置の構成を示すブロック図である。図１の変調装置のデータフォーマットを説明する図である。図１の符号化装置のより詳細な構成を示すブロック図である。図３の符号化装置のさらにより詳細な構成を示すブロック図である。図４の符号化装置のさらにより詳細な構成を示すブロック図である。直前符号検出部の機能を説明する図である。総合検出部の機能を説明する図である。変換パターン処理部内の不確定ビット決定部の機能を説明する図である。最小ラン連続制限処理部内の不確定ビット決定部の機能を説明する図である。記録処理を説明するフローチャートである。図10のステップS3の予想処理を説明するフローチャートである。図10のステップS4の最小ラン連続制限パターン検出処理を説明するフローチャートである。図12のステップS74の10データ／15チャネルビット処理を説明するフローチャートである。図10のステップS5の特定規則変換パターン検出処理を説明するフローチャートである。図10のステップS6の変換パターン検出処理を説明するフローチャートである。図15のステップS223の２データ／３チャネルビット処理を説明するフローチャートである。直前符号検出処理を説明するフローチャートである。最小ラン連続制限総合検出処理を説明するフローチャートである。図10のステップS7の変換パターン決定処理を説明するフローチャートである。図５の変調装置の主要部の処理を説明する図である。図５の変調装置の処理を説明する他の図である。図５の変調装置の処理を説明するさらに他の図である。本発明の他の実施の形態の変調装置の構成を示すブロック図である。図23の符号化装置のより詳細な構成を示すブロック図である。記録処理を説明するフローチャートである。図25のステップS403の予想処理を説明するフローチャートである。図25のステップS404の最小ラン連続制限パターン検出処理を説明するフローチャートである。図27のステップS474の10データ／15チャネルビット処理を説明するフローチャートである。図25のステップS405の特定規則変換パターン検出処理を説明するフローチャートである。図25のステップS406の変換パターン検出処理を説明するフローチャートである。図30のステップS543の２データ／３チャネルビット処理を説明するフローチャートである。図25のステップS407の変換パターン決定処理を説明するフローチャートである。図32のステップS603の置換パターン10データ/15チャネルビット選択処理を説明するフローチャートである。図32のステップS618の不確定ビット決定３チャネルビット選択処理を説明するフローチャートである。直前符号検出処理を説明するフローチャートである。最小ラン連続制限総合検出処理を説明するフローチャートである。本発明のさらに他の実施の形態の変調装置の構成を示すブロック図である。図37の変調装置のデータフォーマットを説明する図である。図37の変調装置の同期パターンがない場合と、ある場合のデータフォーマットを説明する図である。パーソナルコンピュータの構成を示すブロック図である。

符号の説明

１変調装置， 11 符号化装置， 21 DSV制御ビット決定挿入部， 22 変調部， 23 同期パターン挿入部， 24 NRZI化部， 41 加算器， 51 基本規則変換パターン処理部， 52 特定規則変換パターン処理部， 53 変換パターン決定部， 54 検出部， 81 直前符号検出部, 82 総合検出部, 101 特定規則変換パターン検出部, 111 最小ラン連続制限パターン検出予想部， 112 最小ラン連続制限パターン検出部, 113A，113B 最小ラン連続制限テーブル, 121 変換パターン検出部， 122A乃至122D 変換テーブル

Claims

基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調テーブルにおいて、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルと、
偶奇性保存パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルと、
挿入パターンと前記偶奇性保存違反パターンの和の長さに対応する変換前の長さを基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を前記基準長以上の長さとする規則と
を有する変調テーブル。
前記第１のテーブルの偶奇性保存違反パターンは、前記最小ランの連続をＮ回以下に制限する置換パターンである
請求項１に記載の変調テーブル。
前記最小ランｄ＝１、前記最大ランｋ＝７、基本データ長ｍ＝２、前記基本符号語長ｎ＝３であり、
前記置換パターンは、最小ランの連続を５回以下に制限するパターンである
請求項２に記載の変調テーブル。
前記第２のテーブルは、
前記最大ランを制限する置換パターンである偶奇性保存パターンを有する第３のテーブルと、
前記最小ランの連続をＮ回以下に制限する置換パターンである偶奇性保存パターンを有する第４のテーブルと、
それがないと変換処理ができない基礎パターンである偶奇性保存パターンを有する第５のテーブルと
を有する請求項２に記載の変調テーブル。
前記挿入パターンは、同期パターンである
請求項１に記載の変調テーブル。
前記同期パターンは、同期位置を特定するためのパターンに加えて、前記同期パターンの種類を識別する識別ビットを有する
請求項５に記載の変調テーブル。
前記偶奇性保存違反パターンは、前記挿入パターンの直後に挿入するパターンである
請求項１に記載の変調テーブル。
基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調装置において、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換手段と、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換手段と、
入力されたデータの前記偶奇性保存違反データパターンの変換条件を検出する条件検出手段と、
前記条件検出手段の検出結果に基づいて、前記第１の変換手段により変換された偶奇性保存違反符号パターンと前記第２の変換手段により変換された符号パターンのいずれかを選択する選択手段と
を備える変調装置。
前記第２のテーブルは、
前記最大ランを制限する置換パターンである偶奇性保存パターンを有する第３のテーブルと、
前記最小ランの連続をＮ回以下に制限する置換パターンである偶奇性保存パターンを有する第４のテーブルと、
それがないと変換処理ができない基礎パターンである偶奇性保存パターンを有する第５のテーブルと
を有する請求項８に記載の変調装置。
入力されたデータの所定の位置に同期パターンを挿入する同期パターン挿入手段をさらに備える
請求項９に記載の変調装置。
前記選択手段及び前記同期パターン挿入手段からの情報に基づき、直前の符号、または直後の符号を検出する符号検出手段をさらに備える
請求項１０に記載の変調装置。
前記同期パターンと前記偶奇性保存違反符号パターンを含むDSV区間に、DSV制御が可能なようにDSV制御ビットを挿入する制御ビット挿入手段をさらに備える
請求項９に記載の変調装置。
請求項８に記載の変調装置により変調された信号が記録された記録媒体。
基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換する変調方法において、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換ステップと、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換ステップと、
入力されたデータの前記偶奇性保存違反データパターンの変換条件を検出する条件検出ステップと、
前記条件検出ステップの処理による検出結果に基づいて、前記第１の変換ステップの処理により変換された偶奇性保存違反符号パターンと前記第２の変換ステップの処理により変換された符号パターンのいずれかを選択する選択ステップと
を備える変調方法。
基本データ長がｍビットのデータを、最小ランがｄ（ｄ＞０）、かつ最大ランがｋの、基本符号語長がｎビットの可変長符号(d,k;m,n)に変換するプログラムにおいて、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができない規則を有する第１のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を、対応する偶奇性保存違反符号パターンに変換する第１の変換ステップと、
偶奇性保存違反パターンを有し、データ列によって符号のDSVを制御することができる規則を有する第２のテーブルに従って、入力されたデータの前記偶奇性保存違反データパターンと一致する部分を分割して、対応する符号パターンに変換する第２の変換ステップと、
入力されたデータの前記偶奇性保存違反データパターンの変換条件を検出する条件検出ステップと、
前記条件検出ステップの処理による検出結果に基づいて、前記第１の変換ステップの処理により変換された偶奇性保存違反符号パターンと前記第２の変換ステップの処理により変換された符号パターンのいずれかを選択する選択ステップと
をコンピュータに実行させるプログラム。
請求項１５に記載のプログラムが記録された記録媒体。