KR20060107536A - 재생 장치 및 재생 방법, 기록 매체, 및 프로그램 - Google Patents

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마사키 엔도
도모히로 오하마
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소니 가부시끼 가이샤
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Abstract

본 발명은, 버스트 에러가 발생한 경우, 그 후에 검출되는 동기 패턴 이전의 에러를 정정하고, 에러를 보다 적게 할 수 있도록 하는 재생 장치에 관한 것이다. 비트 슬립 보정부(53)의 비트 슬립 판정부(81)는, 위상 오차 검출부(51)로부터 검출되는 위상 오차 신호, 동기 검출부(52)에 의해 검출되는 동기 패턴 신호, 재생 클록 및 검출 데이터를 기초로 비트 슬립 보정량 및 비트 슬립 보정 위치를 산출하고, FIFO 제어부(82)는 비트 슬립 보정량 및 비트 슬립 보정 위치를 기초로 FIFO 버퍼(83)를 제어함으로써, 비트 슬립 보정을 행한다. 이로써, 버스트 에러가 발생한 경우 그 후에 검출되는 동기 패턴 이전의 에러를 정정하고, 에러를 보다 적게 할 수 있다. 본 발명은, 재생 장치에 적용할 수 있다.
재생 장치, 재생 방법, 기록 매체, 프로그램

Description

재생 장치 및 재생 방법, 기록 매체, 및 프로그램 {REPRODUCTION DEVICE AND METHOD, RECORDING MEDIUM, AND PROGRAM}
본 발명은 재생 장치 및 재생 방법, 기록 매체, 및 프로그램에 관한 것이며, 특히, 이른바 비트 슬립에 의한 에러를 보다 적게 할 수 있도록 한 재생 장치 및 재생 방법, 기록 매체, 및 프로그램에 관한 것이다.
광디스크 장치, HDD(Hard Disk Drive), 디지털 비디오 카세트, 또는 데이터 스트리머(streamer) 등의 재생 장치는, 기록 매체의 판독에 의해 취득한 재생 신호로부터 클록을 생성하고, 생성한 클록을 기준으로 하여 재생 신호를 처리함으로써, 기록 매체에 기록되어 있는 데이터를 재생한다.
도 1은, 기록 매체의 재생 장치의 종래의 구성을 나타낸 도면이다.
등화기(11)는, 기록 매체로부터의 재생 신호를 정형하고, 그 재생 신호가 A/D 변환부(Analog/Digital Converter)(12)에 공급된다.
A/D 변환부(12)는, 클록 생성부(13)로부터 공급되는 재생 클록을 기초로 등화기(11)로부터 공급된 아날로그 신호인 재생 신호를 디지털 신호로 변환하고, 변환 후에 생성된 디지털 신호를 클록 생성부(13) 및 등화기(14)에 공급한다.
클록 생성부(13)는, 위상 오차 검출부(21) 및 VCO(Voltage Controlled Oscillator)(22)로 이루어지고, PLL(Phase Locked Loop) 방식에 의해 재생 클록을 생성한다. 재생 클록은, A/D 변환부(12), 클록 생성부(13), 등화기(14) 및 데이터 검출부(15)에 공급된다.
위상 오차 적산부(21)는, 재생 클록과 A/D 변환부(12)로부터 출력된 디지털 신호와의 위상 오차를 검출하여, 위상 오차에 대응하는 신호를 VCO(22)에 공급한다.
VCO(22)는, 위상 오차 검출부(21)로부터의 신호를 기초로, 위상 오차를 보다 작게 하는 주파수의 재생 클록을 출력한다. 재생 클록은, 또한 위상 오차 검출부(21)에 공급된다.
등화기(14)는, 재생 클록을 기초로, 디지털 신호를 정형하고, 정형한 디지털 신호를 데이터 검출부(15)에 공급한다.
데이터 검출부(15)는, 비터비 복호에 의해 디지털 신호의 에러를 정정하고, 에러를 정정한 디지털 신호를 검출 데이터로서 출력한다.
기록 매체에 결함이 있으면, 입력 신호로부터 생성된 클록과 재생된 데이터와의 어긋남, 이른바 비트 슬립이 발생한다. 비트 슬립이 발생하면, 그 이후의 데이터에 에러가 전파되고, 에러를 정정할 수 없게 되어 버린다.
이와 같은 사태를 회피하기 위하여, 기록 매체에는 동기(同期) 패턴이라는 특정한 패턴이, 소정의 정해진 간격으로 배치되고, 동기 패턴에 따라 비트 슬립에 의한 에러의 전파가 방지된다.
디지털 신호로부터 동기 패턴을 검출하고, 클록 펄스를 카운트하고, 카운트 값에 따라 동기 패턴의 예상 위치를 설정하고, 카운트값에 따라 동기 패턴의 예상 범위를 설정하고, 카운트값을 유지하고, 검출한 동기 패턴과, 카운트값과 동기 패턴의 예상 위치와, 설정된 동기 패턴의 예상 범위에서 유지되고 있는 카운트값을 참조하여 동기 신호를 출력하고, 이 동기 신호에 의해 카운터를 리셋시키도록 하고 있는 동기 회로도 있다(예를 들면, 특허 문헌 1 참조). 이 동기 회로에 있어서는, 설정된 예측 범위 내에서 동기 패턴이 검출된 경우에는, 동기 패턴이 검출된 타이밍에서 동기 신호가 출력되는 한편, 설정된 예측 범위 내에서 동기 패턴이 검출되지 않은 경우에는, 설정된 타이밍에서 동기 신호가 출력되고, 또한 설정한 예상 범위 밖에서 동기 패턴이 검출된 경우에는, 카운터의 카운트값과 유지되고 있는 카운트값을 비교하고, 양 카운트값이 일치하고 있으면 그 타이밍에서 동기 신호가 출력되는 한편, 양 카운트값이 일치하고 있지 않으면 그 타이밍에서 카운터의 카운트값이 유지된다.
또, 재생 신호로부터 생성한 재생 클록의 위상의 어긋남을 검출하고, 이 위상의 어긋남에 따라 재생 신호의 결락 및 또는 증가를 비트 슬립 검출 신호로서 출력하고, 비트 슬립에 의한 에러의 전파를 방지하고 있는 것도 있다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1]
일본국 특개평 8-212705호 공보
[특허 문헌 2]
일본국 특개평 10-255409호 공보
그러나, 기록 매체에 있어서의 기록 밀도가 높아져 왔기 때문에, 먼지나 상처에 의한 신호 결함의 발생 빈도가 올라 가고 있으므로, 단지 동기 패턴으로 버스트 에러의 전파를 막는 것만으로는 기록 매체에 기록되어 있는 데이터의 안정된 판독이 보증된다고 할 수 없다.
또, 신호 결함의 영향으로 비트 슬립을 일으킨 후, 현실적으로는 PLL의 위상 인입 도중에 있어서 동기 패턴이 검출되지 않은 경우도 있으므로, 재생 신호 자체는 회복되고 있음에도 불구하고, 보다 다음의 동기 패턴까지 버스트 에러가 전파 되어 버려, 에러 레이트가 상승해 버리는 경우가 있다.
본 발명의 재생 장치는, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 수단과, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기(半周期)를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차를 검출하는 오차 검출 수단과, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정하는 보정 수단을 구비한 것을 특징으로 한다.
동기 패턴 검출 수단은, 클록 신호의 카운트값에 따라 동기 패턴이 검출되는 검출 범위를 설정하는 검출 범위 설정 수단과, 검출 범위에 있어서 동기 패턴이 검출되지 않은 경우, 미리 정한 기간에 의해 정해지는 시각에, 동기 패턴의 검출을 나타내는 신호를 삽입하는 동기 패턴 검출 신호 삽입 수단을 설치할 수 있다.
오차 검출 수단은, 기준점과 재생 신호와의 시간 방향의 오차인 위상 오차를 검출하고, 보정 수단은, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴 간격이 분할된 구간 중 검출된 위상 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정할 수 있다.
오차 검출 수단은, 기준점과 재생 신호와의 진폭 방향의 오차인 제로 크로스 오프셋을 검출하고, 보정 수단은, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴 간격이 분할된 구간 중 검출된 제로 크로스 오프셋으로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정할 수 있다.
보정 수단은, 클록 신호를 기초로, 동기 패턴의 간격과, 미리 정한 기간과의 차이를 편차량으로서 검출하는 편차량 검출 수단과, 구간마다, 오차를 적산하는 오차 적산 수단과, 연속하는 2개의 동기 패턴의 사이에 있어서, 적산된 적산값의 절대값이 최대가 되는 구간의 시각인 어긋남 발생 시각을 검출하는 어긋남 발생 시각검출 수단과, 미리 정한 기간보다 긴 기간의 데이터를 저장하는 FIFO(First In First Out) 버퍼와, 0 이외의 편차량이 검출된 경우, 편차량 및 어긋남 발생 시각을 기초로, 어긋남 발생 시각으로부터 동기 패턴이 검출되기까지의 데이터를 편차량에 대응하여 시간 방향으로 이동시키도록, FIFO 버퍼를 제어하는 제어 수단을 설치할 수 있다.
본 발명의 재생 방법은, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차를 검출하는 오차 검출 스텝과, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정하는 보정 스텝을 포함하는 것을 특징으로 한다.
본 발명의 기록 매체의 프로그램은, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차를 검출하는 오차 검출 스텝과, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정하는 보정 스텝을 포함하는 것을 특징으로 한다.
본 발명의 프로그램은, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차를 검출하는 오차 검출 스텝과, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남을 보정하는 보정 스텝을 실행시키는 것을 특징으로 한다.
본 발명의 재생 장치 및 재생 방법, 기록 매체, 및 프로그램에 있어서는, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴이 검출되고, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차가 검출된다. 그리고, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남이 보정된다.
도 1은 종래의 재생 장치를 나타내는 블록도이다.
도 2는 본 발명의 재생 장치의 일실시예의 구성을 나타낸 블록도이다.
도 3은 동기 검출부 및 비트 슬립 보정부의 상세를 나타내는 블록도이다.
도 4는 위상 오차의 검출을 설명하는 도면이다.
도 5는 비트 슬립이 발생한 경우의, 연속하는 동기 패턴에 대한, 편차량의 검출 및 어긋남이 발생한 것으로 예측되는 시각의 검출을 나타내는 타이밍 차트이 다.
도 6은 비트 슬립이 발생한 경우의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 7은 동기 패턴 보간 모드에 있어서, 동기 패턴이 검출되지 않은 경우의, 동기 패턴 검출 신호의 삽입을 설명하는 타이밍 차트이다.
도 8은 동기 패턴을 보간한 경우의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 9는 재생의 처리를 설명하는 플로차트이다.
도 10은 비트 슬립 보정을 설명하는 플로차트이다.
도 11은 동기 패턴 검출의 상세를 설명하는 플로차트이다.
도 12는 보정 정보 산출의 처리의 상세를 설명하는 플로차트이다.
도 13은 FIFO의 제어의 처리의 상세를 설명하는 플로차트이다.
도 14는 검출 데이터의 보정을 설명하는 도면이다.
도 15는 검출 데이터의 보정을 설명하는 도면이다.
도 16은 검출 데이터의 보정을 설명하는 도면이다.
도 17은 검출 데이터의 보정을 설명하는 도면이다.
도 18은 본 발명의 재생 장치의 일실시예의 다른 구성을 나타낸 블록도이다.
도 19는 동기 검출부 및 비트 슬립 보정부의 상세를 나타낸 블록도이다.
도 20은 제로 크로스 오프셋의 검출을 설명하는 도면이다.
도 21은 비트 슬립이 발생한 경우의, 연속하는 동기 패턴에 대한, 편차량의 검출 및 어긋남이 발생한 것으로 예측되는 시각의 검출을 나타내는 타이밍 차트이다.
도 22는 비트 슬립이 발생한 경우의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 23은 동기 패턴 보간 모드에 있어서, 동기 패턴이 검출되지 않은 경우의, 동기 패턴 검출 신호의 삽입을 설명하는 타이밍 차트이다.
도 24는 동기 패턴을 보간한 경우의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 25는 재생의 처리를 설명하는 플로차트이다.
도 26은 비트 슬립 보정을 설명하는 플로차트이다.
도 27은 보정 정보 산출의 처리의 상세를 설명하는 플로차트이다.
(31) 등화기, (32) A/D 변환부, (33) 클록 생성부,
(34) 등화기, (35) 데이터 검출부, (36) 에러 보정부,
(41) 위상 오차 검출부, (42) VCO, (51) 위상 오차 검출부,
(52) 동기 검출부, (53) 비트 슬립 보정부, (61)드라이브,
(71) 자기 디스크, (72)광디스크, (73)광자기 디스크,
(74) 반도체 메모리, (81) 비트 슬립 판정부, (82) FIFO 제어부,
(83) FIFO, (84) 검출 범위 설정부,
(85) 동기 패턴 검출 신호 삽입부, (91) 동기 패턴 간격 카운터,
(92) 위상 오차 적산부, (93) 위상 오차 최대 시각 기억부,
(301) 제로 크로스 오프셋 검출부, (302) 비트 슬립 보정부,
(311) 비트 슬립 판정부, (321) 제로 크로스 오프셋 적산부,
(322) 제로 크로스 오프셋 최대 시각 기억부
이하에 본 발명의 바람직한 실시예를 설명하지만, 개시되는 발명과 실시예와의 대응 관계를 예시하면, 다음과 같이 된다. 본 명세서 중에는 기재되어 있지만, 발명에 대응하는 것으로서 여기에는 기재되어 있지 않은 실시예가 있었다고 해도, 그것은, 그 실시예가, 그 발명에 대응하는 것은 아닌 것을 의미하는 것은 아니다. 역으로, 실시예가 발명에 대응하는 것으로서 여기에 기재되어 있었다고 해도, 그 것은, 그 실시예가, 그 발명 이외의 발명에는 대응하지 않는 것임을 의미하는 것은 아니다.
또한, 이 기재는, 명세서에 기재되어 있는 발명의 모두를 의미하는 것은 아니다. 환언하면, 이 기재는, 명세서에 기재되어 있는 발명으로서, 이 출원에서는 청구되어 있지 않은 발명의 존재, 즉 장래, 분할 출원되거나 보정에 의해 출현하고, 추가되는 발명의 존재를 부정하는 것은 아니다.
이하, 도면을 참조하면서 본 발명의 실시예에 대하여 설명한다.
도 2는, 본 발명의 재생 장치의 일실시예의 구성을 나타낸 블록도이다.
등화기(31)는, 광디스크, 하드 디스크, 또는 디지털 비디오 카세트 등의 기록 매체로부터 픽업(도시하지 않음)이 재생한 재생 신호를 정형하고, 재생된 재생 신호를 A/D 변환부(32)에 공급한다. 이 기록 매체는, 데이터 저장 매체의 일례이 며, 화학적 또는 물리적 변화에 의해 데이터를 기록하고, 재생에 있어서, 기계적으로 구동되는 것이면 된다.
A/D 변환부(32)는, 클록 생성부(33)로부터 공급되는 재생 클록을 기초로, 등화기(31)로부터 공급된 아날로그 신호인 재생 신호를 디지털 신호로 변환한다. A/D 변환부(32)는, 변환에 의해 생성된 디지털 신호를, 클록 생성부(33) 및 등화기(34)에 공급한다.
클록 생성부(33)는, 위상 오차 검출부(41) 및 VCO(42)로 이루어지고, PLL 방식에 의해 디지털 신호로부터 재생 클록을 생성한다.
위상 오차 검출부(41)는, 재생 클록과 A/D 변환부(32)로부터 출력된 디지털 신호와의 위상 오차를 검출하여, 위상 오차의 크기를 나타내는 신호를 VCO(42)에 공급한다.
VCO(42)는, 위상 오차 검출부(41)로부터의 신호를 기초로, 위상 오차의 크기로 대응시켜 발진 주파수를 변화시킴으로써, 위상 오차를 보다 작게 하는 주파수의 재생 클록을 출력한다. 재생 클록은, A/D 변환부(32), 위상 오차 검출부(41), 위상 오차 검출부(51), 동기 검출부(52), 및 비트 슬립 보정부(53)에 공급된다.
등화기(34)는, 재생 클록을 기초로, 디지털 신호의 에지 위치를 시간 방향으로 조정함으로써, 디지털 신호를 정형하고, 정형한 디지털 신호를 데이터 검출부(35) 및 에러 보정부(36)에 공급한다.
이하, 정형된 디지털 신호는, 등화 후 진폭 정보라고도 한다.
데이터 검출부(35)는, 비터비 복호에 의해 디지털 신호의 에러를 정정하고, 에러를 정정한 디지털 신호를 검출 데이터로서 출력한다. 그리고, 데이터 검출부(35)는, 비터비 복호에 한정되지 않고, 다른 최우(最尤) 복호 방식을 이용하도록 해도 된다.
에러 보정부(36)는, 위상 오차 검출부(51), 동기 검출부(52), 및 비트 슬립 보정부(53)로 이루어진다.
위상 오차 검출부(51)는, 등화기(34)로부터 공급된 등화 후 진폭 정보와 재생 클록과의 위상 오차를 검출하여, 위상 오차를 나타내는 위상 오차 신호를 비트 슬립 보정부(53)에 공급한다.
동기 검출부(52)는, 검출 데이터와 재생 클록을 기초로, 미리 정해진 특정한 비트 패턴으로 이루어지는 동기 패턴을 검출하고, 동기 패턴을 검출한 것을 나타내는 동기 패턴 검출 신호를 비트 슬립 보정부(53)에 공급한다.
비트 슬립 보정부(53)는, 검출 데이터, 위상 오차 신호, 동기 패턴 검출 신호, 및 재생 클록을 기초로, 비트 슬립에 의해 발생한 에러를 보정하고, 보정을 한 검출 데이터를 출력한다.
드라이브(61)는, 필요에 따라 재생 장치에 접속된다. 드라이브(61)에는, 장착된 자기 디스크(71), 광디스크(72), 광자기 디스크(73), 또는 반도체 메모리(74)가 적시 장착된다. 드라이브(61)는, 장착된 자기 디스크(71), 광디스크(72), 광자기 디스크(73), 또는 반도체 메모리(74)로부터 기억되어 있는 프로그램을 판독하여, 판독한 프로그램을 에러 보정부(36)에 공급한다.
이와 같이, 에러 보정부(36)는, 기록 매체의 일례인 자기 디스크(71), 광디 스크(72), 광자기 디스크(73), 또는 반도체 메모리(74)로부터 판독된 프로그램을 실행할 수 있다.
그리고, 비트 슬립 보정부(53)로부터 출력된 검출 데이터는, EFM(Eight to Fourteen Modulation) 등의 소정의 방식으로 복호되어 ECC(Error Correction Coding 등에 의해 에러 정정된다.
도 3은, 동기 검출부(52) 및 비트 슬립 보정부(53)의 구성의 상세를 나타낸 블록도이다.
비트 슬립 보정부(53)는, 비트 슬립 판정부(81), FIFO 제어부(82), 및 FIFO 버퍼(83)를 포함한다. 또, 동기 검출부(52)는, 검출 범위 설정부(84) 및 동기 패턴 검출 신호 삽입부(85)를 포함한다.
또한, 비트 슬립 판정부(81)는, 동기 패턴 간격 카운터(91), 위상 오차 적산부(92), 및 위상 오차 최대 시각 기억부(93)를 포함한다.
검출 범위 설정부(84)는, 재생 클록 신호의 카운트값에 따라 동기 패턴이 검출되는 검출 범위를 설정한다.
동기 패턴 검출 신호 삽입부(85)는, 검출 범위 내에 동기 패턴이 검출되지 않은 경우에, 미리 정해진 기간에 동기 패턴 검출 신호를 삽입한다. 여기서, 미리 정한 기간이란, 일반적으로 광디스크 등의 기록 매체(데이터 저장 매체)에 있어서, 기록되어 있는 데이터는 상이한 동기 패턴으로서의 특정한 패턴이, 통상, 등간격으로 기록 신호에 매립되어 있고, 그 간격을 말한다. 따라서, 동기 패턴 검출 신호가 삽입되는 기간은, 기록 매체의 방식에 의해 정해진다.
비트 슬립 판정부(81)는, 동기 검출부(52)로부터 공급된 동기 패턴 검출 신호, 및 위상 오차 검출부(51)로부터 공급된 위상 오차 신호를 기초로, 재생 클록과 검출 데이터와의 편차량을 검출하는 동시에, 재생 클록과 검출 데이터와의 어긋남이 발생한 것으로 예측되는 시각을 특정한다. 비트 슬립 판정부(81)는, 재생 클록과 검출 데이터와의 편차량을 나타내는 신호, 및 어긋남이 발생한 것으로 예측되는 시각을 나타내는 신호를 FIFO 제어부(82)에 공급한다.
이하, 재생 클록과 검출 데이터와의 편차량을 나타내는 신호, 및 어긋남이 발생한 것으로 예측되는 시각을 나타내는 신호는, 비트 슬립 보정 정보라고도 한다.
동기 패턴 간격 카운터(91)는, 재생 클록을 기초로 동기 검출부(52)로부터 검출된 동기 신호와, 미리 정한 기간과의 차이를 편차량으로서 검출한다.
위상 오차 적산부(92)는, 연속하는 2개의 동기 패턴의 간격에 있어서, 간격이 분할된 구간에 있어서 검출된 위상 오차를 적산함으로써, 위상 오차 구간 적산값을 산출한다. 여기서, 간격이 분할되는 구간은, 미리 정한 위상 오차의 개수, 및 기간, 및 미리 정한 채널 비트 중 어느 하나로 결정된다.
위상 오차 최대 시각 기억부(93)는, 연속하는 2개의 동기 패턴의 사이에 있어서, 적산된 적산값의 절대값이 최대가 되는 구간의 시각인, 재생 클록과 등화 후 진폭 정보와의 어긋남이 발생한 것으로 예측되는 시각을 검출하여, 그 시각을 기억한다.
FIFO 제어부(82)는, 비트 슬립 판정부(81)로부터 공급된 재생 클록과 검출 데이터와의 편차량을 나타내는 신호, 및 어긋남이 발생한 것으로 예측되는 시각을 나타내는 신호를 기초로, FIFO 버퍼(83)를 제어하여, FIFO 버퍼(83)에, 저장되어 있는 검출 데이터의 재생 클록에 대한 어긋남을 보정한다.
FIFO 버퍼(83)는, 2개의 동기 패턴의 사이에 배치되는 검출 데이터의 수 이상의 검출 데이터를 저장하는 선입(先入) 선출(先出) 버퍼이다. FIFO 버퍼(83)는, FIFO 제어부(82)로부터 공급되는 제어 정보를 기초로, 검출 데이터를 편차량에 대응하여 시간 방향으로 이동시킴으로써, 비트 슬립 보정을 행하고, 검출 데이터로서 출력한다.
그리고, 위상 오차 적산부(92)는, 연속하는 2개의 동기 패턴의 간격에 있어서, 간격이 분할된 구간에 있어서 검출된 위상 오차를 평균함으로써, 위상 오차 구간 평균값을 산출되도록 해도 된다.
다음에, 도 4를 참조하여, 위상 오차 검출부(51)에 있어서의, 위상 오차의 검출의 일례에 대하여 설명한다.
도 4는, 가로 방향을 시간축 t로서 재생 클록의 신호 파형, "1" 및 "0"중 어느 하나의 값을 취할 수 있는 검출 데이터, 및 등화 후 진폭 정보의 값을 나타낸 도면이다. 도 4에 있어서, data(n-1) 및 data(n)는, 재생 클록의 상승에 있어서의, 등화(等化) 후 진폭 정보의 진폭값이다. data(n)는, data(n-1)의 다음의 등화 후 진폭 정보의 진폭값이다.
위상 오차는, 예를 들면, 이하에 나타내는 식(1)에 의해 산출된다.
위상 오차 = [data(n+ data(n-1]/[data(n-data(n-1] ···(1)
식(1)에 의해, 재생 클록에 대한, 등화 후 진폭 정보의 시간적인 편차량이 산출된다.
위상 오차가 없는 경우, 등화 후 진폭 정보의 부호가 변화하는 시각은, 재생 클록에 있어서의 1과 0이 전환되는 시각 t0과 일치한다. 재생 클록에 있어서, 1과 0이 전환되는 시각 t0와 등화 후 진폭 정보의 극성(부호)이 변화하는 시각과의 차이(오차)가, 위상 오차이다. 도 4의 화살표는, 위상 오차를 나타낸다.
즉, 도 4에 의해 나타낸 바와 같이, 재생 클록의 1주기에 있어서, 검출 데이터는, "1" 또는 "0" 중 어느 한쪽의 1개의 값을 취한다. 예를 들면, 재생 클록의 1주기는, 재생 클록이 있는 상승으로부터, 다음의 상승까지이다. 재생 클록의 상승은, 재생 클록의 1주기의 개시 시각 및 종료시각을 나타내고 있다고 할 수 있다. 이 경우, 재생 클록의 1주기의 개시 시각으로부터, 재생 클록의 1/2주기(반주기)가 경과한 시각 t0에 있어서, 재생 클록이 하강한다. 이하, 재생 클록의 1주기의 개시 시각으로부터, 재생 클록의 1/2주기가 경과한 시각 t0를, 반주기점이라고한다.
여기서, 시간과 등화 후 진폭 정보의 진폭값과의 관계를 고려한다. 도 4의 아래쪽에 있어서, 가로 방향은, 시간을 나타내고, 세로 방향은, 등화 후 진폭 정보의 진폭값을 나타낸다.
등화 후 진폭 정보에 오차가 포함되어 있지 않은 경우, 즉 등화 후 진폭 정보가 이상적인 경우, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표값으로 하는 좌표 공간에 있어서, 재생 클록이 있는 주기의 개시 시각, 및 그 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n-1)에 의해 특정되는 점과, 재생 클록의 다음의 주기의 개시 시각, 및 다음의 주기의 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n)에 의해 특정되는 점을 연결하는 직선은, 반주기점 및 0인 진폭값에 의해 특정되는 점을 통과한다.
즉, 등화 후 진폭 정보에 오차가 포함되어 있지 않은 경우, 이 직선과 0인 진폭값을 나타내는 직선이란, 반주기점(시각 t0)에 있어서 교차하게 된다.
등화 후 진폭 정보에 오차가 포함되어 있는 경우, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표축으로 하는 좌표 공간에 있어서, 재생 클록이 있는 주기의 개시 시각, 및 그 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n-1)에 의해 특정되는 점과, 재생 클록의 다음의 주기의 개시 시각, 및 다음의 주기의 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n)에 의해 특정되는 점을 연결한 직선은, 반주기점과 0인 진폭값으로부터 특정되는 점을 통하지 않는다. 등화 후 진폭 정보에 오차가 포함되어 있는 경우, 이 직선과 0인 진폭값을 나타내는 직선이 교차하는 점은, 시간 방향으로 반주기점(시각 t0)으로부터 어긋난다.
이하, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표축으로 하는 좌표 공간에 있어서, 이 직선과 0인 진폭값을 나타내는 직선이 교차하는 점을, 위상 오차점이라고 한다.
즉, 위상 오차 검출부(51)는, 오차 기준점과 위상 오차점과의 오차(예를 들면, 도 4의 화살표)를 위상 오차로서 검출한다.
여기서, 위상 오차가 검출된 경우의, 등화 후 진폭 정보의 진폭값 data(n-1)의 극성과 등화 후 진폭 정보의 진폭값 data(n)의 극성은, 상이하게 되어 있을 필 요가 있다.
그리고, 식(1)에 있어서, 시간축 방향은, 임의로 선택할 수 있다. 이 경우, 식(1)의 분모에 있어서의 data(n) 및 data(n-1)의 순서를 교체하도록 해도 된다.
또, 식(1)의 분모는, 정수에 data(n) 또는 data(n-1)의 극성(「＋」 또는「－」)을 곱한 값으로서도 된다. 예를 들면, data(n-1)의 극성과 2인 정수(定數)를 곱한 sign(data(n-1))×2를 식(1)의 분모로 해도 된다. 이 때, 위상 오차는, 이하에 나타낸 식(2)에 의해 산출된다.
위상 오차= [data(n+ data(n-1]/[sign(data(n-1×2]···(2)
단, sign(a)란「a」의 부호를 나타내는 함수이며, a>= 0일 때, sign(a)= 1로 되고, a<0일 때, sign(a)= -1로 된다.
또한, 위상 오차의 검출은, 위상 오차 검출부(51)에 대신하여, 도 2의 위상 오차 검출부(41)에 의해 검출된 위상 오차를 이용하도록 해도 된다. 이 경우, 위상 오차 적산부(41)는, 위상 오차 신호를 비트 슬립 보정부(53)에 공급하고, 비트 슬립 보정부(53)는, 위상 오차 검출부(41)로부터 공급된 위상 오차 신호를 기초로, 비트 슬립에 의해 발생한 에러를 보정한다.
그리고, 위상 오차 검출부(51)는, 등화 후 진폭 정보 및 재생 클록을 기초로, 위상 오차 신호를 검출하지만, 또한 데이터 검출부(35)로부터 출력된 검출 데이터를 사용함으로써, 보다 정확한 위상 오차를 검출하는 것이 가능해진다. 이것은, 데이터 검출부(35)로부터 출력된 검출 데이터는, 에러가 정정되어 있으므로, 이 경우, 에러가 정정된 검출 데이터의 극성의 전환의 시각을 참조함으로써, 위상 오차 검출부(51)는, 등화 후 진폭 정보와 재생 클록과의 위상 오차를 검출할 수 있도록 되기 때문이다.
또, 위상 오차 검출부(51)에 있어서의 위상 오차의 검출 방법은, 도 4를 참조하여 설명한 방식에 한정되지 않고, 다른 방식이라도 된다. 예를 들면, 위상 오차 검출부(51)는, 등화 후 진폭 정보를 클래스로 나누어, 클래스로 나누어진 등화 후 진폭 정보를 기초로, 위상 오차를 검출하도록 해도 된다.
도 5는, 비트 슬립이 발생한 경우의, 연속하는 동기 패턴에 대한, 편차량의 검출 및 어긋남이 발생한 것으로 예측되는 시각의 검출을 나타내는 타이밍 차트이다.
동기 패턴 검출 신호는, 동기 검출부(52)에 의해 출력되고, 동기 패턴을 검출한 것을 나타내는 신호이다. 즉, 예를 들면, 동기 패턴 검출 신호가 0에서 1로 변화된 시각은, 동기 패턴이 검출된 시각이다.
정상 동기 패턴은, 기록 매체의 방식마다 정해지는 정상적인 동기 패턴을 나타낸다. 즉, 정상 동기 패턴의 간격은, 동기 패턴 검출 신호의 간격과 비교되는, 미리 정한 기간을 나타낸다.
도 5에 나타낸 동기 패턴 검출 신호 및 정상 동기 패턴의 예에 있어서, 도면 중 좌측에서는, 그 전의 기간에 있어서 비트 슬립이 발생하고 있지 않으므로, 동기 패턴 검출 신호의 시각 및 정상 동기 패턴의 시각은, 일치한다. 이에 대하여, 도면 중 우측에서는, 그 전의 기간에 있어서 비트 슬립이 발생하고 있으므로 동기 패턴 검출 신호는, 정상 동기 패턴에 대하여, 어긋나 버린다. 그리고, 비트 슬립이 발생하지 않는 경우에는, 동기 패턴 검출 신호는, 후술하는 동기 카운터값이 19로 되는 시각에 검출된다.
동기 패턴 예측 범위는, 검출 범위 설정부(84)에 의한 동기 패턴의 검출의 범위를 나타낸다. 예를 들면, 동기 검출부(52)는, 동기 패턴 예측 범위가 1인 기간에, 검출 데이터로부터 동기 패턴을 검출한 경우, 동기 패턴 검출 신호를 0에서 1로 변화시키지만, 동기 패턴 예측 범위가 0인 기간에, 검출 데이터로부터 동기 패턴을 검출한 경우, 동기 패턴 검출 신호를 변화시키지 않는다.
동기 카운터값은, 동기 패턴 간격 카운터(91)에 의해 카운트되는 값이다. 예를 들면, 동기 패턴 간격 카운터(91)는, 동기 패턴 검출 신호가 0에서 1로 변화되었을 때(소정의 지연을 포함함), 즉 동기 패턴 검출 신호의 상승으로, 동기 카운터값을 0으로 설정한다. 도 5에 나타낸 예에 있어서, 동기 패턴 검출 신호가 상승하고 나서, 동기 카운터값이 0으로 설정되기까지는, 재생 클록의 1주기분의 지연이 있다. 동기 패턴 간격 카운터(91)는, 재생 클록에 동기하여, 동기 카운터값을 인크리먼트한다.
도 5에 나타낸 동기 카운터값의 예에 있어서, 동기 카운터값이 18이 되었을 때, 도면 중의 우측에 나타낸 바와 같이, 동기 패턴 검출 신호가 상승했으므로, 동기 카운터값은, 18에서 0으로 변화되어 있다.
위상 오차 구간 적산값은, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간에 있어서의 위상 오차값의 적산값이다. 예를 들면, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간을, 재생 클록의 4주기로 한 경우, 위상 오차 적산부(92)는, 재생 클록의 4주기에 상당하는 구간에 있어서, 위상 오차값을 적산함으로써 위상 오차 구간 적산값을 산출한다.
도 5에 나타낸 예에 있어서, 정상적인 동기 패턴 간격을 5개로 분할한 구간에 있어서, 위상 오차가 적산된다. 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, 0인 위상 오차 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, -4인 위상 오차 구간 적산값이 산출되어 있다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 2인 위상 오차 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -56인 위상 오차 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 38인 위상 오차 구간 적산값이 적산되어 있다.
각 구간에서의 위상 오차 구간 적산값의 절대값이, 비트 슬립 판정부(81)에 의해 산출된다.
도 5에 나타낸 예에 있어서, 제1 구간에 있어서, 0인 위상 오차 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 4인 위상 오차 구간 적산값의 절대값이 산출된다. 또한, 제3 구간에 있어서, 2인 위상 오차 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 56인 위상 오차 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 38인 위상 오차 구간 적산값의 절대값이 산출된다.
또한, 각 구간에서의 위상 오차 구간 적산 최대값이, 비트 슬립 판정부(81)에 의해 산출된다.
도 5에 나타낸 예에 있어서, 제1 구간에 있어서, 초기값 0과, 0인 위상 오차 구간 적산값의 절대값이 비교되어, 0인 위상 오차 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 0인 제1 구간의 위상 오차 구간 적산 최대값과, 4인 제2 구간의 위상 오차 구간 적산값의 절대값이 비교되어, 4인 위상 오차 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 4인 제2 구간의 위상 오차 구간 적산 최대값과, 2인 제3 구간의 위상 오차 구간 적산값의 절대값이 비교되어, 4인 위상 오차 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 4인 제3 구간의 위상 오차 구간 적산 최대값과, 56인 제4 구간의 위상 오차 구간 적산값의 절대값이 비교되어 56인 위상 오차 구간 적산 최대값이 산출된다. 또, 제5 구간에 있어서, 56인 제4 구간의 위상 오차 구간 적산 최대값과, 38인 제5 구간의 위상 오차 구간 적산값의 절대값이 비교되어, 56인 위상 오차 구간 적산 최대값이 산출된다.
위상 오차 구간 적산 최대값의 시각은, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용된 구간에 있어서의 선두의 동기 카운터값이다. 예를 들면, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간을, 재생 클록의 4주기로 한 경우, 위상 오차 최대 시각 기억부(93)는, 재생 클록의 4주기에 상당하는 구간에 있어서, 위상 오차 구간 적산 최대값으로 되는 구간의 선두의 동기 카운터값을 기억한다.
그리고, 위상 오차 구간 적산 최대값의 시각은, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용된 구간에 있어서의 선두의 동기 카운터값에 한정되지 않고, 위상 오차 구간 적산 최대값으로서 채용된 구간의 최후의 동기 카운터값, 위상 오차 구간 적산 최대값으로서 채용된 구간의 중앙의 동기 카 운터값, 또는 위상 오차 구간 적산 최대값으로서 채용된 구간의 임의의 동기 카운터값을 위상 오차 구간 적산 최대값의 시각으로 해도 된다.
도 5에 나타낸 예에 있어서, 제1 구간에 있어서, 위상 오차 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부(93)에는, 0인 위상 오차 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용되었으므로, 제2 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부(93)에는 4인 위상 오차 구간 적산 최대값의 시각이 기억된다.
또한, 제3 구간에 있어서, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다. 제4 구간에 있어서, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용되었으므로, 위상 오차 구간 적산 최대값으로 되는 제4 구간의 선두의 동기 카운터값이 취득되어 위상 오차 최대 시각 기억부(93)에 12인 위상 오차 구간 적산 최대값의 시각이 기억된다. 그리고, 제5 구간에 있어서, 위상 오차 구간 적산값의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다.
동기 간격은, 연속된 2개의 동기 패턴 검출 신호의 사이에서의, 재생 클록수이다. 즉, 동기 간격은, 동기 패턴 검출 신호가 상승했을 때의 동기 카운터값에 대응한다. 도 5에 나타낸 예에 있어서, 동기 카운터값은, 0으로부터 시작되고 있으므로, 동기 간격은, 동기 패턴 검출 신호가 상승했을 때의 동기 카운터값에 1이 가산된 값으로 된다.
이하, 시각 n의 동기 패턴과 시각 m의 동기 패턴과의 간격을, 동기 패턴 간격(n, m)이라고 한다.
동기 간격은, 도 5에 나타낸 예에 있어서, 동기 패턴 간격(k-1, k)에 있어서, 19인 동기 간격이 산출되어 있다. 그리고, 동기 패턴 간격(k-2, k-1)에 있어서, 20인 동기 간격이 산출되고, 동기 패턴 간격(k, k+1)에 있어서, 20인 동기 간격이 산출된다.
비트 슬립 보정량은, 재생 클록을 기준으로 한, 동기 패턴 검출 신호에 의해 정해지는 기간과, 정상 동기 패턴에 따라 정해지는 기간과의 차이이다. 환언하면, 정상적인 동기 패턴에 있어서 얻어지는 동기 카운터값의 값과, 동기 패턴 검출 신호의 상승에 의해 리셋되기 직전의 동기 카운터값과의 차이이다.
즉, 비트 슬립 보정량은, 비트 슬립에 의해 발생한, 재생 클록의 주기를 기준으로 한, 재생 클록과 등화 후 진폭 정보와의 어긋남을 나타낸다.
비트 슬립 보정량은, 도 5에 나타낸 예에 있어서, 동기 패턴 간격(k-1, k)에 있어서, 즉 시각 k-1에 있어서, 0인 비트 슬립 보정량이 산출되고, 동기 패턴 간격(k, k+1)에 있어서, 19인 동기 간격으로부터, 정상적인 동기 간격인 20을 뺌으로써, 시각 k에 있어서, -1인 비트 슬립 보정량이 산출된다.
비트 슬립 보정 위치는, 동기 패턴 검출 신호가 상승했을 때, 위상 오차 최 대 시각 기억부(93)에 기억되어 있는, 위상 오차 구간 적산 최대값의 시각이다.
즉, 비트 슬립 보정 위치는, 재생 클록에 대한, 검출 데이터(등화 후 진폭 정보)의 어긋남이 발생한 것으로 추정되는 구간의 시각을 나타낸다.
비트 슬립 보정 위치는, 도 5에 나타낸 예에 있어서, 시각 k-1에 있어서, 1인 비트 슬립 보정 위치가 산출되고, 시각 k에 있어서, 12인 비트 슬립 보정 위치가 산출된다.
도 5에 나타낸 예에 있어서, 동기 패턴 간격(k, k+1)에 있어서, -1인 비트 슬립 보정량, 및 12인 비트 슬립 보정 위치는 비트 슬립 보정 정보로서, FIFO 제어부(82)에 공급된다. 또, 비트 슬립 판정부(81)는, 비트 슬립 보정량, 즉 편차량은 0 이외이므로, 비트 슬립이 발생하고 있는 것으로 판정한다.
그리고, 동기 패턴 간격(k-1, k)에 있어서, 비트 슬립 보정량은 0으로 되고, 비트 슬립 보정 위치는 1로 된다. 그러나, 이 경우에는, 비트 슬립 보정 위치의 값은 어떤 값으로 되지만, 비트 슬립 보정량이 0이므로, 비트 슬립의 보정은 행해지지 않는다.
도 6은, 비트 슬립이 발생한 경우의, 비트 슬립 발생 위치(재생 클록에 대한, 검출 데이터(등화 후 진폭 정보)의 어긋남이 발생한 것으로 추정되는 구간의 시각)의 산출 방법을 나타낸 도면이다.
도 6에 있어서는, 동기 패턴 검출 신호에 의해 정해지는, 구간 N-1, 구간 N, 및 구간 N+1에 있어서의, 위상 오차 구간 적산값, 검출 데이터, 위상 오차 구간 적산값의 절대값, 보정 후의 검출 데이터, 보정되는 검출 데이터의 범위에 대하여, 각각의 관계를 나타내고 있다. 또, 도 6에 나타낸 예에 있어서, 시각 A에 있어서, 비트 슬립이 발생하고 있다.
파형(211)은, 위상 오차 적산부(92)에 있어서 산출되는, 위상 오차의 적산값을 나타낸다. 파형(211)에 중첩하여 표현되어 있는 사각은, 각각, 구간마다의 위상 오차의 적산값을 나타낸다.
검출 데이터는, 데이터 검출부(35)에 있어서 검출된다. 도 6에 나타낸 예에 있어서, 비트 슬립이 발생하지 않는 경우의 정상적인 2개의 동기 패턴의 사이에는, L 채널 비트의 검출 데이터가 배치된다. 비트 슬립이 발생한 경우, 2개의 동기 패턴의 사이에는, L을 넘은 검출 데이터나, 또는 L 미만의 검출 데이터가 배치된다.
도 6에 나타낸 예에 있어서, 구간 N에서 비트 슬립이 발생하고 있으므로, 구간 N의 검출 데이터는, (L+1)채널 비트로 되어 있다.
위상 오차 구간 적산값의 절대값은, 위상 오차 구간 적산값의 절대값이므로, 마이너스의 값인 위상 오차 구간 적산값은, 그 부호가 반전되어, 플러스의 값으로 된다. 또한, 위상 오차 구간 적산값의 절대값을 비교하면, B로 나타낸 구간에 있어서의 위상 오차 구간 적산값의 절대값이, 위상 오차 구간 적산 최대값으로 되므로, B로 나타낸 구간(의 시각)이 비트 슬립 보정 위치로 된다.
검출 데이터는, 비트 슬립이 발생하지 않는 경우의 정상적인 2개의 동기 패턴의 사이에 배치되는 수의 검출 데이터로 보정된다. 도 6에 나타낸 예에 있어서, 보정 후의 검출 데이터는, L 채널 비트로 되도록 보정된다.
이 보정에 의해, B로 나타낸 구간의 시각으로부터 구간 N의 최후까지의 검출 데이터가 보정된다. 위상 오차가 큰 212에 있어서는, 재생 신호 그 자체가 변화되어 버리고 있으므로, 시간 방향으로 보정을 했다고 해도, 정상적인 검출 데이터를 얻을 수 없다. 위상 오차가 작은 구간(213)에 있어서는, 재생 신호 자체가 회복되고 있으므로, 시간 방향의 보정에 의해, 정상적인 검출 데이터를 얻을 수 있게 된다.
이와 같이, 본 발명의 재생 장치는, 버스트 에러가 발생하고, 버스트 에러에 의해 비트 슬립이 생긴 경우, 비트 슬립 후에 검출되는 동기 패턴 전의 에러를 정정할 수 있다.
다음에, 동기 패턴 검출 신호의 삽입에 대하여 설명한다. 버스트 에러가 생기면, 동기 패턴 그 자체의 검출이 곤란하게 되는 경우가 있다. 소정 기간에 있어서 연속하여 동기 패턴을 검출할 수 있었을 경우, 재생 장치는, 동기 패턴 보간 모드로 이행하여, 소정의 시각에 동기 패턴 검출 신호를 삽입한다.
도 7은, 동기 패턴 보간 모드에 있어서, 동기 패턴이 검출되지 않은 경우의, 동기 패턴 검출 신호의 삽입을 설명하는 타이밍 차트이다.
도 7에 있어서의 동기 패턴 검출 신호 내지 재생 클록, 및 동기 카운터값 내지 비트 슬립 보정 위치는, 도 5에 나타내는 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
도 7에 나타낸 예에 있어서, 시각 k의 동기 패턴이, 검출하지 못하고, 시각 k에 있어서, 동기 패턴 검출 신호는, 상승하지 않는다. 도 7의 ×표는, 동기 패턴 검출 신호가, 상승하지 않는 것을 나타낸다.
동기 패턴 보간 모드에 있어서, 동기 패턴 예측 범위가 1인 기간에, 검출 데이터로부터 동기 패턴이 검출되지 않은 경우, 동기 패턴 검출 신호 삽입부(85)는, 검출 범위 설정부(84)에 의한 동기 패턴 예측 범위의 중심, 즉 정상 동기 패턴과 일치하는 시각에, 동기 패턴 검출 신호를 삽입한다.
그리고, 동기 검출부(52) 내지 비트 슬립 보정부(53)는, 신호의 처리에, 소정의 지연 시간을 요하므로, 그 지연 시간을 이용하여, 신호의 시간 관계가 유지된 상태에서, 동기 패턴 검출 신호 삽입부(85)는, 동기 패턴 검출 신호를 삽입한다.
도 7에 나타낸 보간 후의 동기 패턴 검출 신호는, 시각 k에 동기 패턴 검출 신호가 삽입된 동기 패턴 검출 신호를 나타낸다.
여기서, 동기 패턴의 삽입 스텝을 설명한다. 동기 검출부(52)는, 최초에 검출 데이터로부터 동기 패턴 자체를 찾는다(이하, 동기 패턴 보간 해제 모드라고 한다). 동기 패턴이 1개라도 발견되었을 경우, 각 기록 매체의 각 포맷에 따라 규정의 클록수의 「전후」, 즉 소정 범위에 다음의 동기 패턴이 있었을 때, 동기 패턴과, 동기 패턴의 위치(시각)관계의 양쪽의 발생 확률이 곱해지므로, 동기 패턴인지 여부를 판정하고, 그 동기 패턴인 것으로 판정된 경우, 그 동기 패턴의 위치(시각)를 기준에 다음의 동기 패턴을 찾는다. 「전후」는, 일반적으로 검출 윈도우라 하고, 도중에 비트 슬립이 발생한 경우 등, 동기 패턴의 간격이 규정 클록(정상적인 간격)과 약간 어긋나는 일을 허용하기 위해 이용된다.
그리고, 동기 패턴이 연속 N회(실제의 회로 또는 제품의 사양으로 결정되는 설정값임) 발견되었을 경우, 검출 윈도우를 어느 정도 좁히고, 또한 그 검출 윈도 우 내에 동기 패턴이 발견되지 않는 경우에도, 동기 검출부(52)는, 윈도우의 중심에 동기 패턴(현실에는, 동기 패턴 검출 신호)을 삽입하여 동기 패턴의 검출을 계속한다(동기 패턴 보간 모드)로 이행한다. 단, 동기 패턴이 M회 연속(실제의 회로 또는 제품의 사양으로 결정되는 설정값임)하여 발견되지 않았던 경우에는, 동기 검출부(52)는, 동기 패턴 보간 해제 모드로 돌아온다.
도 7에 나타낸 예에 있어서, 동기 패턴 보간 모드이므로, 시각 k에 있어서 동기 패턴 검출 신호가 삽입된다.
위상 오차 구간 적산값은, 도 7에 나타낸 예에 있어서, 보간 후의 동기 패턴 간격(k-1, k)을 5개로 분할한 구간에 있어서, 위상 오차가 적산되어 보간 후의 동기 패턴 간격(k, k+1)을 6개로 분할한 구간에 있어서, 위상 오차가 적산된다.
보정 후의 동기 패턴 간격(k-1, k)에 있어서, 보간 후의 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, 0인 위상 오차 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, -1인 위상 오차 구간 적산값이 산출된다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 1인 위상 오차 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -8인 위상 오차 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 5인 위상 오차 구간 적산값이 적산된다.
또한, 보간 후의 동기 패턴 간격(k, k+1)에 있어서, 보간 후의 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, -3인 위상 오차 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, 2인 위상 오 차 구간 적산값이 산출된다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 1인 위상 오차 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -1인 위상 오차 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 1인 위상 오차 구간 적산값이 적산된다. 또, 비트 슬립이 발생한 것에 의해, 제5 구간의 다음의 제6 구간에 있어서는, 0인 위상 오차 적산값이 적산된다.
위상 오차 구간 적산값의 절대값으로서 도 7에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 제1 구간에 있어서, 0인 위상 오차 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 1인 위상 오차 구간 적산값의 절대값이 산출된다. 또한, 제3 구간에 있어서, 1인 위상 오차 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 8인 위상 오차 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 5인 위상 오차 구간 적산값의 절대값이 산출되고 있다.
또한, 동기 패턴 간격(k, k+1)에 있어서, 제1 구간에 있어서, 3인 위상 오차 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 2인 위상 오차 구간 적산값의 절대값이 산출되고, 제3 구간에 있어서, 1인 위상 오차 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 1인 위상 오차 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 1인 위상 오차 구간 적산값의 절대값이 산출되고, 제6 구간에 있어서, 0인 위상 오차 구간 적산값의 절대값이 산출된다.
위상 오차 구간 적산 최대값으로서 도 7에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 제1 구간에 있어서, 초기값 0과, 0인 위상 오차 구간 적산값의 절대값이 비교되고, 0인 위상 오차 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 0인 제1 구간의 위상 오차 구간 적산 최대값과, 1인 제2 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 1인 위상 오차 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 1인 제2 구간의 위상 오차 구간 적산 최대값과, 1인 제3 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 1인 위상 오차 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 1인 제3 구간의 위상 오차 구간 적산 최대값과 8인 제4 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 8인 위상 오차 구간 적산 최대값이 산출된다. 또, 제5 구간에 있어서, 8인 제4 구간의 위상 오차 구간 적산 최대값과, 5인 제5 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 8인 위상 오차 구간 적산 최대값이 산출된다.
또한, 동기 패턴 간격(k, k+1)에 있어서, 제1 구간에 있어서, 초기값 0과 3인 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 3인 제1 구간의 위상 오차 구간 적산 최대값과 2인 제2 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 3인 제2 구간의 위상 오차 구간 적산 최대값과, 1인 제3 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 3인 제3 구간의 위상 오차 구간 적산 최대값과, 1인 제4 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출된다.
또, 제5 구간에 있어서, 3인 제4 구간의 위상 오차 구간 적산 최대값과, 1인 제5 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출되고, 제6 구간에 있어서, 3인 제5 구간의 위상 오차 구간 적산 최대값과, 0인 제6 구간의 위상 오차 구간 적산값의 절대값이 비교되고, 3인 위상 오차 구간 적산 최대값이 산출된다.
도 7에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 위상 오차 구간 적산 최대값의 시각으로서 도 7에 나타낸 예에 있어서, 제1 구간에 있어서, 위상 오차 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되어 위상 오차 최대 시각 기억부(93)에는, 0인 위상 오차 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되었으므로, 제2 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부에는, 4인 위상 오차 구간 적산 최대값의 시각이 기억된다.
또한, 제3 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되었으므로, 위상 오차 구간 적산 최대값으로 되는 제3 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부에 8인 위상 오차 구간 적산 최대값의 시각이 기억된다. 제4 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되었으므로, 위상 오차 구간 적산 최대값으로 되는 제4 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부에 12인 위상 오차 구간 적산 최대값의 시각이 기억된다. 그리고, 제5 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기 억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다.
또한, 도 7에 나타낸 예의 동기 패턴 간격(k, k+1)에 있어서, 위상 오차 구간 적산 최대값의 시각으로서 제1 구간에 있어서, 위상 오차 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되고, 위상 오차 최대 시각 기억부(93)에는, 0인 위상 오차 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다. 제3 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다.
제4 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다. 제5 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다. 그리고, 제6 구간에 있어서, 위상 오차 구간 적산값 오차의 절대값이 위상 오차 구간 적산 최대값으로서 채용되고 있지 않으므로, 위상 오차 최대 시각 기억부(93)에 기억되는 위상 오차 구간 적산 최대값의 시각은 변화되지 않는다.
그리고, 연속하는 구간에 있어서, 위상 오차 구간 적산 최대값이 같은 값이 되었을 경우, 전후 어느쪽의 위상 오차 구간 적산 최대값의 시각을 우선하게 할 것인지는, 설정에 의해 정해진다. 도 7에 나타낸 예에 있어서, 제2 구간, 및 제3 구간에 있어서의 위상 오차 구간 적산 최대값은 1이며, 제3 구간에 있어서의 위상 오차 구간 적산 최대값의 시각은 8이다. 여기서는, 위상 오차 구간 적산 최대값이 같은 값이면, 후의 위상 오차 구간 적산 최대값을 우선하고 있으므로, 제2 구간보다 제3 구간이 우선된다.
동기 간격은, 도 7에 나타낸 예에 있어서, 보정 후의 동기 패턴 간격(k-1, k)에 있어서, 20인 동기 간격이 산출되고, 보정 후의 동기 패턴 간격(k, k+1)에 있어서, 20인 동기 간격이 산출되고, 보정 후의 동기 패턴 간격(k+1, k+2)에 있어서, 21인 동기 간격이 산출된다.
비트 슬립 보정량은, 도 7에 나타낸 예에 있어서, 보정 후의 동기 패턴 간격(k-1, k)에 있어서, 즉 시각 k-1에 있어서, 0인 비트 슬립 보정량이 산출되고, 보정 후의 동기 패턴 간격(k, k+1)에 있어서, 즉 시각 k에 있어서, 0인 비트 슬립 보정량이 산출된다. 또, 보정 후의 동기 패턴 간격(k+1, k+2)에 있어서, 즉 시각 k+1에 있어서, 1인 비트 슬립 보정량이 산출된다.
여기서, 예를 들면, 시각 k에 있어서, 동기 패턴 검출 신호 삽입부(85)가, 소정의 시각에 동기 패턴 검출 신호를 삽입하므로, 시각 k에 있어서의 비트 슬립 보정량으로서 0이 산출된다.
비트 슬립 보정 위치는, 도 7에 나타낸 예에 있어서, 시각 k-1에 있어서, 0 인 비트 슬립 보정 위치가 산출되고, 시각 k에 있어서, 12인 비트 슬립 보정 위치가 산출되고, 시각 k+1에 있어서, 0인 비트 슬립 보정 위치가 산출된다.
동기 패턴 검출 신호 삽입부(85)가 소정의 시각에 동기 패턴 검출 신호를 삽입한 경우, 삽입한 동기 패턴 검출 신호로부터도 시간적으로 후의, 최초에 동기 패턴 검출 신호가 검출된 시각에 비트 슬립 보정을 한다. 도 7에 나타낸 예에 있어서, 시각 k에 동기 패턴 검출 신호가 삽입되어 있는, 시각 k+1에 있어서, 비트 슬립 보정가 행해지고, 1인 비트 슬립 보정량, 및 12인 비트 슬립 보정 위치는, 비트 슬립 보정 정보로서, FIFO 제어부(82)에 공급된다. 이 경우, 비트 슬립 판정부(81)는, 비트 슬립 보정량, 즉 편차량은 0 이외이므로, 비트 슬립이 발생하고 있는 것으로 판정한다.
그리고, 시각 k에 있어서, 비트 슬립 보정량은 0으로 되고, 비트 슬립 보정 위치는 12로 된다. 그러나, 이 경우에는, 비트 슬립 보정 위치의 값은 어떤 값으로 되지만, 비트 슬립 보정량이 0이므로, 비트 슬립의 보정은 행해지지 않는다.
도 8은, 비트 슬립이 발생한 경우에, 동기 패턴이 검출되지 않은 경우에서의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 8에 있어서는, 동기 패턴 검출 신호에 의해 정해지는, 구간 N-1, 구간 N, 및 구간 N+1에 있어서의, 위상 오차 구간 적산값, 검출 데이터, 위상 오차 구간 적산값의 절대값, 보정 후의 검출 데이터, 및 보정되는 검출 데이터의 범위에 대하여, 각각의 관계를 나타내고 있다.
도 8에 있어서의 위상 오차 구간 적산값 내지 보정되는 검출 데이터의 범위 는, 도 6에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
도 6에 나타낸 경우와 마찬가지로, 파형(211)에 중첩하여 표현되어 있는 사각은, 위상 오차 구간 적산값을 나타낸다. 즉, 도 8에 나타낸 예에 있어서, 구간 N, 및 구간 N+1이 전환되는 시각에, 동기 패턴 검출 신호가 삽입되어 있고, 파형(211)에 중첩하여 표현되어 있는 사각은, 동기 패턴 검출 신호 삽입 후의 구간 N+1에 있어서의, 각각, 구간마다의 위상 오차의 적산값을 나타낸다.
검출 데이터는, 도 8에 나타낸 예에 있어서, 비트 슬립이 발생하고 있지 않은 구간 N-1에 있어서, L 채널 비트의 검출 데이터가 배치되어 있다. 또, 구간 N 및 구간 N+1에 있어서, 비트 슬립이 발생하고, 동기 패턴이 검출되지 않았기 때문에, 구간 N 및 구간 N+1을 통한 2개의 구간에 있어서, (L＋L+1)채널 비트의 검출 데이터가 배치되어 있다.
위상 오차 구간 적산값의 절대값은, 도 8에 나타낸 예에 있어서, 동기 패턴 검출 신호 삽입 후의 구간 N+1에 있어서, C에 있어서의 위상 오차 구간 적산값의 절대값이 최대가 되므로, C로 나타낸 구간(의 시각)이 비트 슬립 보정 위치로 된다.
보간 후의 검출 데이터는, 도 8에 나타낸 예에 있어서, 비트 슬립이 발생하고 있지 않은 것으로 된 구간 N에 있어서, L 채널 비트의 검출 데이터가 배치된다. 환언하면, 동기 패턴 검출 신호가 삽입되므로, 구간 N에 있어서, L 채널 비트의 검출 데이터가 배치되고, 구간 N+1에는, 나머지의 (L+1)채널 비트의 검출 데이터가 배치된다.
또한, 구간 N+1에 있어서의, (L+1)채널 비트의 검출 데이터는, 보정에 의해, L 채널 비트로 된다.
즉, 비트 슬립 보정은, 구간 N+1의 검출 데이터 L 채널 비트로 하도록 실행된다.
보정되는 검출 데이터의 범위는, 구간(221)에 있어서는, 재생 신호 그 자체가 변화되어 버렸으므로, 시간 방향으로 보정을 했다고 해도, 정상적인 검출 데이터를 얻을 수 없다. 구간(222)에 있어서는, 재생 신호 자체가 회복되고 있으므로, 시간 방향의 보정에 의해, 정상적인 검출 데이터를 검출할 수 있다.
이와 같이, 본 발명의 발명 장치는, 동기 패턴이 검출되지 않은 경우, 소정의 시각에 동기 패턴 검출 신호를 삽입함으로써, 동기 패턴을 보충하는 것에 의해, 비트 슬립 후에 검출되는 동기 패턴 전의 에러를 정정할 수 있다.
도 9 내지 도 13의 플로차트를 참조하여, 위상 오차를 사용함으로써, 보정 프로그램을 실행하는 재생 장치의 처리에 대하여 설명한다.
도 9는, 재생 장치에 의한, 재생의 처리를 설명하는 플로차트이다.
스텝 S1에 있어서, 등화기(31)는, 광디스크, 하드 디스크, 또는 디지털 비디오 카세트 등의, 장착된 기록 매체로부터 픽업(도시하지 않음)이 재생한 재생 신호를 정형하고, 재생된 재생 신호를 A/D 변환부(32)에 공급한다.
스텝 S2에 있어서, A/D 변환부(32)는, 클록 생성부(33)로부터 공급되는 재생 클록을 기초로, 등화기(31)로부터 공급된 아날로그 신호인 재생 신호를 디지털 신호로 변환한다. A/D 변환부(32)는, 변환에 의해 생성된 디지털 신호를, 클록 생성 부(33) 및 등화기(34)에 공급한다.
스텝 S3에 있어서, 클록 생성부(33)는, 위상 오차 검출부(41) 및 VCO(42)로 이루어지고, PLL 방식에 의해 디지털 신호로부터 재생 클록을 생성한다.
스텝 S4에 있어서, 등화기(34)는, 재생 클록을 기초로, 디지털 신호의 에지 위치를 시간 방향으로 조정함으로써, 디지털 신호를 정형하고, 정형한 디지털 신호를 데이터 검출부(35) 및 에러 보정부(36)에 공급한다.
스텝 S5에 있어서, 데이터 검출부(35)는, 비터비 복호에 의해 디지털 신호의 에러를 정정하고, 에러를 정정한 디지털 신호를 검출 데이터로서 생성한다. 그리고, 스텝 S5에 있어서, 비터비 복호에 한정되지 않고, 다른 최우 복호 방식에 의해 에러를 정정하도록 해도 된다.
스텝 S6에 있어서, 비트 슬립 보정의 처리를 실행하여, 스텝 S1으로 복귀하고, 전술한 처리를 반복한다.
스텝 S6에 있어서의, 비트 슬립 보정의 처리의 상세에 대하여, 도 10의 플로차트를 참조하여 설명한다.
스텝 S21에 있어서, 동기 검출부(52)는, 동기 패턴의 검출 처리를 실행한다.
동기 패턴 보간 모드에 있어서의, 스텝 S21의 처리에 대응하는, 동기 패턴 검출의 처리의 상세에 대하여, 도 11의 플로차트를 참조하여 설명한다.
스텝 S31에 있어서, 동기 검출부(52)는, 동기 패턴을 검출한다. 예를 들면, 동기 검출부(52)는, 기억 매체의 방식에 의해 정해지는, 검출 데이터에 포함되어 있는 특정한 비트 배열의 동기 패턴을 검출한다.
스텝 S32에 있어서, 검출 범위 설정부(84)는, 재생 클록의 카운트값에 따라 동기 패턴이 검출되는 검출 범위를 설정하고, 검출 범위 내에 있어서 동기 패턴이 검출되었는지를 여부를 판정한다. 스텝 S32에 있어서, 검출 범위 내에 동기 패턴이 검출되어 있지 않은 것으로 판정된 경우, 스텝 S33으로 진행하고, 동기 패턴 검출 신호 삽입부(85)는, 동기 패턴을 보간하고, 처리는 종료한다. 예를 들면, 스텝 S33에 있어서, 동기 패턴 검출 신호부(85)는, 미리 정해진 기간(정상 동기 패턴과 일치하는 시각)에 동기 패턴을 삽입한다.
스텝 S32에 있어서, 검출 범위 내에 동기 패턴이 검출되는 것으로 판정된 경우, 동기 패턴을 보간할 필요는 없기 때문에, 스텝 S33의 처리는 스킵되고, 처리는 종료한다.
도 10으로 복귀하고, 스텝 S22에 있어서, 위상 오차 검출부(51)는, 등화기(34)로부터 공급된 등화 후 진폭 정보와 재생 클록과의 위상 오차를 검출하여, 위상 오차를 나타내는 위상 오차 신호를 비트 슬립 보정부(53)에 공급한다.
스텝 S23에 있어서, 비트 슬립 보정부(53)는, 재생 클록을 기초로, 동기 검출부(52)로부터 검출된 동기 신호와, 미리 정한 기간과의 차이를 편차량으로서 검출한다.
스텝 S24에 있어서, 비트 슬립 보정부(53)는, 보정 정보 산출의 처리를 실행한다.
스텝 S24에 있어서의, 보정 정보 산출의 처리의 상세에 대하여, 도 12의 플로차트를 참조하여 설명한다.
스텝 S41에 있어서, 위상 오차 적산부(92)는, 소정의 구간에 있어서 검출된 위상 오차를 적산함으로써, 위상 오차 구간 적산값을 산출한다.
스텝 S42에 있어서, 비트 슬립 판정부(81)는, 위상 오차 구간 적산값의 절대값의 최대값을 검출한다.
스텝 S43에 있어서, 위상 오차 최대 시각 기억부(93)는, 최대의 위상 오차 구간 적산값의 절대값이 검출된 시각인 비트 슬립 보정 위치를 검출하여, 처리는 종료한다.
재차, 도 10으로 복귀하고, 스텝 S25에 있어서, 비트 슬립 보정부(53)는, FIFO 제어의 처리를 실행하여, 비트 슬립의 보정 처리는 종료한다.
스텝 S25에 있어서의, FIFO 제어의 처리의 상세에 대하여, 도 13의 플로차트를 참조하여 설명한다.
스텝 S51에 있어서, FIFO 제어부(82)는, 비트 슬립 판정부(81)로부터, 편차량을 나타내는 비트 슬립 보정량, 및 어긋남 발생 시각을 나타내는 비트 슬립 보정 위치를 취득한다.
스텝 S52에 있어서, FIFO 제어부(82)는, 0 이외의 편차량이 검출된 경우, 편차량에 대응하여 시간 방향으로 이동시키도록 제어하는 제어 신호를, FIFO 버퍼(83)에 공급하여, FIFO 버퍼(83)의 기록 및 판독을 제어한다. FIFO 버퍼(83)는, FIFO 제어부(82)로부터 공급된 제어 정보를 기초로, 검출 데이터를 편차량에 대응하여 시간 방향으로 이동시킴으로써, 비트 슬립에 대응하는 검출 데이터의 보정을 행하고, 보정된 검출 데이터를 출력하여, 처리는 종료한다.
도 14 내지 도 17을 참조하여, 스텝 S52에 있어서의, FIFO 버퍼(83)에 의한 검출 데이터의 보정을 설명한다.
도 14는, 비트 슬립 보정량이 0 미만인 경우의, 검출 데이터의 개수를 증가시키도록 제어되는 FIFO 버퍼(83)에 있어서의, 검출 데이터의 보정을 설명하는 도면이다.
FIFO 버퍼(83)는, 비트 슬립 보정 정보를 기초로, FIFO 제어부(82)로부터 공급되는 RE(Read Enable)신호, 및 WE(Write Enable)신호에 의해 제어된다. FIFO 버퍼(83)는, RE신호가 온(예를 들면, 1임)의 경우, 재생 클록에 동기하여, 기억하고 있는 검출 데이터를 차례로 출력하고, RE신호가 오프(예를 들면, 0임)의 경우, 재생 클록에 동기하여, 같은 검출 데이터를 반복하여 출력한다.
또, FIFO 버퍼(83)는, WE신호가 온(예를 들면, 1임)의 경우, 재생 클록에 동기하여, 데이터 검출부(35)로부터 공급된 검출 데이터를 차례로 기억하고, WE신호가 오프(예를 들면, 0임)의 경우, 재생 클록에 동기하여, 1개전에 기억한 검출 데이터에 재기록하도록, 검출 데이터를 기억한다.
도 14 내지 도 17에 있어서, A 내지 E의 문자가 부여된 사각은, 각각 검출 데이터에 포함되어 있는, 1개의 채널 비트를 나타낸다.
도 14의 좌측에 의해 나타낸 바와 같이, 데이터 검출부(35)로부터, A인 채널 비트, B인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트가, 차례로, FIFO 버퍼(83)에 공급된 경우를 예로 설명한다.
FIFO 버퍼(83)는, WE신호가 온인 기간에 공급된, A 내지 E인 채널 비트를 차 례로 기억한다.
FIFO 버퍼(83)는, RE신호가 온인 기간, 재생 클록에 동기하여, 차례로 기억되어 있는 A 내지 E인 채널 비트를, 그 차례에 따라서, 출력한다.
FIFO 버퍼(83)는, 도 14로 나타낸 예에 있어서, 공급되는 A 내지 E의 검출 데이터에 대하여, WE신호를 항상 온으로 하여, RE신호를 C를 판독하는 시각에 있어서, 오프로 함으로써, FIFO 버퍼(83)는, A인 채널 비트, B인 채널 비트, C인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트를 출력한다.
도 15는, 검출 데이터를 증가시키도록 제어하는 FIFO 버퍼(83)에 있어서의, 데이터 제어를 나타낸 타이밍 차트이다.
도 15로 나타낸 예에 있어서, 공급되는 검출 데이터는, 도 14 좌측의 데이터열에 대응한다. 도 15로 나타낸 예에 있어서, A인 채널 비트, B인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트로 이루어지는 검출 데이터가 차례로 FIFO 버퍼(83)에 공급된다.
WE신호는, FIFO 제어부(82)로부터, FIFO 버퍼(83)에 공급되는 기록 제어 정보이다. FIFO 버퍼(83)는, WE신호가 온인 경우, 재생 클록에 동기하여, 기록 포인터(Write Pointer)를 진행시키고, 공급된 검출 데이터에 포함되는 채널 비트를 기억하여, WE신호가 오프일 경우, 기록 포인터를 진행시키는 일 없이, 공급된 검출 데이터에 포함되는 채널 비트를 기억한다.
도 15로 나타낸 예에 있어서, WE신호는 항상 온이므로, FIFO 버퍼(83)는, 공급되는 검출 데이터를 검출 차례로 기억한다.
도면 중의 저장되어 있는 검출 데이터는, FIFO 버퍼(83)에 기억되어 있는 검출 데이터이다. 공급된 검출 데이터, 즉 A인 채널 비트, B인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트가, 차례로 기억되어 있다.
그리고, 도면 중의 저장되어 있는 검출 데이터는, 공급되는 검출 데이터와 비교하여, 재생 클록의 1클록분 지연되고 있지만, 이것은, 검출 데이터의 저장 처리가, 1클록 지연되어 실행되는 것을 나타낸다.
RE신호는, FIFO 제어부(82)로부터, FIFO 버퍼(83)에 공급되는 입력 제어 정보이다. FIFO 버퍼(83)는, RE신호가 온인 경우, 재생 클록에 동기하여 판독 포인터(Read Pointer)를 진행하여, 판독 포인터에 의해 나타내는 채널 비트를 출력하고, RE신호가 오프일 경우, 판독 포인터를 진행시키는 일 없이, 판독 포인터에 의해 나타내는 채널 비트를 출력한다.
도 15로 나타낸 예에 있어서, RE신호는, A 또는 B인 채널 비트를 판독하는 경우에, 온으로 되어 C인 채널 비트를 판독하는 경우에 오프로 되고, 또한 D 또는 E인 채널 비트를 판독하는 경우에, 온으로 되어 있다.
따라서, FIFO 버퍼(83)는, C인 채널 비트를 판독한 나중에, 판독 포인터를 진행시키지 않기 때문에, C인 채널 비트를 2번 읽음으으로써, 저장되어 있는 검출 데이터와 비교하여, 출력하는 검출 데이터의 수를 1개 증가시킨다.
도 15로 나타낸 예에 있어서, A인 채널 비트, B인 채널 비트, C인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트로 이루어지는 검출 데이터가, 차례로 출력되고 있다.
그리고, 출력되는 검출 데이터는, 저장되어 있는 검출 데이터와 비교하여, 재생 클록의 1클록분 시간 방향으로 어긋나 있지만, 이것은, 검출 데이터의 출력이, 1클록분 지연되어 실행되는 것을 나타낸다.
도 16은, 비트 슬립 보정량이 0을 초과하는 경우의, 검출 데이터의 개수를 감소시키도록 제어되는 FIFO 버퍼(83)에 있어서의, 검출 데이터의 보정을 설명하는 도면이다.
도 16에 있어서의 FIFO 버퍼(83)에 있어서의, 검출 데이터의 보정 처리는, 도 14에 나타내는 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
도 16의 좌측에 의해 나타낸 바와 같이, A인 채널 비트, B인 채널 비트, C인 채널 비트, D인 채널 비트, 및 E인 채널 비트가, 차례로, FIFO 버퍼(83)에 공급된다.
도 16으로 나타낸 예에 있어서, WE신호는 C인 채널 비트를 기억하는 시각에 오프로 되어 있으므로, FIFO 버퍼(83)는, RE신호가 오프의 경우, 1개전에 기억한 검출 데이터에 재기록하므로, C인 채널 비트에, D인 채널 비트를 재기록함으로써, A인 채널 비트, B인 채널 비트, D인 채널 비트, 및 E인 채널 비트를 차례로 기억한다.
FIFO 버퍼(83)는, A인 채널 비트, B인 채널 비트, D인 채널 비트, 및 E인 채널 비트를, 그 차례에 따라서, 출력한다.
도 17은, 검출 데이터를 감소시키도록 제어하는 FIFO 버퍼(83)에 있어서의, 데이터 제어를 나타낸 타이밍 차트이다.
도 17에 있어서의 재생 클록 내지 출력되는 검출 데이터는, 도 15에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
도 17에 나타낸 예에 있어서, WE신호는, A 또는 B인 채널 비트가 공급되는 경우에, 온으로 되어 C인 채널 비트가 공급되는 경우에, 오프로 되고, 또한 D 또는 E인 채널 비트가 공급되는 경우에, 온으로 되어 있다.
따라서, 이 경우, FIFO 버퍼(83)는, C인 채널 비트를 기록한 후에, 기록 포인터를 정지시킴으로써, C인 채널 비트에, D인 채널 비트를 재기록함으로써, 기억하는 검출 데이터의 데이터 수를 1개 감소시킨다.
즉, FIFO 버퍼(83)는, A인 채널 비트, B인 채널 비트, D인 채널 비트, 및 E인 채널 비트를, 차례로 기억한다.
RE신호는, 도 17에 나타낸 예에 있어서, 항상 온이므로, FIFO 버퍼(83)는, 기억하고 있는 검출 데이터를 차례로 출력한다.
FIFO 버퍼(83)는, A인 채널 비트, B인 채널 비트, D인 채널 비트, 및 E인 채널 비트를, 차례로 출력한다.
그리고, FIFO 버퍼(83)는, FIFO 버퍼에 한정되지 않고, 일반적인 메모리를 사용하도록 해도 된다. 예를 들면, 어드레스 지정이 일반적인 메모리에 있어서, 검출 데이터를 증가시키고 싶은 경우에 있어서, 메모리의 기록 어드레스를, 재생 클록에 대응하여, 항상 1 증가시키도록 하고, 메모리로부터의 판독 어드레스를, 조작을 하고 싶은 장소에 정지시키거나, 또는 필요량 되돌리게 하도록 해도 된다. 또, 검출 데이터를 감소시키고 싶은 경우에 있어서, 메모리의 기록 어드레스를, 조 작을 하고 싶은 장소에 정지시키거나, 또는 필요량 되돌리게 하도록 하고, 메모리로부터의 판독 어드레스는, 재생 클록에 대응하여, 항상 1 증가 되도록 한 회로 구성으로 하도록 해도 된다.
일반적인 메모리를 사용한 경우에서의, 회로 구성은, FIFO 버퍼를 사용한 경우의 회로 구성과 같다.
다음에, 도 18 내지 도 27을 참조하여, 전술한 위상 오차값 대신에, 극성(부호)이 상이한 연속하는 2개의 등화 후 진폭 정보의 진폭 방향의 오차(이하, 제로 크로스 오프셋이라고 함)를 사용하여 비트 슬립 보정을 행하는 경우의 본 발명의 실시예에 대하여 설명한다.
도 18은, 본 발명에 관한 재생 장치의 일실시예의 다른 구성을 나타낸 블록도이다. 도 2에 나타낸 경우와 동일한 부분에는, 동일한 부호를 부여하고, 그 설명은 적당히 생략한다.
에러 보정부(36)는, 제로 크로스 오프셋 검출부(301), 동기 검출부(52), 및 비트 슬립 보정부(302)로 이루어진다. 즉, 에러 보정부(36)는, 도 2에서 설명한 위상 오차 검출부(51) 및 비트 슬립 보정부(53) 대신에, 제로 크로스 오프셋 검출부(301) 및 비트 슬립 보정부(302)를 포함하도록 구성해도 된다.
제로 크로스 오프셋 검출부(301)는, 등화기(34)로부터 공급된 등화 후 진폭 정보 및 클록 생성부(33)로부터 공급된 재생 클록을 기초로, 제로 크로스 오프셋을 검출하여, 제로 크로스 오프셋을 나타내는 제로 크로스 오프셋 신호를 비트 슬립 보정부(302)에 공급한다.
도 19는, 동기 검출부 및 비트 슬립 보정부의 상세를 나타낸 블록도이다. 도 3에 나타내는 경우와 마찬가지의 부분에는, 동일한 부호를 부여하고 있으므로, 그 설명은 적당히 생략한다.
비트 슬립 판정부(311)는, 동기 패턴 간격 카운터(91), 제로 크로스 오프셋 적산부(321), 및 제로 크로스 오프셋 최대 시각 기억부(322)로 이루어진다. 즉, 비트 슬립 판정부(311)는, 도 3에서 설명한 위상 오차 적산부(92) 및 위상 오차 최대 시각 기억부(93) 대신에, 제로 크로스 오프셋 적산부(321) 및 제로 크로스 오프셋 최대 시각 기억부(322)를 포함하도록 구성해도 된다.
제로 크로스 오프셋 적산부(321)는, 연속하는 2개의 동기 패턴의 간격에 있어서, 간격이 분할된 구간에 있어서 검출된 제로 크로스 오프셋을 적산함으로써, 제로 크로스 오프셋 구간 적산값을 산출한다. 여기서, 간격이 분할되는 구간은, 미리 정한 제로 크로스 오프셋의 개수, 및 기간, 및 미리 정한 채널 비트 중 어느 하나로 결정된다.
제로 크로스 오프셋 최대 시각 기억부(322)는, 연속하는 2개의 동기 패턴의 사이에 있어서, 적산된 적산값의 절대값이 최대로 되는 구간의 시각인, 재생 클록과 등화 후 진폭 정보와의 어긋남이 발생한 것으로 예측되는 시각을 검출하여, 그 시각을 기억한다.
다음에, 도 20을 참조하여, 제로 크로스 오프셋 검출부(301)에 있어서의, 제로 크로스 오프셋의 검출의 일례에 대하여 설명한다.
도 20은, 가로 방향을 시간축 t로서 재생 클록의 신호 파형, "1" 및 "0" 중 어느 하나의 값을 취할 수 있는 검출 데이터, 및 등화 후 진폭 정보의 값을 나타낸 도면이다. 도 20에 있어서, data(n-1) 및 data(n)는, 재생 클록의 상승에 있어서의, 등화 후 진폭 정보의 진폭값이다. data(n)는, data(n-1)의 다음의 등화 후 진폭 정보의 진폭값이다.
제로 크로스 오프셋은, 예를 들면, 이하에 나타내는 식(3)에 의해 산출된다.
제로 크로스 오프셋= [data(n+ data(n-1] / 2 ···(3)
식(3)에 의해, 극성(부호)이 상이한 연속하는 2개의 등화 후 진폭 정보의 오프셋 양이 산출된다.
그리고, 식(3)에 있어서, 분모는 임의의 0 이외의 정수(整數)로 설정할 수 있다. 이 경우, 예를 들면, 2 대신에 1을 설정해도 된다.
극성(부호)이 상이한 연속하는 2개의 등화 후 진폭 정보의 오프셋이 제로 크로스 오프셋이다. 도 20의 화살표는, 제로 크로스 오프셋을 나타낸다.
등화 후 진폭 정보에 오차가 포함되어 있는 경우, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표축으로 하는 좌표 공간에 있어서, 재생 클록이 있는 주기의 개시 시각, 및 그 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n-1)에 의해 특정되는 점과 재생 클록의 다음의 주기의 개시 시각, 다음의 주기의 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n)에 의해 특정되는 점을 연결한 직선은, 반주기점과 0인 진폭값으로부터 특정되는 점을 통하지 않다. 등화 후 진폭 정보에 오차가 포함되어 있는 경우, 반주기점(시각 t0)에 있어서, 이 직선은, 진폭 방향으로 0인 진폭값으로부터 어긋난다.
이하, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표축으로 하는 좌표 공간에 있어서, 이 직선상의 점으로서, 반주기점(시각 t0)에 있어서의 점을, 제로 크로스 오프셋 점이라고한다.
즉, 제로 크로스 오프셋 검출부(301)는, 오차 기준점과 제로 크로스 오프셋 점과의 오차(예를 들면, 도 20의 화살표)를 제로 크로스 오프셋으로서 검출한다.
여기서, 제로 크로스 오프셋이 검출된 경우의, 등화 후 진폭 정보의 진폭값 data(n-1)의 극성과 등화 후 진폭 정보의 진폭값 data(n)의 극성은, 상이하게 할 필요가 있다.
그리고, 제로 크로스 오프셋 검출부(301)는, 등화 후 진폭 정보 및 재생 클록을 기초로, 제로 크로스 오프셋 신호를 검출하지만, 또한 데이터 검출부(35)로부터 출력된 검출 데이터를 사용함으로써, 보다 정확한 제로 크로스 오프셋을 검출하는 것이 가능해진다. 이것은, 데이터 검출부(35)로부터 출력된 검출 데이터는, 에러가 정정되어 있으므로, 이 경우, 에러가 정정된 검출 데이터의 극성의 전환의 시각을 참조함으로써, 제로 크로스 오프셋 검출부(301)는, 등화 후 진폭 정보와 재생 클록과의 제로 크로스 오프셋을 검출할 수 있도록 되기 때문이다.
또, 제로 크로스 오프셋 검출부(301)에 있어서의 위상 오차의 검출 방법은, 도 20을 참조하여 설명한 방식에 한정되지 않고, 다른 방식이라도 된다. 예를 들면, 제로 크로스 오프셋 검출부(301)는, 등화 후 진폭 정보를 클래스로 나누어, 클래스로 나누어진 등화 후 진폭 정보를 기초로, 제로 크로스 오프셋을 검출하도록 해도 된다.
도 21은, 비트 슬립이 발생한 경우의, 연속하는 동기 패턴에 대한, 편차량의 검출 및 어긋남이 발생한 것으로 예측되는 시각의 검출을 나타내는 타이밍 차트이다.
도 21에 있어서의 동기 패턴 검출 신호 내지 동기 카운터값, 및 동기 간격 내지 비트 슬립 보정 위치는, 도 5에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
제로 크로스 오프셋 구간 적산값은, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간에 있어서의 제로 크로스 오프셋 값의 적산값이다. 예를 들면, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간을, 재생 클록의 4주기로 한 경우, 제로 크로스 오프셋 적산부(321)는, 재생 클록의 4주기에 상당하는 구간에 있어서, 제로 크로스 오프셋 값을 적산함으로써 제로 크로스 오프셋 구간 적산값을 산출한다.
도 21에 나타낸 예에 있어서, 정상적인 동기 패턴 간격을 5개로 분할한 구간에 있어서, 제로 크로스 오프셋이 적산된다. 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, 0인 제로 크로스 오프셋 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, -2인 제로 크로스 오프셋 구간 적산값이 산출되고 있다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -27인 제로 크로스 오프셋 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 20인 제로 크로스 오프셋 구간 적산값이 적산되고 있다.
각 구간에서의 제로 크로스 오프셋 구간 적산값의 절대값이, 비트 슬립 판정부(311)에 의해 산출된다.
도 21에 나타낸 예에 있어서, 제1 구간에 있어서, 0인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 2인 제로 크로스 오프셋 구간 적산값의 절대값이 산출된다. 또한, 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 27인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 20인 제로 크로스 오프셋 구간 적산값의 절대값이 산출된다.
또한, 각 구간에서의 제로 크로스 오프셋 구간 적산 최대값이, 비트 슬립 판정부(311)에 의해 산출된다.
도 21에 나타낸 예에 있어서, 제1 구간에 있어서, 초기값 0과, 0인 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 0인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 0인 제1 구간의 제로 크로스 오프셋 구간 적산 최대값과, 2인 제2 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 2인 제2 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제3 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 2인 제3 구간의 제로 크로스 오프셋 구간 적산 최대값과, 27인 제4 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 27인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 또, 제5 구간에 있어서, 27인 제4 구간의 제로 크로스 오프셋 구간 적산 최대값과, 20인 제5 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 27인 제로 크로스 오프셋 구간 적산 최대값이 산출된다.
제로 크로스 오프셋 구간 적산 최대값의 시각은, 제로 크로스 오프셋 구간 적산값의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용된 구간에 있어서의 선두의 동기 카운터값이다. 예를 들면, 정상적인 동기 패턴 간격을 미리 정한 수로 분할한 구간을, 재생 클록의 4주기로 한 경우, 제로 크로스 오프셋 최대 시각 기억부(322)는, 재생 클록의 4주기에 상당하는 구간에 있어서, 제로 크로스 오프셋 구간 적산 최대값으로 되는 구간의 선두의 동기 카운터값을 기억한다.
그리고, 제로 크로스 오프셋 구간 적산 최대값의 시각은, 제로 크로스 오프셋 구간 적산값의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용된 구간에 있어서의 선두의 동기 카운터값에 한정되지 않고, 제로 크로스 오프셋 구간 적산 최대값으로서 채용된 구간의 최후의 동기 카운터값, 제로 크로스 오프셋 구간 적산 최대값으로서 채용된 구간의 중앙의 동기 카운터값, 또는 제로 크로스 오프셋 구간 적산 최대값으로서 채용된 구간의 임의의 동기 카운터값을 제로 크로스 오프셋 구간 적산 최대값의 시각으로 해도 된다.
도 21에 나타낸 예에 있어서, 제1 구간에 있어서, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되고, 제로 크로스 오프셋 최대 시각 기억부(322)에는, 0인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 제로 크로스 오프셋 구간 적산값의 절대값 이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되었으므로, 제2 구간의 선두의 동기 카운터값이 취득되고, 제로 크로스 오프셋 최대 시각 기억부(322)에는 4인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다.
또한, 제3 구간에 있어서, 제로 크로스 오프셋 구간 적산값의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되어 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다. 제4 구간에 있어서, 제로 크로스 오프셋 구간 적산값의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되었으므로, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제4 구간의 선두의 동기 카운터값이 취득되고, 제로 크로스 오프셋 최대 시각 기억부(322)에 12인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다. 그리고, 제5 구간에 있어서, 제로 크로스 오프셋 구간 적산값의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다.
비트 슬립 보정량은, 도 21에 나타낸 예에 있어서, 동기 패턴 간격(k-1, k)에 있어서, 즉 시각 k-1에 있어서, 0인 비트 슬립 보정량이 산출되고, 동기 패턴 간격(k, k+1)에 있어서, 19인 동기 간격으로부터, 정상적인 동기 간격인 20을 제함으로써, 시각 k에 있어서, -1인 비트 슬립 보정량이 산출된다.
비트 슬립 보정 위치는, 동기 패턴 검출 신호가 상승했을 때, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되어 있는, 제로 크로스 오프셋 구간 적산 최 대값의 시각이다.
즉, 비트 슬립 보정 위치는, 재생 클록에 대한, 검출 데이터(등화 후 진폭 정보)의 어긋남이 발생한 것으로 추정되는 구간의 시각을 나타낸다.
비트 슬립 보정 위치는, 도 21에 나타낸 예에 있어서, 시각 k-1에 있어서, 1인 비트 슬립 보정 위치가 산출되고, 시각 k에 있어서, 12인 비트 슬립 보정 위치가 산출된다.
도 21에 나타낸 예에 있어서, 동기 패턴 간격(k, k+1)에 있어서, -1인 비트 슬립 보정량, 및 12인 비트 슬립 보정 위치는 비트 슬립 보정 정보로서, FIFO 제어부(82)에 공급된다. 또, 비트 슬립 판정부(311)는, 비트 슬립 보정량, 즉 편차량은 0 이외이므로, 비트 슬립이 발생하고 있는 것으로 판정한다.
그리고, 동기 패턴 간격(k-1, k)에 있어서, 비트 슬립 보정량은 0으로 되고, 비트 슬립 보정 위치는 1로 된다. 그러나, 이 경우에는, 비트 슬립 보정 위치의 값은 어떤 값으로 되지만, 비트 슬립 보정량이 0이므로, 비트 슬립의 보정은 행해지지 않는다.
도 22는, 비트 슬립이 발생한 경우의, 비트 슬립 발생 위치(재생 클록에 대한, 검출 데이터(등화 후 진폭 정보)의 어긋남이 발생한 것으로 추정되는 구간의 시각)의 산출 방법을 나타낸 도면이다.
도 22에 있어서는, 동기 패턴 검출 신호에 의해 정해지는, 구간 N-1, 구간 N, 및 구간 N+1에 있어서의, 제로 크로스 오프셋 구간 적산값, 검출 데이터, 제로 크로스 오프셋 구간 적산값의 절대값, 보정 후의 검출 데이터, 보정되는 검출 데이 터의 범위에 대하여, 각각의 관계를 나타내고 있다. 또, 도 22에 나타낸 예에 있어서, 시각 A에 있어서, 비트 슬립이 발생하고 있다.
도 22에 있어서의 검출 데이터, 및 보정 후의 검출 데이터 및 보정되는 검출 데이터의 범위는, 도 6에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
파형(411)은, 제로 크로스 오프셋 적산부(321)에 있어서 산출되는, 제로 크로스 오프셋의 적산값을 나타낸다. 파형(411)에 중첩하여 표현되어 있는 사각은, 각각, 구간마다의 제로 크로스 오프셋의 적산값을 나타낸다.
제로 크로스 오프셋 구간 적산값의 절대값은, 제로 크로스 오프셋 구간 적산값의 절대값이므로, 마이너스의 값인 제로 크로스 오프셋 구간 적산값은, 그 부호가 반전되어, 플러스의 값으로 된다. 또한, 제로 크로스 오프셋 구간 적산값의 절대값을 비교하면, B로 나타낸 구간에 있어서의 제로 크로스 오프셋 구간 적산값의 절대값이, 제로 크로스 오프셋 구간 적산 최대값으로 되므로, B로 나타낸 구간(의 시각)이 비트 슬립 보정 위치로 된다.
검출 데이터는, 비트 슬립이 발생하지 않는 경우의 정상적인 2개의 동기 패턴의 사이에 배치되는 수의 검출 데이터로 보정된다. 도 22에 나타낸 예에 있어서, 보정 후의 검출 데이터는, L 채널 비트로 되도록 보정된다.
이 보정에 의해, B로 나타낸 구간의 시각으로부터 구간 N의 최후까지의 검출 데이터가 보정된다. 제로 크로스 오프셋이 큰 412에 있어서는, 재생 신호 그 자체가 변화되어 버렸으므로, 시간 방향으로 보정을 했다고 해도, 정상적인 검출 데이 터를 얻을 수 없다. 제로 크로스 오프셋이 작은 구간 413에 있어서는, 재생 신호 자체가 회복되고 있으므로, 시간 방향의 보정에 의해, 정상적인 검출 데이터를 얻을 수 있게 된다.
이와 같이, 본 발명의 재생 장치는, 버스트 에러가 발생하고, 버스트 에러에 의해 비트 슬립이 생긴 경우, 비트 슬립 후에 검출되는 동기 패턴 전의 에러를 정정할 수 있다.
도 23은, 동기 패턴 보간 모드에 있어서, 동기 패턴이 검출되지 않은 경우의, 동기 패턴 검출 신호의 삽입을 설명하는 타이밍 차트이다.
도 23에 있어서의 동기 패턴 검출 신호 내지 동기 카운터값, 및 동기 간격 내지 비트 슬립 보정 위치는, 도 21에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
제로 크로스 오프셋 구간 적산값은, 도 23에 나타낸 예에 있어서, 보간 후의 동기 패턴 간격(k-1, k)을 5개로 분할한 구간에 있어서, 제로 크로스 오프셋이 적산되어 보간 후의 동기 패턴 간격(k, k+1)을 6개로 분할한 구간에 있어서, 제로 크로스 오프셋이 적산된다.
보정 후의 동기 패턴 간격(k-1, k)에 있어서, 보간 후의 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, 0인 제로 크로스 오프셋 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, -1인 제로 크로스 오프셋 구간 적산값이 산출된다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -4인 제로 크로스 오프셋 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 2인 제로 크로스 오프셋 구간 적산값이 적산된다.
또한, 보간 후의 동기 패턴 간격(k, k+1)에 있어서, 보간 후의 동기 패턴 검출 신호가 0에서 1로 변화되고 나서, 최초의 구간인 제1 구간에 있어서, -2인 제로 크로스 오프셋 구간 적산값이 산출되고, 제1 구간의 다음의 제2 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값이 산출된다. 또한, 제2 구간의 다음의 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값이 적산되고, 제3 구간의 다음의 제4 구간에 있어서, -1인 제로 크로스 오프셋 구간 적산값이 적산되고, 제4 구간의 다음의 구간인 제5 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값이 적산된다. 또, 비트 슬립이 발생한 것에 의해, 제5 구간의 다음의 제6 구간에 있어서는, 0인 제로 크로스 오프셋 적산값이 적산된다.
제로 크로스 오프셋 구간 적산값의 절대값으로서 도 23에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 제1 구간에 있어서, 0인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출된다. 또한, 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 4인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 2인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고 있다.
또한, 동기 패턴 간격(k, k+1)에 있어서, 제1 구간에 있어서, 2인 제로 크로 스 오프셋 구간 적산값의 절대값이 산출되고, 제2 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제3 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제4 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제5 구간에 있어서, 1인 제로 크로스 오프셋 구간 적산값의 절대값이 산출되고, 제6 구간에 있어서, 0인 제로 크로스 오프셋 구간 적산값의 절대값이 산출된다.
제로 크로스 오프셋 구간 적산 최대값으로서 도 23에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 제1 구간에 있어서, 초기값 0과, 0인 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 0인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 0인 제1 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제2 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 1인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 1인 제2 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제3 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 1인 제로 크로스 오프셋 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 1인 제3 구간의 제로 크로스 오프셋 구간 적산 최대값과 4인 제4 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 4인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 또, 제5 구간에 있어서, 4인 제4 구간의 제로 크로스 오프셋 구간 적산 최대값과, 2인 제5 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 4인 제로 크로스 오프셋 구간 적산 최대값이 산출된다.
또한, 동기 패턴 간격(k, k+1)에 있어서, 제1 구간에 있어서, 초기값 0과, 2인 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 제2 구간에 있어서, 2인 제1 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제2 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출된다. 또한, 제3 구간에 있어서, 2인 제2 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제3 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출되고, 제4 구간에 있어서, 2인 제3 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제4 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출된다.
또, 제5 구간에 있어서, 2인 제4 구간의 제로 크로스 오프셋 구간 적산 최대값과, 1인 제5 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출되고, 제6 구간에 있어서, 2인 제5 구간의 제로 크로스 오프셋 구간 적산 최대값과, 0인 제6 구간의 제로 크로스 오프셋 구간 적산값의 절대값이 비교되고, 2인 제로 크로스 오프셋 구간 적산 최대값이 산출된다.
도 23에 나타낸 예의 동기 패턴 간격(k-1, k)에 있어서, 제로 크로스 오프셋 구간 적산 최대값의 시각으로서 도 23에 나타낸 예에 있어서, 제1 구간에 있어서, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되고, 제로 크로스 오프셋 최대 시각 기억부(322)에는, 0인 제로 크로스 오 프셋 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되었으므로, 제2 구간의 선두의 동기 카운터값이 취득되어 제로 크로스 오프셋 최대 시각 기억부에는, 4인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다.
또한, 제3 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되었으므로, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제3 구간의 선두의 동기 카운터값이 취득되어 제로 크로스 오프셋 최대 시각 기억부에8인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다. 제4 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되었으므로, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제4 구간의 선두의 동기 카운터값이 취득되어 제로 크로스 오프셋 최대 시각 기억부에 12인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다. 그리고, 제5 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다.
또한, 도 23에 나타낸 예의 동기 패턴 간격(k, k+1)에 있어서, 제로 크로스 오프셋 구간 적산 최대값의 시각으로서 제1 구간에 있어서, 제로 크로스 오프셋 구간 적산 최대값으로 되는 제1 구간의 선두의 동기 카운터값이 취득되어 제로 크로 스 오프셋 최대 시각 기억부(322)에는, 0인 제로 크로스 오프셋 구간 적산 최대값의 시각이 기억된다. 제2 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다. 제3 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다.
제4 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다. 제5 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다. 그리고, 제6 구간에 있어서, 제로 크로스 오프셋 구간 적산값 오차의 절대값이 제로 크로스 오프셋 구간 적산 최대값으로서 채용되고 있지 않으므로, 제로 크로스 오프셋 최대 시각 기억부(322)에 기억되는 제로 크로스 오프셋 구간 적산 최대값의 시각은 변화되지 않는다.
그리고, 연속하는 구간에 있어서, 제로 크로스 오프셋 구간 적산 최대값이 같은 값이 되었을 경우, 전후 어느쪽의 제로 크로스 오프셋 구간 적산 최대값의 시 각을 우선하게 할 것인지는, 설정에 의해 정해진다. 도 23에 나타낸 예에 있어서, 제2 구간, 및 제3 구간에 있어서의 제로 크로스 오프셋 구간 적산 최대값은 1이며, 제3 구간에 있어서의 제로 크로스 오프셋 구간 적산 최대값의 시각은 8이다. 여기서는, 제로 크로스 오프셋 구간 적산 최대값이 같은 값이면, 후의 제로 크로스 오프셋 구간 적산 최대값을 우선하는 것으로 하고 있으므로, 제2 구간보다 제3 구간이 우선된다.
비트 슬립 보정량은, 도 23에 나타낸 예에 있어서, 보정 후의 동기 패턴 간격(k-1, k)에 있어서, 즉 시각 k-1에 있어서, 0인 비트 슬립 보정량이 산출되고, 보정 후의 동기 패턴 간격(k, k+1)에 있어서, 즉 시각 k에 있어서, 0인 비트 슬립 보정량이 산출된다. 또, 보정 후의 동기 패턴 간격(k+1, k+2)에 있어서, 즉 시각 k+1에 있어서, 1인 비트 슬립 보정량이 산출된다.
여기서, 예를 들면, 시각 k에 있어서, 동기 패턴 검출 신호 삽입부(85)가, 소정의 시각에 동기 패턴 검출 신호를 삽입하므로, 시각 k에 있어서의 비트 슬립 보정량으로서 0이 산출된다.
비트 슬립 보정 위치는, 도 23에 나타낸 예에 있어서, 시각 k-1에 있어서, 0인 비트 슬립 보정 위치가 산출되고, 시각 k에 있어서, 12인 비트 슬립 보정 위치가 산출되고, 시각 k+1에 있어서, 0인 비트 슬립 보정 위치가 산출된다.
동기 패턴 검출 신호 삽입부(85)가 소정의 시각에 동기 패턴 검출 신호를 삽입한 경우, 삽입한 동기 패턴 검출 신호로부터도 시간적으로 후의, 최초에 동기 패턴 검출 신호가 검출된 시각에 비트 슬립 보정을 한다. 도 23에 나타낸 예에 있어 서, 시각 k에 동기 패턴 검출 신호가 삽입되어 있는, 시각 k+1에 있어서, 비트 슬립 보정가 행해지고, 1인 비트 슬립 보정량, 및 12인 비트 슬립 보정 위치는, 비트 슬립 보정 정보로서, FIFO 제어부(82)에 공급된다. 이 경우, 비트 슬립 판정부(311)는, 비트 슬립 보정량, 즉 편차량은 0 이외이므로, 비트 슬립이 발생하고 있는 것으로 판정한다.
그리고, 시각 k에 있어서, 비트 슬립 보정량은 0으로 되고, 비트 슬립 보정 위치는 12로 된다. 그러나, 이 경우에는, 비트 슬립 보정 위치의 값은 어떤 값으로 되지만, 비트 슬립 보정량이 0이므로, 비트 슬립의 보정은 행해지지 않는다.
도 24는, 비트 슬립이 발생한 경우에, 동기 패턴이 검출되지 않은 경우에서의, 비트 슬립 발생 위치의 산출 방법을 나타낸 도면이다.
도 24에 있어서는, 동기 패턴 검출 신호에 의해 정해지는, 구간 N-1, 구간 N, 및 구간 N+1에 있어서의, 제로 크로스 오프셋 구간 적산값, 검출 데이터, 제로 크로스 오프셋 구간 적산값의 절대값, 보정 후의 검출 데이터, 및 보정되는 검출 데이터의 범위에 대하여, 각각의 관계를 나타내고 있다.
도 24에 있어서의 제로 크로스 오프셋 구간 적산값 내지 보정되는 검출 데이터의 범위는, 도 22에 나타낸 경우와 마찬가지이며, 그 설명은 적당히 생략한다.
도 22에 나타낸 경우와 마찬가지로, 파형(411)에 중첩하여 표현되어 있는 사각은, 제로 크로스 오프셋 구간 적산값을 나타낸다. 즉, 도 24에 나타낸 예에 있어서, 구간 N, 및 구간 N+1이 전환되는 시각에, 동기 패턴 검출 신호가 삽입되어 있고, 파형(411)에 중첩하여 표현되어 있는 사각은, 동기 패턴 검출 신호 삽입 후 의 구간 N+1에 있어서의, 각각, 구간마다의 제로 크로스 오프셋의 적산값을 나타낸다.
검출 데이터는, 도 24에 나타낸 예에 있어서, 비트 슬립이 발생하고 있지 않은 구간 N-1에 있어서, L 채널 비트의 검출 데이터가 배치되어 있다. 또, 구간 N 및 구간 N+1에 있어서, 비트 슬립이 발생하고, 동기 패턴이 검출되지 않았기 때문에, 구간 N 및 구간 N+1을 통한 2개의 구간에 있어서, (L＋L+1)채널 비트의 검출 데이터가 배치되어 있다.
제로 크로스 오프셋 구간 적산값의 절대값은, 도 24에 나타낸 예에 있어서, 동기 패턴 검출 신호 삽입 후의 구간 N+1에 있어서, C에 있어서의 제로 크로스 오프셋 구간 적산값의 절대값이 최대가 되므로, C로 나타낸 구간(의 시각)이 비트 슬립 보정 위치로 된다.
보간 후의 검출 데이터는, 도 24에 나타낸 예에 있어서, 비트 슬립이 발생하고 있지 않은 것으로 된 구간 N에 있어서, L 채널 비트의 검출 데이터가 배치된다. 환언하면, 동기 패턴 검출 신호가 삽입되므로, 구간 N에 있어서, L 채널 비트의 검출 데이터가 배치되고, 구간 N+1에는, 나머지의 (L+1)채널 비트의 검출 데이터가 배치된다.
또한, 구간 N+1에 있어서의, (L+1)채널 비트의 검출 데이터는, 보정에 의해, L 채널 비트로 된다.
즉, 비트 슬립 보정은, 구간 N+1의 검출 데이터 L 채널 비트로 하도록 실행된다.
보정되는 검출 데이터의 범위는, 구간(421)에 있어서는, 재생 신호 그 자체가 변화되어 버렸으므로, 시간 방향으로 보정을 했다고 해도, 정상적인 검출 데이터를 얻을 수 없다. 구간(422)에 있어서는, 재생 신호 자체가 회복되고 있으므로, 시간 방향의 보정에 의해, 정상적인 검출 데이터를 검출할 수 있다.
이와 같이, 본 발명의 발명 장치는, 동기 패턴이 검출되지 않은 경우, 소정의 시각에 동기 패턴 검출 신호를 삽입함으로써, 동기 패턴을 보충하는 것에 의해로, 비트 슬립 후에 검출되는 동기 패턴 전의 에러를 정정할 수 있다.
도 25 내지 도 27의 플로차트를 참조하여, 제로 크로스 오프셋을 사용함으로써, 보정 프로그램을 실행하는 재생 장치의 처리에 대하여 설명한다.
도 25는, 재생 장치에 의한, 재생의 처리를 설명하는 플로차트이다.
스텝 S101 내지 스텝 S105의 처리의 각각은, 도 9의 스텝 S1 내지 스텝 S5의 처리의 각각과 마찬가지이며, 그 설명은 생략한다.
스텝 S106에 있어서, 제로 크로스 오프셋에 의한 비트 슬립 보정의 처리를 실행하여, 스텝 S101로 복귀하고, 전술한 처리를 반복한다.
스텝 S106에 있어서의, 제로 크로스 오프셋에 의한 비트 슬립 보정의 처리의 상세에 대하여, 도 26의 플로차트를 참조하여 설명한다.
스텝 S121, 스텝 S123, 및 스텝 S125의 처리의 각각은, 도 10의 스텝 S21, 스텝 S23, 및 스텝 S25의 처리의 각각과 마찬가지이며, 그 설명은 생략한다.
스텝 S122에 있어서, 제로 크로스 오프셋 검출부(301)는, 등화기(34)로부터 공급된 등화 후 진폭 정보 및 클록 생성부(33)로부터 공급된 재생 클록을 기초로, 제로 크로스 오프셋을 검출하여, 제로 크로스 오프셋을 나타내는 제로 크로스 오프셋 신호를 비트 슬립 보정부(302)에 공급한다.
스텝 S124에 있어서, 비트 슬립 보정부(302)는, 제로 크로스 오프셋에 의한 보정 정보 산출의 처리를 실행한다.
스텝 S124에 있어서의, 제로 크로스 오프셋에 의한 보정 정보 산출의 처리의 상세에 대하여, 도 27의 플로차트를 참조하여 설명한다.
스텝 S141에 있어서, 제로 크로스 오프셋 적산부(321)는, 소정의 구간에 있어서 검출된 제로 크로스 오프셋을 적산함으로써, 제로 크로스 오프셋 구간 적산값을 산출한다.
스텝 S142에 있어서, 비트 슬립 판정부(311)는, 제로 크로스 오프셋 구간 적산값의 절대값의 최대값을 검출한다.
스텝 S143에 있어서, 제로 크로스 오프셋 최대 시각 기억부(322)는, 최대의 제로 크로스 오프셋 구간 적산값의 절대값이 검출된 시각인 비트 슬립 보정 위치를 검출하고, 처리는 종료한다.
도 26으로 복귀하고, 스텝 S125의 처리를 실행하여, 비트 슬립의 보정 처리는 종료한다.
이상과 같이 하여, 재생 장치는, 제로 크로스 오프셋을 사용하여, 보정 프로그램을 실행한다.
그리고, 전술한 예에 있어서는, 오차를 검출하는 처리로서, 오차 기준점과 위상 오차점(또는 제로 크로스 오프셋 점)과의 오차를 검출하는 것으로 하여 설명 하였으나, 본 발명에 있어서는, 그에 한정되지 않고, 시간과 등화 후 진폭 정보의 진폭값을 각각 좌표값으로 하는 좌표 공간에 있어서, 재생 클록이 있는 주기의 개시 시각, 및 그 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n-1)에 의해 특정되는 점과, 재생 클록의 다음의 주기의 개시 시각, 및 다음의 주기의 개시 시각에 있어서의 등화 후 진폭 정보의 진폭값 data(n)에 의해 특정되는 점을 연결하는 직선상의 점 중, 어느 하나의 점과 오차 기준점과의 오차를 검출하도록 해도 된다.
즉, 오차 기준점과 인접하는 2개의 등화 후 진폭 정보의 진폭값을 기초로 한 값과의 오차를 검출하도록 해도 된다.
또, 제로 크로스 오프셋을 검출하는 처리이지만, 전술한 예에 한정되지 않, 예를 들면, 샘플링의 처리에 있어서, 샘플링 주파수를 2배로 하여 오버 샘플링에 의해, 반주기점에 있어서의 등화 후 진폭 정보의 진폭값을 검출함으로써, 제로 크로스 오프셋을 검출하도록 해도 된다.
또, 반주기점에 있어서의 등화 후 진폭 정보의 진폭값을 검출하는 방법은, 오버 샘플링에 한정되지 않고, 보간에 의해 검출해도 된다. 또, 반주기점에 있어서의 등화 후 진폭 정보의 진폭값을 검출하기 위한 A/D 변환기를 추가하여 검출하도록 해도 된다.
전술한 일련의 처리는, 하드웨어에 의해 실행시킬 수도 있지만, 소프트 웨어에 의해 실행하도록 할 수도 있다. 일련의 처리를 소프트 웨어에 의해 실행시키는 경우에는, 그 소프트 웨어를 구성하는 프로그램이, 전용의 하드웨어에 내장되어 있 는 경우 컴퓨터, 또는 각종의 프로그램을 인스톨함으로써, 각종의 기능을 실행하는 것이 가능한, 예를 들면, 범용의 퍼스널 컴퓨터 등에, 기록 매체로부터 인스톨된다.
이 기록 매체는, 도 2 또는 도 18에 나타낸 바와 같이, 컴퓨터와는 별도로, 사용자에게 프로그램을 제공하기 위해 배포되는, 프로그램이 기록되어 있는 자기 디스크(71)(플렉시블 디스크를 포함함), 광디스크(72)(CD-ROM(Compact Disc-Read Only Memory), DVD(Digital Versatile Disc)를 포함함), 광자기 디스크(73)(MD(Mini-Disc)(상표)를 포함함), 또는 반도체 메모리(74) 등으로 이루어지는 패키지 미디어에 의해 구성될 뿐아니라, 컴퓨터에 미리 내장된 상태에서 사용자에게 제공되는, 프로그램이 기록되어 있는 ROM나, 기억부에 포함되는 하드 디스크 등으로 구성된다.
그리고, 전술한 일련의 처리를 실행시키는 프로그램은, 필요에 따라 라우터, 모뎀 등의 인터페이스를 통하여, 로컬 영역 네트워크, 인터넷, 디지털 위성방송 이라는, 유선 또는 무선의 통신 매체를 통하여 컴퓨터에 인스톨 되도록 해도 된다.
또, 본 명세서에 있어서, 기록 매체에 저장되는 프로그램을 기술하는 스텝은, 기재된 순서에 따라 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않아도, 병렬적 또는 개별적으로 실행되는 처리도 포함하는 것이다.
전술한 바와 같이, 본 발명의 재생 장치 및 재생 방법, 기록 매체, 및 프로그램에 있어서는, 데이터 저장 매체의 재생 신호로부터 검출된, 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴이 검출되고, 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 재생 신호의 진폭으로부터 정한 기준점과 재생 신호의 오차가 검출된다. 그리고, 검출된 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 동기 패턴의 간격이 분할된 구간 중 검출된 오차로부터, 클록 신호에 대한, 데이터의 어긋남이 발생한 것으로 추정되는 구간의 시각을 기초로, 클록 신호에 대한 데이터의 어긋남이 보정된다.

Claims (8)

  1. 데이터 저장 매체에 저장되는 데이터를 재생하는 재생 장치에 있어서,
    상기 데이터 저장 매체의 재생 신호로부터 검출된, 상기 데이터에 포함되어 있는 동기 패턴을 검출하는 동기(同期) 패턴 검출 수단과,
    상기 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기(半周期)를 경과한 시각 및 상기 재생 신호의 진폭으로부터 정한 기준점과 상기 재생 신호의 오차를 검출하는 오차 검출 수단과,
    검출된 상기 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 상기 동기 패턴의 간격이 분할된 구간 중 검출된 상기 오차로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 보정 수단
    을 구비한 재생 장치.
  2. 제1항에 있어서,
    상기 동기 패턴 검출 수단은,
    상기 클록 신호의 카운트값에 따라 상기 동기 패턴이 검출되는 검출 범위를 설정하는 검출 범위 설정 수단과,
    상기 검출 범위에 있어서 상기 동기 패턴이 검출되지 않은 경우 미리 정한 상기 기간에 의해 정해지는 시각에 상기 동기 패턴의 검출을 나타내는 신호를 삽입 하는 동기 패턴 검출 신호 삽입 수단을 구비한 것을 특징으로 하는 재생 장치.
  3. 제1항에 있어서,
    상기 오차 검출 수단은 상기 기준점과 상기 재생 신호의 시간 방향의 오차인 위상 오차를 검출하고,
    상기 보정 수단은 검출된 상기 동기 패턴의 간격과 미리 정한 기간의 차이, 및 상기 동기 패턴 간격이 분할된 구간 중 검출된 상기 위상 오차로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 것을 특징으로 하는 재생 장치.
  4. 제1항에 있어서,
    상기 오차 검출 수단은 상기 기준점과 상기 재생 신호의 진폭 방향의 오차인 제로 크로스 오프셋을 검출하고,
    상기 보정 수단은 검출된 상기 동기 패턴의 간격과 미리 정한 기간의 차이, 및 상기 동기 패턴 간격이 분할된 구간 중 검출된 상기 제로 크로스 오프셋으로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 것을 특징으로 하는 재생 장치.
  5. 제1항에 있어서,
    상기 보정 수단은,
    상기 클록 신호를 기초로 상기 동기 패턴의 간격과 미리 정한 상기 기간의 차이를 편차량으로서 검출하는 편차량 검출 수단과,
    상기 구간마다 상기 오차를 적산하는 오차 적산 수단과,
    연속되는 2개의 상기 동기 패턴의 사이에 있어서, 적산된 상기 적산값의 절대값이 최대가 되는 상기 구간의 시각인 어긋남 발생 시각을 검출하는 어긋남 발생 시각 검출 수단과,
    미리 정한 상기 기간보다 긴 기간의 상기 데이터를 저장하는 FIFO(First In First Out) 버퍼와,
    0 이외의 상기 편차량이 검출된 경우 상기 편차량 및 상기 어긋남 발생 시각을 기초로 상기 어긋남 발생 시각으로부터 상기 동기 패턴이 검출되기까지의 상기 데이터를 상기 편차량에 대응하여 시간 방향으로 이동시키도록 FIFO 버퍼를 제어하는 제어 수단을 구비한 것을 특징으로 하는 재생 장치.
  6. 데이터 저장 매체에 저장되는 데이터를 재생하는 재생 방법에 있어서,
    상기 데이터 저장 매체의 재생 신호로부터 검출된, 상기 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과,
    상기 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 상기 재생 신호의 진폭으로부터 정한 기준점과 상기 재생 신호의 오차를 검출하는 오차 검출 스텝과,
    검출된 상기 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 상기 동기 패턴의 간격이 분할된 구간 중 검출된 상기 오차로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 보정 스텝
    을 포함하는 재생 방법.
  7. 데이터 저장 매체에 저장되는 데이터를 재생하는 재생 처리용의 프로그램으로서,
    상기 데이터 저장 매체의 재생 신호로부터 검출된, 상기 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과,
    상기 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 상기 재생 신호의 진폭으로부터 정한 기준점과 상기 재생 신호의 오차를 검출하는 오차 검출 스텝과,
    검출된 상기 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 상기 동기 패턴의 간격이 분할된 구간 중 검출된 상기 오차로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 보정 스텝
    을 포함하는 컴퓨터가 판독 가능한 프로그램이 기록되어 있는 기록 매체.
  8. 데이터 저장 매체에 저장되는 데이터를 재생하는 처리를 컴퓨터가 행하게 하는 프로그램에 있어서,
    상기 데이터 저장 매체의 재생 신호로부터 검출된, 상기 데이터에 포함되어 있는 동기 패턴을 검출하는 동기 패턴 검출 스텝과,
    상기 재생 신호로부터 재생되는 클록 신호의 1개 주기의 개시 시각으로부터 반주기를 경과한 시각 및 상기 재생 신호의 진폭으로부터 정한 기준점과 상기 재생 신호의 오차를 검출하는 오차 검출 스텝과,
    검출된 상기 동기 패턴의 간격과 미리 정한 기간과의 차이, 및 상기 동기 패턴의 간격이 분할된 구간 중 검출된 상기 오차로부터 상기 클록 신호에 대한 상기 데이터의 어긋남이 발생한 것으로 추정되는 상기 구간의 시각을 기초로 상기 클록 신호에 대한 상기 데이터의 어긋남을 보정하는 보정 스텝
    을 포함하는 프로그램.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532098B1 (ko) * 2009-07-02 2015-06-26 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 판독 채널에서 포맷 효율적 타이밍 복구를 위한 시스템들 및 방법들

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4459094B2 (ja) * 2005-03-14 2010-04-28 東芝ストレージデバイス株式会社 媒体記憶装置及び媒体記憶装置の媒体の回転同期処理方法。
KR20080040896A (ko) * 2006-11-06 2008-05-09 삼성전자주식회사 정보 저장 매체, 기록/재생 방법 및 장치
JP5062661B2 (ja) * 2006-11-24 2012-10-31 アルパイン株式会社 映像信号出力装置及び方法
US8949701B2 (en) 2008-09-23 2015-02-03 Agere Systems Inc. Systems and methods for low latency media defect detection
TWI390506B (zh) * 2009-05-20 2013-03-21 Novatek Microelectronics Corp 資料復原之校正電路與方法
US8566381B2 (en) 2010-08-05 2013-10-22 Lsi Corporation Systems and methods for sequence detection in data processing
US8237597B2 (en) 2010-09-21 2012-08-07 Lsi Corporation Systems and methods for semi-independent loop processing
US8566378B2 (en) 2010-09-30 2013-10-22 Lsi Corporation Systems and methods for retry sync mark detection
US8614858B2 (en) 2010-11-15 2013-12-24 Lsi Corporation Systems and methods for sync mark detection metric computation
US8526131B2 (en) 2010-11-29 2013-09-03 Lsi Corporation Systems and methods for signal polarity determination
US8498072B2 (en) 2010-11-29 2013-07-30 Lsi Corporation Systems and methods for spiral waveform detection
US8411385B2 (en) 2010-12-20 2013-04-02 Lsi Corporation Systems and methods for improved timing recovery
US8325433B2 (en) 2011-01-19 2012-12-04 Lsi Corporation Systems and methods for reduced format data processing
US8261171B2 (en) 2011-01-27 2012-09-04 Lsi Corporation Systems and methods for diversity combined data detection
US8749908B2 (en) 2011-03-17 2014-06-10 Lsi Corporation Systems and methods for sync mark detection
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
US8665544B2 (en) 2011-05-03 2014-03-04 Lsi Corporation Systems and methods for servo data detection
US8874410B2 (en) 2011-05-23 2014-10-28 Lsi Corporation Systems and methods for pattern detection
US8498071B2 (en) 2011-06-30 2013-07-30 Lsi Corporation Systems and methods for inter-track alignment
US8669891B2 (en) 2011-07-19 2014-03-11 Lsi Corporation Systems and methods for ADC based timing and gain control
US8780476B2 (en) 2011-09-23 2014-07-15 Lsi Corporation Systems and methods for controlled wedge spacing in a storage device
US8625226B2 (en) 2011-11-23 2014-01-07 International Business Machines Corporation Fixing tap coefficients in a programmable finite-impulse-response equalizer
US8681444B2 (en) 2012-06-07 2014-03-25 Lsi Corporation Multi-zone servo processor
US8564897B1 (en) 2012-06-21 2013-10-22 Lsi Corporation Systems and methods for enhanced sync mark detection
US8605380B1 (en) 2012-07-17 2013-12-10 International Business Machines Corporation Technique for fixing tap coefficients in a programmable finite-impulse-response equalizer
US9019641B2 (en) 2012-12-13 2015-04-28 Lsi Corporation Systems and methods for adaptive threshold pattern detection
US9053217B2 (en) 2013-02-17 2015-06-09 Lsi Corporation Ratio-adjustable sync mark detection system
US9424876B2 (en) 2013-03-14 2016-08-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for sync mark mis-detection protection
US9275655B2 (en) 2013-06-11 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing error detector with diversity loop detector decision feedback
US10152999B2 (en) 2013-07-03 2018-12-11 Avago Technologies International Sales Pte. Limited Systems and methods for correlation based data alignment
US9129650B2 (en) 2013-07-25 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with frequency division multiplexing
US9129646B2 (en) 2013-09-07 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with mixed synchronization
US9224420B1 (en) 2014-10-02 2015-12-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Syncmark detection failure recovery system
US10346331B2 (en) * 2016-06-27 2019-07-09 Altera Corporation Method and apparatus for data detection and event capture
CN107517069B (zh) * 2017-08-22 2020-06-02 深圳市华信天线技术有限公司 跳频同步的方法、装置、接收机以及发射机
DE102017217051A1 (de) * 2017-09-26 2019-03-28 Spinner Gmbh Vorrichtung und Verfahren zur Übertragung von Daten zwischen zwei physikalischen Schnittstellen

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1212729A (en) * 1981-12-08 1986-10-14 Hiroshi Ogawa Digital signal detecting and compensating circuit with adjustable window signal
JP2824473B2 (ja) * 1992-03-12 1998-11-11 三菱電機株式会社 データ検出装置
JPH07320419A (ja) * 1994-05-25 1995-12-08 Toshiba Corp ビットストリーム・バイト化装置
US6078450A (en) * 1994-12-01 2000-06-20 International Business Machines Corporation Method and apparatus for correcting for random errors in timing pattern generation
JP3967379B2 (ja) * 1995-04-04 2007-08-29 松下電器産業株式会社 記録媒体、記録方法と装置及び再生方法と装置
US5612938A (en) * 1995-04-20 1997-03-18 Eastman Kodak Company Correcting recorded marks and land lengths taken from an optical disk
US5812335A (en) * 1995-09-01 1998-09-22 Adaptec, Inc. Programmable data transfer without sector pulses in a headerless disk drive architecture
US5841750A (en) * 1996-04-19 1998-11-24 Asahi Kasei Microsystems Co., Ltd. Information playback apparatus
US5930216A (en) * 1996-04-19 1999-07-27 Asahi Kasei Microsystems Co., Ltd. Clock combining circuit
US5844920A (en) * 1996-11-07 1998-12-01 Cirrus Logic, Inc. Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
JPH10228733A (ja) * 1997-02-17 1998-08-25 Matsushita Electric Ind Co Ltd データ復号装置
JPH10255409A (ja) * 1997-03-13 1998-09-25 Sony Corp データ再生装置、データ伝送方法、データ伝送装置及びデータ記録媒体
US6009549A (en) * 1997-05-15 1999-12-28 Cirrus Logic, Inc. Disk storage system employing error detection and correction of channel coded data, interpolated timing recovery, and retroactive/split-segment symbol synchronization
JP3967870B2 (ja) * 2000-06-23 2007-08-29 パイオニア株式会社 光ディスク駆動装置におけるサーボ制御装置
JP2003109318A (ja) * 2001-09-28 2003-04-11 Canon Inc 情報再生装置
JP4109003B2 (ja) * 2002-01-21 2008-06-25 富士通株式会社 情報記録再生装置、信号復号回路及び方法
JP3670616B2 (ja) * 2002-03-15 2005-07-13 株式会社東芝 信号再生方法及び信号再生装置
KR100856400B1 (ko) * 2002-04-12 2008-09-04 삼성전자주식회사 동기 코드 복구 회로 및 그 방법
JP4445206B2 (ja) * 2003-03-10 2010-04-07 株式会社東芝 ディスク記録再生装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532098B1 (ko) * 2009-07-02 2015-06-26 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 판독 채널에서 포맷 효율적 타이밍 복구를 위한 시스템들 및 방법들

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