KR101532098B1 - 판독 채널에서 포맷 효율적 타이밍 복구를 위한 시스템들 및 방법들 - Google Patents

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Abstract

본 발명의 다양한 실시예들은 저장 매체로부터 도출된 사용자 데이터를 처리하기 위한 시스템들, 방법들, 방법들 및 미디어 포맷들을 제공한다. 예로서, 시스템은 일련의 데이터를 가진 저장 매체를 포함하는 것으로 기술된다. 일련의 데이터는 서보 데이터 및 사용자 데이터 영역을 포함한다. 사용자 데이터 영역은 제 1 동기화 패턴 및 상기 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함한다. 저장 버퍼는 일련의 데이터의 적어도 일부를 수신하도록 동작 가능하게 제공된다. 리타이밍 회로는 제 1 동기화 패턴의 제 1 위치 및 제 2 동기화 패턴의 제 2 위치를 이용하여 저장 버퍼내의 규정된 비트들에 대해 초기 위상 오프셋 및 주파수 오프셋을 계산한다. 에러 정정 루프 회로는 초기의 위상 오프셋 및 주파수 오프셋에 대해 적어도 부분적으로 기초하여 저장 버퍼로부터 일련의 데이터를 리샘플링한다.
Figure R1020090086874
동기화 패턴, 주파수 오프셋, 위상 오프셋, 리타이밍 회로, 서보 데이터, 판독 채널, 타이밍 복구

Description

판독 채널에서 포맷 효율적 타이밍 복구를 위한 시스템들 및 방법들{Systems and methods for format efficient timing recovery in a read channel}
본 발명은 저장 매체에 관한 것이며, 특히, 판독 동작들을 동기화시키기 위한 시스템들 및 방법들에 관한 것이다.
통상적인 저장 매체는 데이터가 저장될 수 있는 다수의 저장 위치들을 포함한다. 데이터는, 선택된 위치에서 저장 매체 위에 판독/기록 데이터 어셈블리를 위치시키고, 후속적으로 헤드 어셈블리를 통해 변조된 전류를 통과시켜 대응하는 자속 패턴이 저장 매체에 유도되게 함으로써, 사용자 데이터용으로 표시된 영역들 내에서 매체에 기록된다. 저장된 데이터를 검색하기 위하여, 헤드 어셈블리는 원하는 정보를 포함하는 트랙 위에 위치되어 원하는 데이터가 끝날 때까지 전진한다. 이전에 저장된 자속 패턴은 헤드 어셈블리에 전류를 유도하도록 동작하고, 유도된 전류는 그 후에 원래 기록된 데이터를 표현하는 전기 신호로 변환될 수 있다.
저장 매체 상의 사용자 데이터 영역들은 서보 데이터를 포함하는 웨지들(wedges)에 의해 분리된다. 서보 데이터는 어드레스 및 다른 위치 정보를 포함한다. 원하는 위치가 식별되면, 서보 데이터에 후속하여 사용자 데이터가 판독될 수 있다. 사용자 데이터는 서보 데이터에 동기화될 필요는 없고, 이러한 동기화 패턴이 서보 데이터 직후의 사용자 데이터 영역 내에 포함될 수 있다. 통상적인 시나리오에서, 동기화 패턴은 정확한 위상 및 주파수 조정을 허용하도록 다수의 비트들을 포함할 수 있다. 동기화 패턴에 전용인 비트들의 수가 증가할수록 위상 및 주파수 조정의 정확도가 증가되고, 따라서 저장 매체로부터의 데이터 판독의 정확도도 증가된다. 그러나, 동기화 패턴에 전용인 비트들의 수가 증가할수록, 또한 사용자 데이터 영역에 저장될 수 있는 실제 사용자 데이터의 양은 감소된다.
그러므로 적어도 상술된 이유들로, 판독 동작들의 정확도를 증가시키고 및/또는 사용자 데이터 영역의 포맷 효율성을 증가시키기 위한 개선된 시스템들 및 방법들이 필요하다.
본 발명은 저장 매체에 관한 것이며, 특히, 판독 동작들을 동기화시키기 위한 시스템들 및 방법들에 관한 것이다.
본 발명의 다양한 실시예들은 저장 매체로부터 도출된 사용자 데이터를 정확하게 처리하기 위한 비트 밀도 효율 시스템들을 제공한다. 이 시스템들은 일련의 데이터를 가진 저장 매체를 포함한다. 일련의 데이터는 서보 데이터 및 사용자 데이터 영역을 포함한다. 사용자 데이터 영역은 제 1 동기화 패턴 및 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함한다. 저장 버퍼는 일련의 데이터의 적어도 일부를 수신하도록 동작 가능하게 제공된다. 리타이밍(retiming) 회로는 제 1 동기화 패턴의 제 1 위치 및 제 2 동기화 패턴의 제 2 위치를 이용하여 저장 버퍼 내에 규정된 비트에 대한 초기 위상 오프셋과 주파수 오프셋을 계산한다. 에러 정정 루프 회로는 초기 위상 오프셋 및 주파수 오프셋에 적어도 부분적으로 기초하여 저장 버퍼로부터 일련의 데이터를 리샘플링(resampling)한다.
상술한 실시예들의 일부 예에 있어서, 리타이밍 회로는, 제 1 동기화 패턴에 대응하는 제 1 위치를 결정하도록 동작 가능한 제 1 위치 계산 회로와, 제 2 동기 화 패턴에 대응하는 제 2 위치를 결정하도록 동작 가능한 제 2 위치 계산 회로를 포함한다. 또한, 리타이밍 회로는 제 1 위치 및 제 2 위치에 적어도 부분적으로 기초하여 주파수 오프셋을 계산하도록 동작 가능한 주파수 오프셋 계산 회로와 주파수 오프셋에 적어도 부분적으로 기초하여 초기 위상 오프셋을 계산하도록 동작 가능한 초기 위상 오프셋 회로를 포함한다. 일부 경우에 있어서, 제 1 위치 계산 회로는 제 1 동기화 패턴을 검출하도록 동작 가능한 동기화 검출기 회로와, 제 1 동기화 패턴이 동기화 검출기 회로에 의해 검출된 위치를 계산하는 위치 계산 회로를 포함한다. 특정한 경우에 있어서, 제 1 위치 계산 회로는 T/2 보간 회로를 더 포함하며, T/2 보간 회로는 제 1 동기화 패턴이 검출된 위치가 발견될 수 있는 적어도 부가적인 지점을 제공한다. 이러한 경우들에 있어서, 제 1 동기화 패턴이 검출된 위치는 제 1 동기화 패턴의 실제 위치의 1/4 샘플링 기간 내에 있다. 상술한 실시예들의 다양한 예들에 있어서, 리타이밍 회로는 제 1 동기화 패턴이 일련의 데이터 내에서 예상되는 동안 제 1 윈도우를 식별하도록 동작 가능하고, 제 2 동기화 패턴이 일련의 데이터 내에서 예상되는 동안 제 2 윈도우를 식별하도록 동작 가능한 윈도우 신호 회로를 포함한다.
상술한 실시예들의 일부 예들에 있어서, 에러 정정 루프 회로는 초기 위상 오프셋 및 주파수 오프셋을 수신하고 한 비트 기간씩 업데이트된 위상 편이 출력을 제공하는 디지털 위상 고정 루프 회로와, 저장 버퍼로부터 액세스된 일련의 데이터를 보간하는 보간기 회로를 포함한다. 일부 그러한 경우에 있어서, 저장 버퍼로부터 액세스된 일련의 데이터는 보간기 회로에 의해 보간되기 전에 이득 정정 인자로 곱해진다. 다양한 그러한 경우에 있어서, 에러 정정 루프 회로는 검출 알고리즘이 데이터 출력을 산출하기 위해 상기 보간기 회로로부터 도출된 출력에 적용되는 데이터 검출기 회로를 더 포함한다. 디지털 위상 고정 루프 회로에 의해 제공되는 한 비트 기간씩 업데이트된 위상 편이 출력은 데이터 출력에 적어도 부분적으로 기초한다.
본 발명의 다른 실시예들은 저장 매체로부터 도출된 사용자 데이터를 처리하기 위한 방법들을 제공한다. 이러한 방법들은, 일련의 데이터를 포함하는 저장 매체를 제공하는 단계를 포함한다. 일련의 데이터는 서보 데이터 및 사용자 데이터 영역을 포함하고, 상기 사용자 데이터 영역은 제 1 동기화 패턴 및 상기 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함한다. 상기 방법들은 또한, 저장 매체로부터 데이터를 샘플링하고, 결과로서 생긴 일련의 데이터 샘플들을 저장 버퍼에 저장하는 단계; 제 1 동기화 패턴의 제 1 위치를 결정하는 단계; 제 2 동기화 패턴의 제 2 위치를 결정하는 단계; 제 1 위치 및 상기 제 2 위치에 적어도 부분적으로 기초하여 주파수 오프셋 및 초기 위상 오프셋을 계산하는 단계; 및 주파수 오프셋 및 초기 위상 오프셋에 적어도 부분적으로 기초하여 저장 버퍼로부터 일련의 데이터의 적어도 일부를 보간하는 단계를 포함한다.
상술한 실시예들의 일부 예들에 있어서, 제 1 동기화 패턴의 상기 제 1 위치를 결정하는 단계는: 일련의 데이터에서 상기 제 1 동기화 패턴을 검출하고 제 1 동기화 패턴 발견 신호를 선언(assert)하는 단계; 및 제 1 동기화 패턴 발견 신호의 선언까지 규정된 지점으로부터 다수의 비트 기간들을 결정하는 단계를 포함한 다. 일부 그러한 경우에 있어서, 데이터는 T 샘플들을 산출하기 위해 기간 T에서 샘플링되고, 제 1 동기화 패턴의 제 1 위치를 결정하는 단계는, T/2 샘플들을 산출하기 위하여 T/2 보간기 회로를 이용하여 일련의 데이터를 보간하는 단계; T 샘플 또는 T/2 샘플 중 어느 것이 제 1 동기화 패턴 윈도우 내에서 최대를 나타내는지를 결정하는 단계; 및 결정된 T 샘플 또는 T/2 샘플의 위치를 제 1 위치로서 할당하는 단계를 더 포함한다.
본 발명의 다른 실시예들은, 저장 매체, 판독/기록 헤드 어셈블리 및 판독 채널 회로를 포함하는 저장 시스템을 제공한다. 저장 매체는 서보 데이터 및 사용자 데이터 영역을 가진 일련의 데이터를 포함한다. 사용자 데이터 영역은 제 1 동기화 패턴 및 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함한다. 판독/기록 헤드 어셈블리는 저장 매체에 대해 배치된다. 판독 채널 회로는 일련의 데이터에 대응하는 판독/기록 헤드 어셈블리로부터 도출된 아날로그 입력을 수신하도록 동작 가능하고, 일련의 데이터의 적어도 일부를 수신하도록 동작 가능한 저장 버퍼와; 제 1 동기화 패턴의 제 1 위치와 제 2 동기화 패턴의 제 2 위치를 이용하여 저장 버퍼 내의 규정된 비트에 대한 초기 위상 및 주파수 오프셋을 계산하도록 동작 가능한 리타이밍 회로와; 초기 위상 오프셋 및 주파수 오프셋에 적어도 부분적으로 기초하여 저장 버퍼로부터 일련의 데이터를 리샘플링하는 에러 정정 루프 회로를 포함한다.
이 요약은 본 발명의 일부 실시예들의 일반적인 개요를 제공할 뿐이다. 많은 다른 목적들, 특징들, 이점들 및 본 발명의 다른 실시예들은 다음의 상세한 설명, 첨부된 청구항들 및 첨부된 도면들로부터 더욱 완전히 명확해질 것이다.
명세서의 나머지 부분들에 기술된 도면들을 참조하여 본 발명의 다양한 실시예들이 더욱 잘 이해될 수 있다. 도면들에서, 동일한 참조 부호들은 여러 도면들을 전반에 걸쳐 유사한 구성요소들을 참조하기 위해 이용된다. 일부 예들에서, 아랫첨자로 구성된 서브-라벨은 다수의 유사한 구성요소들 중 하나를 표시하기 위한 참조 부호와 연관된다. 기존의 서브-라벨에 대한 명세 없이 참조 부호에 대한 참조가 이루어지면, 모든 이러한 다수의 유사한 구성요소들을 의미하는 것으로 의도된다.
본 발명에 의하면, 저장 매체로부터 도출된 사용자 데이터를 처리하기 위한 시스템들, 방법들, 방법들 및 미디어 포맷들이 제공된다.
본 발명은 저장 매체에 관한 것이며, 특히, 판독 동작들을 동기화시키기 위한 시스템들 및 방법들에 관한 것이다.
본 발명의 다양한 실시예들은 사용자 데이터 영역에서 규정된 거리만큼 이격된 2개의 동기화 패턴들을 포함하는 데이터 포맷을 이용한다. 샘플링 클록은 입력 데이터를 샘플링하는데 이용된다. 제 1 동기화 패턴은 그 위치, 및 샘플 클록과 제 1 동기화 패턴 사이의 위상 오프셋을 결정하도록 처리된다. 제 1 동기화 패턴에 후속하는 사용자 데이터의 중간 부분은 샘플링 클록을 이용하여 샘플링되고, 결과로서 생긴 샘플들은 메모리에 저장된다. 사용자 데이터의 중간 부분은 규정된 길이이며, 제 2 동기화 패턴이 후속한다. 제 1 동기화 패턴과 유사하게, 제 2 동기화 패 턴은 그 위치를 결정하도록 처리된다. 제 1 동기화 패턴의 위치는 제 2 동기화 패턴의 위치로부터 차감되며, 그 차는 주파수 오프셋을 산출하기 위해 개재된 사용자 데이터의 길이로 나누어진다. 이러한 주파수 오프셋은, 메모리에 저장된 초기 데이터 샘플들에 대한 위상 오프셋을 산출하기 위해 제 1 동기화 패턴에 대응하는 위상 오프셋과 조합된다. 위상 오프셋 및 주파수 오프셋은 저장된 샘플들을 보간하는 에러 정정 루프에 대한 초기 값으로서 제공된다. 더욱 정확한 초기 위상 오프셋 및 주파수 오프셋을 제공함으로써, 메모리에 저장된 데이터를 정확하게 보간하기 위한 에러 정정 루프의 능력은 더욱 개선된다.
본 명세서에 제공된 일부 논의들이 2개의 연속적인 서보 데이터 패턴들 사이에 배치된 단일 사용자 데이터 필드를 참조하지만, 2개의 연속적인 서보 데이터 패턴들 사이에 배치된 다수의 재동기화된 사용자 데이터 섹션들을 처리하는 것이 가능함을 유념한다. 단일 사용자 데이터 패턴이 연속적인 서보 패턴들 사이에 배치되지만, 서보 패턴은 시작 처리에 대한 신호로서 동작할 수 있다. 대안적으로, 다수의 사용자 데이터 패턴들이 서보 데이터 패턴들 사이에 배치되는 경우, 사용자 데이터 패턴의 완성을 나타내는 신호가 처리의 시작을 시그널링하는데 이용될 수 있다. 하나의 이러한 신호는 연속적인 사용자 데이터 패턴들의 처리 사이를 토글링하는 일부 하드디스크들 상에서 발견되는 판독 게이트 신호가 될 수 있다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 사용자 데이터 패턴들 사이의 전이들을 시그널링하는데 이용될 수 있는 다양한 신호들을 알 것이다.
도 1a로 돌아가서, 서보 데이터 영역들 사이에 배치된 비교적 긴 사용자 데 이터 영역들과의 개선된 동기화에 적당한 영역 포맷(101)이 본 발명의 하나 이상의 실시예들에 따라 도시된다. 영역 포맷(101)은 사용자 데이터 영역(102)과 그 후의 서보 데이터(104)를 포함한다. 서보 데이터(104)는 본 기술분야에 알려진 임의의 서보 데이터 패턴이 될 수 있다. 예로서, 서보 데이터(104)는 프리앰블 패턴, 섹터 어드레스 마크, 그레이 코드 및 버스트를 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예로서, 서보 데이터(104)는 프리앰블, 제 1 섹터 어드레스 마크, 그레이 코드, 제 1 버스트, 제 2 섹터 어드레스 마크 및 제 2 버스트를 포함할 수 있다. 이러한 서보 데이터 패턴은 2008년 9월 29일에 출원된 Ratnakar Aravind에 의한 발명의 명칭이 "Systems and Methods for Improved Servo Data Operation"인 PCT 특허 출원 PCT/US08/78047호에 논의되어 있다. 상술된 출원의 전체는 모든 목적을 위해 참조로서 본 명세서에 포함되어 있다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 본 발명의 상이한 실시예들에 따라 이용될 수 있는 다양한 서보 데이터 패턴들을 알 것이다.
서보 데이터(104) 다음에는 사용자 데이터 영역(107)이 뒤따른다. 사용자 데이터 영역(107)은 사용되지 않은 공백 공간(193)으로 시작한다. 사용되지 않은 공백 공간(193)은 통상적으로 매우 짧고, 서보 데이터(104)를 기록하는데 이용된 클록과 사용자 데이터 영역(107)을 기록하는데 이용된 클록의 미스매치를 허용하도록 설계된다. 일부 경우들에 있어서, 공백 공간(193)은 길이가 1비트 기간보다 짧지만, 다른 경우들에 있어서는 길이가 수 비트 기간들이다. 공백 공간(193) 다음에, 프리앰블 패턴(195)이 기록된다. 프리앰블 패턴(195)은 사용자 데이터 영역(107)의 시작이 검출되었음을 나타내고 사용자 데이터 영역(107)에 대한 샘플링 클록에 동기화하는 처리를 시작하는데 이용될 수 있다. 프리앰블 패턴(195) 다음에는 사용자 데이터 영역(107)에 기록된 제 1 동기화 패턴(106)(동기화 A)이 뒤따른다. 동기화 패턴(106)은 짧은 패턴이 기록되는 작은 수의 비트 기간들을 포함한다. 본 발명의 일부 실시예들에서, 동기화 패턴(106)은 길이가 십(10) 내지 오십(50) 비트 기간들 사이에 있다. 동기화 패턴(106)의 길이를 짧게 유지함으로써, 사용자 데이터 영역(107)에 기록된 오버헤드를 감소시킬 뿐 아니라, 임의의 부정확한 주파수 오프셋의 영향들로부터 동기화 패턴(106)을 실질적으로 벗어나게 한다.
사용자 데이터(108)의 일부는 사용자 데이터 영역(107)에서의 동기화 패턴(106) 후에 기록된다. 사용자 데이터(108) 다음에는 제 2 동기화 패턴(110)(동기화 B)이 뒤따른다. 동기화 패턴(110)은 제한된 수의 비트 기간들에 걸쳐 있는 식별 가능한 패턴을 포함한다는 점에서 동기화 패턴(106)과 유사하다. 일부 경우들에 있어서, 동기화 패턴(110)은 동기화 패턴(106)과 동일하다. 다른 경우들에 있어서, 동기화 패턴(110)은 동기화 패턴(108)과는 상이한 패턴들 및/또는 상이한 길이를 포함한다. 동기화 패턴(106)과 동기화 패턴(110) 사이의 거리(즉, 사용자 데이터(108)에 할당된 비트 기간들의 수)는 알려져 있다. 주파수 오프셋 추정들의 정확도를 증가시키기 위하여, 동기화 패턴(106)과 동기화 패턴(110) 사이의 거리는 비교적 크게 선택된다. 그러나, 도 2와 관련하여 하기에 더욱 완전히 기술된 바와 같이, 동기화 패턴(106)과 동기화 패턴(110) 사이의 거리는 사용자 데이터의 처리를 수행하는데 이용되는 메모리 버퍼의 크기에 대응한다. 따라서, 거리는 처리에 사용 된 메모리의 크기 제한과 증가된 정확도 사이의 트레이드 오프로서 선택된다. 본 발명의 한 특정 실시예에서, 거리는 길이가 오백(500) 내지 이천 오백(2500) 비트 기간들 사이에서 선택된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 특정 설계 제약들에 의존하여 동기화 데이터(106)와 동기화 데이터(110) 사이의 다양한 거리(즉, 사용자 데이터(108)의 양들)를 알 것이다. 동기화 데이터(110) 다음에 사용자 데이터(108)가 사용자 데이터 영역(107)의 일부로서 사용자 데이터(112)에서 계속된다. 후속적인 서보 데이터(114)가 사용자 데이터 영역(107) 다음에 뒤따르고, 사용자 데이터에서 산재된 듀얼 동기화 패턴이 사용자 데이터 영역(116) 다음에 뒤따른다. 본 발명의 한 실시예에서, 비교적 긴 사용자 데이터 영역은 길이가 이천오백 비트 기간들보다 큰 것이다.
사용에 있어서, 데이터 처리 시스템은 사용자 데이터 영역(107)에 대응하는 일련의 샘플들을 수신한다. 이들 샘플들로부터, 동기화 패턴(106)의 위치는 그 위치에서 보여지는 임의의 위상 오프셋과 함께 식별된다. 데이터 처리 시스템은 동기화 패턴(110)의 샘플들이 수신될 때 예상 시간 후까지 사용자 데이터(108)의 샘플들을 계속 수신한다. 동기화 패턴(110)의 샘플들은 동기화 패턴(110)의 위치를 식별하는데 이용된다. 동기화 패턴들(106, 110)의 식별된 위치들은 동기화 패턴(106)과 동기화 패턴(110)에서 표현된 실제 비트 기간들과 샘플링 클록 사이의 주파수 오프셋 및 위상 오프셋을 결정하기 위해 비교된다. 주파수 오프셋 및 위상 오프셋은 사용자 데이터 영역(107)의 초기 비트 기간들에 나타난 위상 및 주파수 오프셋을 계산하는데 이용될 수 있다. 계산된 초기 주파수 오프셋 및 위상 오프셋은 사용 자 데이터 영역(107)으로부터 데이터를 리샘플링(예를 들면 보간)하는 것을 제공하는 디지털 위상 고정 루프 회로를 포함하는 에러 정정 루프에 제공될 수 있다.
도 1b로 돌아가서, 서보 데이터 영역들 사이에 배치된 중간 길이의 사용자 데이터 영역들과의 개선된 동기화에 적당한 영역 포맷(103)이 본 발명의 다양한 실시예들에 따라 도시된다. 영역 포맷(103)은 사용자 데이터 영역(102)과 그 후의 서보 데이터(104)를 포함한다. 서보 데이터(104) 다음에는 사용자 데이터 영역(109)이 뒤따른다. 사용자 데이터 영역(109)은 사용되지 않은 공백 공간(193)으로 시작한다. 공백 공간(193) 다음에는 프리앰블 패턴(195)이 기록된다. 프리앰블 패턴(195) 다음에는 사용자 데이터 영역(109)에 기록된 제 1 동기화 패턴(106)(동기화 A)이 뒤따른다. 사용자 데이터(108)는 사용자 데이터 영역(109)에서의 동기화 패턴(106) 후에 기록된다. 사용자 데이터(108) 다음에는 동기화 패턴(110)(동기화 B)이 뒤따른다. 이 경우, 사용자 데이터의 비교적 작은 양만이 사용자 데이터 영역(109)에 기록되기 때문에, 동기화 패턴(110)은 사용자 데이터 영역(109)의 끝에서 기록되고 그 후에 후속적 서보 데이터(114)가 뒤따른다. 동기화 패턴(106)과 동기화 패턴(110) 사이의 거리는 사용자 데이터 영역(108)에 저장된 데이터의 총량에 대응한다. 후속적인 서보 데이터(114)가 사용자 데이터 영역(109) 다음에 뒤따르고, 사용자 데이터에서 산재된 듀얼 동기화 패턴이 사용자 데이터 영역(116) 다음에 뒤따른다. 본 발명의 한 실시예에서, 중간 길이의 사용자 데이터 영역은 길이가 오백(500) 비트 기간들 내지 길이가 이천오백(2500) 비트 기간 사이에 있다.
사용에 있어서, 데이터 처리 시스템은 프리앰블 동기화 패턴(106)에 대응하 는 일련의 샘플들을 수신한다. 이들 샘플들로부터, 동기화 패턴(106)의 위치는 그 위치에서 보여지는 임의의 위상 오프셋과 함께 식별된다. 데이터 처리 시스템은 동기화 패턴(110)의 샘플들이 수신될 때 예상 시간 후까지 사용자 데이터(108)의 샘플들을 계속 수신한다. 동기화 패턴(110)의 샘플들은 동기화 패턴(110)의 위치를 식별하는데 이용된다. 동기화 패턴들(106, 110)의 식별된 위치들은 동기화 패턴(106)과 동기화 패턴(110)에서 표현된 실제 비트 기간들과 샘플링 클록 사이의 주파수 오프셋 및 위상 오프셋을 결정하기 위해 비교된다. 주파수 오프셋 및 위상 오프셋은 사용자 데이터 영역(109)의 초기 비트 기간들에 나타난 위상 및 주파수 오프셋을 계산하는데 이용될 수 있다. 계산된 초기 주파수 오프셋 및 위상 오프셋은 사용자 데이터 영역(109)으로부터 데이터를 리샘플링(예를 들면 보간)하는 것을 제공하는 디지털 위상 고정 루프 회로를 포함하는 에러 정정 루프에 제공될 수 있다.
도 1c로 돌아가서, 서보 데이터 영역들 사이에 배치된 비교적 짧은 사용자 데이터 영역들과의 개선된 동기화에 적당한 영역 포맷(105)이 본 발명의 일부 실시예들에 따라 도시된다. 영역 포맷(105)은 사용자 데이터 영역(102)과 그 후의 서보 데이터(104)를 포함한다. 서보 데이터(104) 다음에는 사용자 데이터 영역(111)이 뒤따른다. 사용자 데이터 영역(109)은 사용되지 않은 공백 공간(193)으로 시작한다. 공백 공간(193) 다음에는 프리앰블 패턴(195)이 기록된다. 프리앰블 패턴(195) 다음에는 사용자 데이터 영역(109)에 기록된 제 1 동기화 패턴(106)(동기화 A)이 뒤따른다. 이 경우, 사용자 데이터 영역(111)의 전체 길이가 매우 짧아서 2개의 동 기화 패턴들의 이용은 수용할 수 없는 레벨의 오버헤드를 유발하고, 및/또는 두 동기화 패턴들 사이의 거리가 서로 매우 가까워서 높은 정도의 정확도를 제공하지 못한다. 그러한 경우, 단일 동기화 패턴을 사용한 후에만 사용자 데이터(108)가 뒤따른다. 사용자 데이터(108) 다음에는 후속적인 서보 데이터(114) 및 사용자 데이터 영역(116)에 산재된 동기화 패턴이 뒤따른다. 본 발명의 한 실시예에서, 비교적 짧은 사용자 데이터 영역은 길이가 오백(500)보다 작은 비트 기간들에 있는 것이다.
도 2로 돌아가서, 개선된 사용자 데이터 동기화 패턴들을 처리하기 위한 데이터 처리 회로(200)의 블록도가 본 발명의 일부 실시예들에 따라 도시된다. 특히, 데이터 처리 회로(200)는 동기화 기반 리타이밍 회로(230)에 의해 계산된 초기 위상 및 주파수 오프셋들(232)에 의해 초기화되는 에러 정정 루프(299)를 포함한다. 동기화 기반 리타이밍 회로(230)의 한 실시예는 도 3과 관련하여 하기에 논의된다. 데이터 처리 회로(200)는 저장 매체(도시되지 않음)상에 저장되는 자계(205)를 감지하고 감지된 정보를 전기 신호(212)로 변환하는 판독/기록 헤드 어셈블리(210)를 포함한다. 전기 신호(212)는 본 기술분야에 알려진 바와 같이 아날로그 처리 블록(213)에 제공되고, 아날로그 처리 블록(213)의 출력은 신호를 증폭하고 대응하는 증폭된 신호(217)를 제공하는 전치 증폭기(215)에 제공된다. 아날로그 대 디지털 변환기(220)는 증폭된 신호(217)를 수신하고, 이를 샘플 클록(224)에 의해 관리되는 시간 인스턴트에 각각 대응하는 일련의 디지털 샘플들(222)로 변환한다. 디지털 샘플들(222)은, 동기화 패턴(106) 및 동기화 패턴(110)을 검출하고 그에 기초하여, 디지털 위상 고정 루프 회로(235)에 제공되는 초기 위상 및 주파수 오프셋들(232) 을 계산하도록 동작하는 동기화 기반 리타이밍 회로(230)에 제공된다.
그 외에도, 디지털 샘플들(222)은 사용자 데이터 버퍼(240)에 저장된다. 사용자 데이터 버퍼(240)는 디지털 샘플들(222)에 대한 액세스를 저장하고 나중에 제공할 수 있는 임의의 메모리가 될 수 있다. 본 발명의 일부 실시예들에서, 사용자 데이터 버퍼(240)는 본 기술분야에 알려진 바와 같이 선입선출 메모리이다. 사용자 데이터 버퍼(240)는 또한 동기화 패턴(110)의 끝까지 사용자 데이터 영역에서 예상되는 데이터의 양보다 약간 더 많은 저장을 허용하기 위한 크기가 될 수 있다. 이것은 사용자 데이터 영역으로부터 이전에 저장된 샘플들의 리샘플링 또는 보간을 시작하기 전에 동기화 패턴(106)과 동기화 패턴(110)의 처리를 허용한다. 일련의 데이터(222)는 사용자 데이터 버퍼(240)로부터 얻어지고, 출력(247)을 산출하기 위해 이득 인자(249)를 곱하는 에러 정정 루프(299)의 일부인 곱셈기 회로(245)에 제공된다. 이득 인자(249)는 아날로그 입력 회로에서 임의의 이득 에러를 정정하기 위해 적용되는 가변 이득 정정이다. 출력(247)은, 디지털 위상 고정 루프 회로(235)로부터 위상 편이 출력(237)에 기초하여 출력(247)을 보간하는 보간 회로(250)에 제공된다.
보간 회로(250)는 필터링된 출력(257)을 제공하는 디지털 유한 임펄스 응답 필터(255)에 보간된 출력(252)을 제공한다. 디지털 유한 임펄스 응답 필터(255)는 본 기술분야에 알려진 임의의 디지털 유한 응답 필터가 될 수 있다. 일부 경우들에 있어서, 디지털 유한 임펄스 응답 필터(255)는 본 기술분야에 알려진 적응형 필터이다. 베이스라인 정정 값(259)은 출력(262)을 산출하기 위하여 가산기 회로(260) 에 의해 필터링된 출력(257)에 가산된다. 베이스라인 정정 값(259)은 임의의 다른 필요한 베이스라인 정정을 수행하거나 임의의 DC 오프셋을 제거하도록 동작된다. 출력(262)은 데이터 출력(270)을 산출하는 검출기 회로(265)에 제공된다. 검출기 회로(265)는 본 기술분야에 알려진 비터비 알고리즘 검출기 또는 저밀도 패리티 체크 디코더를 포함하지만 이에 한정되는 것은 아닌 본 기술분야에 알려진 임의의 검출기 회로가 될 수 있다. 데이터 출력(270)은 타겟 출력(282)을 제공하는 타겟 필터(280)에 제공되고, 테이블 값(292)을 제공하는 디지털 위상 고정 루프 룩업 테이블(290)에 제공된다. 타겟 필터(280)는 타겟에 대한 입력을 확인할 수 있는 본 기술분야에 알려진 임의의 필터가 될 수 있다. 일부 경우들에 있어서, 타겟 필터(280)는 본 기술분야에 알려진 3개의 탭 디지털 유한 임펄스 응답 필터이다. 테이블 값(292)은 데이터 출력(270)의 값에 기초하여 디지털 위상 고정 루프 회로(235)를 적응적으로 조정하도록 설계된 다수의 값들 중 하나이다.
그 외에도, 출력(262)은, 지연된 출력(277)을 제공하는 지연 회로(275)에 제공된다. 지연된 출력(277)은 검출기 회로(265) 및 타겟 필터(280)를 통해 처리 회로(262)에 필요한 시간에 대응하는 양을 지연시킨 출력(262)이다. 상기 다른 방식으로, 지연된 출력(277) 및 타겟 출력(182)은 지연 회로(275)에 의해 시간적으로 정렬된다. 타겟 출력(282)은 에러 값(287)을 산출하기 위하여 가산기 회로(285)를 이용하여 지연된 출력(277)으로부터 차감된다. 에러 값(287)은 디지털 위상 고정 루프 회로(235)에 제공되어, 보간기 회로(250)에 제공되는 위상 편이 출력(237)을 조정하기 위한 테이블 값(292)과 함께 이용된다. 출력(247)으로부터 위상 편이 출 력(237)까지의 에러 정정 루프(299)는 초기 위상 및 주파수 오프셋들(232)을 수신할 수 있고, 수신된 오프셋들에 기초하여 동작을 시작할 수 있는 본 기술분야에 알려진 다른 에러 정정 루프들과 함께 행해질 수 있음을 유념한다. 일부 경우들에 있어서, 에러 정정 루프(299)는 단일 동기화 패턴에 의존하여 시스템들에서 동작하는 동일한 에러 정정 루프가 될 수 있다.
동작에 있어서, 데이터 입력(205)은 자기 저장 매체로부터 감지되어 디지털 샘플들(222)로 처리된다. 디지털 샘플들(222)은 동기화 패턴(106) 및 동기화 패턴(110)을 식별하기 위하여 연속적으로 질의된다. 동기화 패턴(110)이 검출되면, 둘 사이의 예상된 거리 및 실제 거리는 도 3에 관해 하기에 기술되는 바와 같이, 초기 위상 및 주파수 오프셋들(232)을 계산하는데 이용된다.
동기화 패턴(110)의 검출을 대기하는 동안, 디지털 샘플들은 사용자 데이터 버퍼(240)에 저장된다. 동기화 패턴(110)이 수신되고 초기 위상 및 주파수 오프셋들(232)이 이용 가능하면, 초기 위상 및 주파수 오프셋들(232)은 디지털 위상 고정 루프 회로(235)에 제공된다. 초기의 위상 및 주파수 오프셋들(232)은, 처리가 시작하는 사용자 데이터 버퍼(240)에 저장된 임의의 비트로 위상 및 주파수 오프셋을 제공할 수 있다. 일부 경우들에서, 이것은 동기화 패턴(106) 및 동기화 패턴(110)이 도출되는 사용자 데이터 영역에서의 초기 비트이다. 이 지점에서, 사용자 데이터 영역을 표현하는 데이터 샘플들은 사용자 데이터 버퍼(240)로부터 순차적으로 얻어지고, 이득 조정되고, 보간기 회로(250)에 의해 보간된다. 보간된 데이터는 검출기 회로(265)를 통해 처리된다. 각각의 처리된 비트에 대해, 에러 값(287)이 생 성되어 디지털 위상 고정 루프 회로(235)에 제공된다. 디지털 위상 고정 루프 회로(235)는 각 비트에 대해 업데이트된 위상 오프셋을 생성한다. 업데이트된 위상 오프셋은 디지털 위상 고정 루프 회로(235)에 의해 보간 회로(250)에 제공되어, 사용자 데이터 버퍼(240)로부터 얻어진 다음 데이터 샘플을 보간하는데 이용된다. 이 처리는 사용자 데이터(108)의 각 비트마다 반복되며 이용 가능한 경우, 사용자 데이터(112)가 처리된다.
초기 위상 및 주파수 오프셋들을 계산하기 위해 2개의 동기화 패턴들(즉, 동기화 패턴(106) 및 동기화 패턴(110))을 이용함으로써, 디지털 위상 고정 루프 회로(235)를 포함하는 에러 정정 루프(299)는 사용자 데이터 버퍼(240)로부터 얻어진 데이터 샘플들의 위상 및 주파수를 더욱 정확하게 고정 및 추적할 수 있다. 특히, 단일 동기화 패턴의 이용은 동기화 패턴의 근처의 데이터에 대응하는 위상 오프셋의 다소 정확한 결정을 허용한다. 그러나 위상 편이는 주파수 오프셋으로 인한 사용자 데이터의 과정에 걸쳐 계속 변한다. 에러 정정 루프(299)는, 시간에 걸쳐 주파수 오프셋 및 위상 오프셋에 대한 그 영향을 책임지기 위해 보간 회로(250)에 의해 수행된 보간을 변경함으로써 주파수 오프셋을 정정하도록 시도한다. 주파수 오프셋이 중요한 경우, 에러 정정 루프(299)는 데이터 에러들을 유발하는 상당한 속도로 복구할 수 없을 수 있다. 제 2 동기화 패턴을 이용함으로써, 초기 주파수 오프셋이 정확하게 계산될 수 있다. 이 주파수 오프셋은 위상 오프셋뿐만 아니라, 데이터의 위상 및 주파수에 더욱 신속하게 고정하도록 디지털 위상 고정 루프 회로를 포함하는 에러 정정 루프를 허용하는 초기 주파수를 정확하게 조정하는데 이용될 수 있다.
도 3으로 돌아가서, 주파수 오프셋 및 위상 오프셋을 산출하기 위해 사용자 데이터 동기화 패턴들을 처리하는 처리 시스템(300)의 블록도가 본 발명의 일부 실시예들에 따라 도시된다. 처리 시스템(300)은 데이터 입력 스트림(305)을 수신하고 필터링된 출력(312)을 제공하는 디지털 유한 임펄스 응답 필터(310)를 포함한다. 디지털 유한 임펄스 응답 필터(310)는 디지털 유한 임펄스 응답 필터(255)의 복제이고, 이전 섹터에 대해 도출된 적응형 탭들을 이용한다. 디지털 유한 임펄스 응답 필터(310)는 본 기술분야에 알려진 임의의 디지털 유한 응답 필터가 될 수 있다. 필터링된 출력(312)은 동기화 A 검출기 회로(315) 및 동기화 B 검출기 회로(325) 둘다에 제공된다. 동기화 A 검출기 회로(315)는 동기화 패턴(106)과 매칭하는지의 여부를 결정하기 위해 알려진 패턴과 수신된 입력을 비교한다. 동기화 패턴(106)이 검출되면, 동기화 A 발견된 출력(317)이 선언된다. 일부 경우들에 있어서, 동기화 A 검출기 회로(315)는 동기화 패턴(106)이 발견될 것으로 예상되는 규정된 윈도우(즉, 동기화 A 윈도우 신호(396)의 선언 동안)의 동기화 A 발견된 출력(317)의 선언만을 허용한다. 예를 들면, 동기화 A 검출기 회로(315)는 윈도우 신호들 회로(390)에 의해 결정된 바와 같이 서보 데이터(104)의 끝의 N 및 M 비트 기간들 내에서 동기화 A 발견된 출력(317)만을 선언할 수 있다. 윈도우 신호들 회로(390)는 동기화 A 발견된 신호(352), 프리앰블 발견된 신호(392) 및 샘플링 클록(394)을 수신할 수 있다. 이 경우, N은 작은 수의 비트 기간들보다 작은 동기화 패턴(106)의 길이가 될 수 있고, M은 작은 수의 비트 기간들에 동기화 패턴(106)을 더한 길이가 될 수 있다. 이러한 방식으로 윈도우를 한정함으로써, 동기화 A 발견된 출력(317) 상의 폴스 포지티브들(false positives)이 감소되거나 제거될 수 있다. 유사하게, 동기화 B 검출기 회로(325)는 동기화 패턴(110)과 매칭하는지의 여부를 결정하기 위해 알려진 패턴과 수신된 입력을 비교한다. 동기화 패턴(110)이 검출되면, 동기화 B 발견된 출력(327)이 선언된다. 일부 경우들에 있어서, 동기화 B 검출기 회로(325)는 동기화 패턴(110)이 발견될 것으로 예상되는 규정된 윈도우(즉, 동기화 B 윈도우 신호(398)의 선언 동안)의 동기화 B 발견된 출력(327)의 선언만을 허용한다. 예를 들면, 동기화 B 검출기 회로(325)는 동기화 A 발견된 출력(317)의 선언 후에 X 및 Y 비트 기간들 내에서 동기화 B 발견된 출력(327) 만을 선언할 수 있다. 이 경우, X는 작은 수의 비트 기간들보다 작은 동기화 패턴(110)과 동기화 패턴(106) 사이의 예상된 거리가 될 수 있고(즉, 사용자 데이터(108)의 길이), Y는 작은 수의 비트 기간들에 동기화 패턴(106)과 동기화 패턴(110) 사이의 예상된 거리를 더한 길이가 될 수 있다. 이러한 방식으로 윈도우를 한정함으로써, 동기화 B 발견된 출력(327) 상의 폴스 포지티브들이 감소되거나 제거될 수 있다.
동기화 A 발견된 출력(317)은 동기화 A 위치 및 위상 검출 회로(340)에 직접 제공되고, 절반 속도 주파수에 기초하여 동기화 A 출력(317)을 보간하고 동기화 A 위치 및 위상 검출 회로(340)에 보간된 출력(332)을 제공하는 T/2 보간 회로(330)에 직접 제공된다. 동기화 A 위치 및 위상 검출 회로(340)는 보간된 출력(332)과 동기화 A 발견된 출력(317)의 크기를 비교한다. 최대 크기를 가진 입력은 동기화 패턴(106)의 실제 위치에 가장 근접한 것으로 식별되며, 이 위치는 동기화 패 턴(106)의 위치로서 저장된다. 동기화 A 발견된 출력(317)만을 이용함으로써, T/2 내에서 위치가 발견될 수 있지만, 보간된 출력(332)을 부가적으로 이용함으로써 T/4 내에서 위치가 발견될 수 있다. 동기화 패턴(106)의 위치의 더욱 정확한 식별을 허용하기 위해 더 미세한 보간이 이용될 수 있음을 유념한다. 동기화 A 위치 및 동기화 검출 회로(340)는 위치 출력(342)으로서 위치를 제공한다. 또한, 동기화 패턴(106)의 식별시, 선언한 동기화 A 발견된 회로(350)는 동기화 A 발견된 출력(352)을 선언한다.
유사하게, 동기화 B 발견된 출력(327)은 동기화 B 위치 및 위상 검출 회로(345)에 직접 제공되고, 동기화 B 출력(327)을 절반 속도 주파수에 기초하여 보간하고 동기화 B 위치 및 위상 검출 회로(345)에 보간된 출력(337)을 제공하는 T/2 보간 회로(335)에 직접 제공된다. 동기화 B 위치 및 위상 검출 회로(345)는 동기화 B 발견된 출력(327)과 보간된 출력(337)의 크기를 비교한다. 최대 크기를 가진 입력이 동기화 패턴(110)의 실제 위치와 가장 근접한 것으로 식별되고, 이 위치는 동기화 패턴(110)의 위치로서 저장된다. 다시, 동기화 b 발견된 출력(327)만을 이용함으로써, T/2 내에서 위치가 발견될 수 있지만, 보간된 출력(337)을 부가로 이용함으로써, T/4 내에서 위치가 발견될 수 있다. 동기화 패턴(110)의 위치의 더욱 정확한 식별을 허용하기 위해 더 미세한 보간이 이용될 수 있음을 유념한다. 동기화 B 위치 및 위상 검출 회로(345)는 위치 출력(347)으로서 위치를 제공한다. 동기화 패턴(106) 및 동기화 패턴(110)에 대한 최대 정정 위치들을 고름으로써, 처리는 이득 변동들에 매우 민감하게 될 것이다.
위치 출력(342) 및 위치 출력(347)은 주파수 오프셋 계산 회로(360)에 제공된다. 주파수 오프셋 계산 회로(360)는 위치 출력(347)의 값으로부터 위치 출력(342)의 값을 차감하고, 주파수 오프셋(362)을 산출하기 위해 동기화 패턴(106)과 동기화 패턴(110) 사이의 예상된 거리로 이 결과를 나눈다. 다음의 수학식이 처리를 기술한다:
Figure 112009056622644-pat00001
예로서, 위치 출력들 사이의 차는 257.1이고, 예상된 거리는 256이며, 계산된 주파수 오프셋은 0.00429이다. 이 주파수 오프셋은 위상 오프셋들이, 취해진 사용자 데이터의 모든 샘플에 대해 약간 변하도록 한다.
주파수 오프셋(362)은 위치 출력(342)과 함께 초기의 위상 오프셋 추정 회로(370)에 제공된다. 위치 출력(342)은 T/4 내에서 정확한 동기화 패턴(106)의 위치를 제공한다. 주파수 오프셋(362)이 제로이면, 사용자 데이터(108)의 샘플링은 위치 출력(342)으로부터 시작하는 각각의 연속적인 샘플에 1T를 간단히 가산함으로써 수행될 수 있다. 그러나, 언급한 바와 같이, 주파수 오프셋(362)이 흔히 영이 아니므로, 샘플링의 정확도는 시간에 걸쳐 감소되어, 중요한 초기 위상 오프셋 및/또는 주파수 오프셋에 대해 조정하기 위한 에러 정정 루프의 무능력으로 인해 데이터 에러들을 유발한다. 이를 정정하기 위하여, 주파수 오프셋(362)은 사용자 데이터(108)의 제 1 샘플에 대응하여 정확한 위상 오프셋(372)을 계산하기 위해 초기 위상 추정 회로(370)에 의해 이용된다. 위상 오프셋은 다음의 수학식에 따라 계산 될 수 있다:
Figure 112009056622644-pat00002
여기서 비트 기간들은 위치 출력(342)과 사용자 데이터(108) 사이의 비트 기간들의 수이다.
도 4로 돌아가서, 타이밍도(400)가 본 발명의 상이한 실시예들에 따라 이용될 수 있는 동기화 패턴들(106, 110)의 위치를 결정하기 위한 처리를 그래프로 도시한다. 특히, 동기화 패턴에 대응하는 패턴이 수신되기 전에 기간(410)에서, 동기화 A 검출기 회로(315) 또는 동기화 B 검출기 회로(325)에 의해 제공된 신호 레벨은 비교적 낮다. 동기화 패턴이 사용자 데이터 동기화 패턴 기간(420) 동안에 검출되면, 동기화 A 검출기 회로(315) 또는 동기화 B 검출기 회로(325)에 의해 제공된 신호 레벨은 증가한다. 사용자 데이터 동기화 패턴 기간(420) 동안에, 동기화 A 검출기 회로(315) 또는 동기화 B 검출기 회로(325)는 동기화 A 출력(317) 또는 동기화 B 출력(327)으로서 샘플 기간들(442, 444, 446)에 대응하는 다수의 레벨들을 제공한다. 레벨들은 위치들 t(x-1), t(x) 및 t(x+1)에 각각 대응한다. 그 외에도, T/2 보간 회로(330) 또는 T/2 보간 회로(335)는 T/2 위치들(452, 454, 456)을 보간하고, 보간된 출력(332) 또는 보간된 출력(337)으로서 샘플 위치들에 대응하는 레벨들을 제공한다. 이 경우, 최대 값은 T/2 위치(454)에 대응한다. 이와 같이, T/2 위치(454)는 동기화 패턴의 위치가 처리될 때(즉, t(x)와 t(x+1) 사이의 절반 거리) 식별된다. 알 수 있는 바와 같이, 도 4에 그래프로 도시된 처리는 동기화 패턴(106)에 대한 동기화 A 검출기 회로(315) 및 동기화 패턴(110)에 대한 동기화 B 검출기 회로(325)에서 반복된다.
일부 경우들에 있어서, 미세한 위상 오프셋 추정이 이용된다. 추정은 이전 샘플(즉, 샘플 1T 전)로부터 최대 값을 나타내는 샘플의 다음 샘플(샘플 1T 이후)에 대응하는 값을 차감하는 단계를 포함한다. 차는 다음의 수학식에 따라 최대값의 2배로 나누어진다:
Figure 112009056622644-pat00003
이 예에서, 이전 샘플은 T/2 위치(452)에 대응하고, 다음 샘플은 T/2 위치(456)에 대응하며, 최대 샘플은 T/2 위치(454)에 대응한다. K는 검출기 회로들(즉, 동기화 A 검출기 회로(315) 및 동기화 B 검출기 회로(325))이 동기화 검출기 회로들 내에서 이용된 특정 계수들을 결정하기 위해 타겟 정보를 이용하도록 구현되는 경우에 타겟에 의존하는 정규 스케일링 인자이다. 타겟 정보는 회로에서의 데이터 검출기(예를 들면 비터비 알고리즘 검출기, 또는 저 밀도 패리티 체크 디코더)에서 이용된 검출 타겟들에 대응한다. 예로서, 검출기 회로들이 2개의 탭 타겟 필터들이면, 0.9994의 K값은 2개의 탭들이 각각 8 및 14일 때 이용될 수 있다.
도 5로 돌아가서, 타이밍도(500)가 본 발명의 일부 실시예들에 따라 이용될 수 있는 버퍼링된 사용자 데이터 샘플들의 보간 처리를 도시한다. 특히, 각각의 샘플 지점들(t(0), t(1), t(2), t(3), t(4), t(5) 및 t(6))에 각각 대응하는 다수의 데이터 샘플들이 도시된다. 각각의 샘플들은 에러 정정 루프(299)의 제어하에 샘플에 대한 특정 위상 오프셋에 대응하는 델타 값에 의해 보간된다.
도 6으로 돌아가서, 흐름도(600)가 본 발명의 다양한 실시예들에 따른 주파수 오프셋 및 위상 오프셋을 산출하기 위한 사용자 데이터 동기화 패턴들을 처리하기 위한 본 발명의 하나 이상의 실시예들에 따른 방법을 도시한다. 흐름도(600)에 따르면, 일련의 디지털 샘플들이 수신되어 새로운 판독 처리가 시작했는지(블록 605)를 결정하기 위해 계속 질의된다. 특히, 동기화 패턴들이 위치되는 곳에서 사용자 데이터 필드가 시작되는지의 여부가 결정된다. 일부 경우들에 있어서, 판독 게이트 신호의 토글링은 사용자 데이터 필드들에서의 변화를 나타낸다. 판독 처리가 시작되었으면(블록 605), 입력 데이터 스트림은 제 1 사용자 데이터 동기화(예를 들면 동기화 패턴(106))가 발견되는지(블록 615)의 여부를 결정하기 위해 질의된다. 입력 스트림이 제 1 데이터 동기화에 대해 질의되는 동시에, 수신된 데이터 샘플들이 사용자 데이터 버퍼에 저장된다(블록 635).
동기화 패턴(106)이 검출되었으면(블록 615), 동기화 패턴의 위치가 계산되고 저장된다(블록 620). 이것은 상기 도 4에 그래프로 디스플레이되고 상기 도 3과 관련하여 기술된 방식을 이용하여 행해질 수 있다. 대안적으로, 위치는 신호의 위치를 식별하기 위해 본 기술분야에서 알려진 임의의 다른 방식을 이용하여 결정될 수 있다. 동기화 패턴(106)이 검출되고 그 위치가 저장되면(블록 615 및 블록 620), 일련의 디지털 샘플들은 동기화 패턴(110)에 대해 질의된다(블록 625). 동기화 패턴(110)이 검출되면(블록 625), 동기화 패턴의 위치가 계산되고 저장된다(블록 630). 이것은 상기 도 4에 그래프로 디스플레이되고 상기 도 3과 관련하여 기술된 방식을 이용하여 행해질 수 있다.
동기화 패턴(106) 및 동기화 패턴(110)의 위치들이 확립되면, 주파수 오프셋이 계산된다(블록 640). 이 주파수 오프셋은 다음의 수학식에 따라 계산될 수 있다:
Figure 112009056622644-pat00004
계산된 주파수 오프셋은 그 후에 초기 위상 오프셋을 계산하기 위해 이용될 수 있다(블록 645). 위상 오프셋은 다음의 수학식에 따라 계산될 수 있다:
Figure 112009056622644-pat00005
여기서 비트 기간들은 패턴(110)의 위치와 패턴(106)의 위치 사이의 비트 기간들의 수이다. 계산된 위상 오프셋 및 주파수 오프셋 값들은 그 후에, 초기에 저장된 샘플들을 보간하기 위해 에러 정정 루프에 의해 이용될 수 있다(블록 650).
도 7로 돌아가서, 듀얼 동기화 패턴 사용자 데이터 처리 회로를 가진 판독 채널 모듈(710)을 포함하는 저장 시스템(700)이 본 발명의 다양한 실시예들에 따라 도시된다. 저장 시스템(700)은 예를 들면, 하드 디스크 드라이브가 될 수 있다. 저장 시스템(700)은 또한, 전치 증폭기(770), 인터페이스 제어기(720), 하드 디스크 제어기(766), 모터 제어기(768), 스핀들 모터(772), 디스크 플래터(disk platter;774) 및 디스크 플래터에 대해 배치된 판독/기록 헤드(776)를 포함한다. 인터페이스 제어기(720)는 디스크 플래터(774)로/로부터 데이터의 어드레싱 및 타이밍을 제어한다. 디스크 플래터(774) 상의 데이터는 어셈블리가 디스크 플래터(774) 위에 적절히 배치될 때 판독/기록 헤어 어셈블리(776)에 의해 검출될 수 있는 자기 신호들의 그룹들로 이루어진다. 한 실시예에서, 디스크 플래터(774)는 세로 또는 수직의 기록 방식에 따라 기록되는 자기 신호들을 포함하며, 서보 데이터에 의해 분리된 사용자 데이터 영역들을 포함한다. 사용자 데이터 영역들은 도 1a 내지 도 1b에 관해 상술된 것과 유사한 2개의 동기화 패턴들을 포함할 수 있다.
통상적인 판독 동작에서, 판독/기록 헤드 어셈블리(776)는 디스크 플래터(774) 상의 원하는 데이터 트랙 위에 모터 제어기(768)에 의해 정확하게 위치된다. 모터 제어기(768)는 디스크 플래터(774)에 대해 판독/기록 헤드 어셈블리(776)를 둘다 위치시키고, 하드 디스크 제어기(766)의 지시하에서 디스크 플래터(774) 상의 적당한 데이터 트랙에 판독/기록 헤드 어셈블리를 이동시킴으로써 스핀들 모터(772)를 구동한다. 스핀들 모터(772)는 디스크 플래터(774)를 결정된 스핀 레이트(RPM들)로 스핀시킨다. 판독/기록 헤드 어셈블리(774)가 적당한 데이터 트랙에 인접하게 위치되면, 디스크 플래터(774) 상의 데이터를 표현하는 자기 신호들은, 디스크 플래터(774)가 스핀들 모터(772)에 의해 회전될 때 판독/기록 헤드 어셈블리(776)에 의해 감지된다. 감지된 자기 신호들은 디스크 플래터(774) 상의 자기 데이터를 표현하는 연속적인 정밀한 아날로그 신호로서 제공된다. 이러한 정밀한 아날로그 신호는 판독/기록 헤드 어셈블리(776)로부터 전치 증폭기(770)를 통해 판독 채널 모듈(710)로 전달된다. 전치 증폭기(770)는 디스크 플래터(774)로부터 액세스된 정밀한 아날로그 신호들을 증폭시키도록 동작 가능하다. 또한, 판독 채널 모듈(710)은 디스크 플래터(774)에 원래 기록된 정보를 재생성하기 위하여 수신된 아날로그 신호를 디코딩하고 디지털화한다. 이 데이터는 판독 데이터(703)로서 수신 회로에 제공된다. 수신된 정보를 디코딩하는 부분으로서, 판독 채널 모듈(710)은, 도 1 내지 도 6에 관해 상술된 것과 유사한 제 1 동기화 패턴 및 제 2 동기화 패턴의 위치에 기초하여 에러 정정을 수행한다. 기록 동작은 이전 판독 동작과 실질적으로 반대이며, 기록 데이터(701)는 판독 채널 모듈(710)에 제공된다. 이 데이터는 그 후에 인코딩되어 디스크 플래터(774)에 기록된다.
결론적으로, 본 발명은 저장 매체에 액세스하기 위한 새로운 시스템들, 디바이스들, 방법들 및 구성들을 제공한다. 본 발명의 하나 이상의 실시예들의 상세한 기술들이 상기에 제공되었지만, 다양한 대안들, 수정들 및 등가물들이 본 발명의 기술사상을 변경하지 않고 당업자에게 명확할 것이다. 예를 들면, 본 발명의 하나 이상의 실시예들은, 예를 들면 테이프 기록 시스템들, 광 디스크 드라이브들, 무선 시스템들 및 디지털 가입 라인 시스템들과 같은 다양한 데이터 저장 시스템들 및 디지털 통신 시스템들에 적용될 수 있다. 따라서, 상기의 기술은 본 발명의 기술범주를 제한하는 것으로 취해져서는 안되며, 그것은 첨부된 청구항들에 의해 규정된다.
도 1a는 서보 데이터 영역들 사이에 배치된 비교적 긴 사용자 데이터 영역들과의 개선된 동기화에 적당한 본 발명의 하나 이상의 실시예들에 따른 영역 포맷을 도시한 도면.
도 1b는 서보 데이터 영역들 사이에 배치된 중간 길이의 사용자 데이터 영역들과의 개선된 동기화에 적당한 본 발명의 다양한 실시예들에 따른 영역 포맷을 도시한 도면.
도 1c는 서보 데이터 영역들 사이에 배치된 비교적 짧은 사용자 데이터 영역들과의 개선된 동기화에 적당한 본 발명의 일부 실시예들에 따른 영역 포맷을 도시한 도면.
도 2는 본 발명의 일부 실시예들에 따른 개선된 사용자 데이터 동기화 패턴들을 처리하기 위한 회로의 블록도.
도 3은 본 발명의 일부 실시예들에 따른 주파수 오프셋 및 위상 오프셋을 산출하기 위해 사용자 데이터 동기화 패턴들을 처리하기 위한 시스템의 블록도.
도 4는 본 발명의 상이한 실시예들에 따라 이용될 수 있는 동기화 패턴 위치를 결정하기 위한 처리를 도시한 타이밍도.
도 5는 본 발명의 일부 실시예들에 따라 이용될 수 있는 버퍼링된 사용자 데이터 샘플들의 보간 처리를 도시하는 타이밍도.
도 6은 본 발명의 다양한 실시예들에 따른 주파수 오프셋 및 위상 오프셋을 산출하기 위한 사용자 데이터 동기화 패턴들을 처리하기 위한 본 발명의 하나 이상 의 실시예들에 따른 방법의 흐름도.
도 7은 본 발명의 다양한 실시예들에 따른 듀얼 동기화 패턴 사용자 데이터 처리 회로를 가진 판독 채널을 포함하는 저장 시스템을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
205; 데이터 입력 210; 판독/기록 헤드 어셈블리
213; 아날로그 처리 215; 전치 증폭기
224; 클록에 대한 샘플링 220; 아날로그 대 디지털 변환기
230 동기화 기판 리타이밍 회로 240; 사용자 데이터 버퍼
249; 이득 250; 보간기
259; 베이스라인 정정 265; 검출기
270; 데이터 출력 275; 지연

Claims (15)

  1. 저장 매체로부터 도출된 사용자 데이터를 정확하게 처리하기 위한 비트 밀도 효율 시스템(bit density efficient system)으로서,
    일련의 데이터를 포함하는 저장 매체- 상기 일련의 데이터는 사용자 데이터 영역을 포함하고, 상기 사용자 데이터 영역은 제 1 동기화 패턴 및 상기 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함함 -와,
    상기 일련의 데이터의 적어도 일부를 수신하도록 동작 가능한 저장 버퍼와,
    상기 제 1 동기화 패턴의 제 1 위치 및 상기 제 2 동기화 패턴의 제 2 위치를 이용하여 상기 저장 버퍼 내에 규정된 비트에 대한 초기 위상 오프셋과 주파수 오프셋을 계산하도록 동작 가능한 리타이밍 회로(retiming circuit)와,
    상기 초기 위상 오프셋 및 주파수 오프셋에 적어도 부분적으로 기초하여 상기 저장 버퍼로부터 상기 일련의 데이터를 리샘플링하도록 동작가능한 에러 정정 루프 회로
    를 포함하되,
    상기 리타이밍 회로는
    상기 제 1 동기화 패턴에 대응하는 제 1 위치를 결정하도록 동작 가능한 제 1 위치 계산 회로와,
    상기 제 2 동기화 패턴에 대응하는 제 2 위치를 결정하도록 동작 가능한 제 2 위치 계산 회로와,
    상기 제 1 위치 및 상기 제 2 위치에 적어도 부분적으로 기초하여 주파수 오프셋을 계산하도록 동작 가능한 주파수 오프셋 계산 회로와,
    상기 주파수 오프셋에 적어도 부분적으로 기초하여 초기 위상 오프셋을 계산하도록 동작 가능한 초기 위상 오프셋 회로
    를 포함하는
    비트 밀도 효율 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 주파수 오프셋 계산은 다음의 수학식:
    Figure 112015047258590-pat00017
    에 따라 행해지는, 비트 밀도 효율 시스템.
  4. 제 3 항에 있어서,
    상기 초기 위상 오프셋 계산은 다음의 수학식:
    Figure 112015047258590-pat00018
    에 따라 행해지고, 상기 비트 기간들은 상기 초기 위상 오프셋이 대응하는 상기 제 1 위치로부터의 비트 기간들의 수에 대응하는
    비트 밀도 효율 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 위치 계산 회로는
    상기 제 1 동기화 패턴을 검출하도록 동작 가능한 동기화 검출기 회로와,
    상기 동기화 검출기 회로에 의해 상기 제 1 동기화 패턴이 검출된 위치를 계산하는 위치 계산 회로
    를 포함하는
    비트 밀도 효율 시스템.
  6. 제 1 항에 있어서,
    상기 리타이밍 회로는 윈도우 신호 회로를 포함하고,
    상기 윈도우 신호 회로는 상기 제 1 동기화 패턴이 상기 일련의 데이터 내에서 예상되는 제 1 윈도우를 식별하도록 동작 가능하고, 상기 윈도우 신호 회로는 또한 상기 제 2 동기화 패턴이 상기 일련의 데이터 내에서 예상되는 제 2 윈도우를 식별하도록 동작 가능한
    비트 밀도 효율 시스템.
  7. 제 1 항에 있어서,
    상기 에러 정정 루프 회로는
    상기 초기 위상 오프셋 및 상기 주파수 오프셋을 수신하고 한 비트 기간씩 업데이트된 위상 편이 출력을 제공하는 디지털 위상 고정 루프 회로와,
    상기 저장 버퍼로부터 액세스된 상기 일련의 데이터를 보간하는 보간기 회로
    를 포함하는, 비트 밀도 효율 시스템.
  8. 제 7 항에 있어서,
    상기 저장 버퍼로부터 액세스된 상기 일련의 데이터는 상기 보간기 회로에 의해 보간되기 전에 이득 정정 인자로 곱해지는
    비트 밀도 효율 시스템.
  9. 제 7 항에 있어서,
    상기 에러 정정 루프 회로는, 데이터 출력을 산출하기 위해 상기 보간기 회로로부터 도출된 출력에 검출 알고리즘이 적용되는 데이터 검출기 회로를 더 포함하고, 상기 디지털 위상 고정 루프 회로에 의해 제공되는 한 비트 기간씩 업데이트된 위상 편이 출력은 상기 데이터 출력에 적어도 부분적으로 기초하는
    비트 밀도 효율 시스템.
  10. 저장 매체로부터 도출된 사용자 데이터를 처리하기 위한 방법으로서,
    일련의 데이터를 포함하는 저장 매체를 제공하는 단계- 상기 일련의 데이터는 사용자 데이터 영역을 포함하고, 상기 사용자 데이터 영역은 제 1 동기화 패턴 및 상기 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함함 -와,
    상기 저장 매체로부터 데이터를 샘플링하고, 결과로서 생긴 일련의 데이터 샘플들을 저장 버퍼에 저장하는 단계와,
    상기 제 1 동기화 패턴의 제 1 위치를 결정하는 단계와,
    상기 제 2 동기화 패턴의 제 2 위치를 결정하는 단계와,
    상기 제 1 위치 및 상기 제 2 위치에 적어도 부분적으로 기초하여 주파수 오프셋 및 초기 위상 오프셋을 계산하는 단계와,
    상기 주파수 오프셋 및 상기 초기 위상 오프셋에 적어도 부분적으로 기초하여 상기 저장 버퍼로부터 상기 일련의 데이터의 적어도 일부를 보간하는 단계
    를 포함하되,
    상기 주파수 오프셋 계산은 다음의 수학식:
    Figure 112015047258590-pat00019
    에 따라 행해지는
    사용자 데이터 처리 방법.
  11. 제 10 항에 있어서,
    상기 제 1 동기화 패턴의 상기 제 1 위치를 결정하는 단계는
    상기 일련의 데이터에서 상기 제 1 동기화 패턴을 검출하고 제 1 동기화 패턴 발견 신호를 선언(assert)하는 단계와,
    상기 제 1 동기화 패턴 발견 신호의 선언까지 규정된 지점으로부터 다수의 비트 기간들을 결정하는 단계
    를 포함하는, 사용자 데이터 처리 방법.
  12. 제 10 항에 있어서,
    상기 데이터는 T 샘플들을 산출하기 위해 기간 T에서 샘플링되고, 상기 제 1 동기화 패턴의 상기 제 1 위치를 결정하는 단계는
    T/2 샘플들을 산출하기 위하여 T/2 보간기 회로를 이용하여 상기 일련의 데이터를 보간하는 단계와,
    T 샘플 또는 T/2 샘플 중 어느 것이 제 1 동기화 패턴 윈도우 내에서 최대를 나타내는지를 결정하는 단계와,
    상기 결정된 T 샘플 또는 T/2 샘플의 위치를 상기 제 1 위치로서 할당하는 단계
    를 더 포함하는, 사용자 데이터 처리 방법.
  13. 제 12 항에 있어서,
    상기 제 2 동기화 패턴의 제 2 위치를 결정하는 단계는
    상기 일련의 데이터에서 상기 제 2 동기화 패턴을 검출하고 제 2 동기화 패턴 발견 신호를 선언하는 단계와,
    상기 제 2 동기화 패턴 발견 신호의 선언까지 규정된 지점으로부터 다수의 비트 기간들을 결정하는 단계
    를 포함하는, 사용자 데이터 처리 방법.
  14. 제 13 항에 있어서,
    상기 제 2 동기화 패턴의 제 2 위치를 결정하는 단계는
    T/2 샘플들을 산출하기 위하여 T/2 보간기 회로를 이용하여 상기 일련의 데이터를 보간하는 단계와,
    T 샘플 또는 T/2 샘플 중 어느 것이 제 2 동기화 패턴 윈도우 내에서 최대를 나타내는지를 결정하는 단계와,
    상기 결정된 T 샘플 또는 T/2 샘플의 위치를 상기 제 2 위치로서 할당하는 단계
    를 더 포함하는, 사용자 데이터 처리 방법.
  15. 저장 시스템으로서,
    일련의 데이터를 포함하는 저장 매체- 상기 일련의 데이터는 사용자 데이터 영역을 포함하고, 상기 사용자 데이터 영역은 제 1 동기화 패턴 및 상기 제 1 동기화 패턴으로부터 거리를 두고 위치된 제 2 동기화 패턴을 포함함 -와,
    상기 저장 매체에 대해 배치된 판독/기록 헤드 어셈블리와,
    상기 일련의 데이터에 대응하는 상기 판독/기록 헤드 어셈블리로부터 도출된 아날로그 입력을 수신하도록 동작 가능한 판독 채널 회로
    를 포함하고,
    상기 판독 채널 회로는,
    상기 일련의 데이터의 적어도 일부를 수신하도록 동작 가능한 저장 버퍼와,
    상기 제 1 동기화 패턴의 제 1 위치와 상기 제 2 동기화 패턴의 제 2 위치를 이용하여 상기 저장 버퍼 내의 규정된 비트에 대한 초기 위상 오프셋 및 주파수 오프셋을 계산하도록 동작 가능한 리타이밍 회로와,
    상기 초기 위상 오프셋 및 주파수 오프셋에 적어도 부분적으로 기초하여 상기 저장 버퍼로부터 상기 일련의 데이터를 보간하도록 동작가능한 에러 정정 루프 회로
    를 포함하고,
    상기 리타이밍 회로는
    상기 제 1 동기화 패턴에 대응하는 제 1 위치를 결정하도록 동작 가능한 제 1 위치 계산 회로와,
    상기 제 2 동기화 패턴에 대응하는 제 2 위치를 결정하도록 동작 가능한 제 2 위치 계산 회로와,
    상기 제 1 위치 및 상기 제 2 위치에 적어도 부분적으로 기초하여 주파수 오프셋을 계산하도록 동작 가능한 주파수 오프셋 계산 회로와,
    상기 주파수 오프셋에 적어도 부분적으로 기초하여 초기 위상 오프셋을 계산하도록 동작 가능한 초기 위상 오프셋 회로
    를 포함하는
    저장 시스템.
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