CN101937683B - 用于读通道中格式有效定时恢复的系统和方法 - Google Patents

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Abstract

本发明涉及用于读通道中格式有效定时恢复的系统和方法。本发明的各实施方式提供用于处理从存储介质得到的用户数据的系统、方法和介质格式。作为例子，所描述的系统包括具有数据序列的存储介质。该数据序列包括伺服数据和用户数据区。该用户数据区包括第一同步模式和与第一同步模式相距一定距离的第二同步模式。所提供的存储缓冲区可操作用于接收该数据序列的至少一部分。再定时电路使用第一同步模式的单一位置和第二同步模式的第二位置计算在存储缓冲区内定义的位的初始相位偏离和频率偏离。误差校正环电路至少部分基于初始相位偏离和频率偏离从存储介质再采样该数据序列。

Description

用于读通道中格式有效定时恢复的系统和方法
技术领域
本发明涉及存储介质，并且更具体地，涉及用于使读操作同步的系统和方法。
背景技术
典型的存储介质包括可以存储数据的多个存储位置。通过将读/写头组件定位在存储介质上方的选定位置处，并且随后使调制电流通过该头组件使得在该存储介质中感应对应的磁通量模式(magneticflux pattern)，从而将数据写入该介质的指定给用户数据的区域内。为了取回所存储的数据，将该头组件定位在包含期望信息的轨道上方并前移，直到它位于所期望的数据上方。先前存储的磁通量模式用于在该头组件中感应电流，然后可以将感应的电流转换为代表原始记录数据的电信号。
通过包括伺服数据的楔(wedge)将存储介质上的用户数据区分开。该伺服数据包括地址和其它位置信息。一旦识别出期望位置，就可以读取该伺服数据之后的用户数据。该用户数据不一定与伺服数据同步，并且同样地，在直接跟随伺服数据的用户数据区内可以包括同步模式(synchronization pattern)。在典型情况中，同步模式可包括非常大量的位以使得能够进行精确的相位和频率调整。增加专用于同步模式的位的数量会提高相位和频率调整的精度，并且因此提高从存储介质读取数据的精度。然而，增加专用于同步模式的位的数量也会减少可以存储在用户数据区中的实际用户数据的量。
因此，至少由于上述原因，在本领域中需要用于提高读取操作精度并且/或者提高用户数据区的格式效率的先进系统和方法。
发明内容
本发明涉及存储介质，并且更具体地，涉及用于使读操作同步的系统和方法。
本发明的各实施方式提供用于精确处理从存储介质得到的用户数据的位密度有效系统(bit density efficient system)。该系统包括具有一数据序列的存储介质。该数据序列包括伺服数据和用户数据区。该用户数据区包括第一同步模式和与第一同步模式相距一定距离的第二同步模式。提供可操作用于接收该数据序列的至少一部分的存储缓冲区。再定时电路使用第一同步模式的第一位置和第二同步模式的第二位置计算存储缓冲区内所定义的位的初始相位偏离和频率偏离。误差校正环电路至少部分基于所述初始相位偏离和频率偏离从存储缓冲区中再采样该数据序列。
在上述实施方式的一些例子中，再定时电路包括可操作用于确定与第一同步模式相对应的第一位置的第一位置计算电路和可操作用于确定与第二同步模式相对应的第二位置的第二位置计算电路。另外，再定时电路包括可操作用于至少部分基于所述第一位置和所述第二位置计算频率偏离的频率偏离计算电路和可操作用于至少部分基于所述频率偏离计算初始相位偏离的初始相位偏离电路。在某些情况下，第一位置计算电路包括可操作用于检测第一同步模式的同步检测器电路和计算由同步检测器电路检测到第一同步模式的位置的位置计算电路。在特定情况下，第一位置计算电路还包括T/2内插电路，所述T/2内插电路至少提供可以从其发现检测到第一同步模式的位置的一个附加点。在这种情况下，检测到第一同步模式的位置在第一同步模式的实际位置的四分之一采样周期内。在上述实施方式的各种例子中，再定时电路包括窗口信号电路，所述窗口信号电路可操作用于识别第一同步模式被预期处于该数据序列内的第一窗口，以及识别第二同步模式被预期处于该数据序列内的第二窗口。
在上述实施方式的一些例子中，所述误差校正环电路包括接收所述初始相位偏离和频率偏离并提供逐个位周期更新的相移输出的数字锁相环电路；以及内插从存储缓冲区访问的数据序列的内插器电路。在某些这类的情况中，在被内插器电路内插之前，将从存储缓冲区访问的数据序列乘以增益校正因数。在各种这类情况中，误差校正环电路还包括对从内插器电路得到的输出应用检测算法以产生数据输出的数据检测器电路。由数字锁相环电路提供的逐个位周期更新的相移输出至少部分基于所述数据输出。
本发明的其它实施方式提供用于处理从存储介质得到的用户数据的方法。该方法包括提供包括数据序列的存储介质。该数据序列包括伺服数据和用户数据区，该用户数据区包括第一同步模式和与第一同步模式相距一定距离的第二同步模式。该方法还包括从存储介质采样数据并将得到的数据序列样本存储到存储缓冲区；确定第一同步模式的第一位置；确定第二同步模式的第二位置；至少部分基于所述第一位置和所述第二位置计算频率偏离和初始相位偏离；并且至少部分基于所述频率偏离和所述初始相位偏离内插来自存储缓冲区的数据序列的至少一部分。
在上述实施方式的一些例子中，确定第一同步模式的第一位置包括：检测该数据序列中的第一同步模式并确立(assert)第一同步模式发现信号；并且确定从定义的点直到第一同步模式发现信号的确立的位周期数。在一些这样的例子中，以周期T采样该数据以产生T样本，并且确定第一同步模式的第一位置还包括：使用T/2内插器电路内插该数据序列以产生T/2样本；确定T样本或T/2样本中的哪一个在第一同步模式窗口内表现出最大值；并且将所确定的T样本或T/2样本的位置指定为第一位置。
本发明的其它实施方式提供包括存储介质、读/写头组件和读通道电路的存储系统。该存储介质包括具有伺服数据和用户数据区的数据序列。该用户数据区包括第一同步模式和与第一同步模式相距一定距离的第二同步模式。该读/写头组件关于存储介质设置。该读通道电路可操作用于接收从读/写头组件得到的与该数据序列相对应的模拟输入，并且包括可操作用于接收该数据序列的至少一部分的存储缓冲区；可操作用于使用第一同步模式的第一位置和第二同步模式的第二位置计算在存储缓冲区内所定义的位的初始相位和频率偏离的再定时电路；以及至少部分基于所述初始相位偏离和频率偏离从存储缓冲区再采样该数据序列的误差校正环电路。
本发明内容部分仅提供了本发明的一些实施方式的概要。通过下面的详细描述、所附权利要求和附图，本发明的许多其它目的、特征、优点和其它实施方式将更加明显。
附图说明
通过参考本说明书的剩余部分中描述的附图可以实现对本发明各实施方式的进一步理解。在附图中，在全部多张幅图中使用相似的附图标记表示类似的组件。在一些例子中，将由小写体字母构成的下标与附图标记相关联，从而表示多个类似组件中的一个。当引用附图标记而没有说明已有的下标时，意图表示所有这样的多个类似组件。
图1a示出根据本发明的一个或多个实施方式的区格式，其适用于与设置在伺服数据区之间的相对长的用户数据区的改进同步；
图1b示出根据本发明的各实施方式的区格式，其适用于与设置在伺服数据区之间的中等长度的用户数据区的改进同步；
图1c示出根据本发明的一些实施方式的区格式，其适用于与设置在伺服数据区之间的相对短的用户数据区的改进同步；
图2是根据本发明的一些实施方式的用于处理改进的用户数据同步模式的电路的框图；
图3是根据本发明的一些实施方式的用于处理用户数据同步模式以产生频率偏离和相位偏离的系统的框图；
图4是示出可以根据本发明的不同实施方式使用的用于确定同步模式位置的处理的定时图；
图5是示出可以根据本发明的一些实施方式使用的内插缓冲的用户数据样本的处理的定时图；
图6是根据本发明的一个或多个实施方式的方法的流程图，所述方法用于根据本发明的各实施方式处理用户数据同步模式以产生频率偏离和相位偏离；以及
图7示出根据本发明的各实施方式的包括具有双重同步模式(dual synchronizing pattern)用户数据处理电路的读通道的存储系统。
具体实施方式
本发明涉及存储介质，并且更具体地，涉及用于使读操作同步的系统和方法。
本发明的各实施方式使用以下数据格式，所述数据格式包括在用户数据区中间隔有预定距离的两个同步模式。使用采样时钟来采样输入数据。处理第一同步模式以确定其位置以及采样时钟和第一同步模式之间的相位偏离。使用采样时钟采样第一同步模式之后的中间(interim)部分的用户数据，并且将得到的样本存储到存储器中。中间部分的用户数据具有定义的长度并且其后面是第二同步模式。与第一同步模式类似地，处理第二同步模式以确定其位置。从第二同步模式的位置减去第一同步模式的位置，并且将该差除以介于中间的用户数据的长度以得到频率偏离。将该频率偏离与对应于第一同步模式的相位偏离组合，以得到存储在存储器中的初始数据样本的相位偏离。将该相位偏离和频率偏离作为初始值提供给用于内插所存储的样本的误差校正环。通过提供更精确的初始相位偏离和频率偏离，误差校正环正确地内插存储在存储器中的数据的能力被大大改进。
应该指出，尽管在本文中提供的讨论的某些部分涉及设置在两个连续的伺服数据模式之间的单个用户数据字段，但是也可以处理设置在两个连续伺服数据模式之间的多个再同步(re-synchronized)的用户数据部分。在连续伺服模式之间设置单个用户数据模式的情况下，伺服模式可以作为开始处理的信号来操作。作为选择，在多个用户数据模式位于伺服数据模式之间的情况下，可以使用表示用户数据模式结束的信号来通知处理开始。一种这样的信号可以是在一些硬盘驱动装置上见到的读取选通信号(read gate signal)，其在连续的用户数据模式的处理之间来回切换。基于本文提供的公开内容，本领域的普通技术人员将认识到可以被用来通知用户数据模式之间转换的各种信号。
参考图1a，图1a示出根据本发明的一个或多个实施方式的区格式101，其适用于与设置在伺服数据区之间的相对长的用户数据区的改进同步。区格式101包括用户数据区102，用户数据区102后面跟随有伺服数据104。伺服数据104可以是本领域中已知的任何伺服数据模式。作为例子，伺服数据104可以包括(但不限于)前同步信号模式、扇区地址标记、葛莱码和二进位组(burst)。作为另一个例子，伺服数据104可以包括前同步信号、第一扇区地址标记、葛莱码、第一二进位组、第二扇区地址标记和第二二进位组。在由RatnakarAravind于2008年9月29日提交的标题为“Systems and Methods forImproved Servo Data Operation”的PCT专利申请PCT/US08/78047中讨论了这种伺服数据模式。上述申请的全部内容通过引用包含于此，以用于实现所有目的。基于本文中提供的公开内容，本领域的普通技术人员将认识到可以根据本发明的不同实施方式使用的各种伺服数据模式。
伺服数据104后面是用户数据区107。用户数据区107以未使用的空白空间193开始。未使用的空白空间193典型地非常短，并且被设计成允许用于写伺服数据104和用于写用户数据区107的时钟失配。在某些情况下，空白空间193在长度上小于一个位周期，而在其它情况下，它在长度上是几个位周期。在空白空间193之后，写入前同步信号模式195。前同步信号模式195可用于表示已经检测到用户数据区107的开始，并且可用于开始与用户数据区107的采样时钟的同步处理。前同步信号模式195之后是在用户数据区107中写入的第一同步模式106(同步A)。同步模式106包括少量位周期，在该位周期上写入短的模式(short pattern)。在本发明的一些实施方式中，同步模式106的长度在十(10)和五十(50)个位周期之间。通过保持同步模式106的长度短小，不仅减小了在用户数据区107中写入的支出(overhead)，而且还使同步模式106基本不受任何未校正的频率偏离的影响。
在用户数据区107中在同步模式106之后写入用户数据108的一部分。用户数据108之后是第二同步模式110(同步B)。同步模式110与同步模式106的类似之处在于：同步模式110包括遍布在有限个位周期上的可识别模式。在某些情况下，同步模式110与同步模式106相同。在其它情况下，同步模式110包括与同步模式108不同的模式和/或不同的长度。同步模式106和同步模式110之间的距离(即，专用于用户数据108的位周期的个数)是已知的。为了提高频率偏离估计的精度，将同步模式106和同步模式110之间的距离选择为相对大。然而，如下面关于图2更充分描述的，同步模式106和同步模式110之间的距离与在进行用户数据的处理中使用的存储器缓冲区的大小相对应。因此，作为提高精度和限制处理中使用的存储器的大小之间的折中，选择该距离。在本发明的一个具体实施方式中，在五百(500)和二千五百(2500)个位周期的长度之间选择该距离。基于本文提供的公开内容，本领域的普通技术人员将认识到取决于具体设计限制的同步数据106和同步数据110之间的各种距离(即，用户数据108的量)。在同步数据110之后，在用户数据112中继续用户数据108，作为用户数据区107的一部分。后续的伺服数据114跟随在用户数据区107之后，并且之后跟随有散布在用户数据中的双重同步模式(在用户数据区116中)。在本发明的一个实施方式中，相对长的用户数据区是长度大于二千五百个位周期的用户数据区。
在使用中，数据处理系统接收与用户数据区107相对应的样本序列。从这些样本中识别同步模式106的位置以及在该位置中表现出的任何相位偏离。该数据处理系统继续接收用户数据108的样本，直到稍后接收同步模式110的样本时的预期时间。同步模式110的样本被用于识别同步模式110的位置。比较识别出的同步模式106、110的位置，以确定在采样时钟和在同步模式106及同步模式110中表现出的实际位周期之间的相位偏离和频率偏离。该频率偏离和相位偏离可被用于计算对于用户数据区107的初始位周期表现出的相位和频率偏离。可以将计算出的初始频率偏离和相位偏离提供给误差校正环，所述误差校正环包括数字锁相环电路，其从用户数据区107再采样(例如，内插)数据。
参考图1b，图1b示出根据本发明的各实施方式的区格式103，其适用于与设置在伺服数据区之间的中等长度的用户数据区的改进同步。区格式103包括用户数据区102，伺服数据104跟随在用户数据区102之后。伺服数据104之后是用户数据区109。用户数据区109以未使用的空白空间193开始。在空白空间193之后，写入前同步信号模式195。前同步信号模式195之后是第一同步模式106(同步A)，其写在用户数据区109中。在用户数据区109中的同步模式106之后写入用户数据108。用户数据108之后是同步模式110(同步B)。在这种情况下，因为只有相对少量的用户数据要写入到用户数据区109中，所以在用户数据区109的结尾处写入同步模式110并且在其后跟随的是后续的伺服数据114。同步模式106和同步模式110之间的距离与存储在用户数据108中的数据总量相对应。后续的伺服数据114跟随在用户数据区109之后，并且之后跟随有散布在用户数据中的双重同步模式(在用户数据区116中)。在本发明的一个实施方式中，中等长度的用户数据区在五百个(500)位周期长度和二千五百个(2500)位周期长度之间。
在使用中，数据处理系统接收与前同步信号同步模式106相对应的样本序列。从这些样本中识别同步模式106的位置以及在该位置中表现出的任何相位偏离。该数据处理系统继续接收用户数据108的样本，直到稍后接收同步模式110的样本时的预期时间。同步模式110的样本被用于识别同步模式110的位置。比较识别出的同步模式106、110的位置以确定在采样时钟和在同步模式106及同步模式110中表现出的实际位周期之间的相位偏离和频率偏离。该频率偏离和相位偏离可被用于计算对于用户数据区109的初始位周期表现出的相位和频率偏离。计算出的初始频率偏离和相位偏离可被提供给误差校正环，所述误差校正环包括数字锁相环电路，其从用户数据区109再采样(例如，内插)数据。
参考图1c，图1c示出根据本发明的各实施方式的区格式105，所述区格式105适用于与设置在伺服数据区之间的相对短的用户数据区的改进同步。区格式105包括用户数据区102，伺服数据104跟随在用户数据区102之后。伺服数据104之后是用户数据区111。用户数据区109以未使用的空白空间193开始。在空白空间193之后写入前同步信号模式195。前同步信号模式195之后是第一同步模式106(同步A)，其在用户数据区109中写入。在这种情况下，用户数据区111的总长度很短，以至于使用两个同步模式将导致不可接受的支出水平，并且/或者两个同步模式之间的距离过于靠近，使得它们无法提供高级别的精度。在这种情况下，只使用单个同步模式，其后面是用户数据108。用户数据108后面是后续的伺服数据114和散布在用户数据区116中的同步模式。在本发明的一个实施方式中，相对短的用户数据区是长度小于五百个(500)位周期的用户数据区。
参考图2，图2是示出根据本发明的一些实施方式的用于处理改进的用户数据同步模式的数据处理电路200的框图。其中，数据处理电路200包括误差校正环299，所述误差校正环299通过基于同步的再定时电路230计算出的初始相位和频率偏离232初始化。下面关于图3讨论基于同步的再定时电路230的一个实施方式。数据处理电路200包括感测存储在存储介质(未示出)上的磁场205并将感测到的信息转换为电信号212的读/写头组件210。将电信号212提供给本领域中已知的模拟处理块213，并且将模拟处理块213的输出提供给前置放大器215，前置放大器215放大该信号并提供对应的放大信号217。模拟-数字转换器220接收放大信号217，并将其转换为数字样本222的序列，每个样本222对应于由样本时钟224管理的瞬时。数字样本222被提供给基于同步的再定时电路230，基于同步的再定时电路230工作，从而检测同步模式106和同步模式110，并以其为基础计算初始相位和频率偏离232，初始相位和频率偏离232被提供给数字锁相环电路235。
另外，将数字样本222存储到用户数据缓冲区240。用户数据缓冲区240可以是能够存储数字样本222并随后提供对数字样本222的访问的任何存储器。在本发明的一些实施方式中，用户数据缓冲区240是本领域中已知的先入/先出存储器。用户数据缓冲区240的大小可设置为允许存储略大于在用户数据区中直到同步模式110结束的预期数据量。这允许在开始从用户数据区再采样或内插先前存储的样本之前处理同步模式106和同步模式110。从用户数据缓冲区240取出串行数据222，并将其提供给作为误差校正环299的一部分的乘法器电路245，在乘法器电路245中将串行数据222乘以增益因数249以产生输出247。增益因数249是应用于校正模拟输入电路中的任何增益误差的可变增益校正。输出247被提供给内插器电路250，内插器电路250基于数字锁相环电路235的相移输出237内插输出247。
内插器电路250将内插后的输出252提供给数字有限脉冲响应滤波器255，数字有限脉冲响应滤波器255提供滤波后的输出257。数字有限脉冲响应滤波器255可以是本领域中已知的任何数字有限响应滤波器。在某些情况下，数字有限脉冲响应滤波器255是本领域中已知的自适应滤波器。由加法器电路260将基线校正值259与滤波后的输出257相加以产生输出262。基线校正值259可操作用于去除任何DC偏离或者进行所需要的任何其它基线校正。输出262被提供给检测器电路265，检测器电路265产生数据输出270。检测器电路265可以是本领域中已知的任何检测器电路，包括但不限于本领域中已知的Viterbi算法检测器或低密度奇偶检验解码器。数据输出270被提供给提供目标输出282的目标滤波器280和提供表格值292的数字锁相环查找表290。目标滤波器280可以是本领域中已知的能够使输入与目标相符合的任何滤波器。在某些情况下，目标滤波器280是本领域中已知的三抽头(tap)数字有限脉冲响应滤波器。表格值292是被设计用于基于数据输出270的值自适应地调节数字锁相环电路235的多个值之一。
另外，输出262被提供给延迟电路275，延迟电路275提供延迟输出277。延迟输出277是被延迟了与通过检测器电路265和目标滤波器280处理输出262所需时间相对应的量的输出262。换句话说，通过延迟电路275在时间上对准延迟输出277和目标输出182。使用加法器电路285从延迟输出277减去目标输出282以得到误差值287。误差值287被提供给数字锁相环电路235，在数字锁相环电路235中将误差值287与表格值292一起用于调节提供给内插器电路250的相移输出237。应该指出，从输出247到相移输出237的误差校正环299可以用本领域中已知的能够接收初始相位和频率偏离232并且基于所接收到的偏离开始操作的其它误差校正环来实现。在某些情况下，误差校正环299可以是在依赖于单个同步模式的系统中操作的同一误差校正环。
在操作中，从磁存储介质感测数据输入205并将其处理为数字样本222。顺序地查询数字样本222以识别同步模式106和同步模式110。当检测到同步模式110时，使用二者之间的预期距离和实际距离来计算初始相位和频率偏离232，下面关于图3进行更充分的描述。
在等待检测同步模式110时，将数字样本存储在用户数据缓冲区240中。当接收到同步模式110并且可以利用初始相位和频率偏离232时，将初始相位和频率偏离232提供给数字锁相环电路235。初始相位和频率偏离232会为存储在用户数据缓冲区240中的数位中的任何将开始处理的位提供一个相位和频率偏离。在某些情况下，这是从其得到同步模式106和同步模式110的用户数据区中的初始位。在这一点上，从用户数据缓冲区240顺序取出代表用户数据区的数据样本，对其进行增益调节，并由内插器电路250进行内插。通过检测器电路265处理内插后的数据。针对每个处理后的位，产生误差值287并将其提供给数字锁相环电路235。数字锁相环电路235为每个位产生更新的相位偏离。由数字锁相环电路235将更新的相位偏离提供给内插器电路250，在内插器电路250中，将更新的相位偏离用于内插从用户数据缓冲区240取出的下一个数据样本。对用户数据108的每一位重复该处理，并且在可行的情况下，处理用户数据112。
通过使用两个同步模式(即，同步模式106和同步模式110)计算初始相位和频率偏离，包括数字锁相环电路235的误差校正环299更能够精确地锁定和跟踪从用户数据缓冲区240取出的数据样本的相位和频率。特别地，使用单个同步模式允许在一定程度上精确确定与靠近该同步模式的数据相对应的相位偏离。然而，由于频率偏离，相移在用户数据进程上继续改变。误差校正环299尝试通过改变由内插器电路250进行的内插校正频率偏离，以解决随着时间的频率偏离及其对相位偏离的影响。在频率偏移显著的情况下，误差校正环299可能无法以足够的速度恢复，导致数据错误。通过使用第二同步模式，可以精确计算初始频率偏离。该频率偏离不仅可被用于正确调节相位偏离，而且还可以用于正确调节初始频率，从而允许包括数字锁相环电路的误差校正环更快地锁定该数据的相位和频率。
参考图3，图3是根据本发明的一些实施方式的处理用户数据同步模式以产生频率偏离和相位偏离的处理系统300的框图。处理系统300包括数字有限脉冲响应滤波器310，该数字有限脉冲响应滤波器310接收数据输入流305并提供滤波后的输出312。数字有限脉冲响应滤波器310是数字有限脉冲响应滤波器255的复制品，并使用为先前的扇区导出的自适应抽头。数字有限脉冲响应滤波器310可以是本领域中已知的任何数字有限响应滤波器。滤波后的输出312被提供给同步A检测器电路315和同步B检测器电路325。同步A检测器电路315将接收到的输入与已知模式进行比较，以确定它是否匹配同步模式106。当检测到同步模式106时，确立同步A发现输出317。在某些情况下，同步A检测器电路315只允许在预期发现同步模式106的定义窗口内(即，在同步A窗口信号396的确立期间)确立同步A发现输出317。例如，同步A检测器电路315可以只在由窗口信号电路390确定的伺服数据104的结尾的N和M个位周期内确立同步A发现输出317。窗口信号电路390可以接收同步A发现信号352、前同步信号发现信号392和采样时钟394。在此情况下，N可以是同步模式106的长度减去少量个位周期，M可以是同步模式106的长度加上少量个位周期。通过以这种方式限制窗口，可以减少或消除关于同步A发现输出317的假阳性(false positive)。类似地，同步B检测器电路325将接收到的输入与已知模式进行比较以确定它是否匹配同步模式110。当检测到同步模式110时，确立同步B发现输出327。在某些情况下，同步B检测器电路325只允许在预期发现同步模式110的定义窗口内(即，在同步B窗口信号398的确立期间)确立同步B发现输出327。例如，同步B检测器电路325可以只在确立同步A发现输出317之后的X和Y个位周期内确立同步B发现输出327。在此情况下，X可以是同步模式106和同步模式110之间的预期距离(即，用户数据108的长度)减去少量个位周期，而Y可以是同步模式106和同步模式110之间的预期距离加上少量个位周期。通过以这种方式限制窗口，可以减少或消除关于同步B发现输出327的假阳性。
同步A发现输出317被直接提供给同步A位置和相位检测电路340，并被提供给T/2内插电路330，该T/2内插电路330基于半速率频率内插同步A输出317并将内插后的输出332提供给同步A位置和相位检测电路340。同步A位置和相位检测电路340比较同步A发现输出317和内插后的输出332的幅值。将具有最大幅值的输入识别为最靠近同步模式106的实际位置，并且存储该位置作为同步模式106的位置。仅通过使用同步A发现输出317，可以在T/2内发现该位置，然而，通过附加使用内插后的输出332，可以在T/4内发现该位置。应该指出，可以使用更精细的内插以允许更精确地识别同步模式106的位置。同步A位置和相位检测电路340提供该位置作为位置输出342。此外，当识别到同步模式106时，声明(declare)同步A发现电路350确立同步A发现输出352。
类似地，同步B发现输出327被直接提供给同步B位置和相位检测电路345，并被提供给T/2内插电路335，该T/2内插电路335基于半速率频率内插同步B输出327并将内插后的输出337提供给同步B位置和相位检测电路345。同步B位置和相位检测电路345比较同步B发现输出327和内插后的输出337的幅值。具有最大幅值的输入被识别为最靠近同步模式110的实际位置，并且存储该位置作为同步模式110的位置。同样，仅通过使用同步B发现输出327，可以在T/2内发现该位置，然而，通过附加使用内插后的输出337，可以在T/4内发现该位置。应该指出，可以使用更精细的内插以允许更精确地识别同步模式110的位置。同步B位置和相位检测电路345提供该位置作为位置输出347。通过选出同步模式106和同步模式110的最大相关位置，使该处理对增益变化极不敏感。
位置输出342和位置输出347被提供给频率偏离计算电路360。频率偏离计算电路360从位置输出347的值中减去位置输出342的值，并将该结果除以同步模式106和同步模式110之间的预期距离以产生频率偏离362。下面的公式描述了该过程：
作为例子，在所述位置输出之间的差是257.1并且预期距离是256的情况下，计算出的频率偏离是0.00429。该频率偏离致使对于取得的用户数据的每个样本相位偏离略微改变。
将频率偏离362与位置输出342一起提供给初始相位偏离估计电路370。位置输出342提供同步模式106的精确到T/4内的位置。在频率偏离362是零的情况下，可以通过简单地将1T与从位置输出342开始的每个连续的样本相加，来进行对用户数据108的采样。然而，如所提及的，因为频率偏离362经常是非零的，所以采样的精度随着时间经过而下降，由于误差校正环不能调节显著的初始相位偏离和/或频率偏离而导致了数据错误。为了对此进行校正，初始相位估计电路370使用频率偏离362计算与用户数据108的第一样本相对应的精确相位偏离372。可以根据下面的公式计算该相位偏离：
相位偏离372＝位置输出342-(位周期)频率偏离362，
其中，位周期是位置输出342和用户数据108之间的位周期个数。
参考图4，定时图400图示出可以根据本发明的不同实施方式使用的用于确定同步模式106、110的位置的处理。具体地，在接收到与同步模式相对应的模式之前的周期410中，由同步A检测器电路315或同步B检测器电路325提供的信号电平是相对低的。当在用户数据同步模式周期420期间检测到同步模式时，由同步A检测器电路315或同步B检测器电路325提供的信号电平增加。在用户数据同步模式周期420期间，同步A检测器电路315或同步B检测器电路325提供与样本周期442、444、446相对应的多个电平作为同步A输出317或同步B输出327。该电平分别对应于位置t(x-1)、t(x)和t(x+1)。另外，T/2内插电路330或T/2内插电路335内插T/2位置452、454、456，并提供与样本位置相对应的电平作为内插输出332或内插输出337。在此情况下，最大的值对应于T/2位置454。同样地，T/2位置454被识别为正被处理的同步模式的位置(即，t(x)和t(x+1)之间的中间点(half way))。应该认识到，对于同步模式106在同步A检测器电路315中重复图4中示出的处理，而对于同步模式110在同步B检测器电路325中重复图4中示出的处理。
在某些情况下，使用精细相位偏离估计。该估计包括从与表现出最大值的样本的前一样本(即，1T之前的样本)相对应的值减去与后一样本(即，1T之后的样本)相对应的值。根据下面的公式将该差除以最大值的两倍：
在本例子中，先前的样本对应于T/2位置452，后续的样本对应于T/2位置456，而最大值样本对应于T/2位置454。K是依赖于目标的归一化缩放因数，其中检测器电路(即，同步A检测器电路315和同步B检测器电路325)被实现为使用目标信息来确定在同步检测器电路中使用的特定系数。该目标信息与在电路中的数据检测器(例如，Virterbi算法检测器或者低密度奇偶校验解码器)中使用的检测目标相对应。作为例子，在该检测器电路是两抽头(tap)目标滤波器的情况下，可以使用0.9994的K值，其中这两个抽头分别是8和14。
参考图5，定时图500示出可以关于本发明的不同实施方式使用的内插缓冲的用户数据样本的处理。具体地，示出了多个数据样本，每个数据样本对应于相应的样本点(t(0)、t(1)、t(2)、t(3)、t(4)、t(5)和t(6))。在误差校正环299的控制下用与样本的特定相位偏离相对应的德耳塔值内插这些样本中的每一个。
参考图6，流程图600示出了根据本发明的一个或多个实施方式的方法，所述方法用于根据本发明的各实施方式处理用户数据同步模式以产生频率偏离和相位偏离。按照流程图600，接收数字样本序列，并连续查询该数字样本序列以确定是否已经开始新的读取处理(框605)。具体来说，确定用户数据字段(要在其中设置同步模式)是否开始。在某些情况下，读取选通信号的切换表示用户数据字段中的变化。在读取处理已经开始的情况下(框605)，查询输入数据流以确定是否发现第一用户数据同步(例如，同步模式106)(框615)。在针对第一数据同步查询输入流的同时，将接收到的数据样本存储到用户数据缓冲区(框635)。
当检测到同步模式106时(框615)，计算并存储同步模式的位置(框620)。可以使用上面在图4中图解显示的、以及上面关于图3描述的方法进行该处理。作为选择，可以使用本领域中已知的用于识别信号位置的任何其它方法来确定位置。当检测到同步模式106并存储其位置时(框615和框620)，针对同步模式110查询该数字样本序列(框625)。当检测到同步模式110时(框625)，计算并存储该同步模式的位置(框630)。可以使用上面在图4中图解显示的、以及上面关于图3描述的方法进行该处理。
利用建立的同步模式106和同步模式110的位置，计算频率偏离(框640)。可以根据下面的公式计算该频率偏离：
然后可以将计算出的频率偏离用于计算初始的相位偏离(框645)。可以根据下面的公式计算相位偏离：
相位偏离＝模式106的位置-(位周期)频率偏离，
其中位周期是模式110的位置和模式106的位置之间的位周期的个数。然后误差校正环可以使用计算出的相位偏离和频率偏离值来内插较早存储的样本(框650)。
参考图7，图7示出根据本发明的各实施方式的存储系统700，其包括具有双重同步模式用户数据处理电路的读通道模块710。存储系统700可以是例如硬盘驱动器。存储系统700还包括前置放大器770、接口控制器720、硬盘控制器766、电机控制器768、主轴电机772、盘片(disk platter)774以及关于盘片设置的读/写头776。接口控制器720控制关于盘片774的数据寻址和定时。盘片774上的数据由磁信号组构成，在读/写头组件776正确定位在盘片774上方时所述磁信号组可被该组件检测。在一个实施方式中，盘片774包括根据纵向或垂直记录方案记录的磁信号，并且包括由伺服数据分开的用户数据区。该用户数据区可以包括类似于上面关于图1a-1b讨论的两个同步模式。
在典型的读取操作中，读/写头组件776被电机控制器768精确定位在盘片774上的期望数据轨道的上方。电机控制器768在硬盘控制器766的引导下，通过将读/写头组件776移动到盘片774上的正确数据轨道，关于盘片774定位读/写头组件776，并且驱动主轴电机772。主轴电机772以确定的转动速率(RPM)转动盘片774。当读/写头组件774定位在正确数据轨道附近时，随着主轴电机772转动盘片774，读/写头组件776感测代表盘片774上的数据的磁信号。作为代表盘片774上的磁数据的连续的小模拟信号，提供感测到的磁信号。经由前置放大器770将该小模拟信号从读/写头组件776传送到读通道模块710。前置放大器770可操作用于放大从盘片774访问到的小模拟信号。读通道模块710又将接收到的模拟信号解码并数字化以再现初始写入到盘片774的信息。将该数据作为读数据703提供给接收电路。作为解码接收到的信息的一部分，读通道模块710基于类似于上面关于图1-6讨论的第一同步模式和第二同步模式的位置进行误差校正。写操作基本上与先前的对提供给读通道模块710的写数据701的读操作相反。然后将该数据编码并写入到盘片774。
总之，本发明提供用于访问存储介质的新的系统、装置、方法和配置。尽管上面已经给出了对本发明的一个或多个实施方式的详细描述，但是不改变本发明的主旨的各种替换、修改和等同物对本领域的技术人员来说将是显而易见的。例如，本发明的一个或多个实施方式可以应用于各种数据存储系统和数字通信系统，例如，带记录系统、光盘驱动装置、无线系统以及数字用户线系统。因此，上述说明不应该被理解为限制由所附权利要求限定的本发明的范围。

Claims (14)

1.一种用于精确处理从存储介质得到的用户数据的位密度有效系统，所述系统包括：
存储介质，其包括数据序列，其中所述数据序列包括用户数据区，并且其中所述用户数据区包括第一同步模式和与第一同步模式相距一定距离的第二同步模式；
存储缓冲区，其中所述存储缓冲区可操作用于接收该数据序列的至少一部分；
再定时电路，其中所述再定时电路可操作用于使用所述第一同步模式的第一位置和所述第二同步模式的第二位置计算所述存储缓冲区内的定义的位的初始相位偏离和频率偏离，并且其中所述再定时电路包括：
第一位置计算电路，其中所述第一位置计算电路可操作用于确定与所述第一同步模式相对应的第一位置；
第二位置计算电路，其中所述第二位置计算电路可操作用于确定与所述第二同步模式相对应的第二位置；
频率偏离计算电路，其中所述频率偏离计算电路可操作用于至少部分基于所述第一位置和所述第二位置计算频率偏离；以及
初始相位偏离电路，其中所述初始相位偏离电路可操作用于至少部分基于所述频率偏离计算初始相位偏离；以及
误差校正环电路，其中所述误差校正环电路至少部分基于所述初始相位偏离和频率偏离从所述存储缓冲区再采样所述数据序列。
2.根据权利要求1的系统，其中根据下列公式进行对所述频率偏离的计算：
3.根据权利要求2的系统，其中根据下列公式进行对所述初始相位偏离的计算：
初始相位偏离＝第一位置-位周期×频率偏离，
其中，所述位周期对应于从所述初始相位偏离对应的所述第一位置开始的位周期数。
4.根据权利要求1的系统，其中所述第一位置计算电路包括：
同步检测器电路，其中所述同步检测器电路可操作用于检测所述第一同步模式；以及
位置计算电路，其中所述位置检测电路计算由所述同步检测器电路检测到所述第一同步模式的位置。
5.根据权利要求1的系统，其中所述再定时电路包括：
窗口信号电路，其中所述窗口信号电路可操作用于识别所述第一同步模式预期在所述数据序列内的第一窗口，并且其中所述窗口信号电路可操作用于识别所述第二同步模式预期在所述数据序列内的第二窗口。
6.根据权利要求1的系统，其中所述误差校正环电路包括：
数字锁相环电路，其中所述数字锁相环电路接收所述初始相位偏离和所述频率偏离，并且提供逐个位周期更新的相移输出；以及
内插器电路，其中所述内插器电路内插从所述存储缓冲区访问的所述数据序列。
7.根据权利要求6的系统，其中在被所述内插器电路内插之前，将从所述存储缓冲区访问的所述数据序列乘以增益校正因数。
8.根据权利要求6的系统，其中所述误差校正环电路还包括：
数据检测器电路，其中对从所述内插器电路得到的输出应用检测算法以产生数据输出，并且其中由所述数字锁相环电路提供的逐个位周期更新的相移输出至少部分基于所述数据输出。
9.一种用于处理从存储介质得到的用户数据的方法，所述方法包括：
提供包括数据序列的存储介质，其中所述数据序列包括用户数据区，并且其中所述用户数据区包括第一同步模式和与所述第一同步模式相距一定距离的第二同步模式；
从所述存储介质采样数据并且将得到的数据样本的序列存储到存储缓冲区；
确定所述第一同步模式的第一位置；
确定所述第二同步模式的第二位置；
至少部分基于所述第一位置和所述第二位置计算频率偏离和初始相位偏离，其中根据下列公式进行对所述频率偏离的计算：
以及
至少部分基于所述频率偏离和所述初始相位偏离内插来自所述存储缓冲区的所述数据序列的至少一部分。
10.根据权利要求9的方法，其中确定所述第一同步模式的所述第一位置包括：
检测所述数据序列中的所述第一同步模式并确立第一同步模式发现信号；以及
确定从定义的点直到确立所述第一同步模式发现信号的位周期数。
11.根据权利要求9的方法，其中以周期T采样所述数据以产生T样本，并且其中确定所述第一同步模式的所述第一位置还包括：
使用T/2内插器电路内插所述数据序列以产生T/2样本；
确定T样本或T/2样本中的哪一个在第一同步模式窗口内表现出最大值；以及
将所确定的T样本或T/2样本的位置指定为所述第一位置。
12.根据权利要求11的方法，其中确定所述第二同步模式的所述第二位置包括：
检测所述数据序列中的所述第二同步模式并确立第二同步模式发现信号；
确定从所定义的点直到确立所述第二同步模式发现信号的位周期数。
13.根据权利要求12的方法，其中确定所述第二同步模式的所述第二位置还包括：
使用T/2内插器电路内插所述数据序列以产生T/2样本；
确定T样本或T/2样本中哪一个在第二同步模式窗口内表现出最大值；以及
将所确定的T样本或T/2样本的位置指定为所述第二位置。
14.一种存储系统，所述存储系统包括：
存储介质，其包括数据序列，其中所述数据序列包括用户数据区，并且其中所述用户数据区包括第一同步模式和与所述第一同步模式相距一定距离的第二同步模式；
关于所述存储介质设置的读/写头组件；
读通道电路，其中所述读通道电路可操作用于接收从所述读/写头组件得到的对应于所述数据序列的模拟输入，并且其中所述读通道电路包括：
存储缓冲区，其中所述存储缓冲区可操作用于接收所述数据序列的至少一部分；
再定时电路，其中所述再定时电路可操作用于使用所述第一同步模式的第一位置和所述第二同步模式的第二位置计算所述存储缓冲区内定义的位的初始相位偏离和频率偏离，并且其中所述再定时电路包括：
第一位置计算电路，其中所述第一位置计算电路可操作用于确定与所述第一同步模式相对应的第一位置；
第二位置计算电路，其中所述第二位置计算电路可操作用于确定与所述第二同步模式相对应的第二位置；
频率偏离计算电路，其中所述频率偏离计算电路可操作用于至少部分基于所述第一位置和所述第二位置计算频率偏离；以及
初始相位偏离电路，其中所述初始相位偏离电路可操作用于至少部分基于所述频率偏离计算初始相位偏离；以及
误差校正环电路，其中所述误差校正环电路至少部分基于所述初始相位偏离和频率偏离从所述存储缓冲区再采样所述数据序列。
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