JP2002175673A - Ｐｌｌ回路、データ検出回路及びディスク装置 - Google Patents

Ｐｌｌ回路、データ検出回路及びディスク装置

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JP2002175673A JP2000372472A JP2000372472A JP2002175673A JP 2002175673 A JP2002175673 A JP 2002175673A JP 2000372472 A JP2000372472 A JP 2000372472A JP 2000372472 A JP2000372472 A JP 2000372472A JP 2002175673 A JP2002175673 A JP 2002175673A
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Abstract

(57)【要約】 【課題】 再生信号から高Ｓ／Ｎ比の位相差情報を抽出
してＰＬＬ制御を行う。 【解決手段】 Ａ／Ｄ変換器１は、入力信号をサンプリ
ングしてデジタル信号に変換する。パタン列検出器３
は、Ａ／Ｄ変換器１から出力された連続する複数のサン
プル値からなる入力パタン列の種類を識別して、識別結
果を示すパタン列識別情報を出力する。位相差生成器４
は、パタン列識別情報とＡ／Ｄ変換器１の出力に基づい
てＡ／Ｄ変換器出力の位相誤差を示す位相差情報を出力
する。ループフィルタ５、Ｄ／Ａ変換器６及び電圧制御
発振器７は、位相差情報からクロック信号を生成して、
Ａ／Ｄ変換器１のサンプリングタイミングを制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力信号からクロ
ック信号を生成するＰＬＬ回路、ＰＬＬ回路を用いて入
力信号中の情報を識別再生するデータ検出回路、及び磁
気ディスクや光ディスクに記録された情報をデータ検出
回路を用いて再生する磁気ディスク装置や光ディスク装
置等のディスク装置に関するものである。
【０００２】
【従来の技術】近年のＩＴ（Information Technology）
技術の進展さらには地上波デジタル放送の開始等によ
り、映像情報を含めた大量の情報を保存、編集すること
が要求されている。これらの大量の情報を記録するため
のストレージ装置としては、光ディスク装置、磁気ディ
スク装置、磁気テープ装置等が挙げられるが、編集やラ
ンダムアクセス、耐久性を考えると光ディスク装置に軍
配が上がる。ただし、現状のＤＶＤ（Digital Versatil
e Disc）装置では片面５ＧＢ（ギガバイト）程度の容量
限度があるため、ＢＳデジタル放送の連続記録を考える
と容量不足である。このため、ディスク装置の大容量化
の研究が盛んに行われている。
【０００３】光ディスク及び磁気ディスクの高密度化に
とっての問題は、高密度記録に伴い、再生信号の符号間
干渉が大きくなることで信号のＳ／Ｎ比が小さくなり、
検出情報の誤り率が上昇することである。このような問
題を解決して、光ディスクの高密度化を実現する技術の
主なものとしては、レーザービームの短波長化、高ＮＡ
（開口数）化、超解像（磁気、光、媒体）などが挙げら
れるが、これらは集光ビームスポット径を小さくして符
号間干渉の影響を小さくする技術である。また、磁気デ
ィスクの高密度化を実現する主なものとしては、ＧＭＲ
（Giant Magneto Resistive ）ヘッド、コンタクト記録
などがあるが、これらの技術も光ディスクの場合と同様
に符号間干渉を小さくするための技術である。
【０００４】しかし、これらの方法は互換性の問題や装
置コストの上昇などの問題点を抱えている。これに対し
て、符号間干渉の影響を積極的に利用したＰＲＭＬ（Pa
rtial Response Maximum Likelihood ）検出による高密
度化の方法が提案されており、市販のディスク装置への
応用が相次いでいる。ＰＲＭＬ検出による高密度化技術
は、再生信号をデジタル信号処理して検出性能を向上さ
せるため、互換性が確保でき、ＬＳＩ化によりコストの
上昇も抑えることができ、さらに他の高密度化手法との
組み合わせが可能であるという利点を持つ。
【０００５】ＰＲＭＬはＰＲ（Partial Response）波形
等化と最尤検出とを組み合わせた検出方式であり、再生
チャネルの符号間干渉量をもとに最尤検出することによ
り、分解能が低下した高密度記録再生波形に対しても高
い再生性能を有していることはよく知られるところであ
る。例えば、文献「Proc. SPIE, vol.2338, pp.314-31
8」には、光ディスクにＰＲＭＬを採用した記述があ
る。光ディスクにＰＲＭＬを採用する場合には、光ディ
スクから読み出した再生信号をあらかじめ特定のＰＲチ
ャネルになるように波形等化を行い、８ビット程度のＡ
／Ｄ変換器によってデジタル情報に変換する。もちろん
Ａ／Ｄ変換後にデジタル等化してもよい。等化後の波形
データは、前後のサンプル値と相関があり状態遷移図で
示すことが可能である。最尤検出器内にはこの状態遷移
が組み込まれており、時系列入力データの中から状態遷
移を満足しかつ最も誤差の小さくなるものを選択するこ
とで、Ｓ／Ｎが小さくても低い誤り率で情報を検出する
ことができるのである。
【０００６】実際の回路上であらゆる組み合わせから最
も確からしいパタン列を決定することは、回路規模およ
び動作速度の点で困難であるため、通常は、文献「IEEE
Transaction on Communication, VOL.COM-19,Oct,197
1」に示されるビタビアルゴリズムと呼ばれるアルゴリ
ズムを用いてパスの選択を漸化的に行うことにより実現
している。このビタビアルゴリズムを具現化した検出器
のことをビタビ検出器と呼ぶ。
【０００７】ところで、ＰＲＭＬ検出を含むパルス化回
路とそれ以降に接続されるＥＣＣデコーダー等のデジタ
ル回路群はクロックに同期して動作するため、クロック
信号が必要である。ディスク装置の再生信号はスピンド
ルの回転むらやディスクの微少な傾きにより同期クロッ
クの周波数が変化するため、通常は再生信号からこの変
化量を抽出して追従制御するＰＬＬ（Phase Locked Loo
p ）と呼ばれるフィードバック制御回路が必要となる。
従来は、入力波形をあるしきい値レベルでスレッショル
ド検出した２値化パルスのエッジ位置情報を用いてＰＬ
Ｌを構成していた。
【０００８】しかし、ディスクへの高密度記録に伴って
再生信号の符号間干渉が増えてくると、２値化パルスの
ジッタ（時間的な揺らぎ）が増加し、最悪の場合にはＰ
ＬＬロックが外れるという問題が発生する。ＰＲＭＬは
分解能が低い入力波形に対しても良好な検出性能が得ら
れるというシミュレーション結果が多数報告されている
が、これは再生信号からクロック信号を正確に抽出でき
ることを前提にしたものであり、クロック信号のジッタ
が多い場合、あるいはＰＬＬロックが外れてしまった場
合には、全く誤った情報が出力されることになる。すな
わち、高密度記録再生する場合、ＰＲＭＬ等の検出器の
検出性能はＰＬＬの追従性能に大きく依存することにな
る。
【０００９】そこで、ＰＬＬ追従性能の向上要請に応え
るために、例えば特開２０００−１８２３３５号公報、
特開平１０−１７２２５０号公報で開示されたＰＬＬ回
路がある。特開２０００−１８２３３５号公報で開示さ
れたＰＬＬ回路は、図１６に示すように、入力信号の波
形を所望の周波数特性から成る波形に変換する等化器１
０１と、等化器１０１の出力信号をデジタル信号に変換
し、所定のクロック信号のタイミングで出力するＡ／Ｄ
変換器１０２と、予め設定された複数個のしきい値を用
いて、Ａ／Ｄ変換器１０２の出力信号から前記入力信号
の位相情報を抽出する位相比較器１０３と、位相比較器
１０３から出力される位相情報を積分するループフィル
タ１０４と、ループフィルタ１０４の出力信号にしたが
って発振周波数が制御される、前記所定のクロック信号
を出力する電圧制御発振器１０５と、Ａ／Ｄ変換器１０
２の出力信号中に含まれる情報を検出する最尤検出器１
０６とを有するものである。
【００１０】すなわち、特開２０００−１８２３３５号
公報で開示されたＰＬＬ回路は、従来、単一のしきい値
によるスレッショルド検出パルスに基づいて位相情報を
生成しているのに対し、異なる複数のしきい値により生
成した複数スレッショルド検出情報から位相情報を生成
してＰＬＬループを構成している。これにより、このＰ
ＬＬ回路は、位相比較器の出力のＳ／Ｎ比を向上させ、
ＰＬＬ追従性能を向上させている。
【００１１】また、特開平１０−１７２２５０号公報で
開示されたＰＬＬ回路は、図１７に示すように、アナロ
グ信号をディジタル信号に変換するＡ／Ｄ変換回路２０
１と、Ａ／Ｄ変換回路２０１からの信号波形を等化する
等化器２０２と、等化器２０２で波形等化されたディジ
タル信号の値を判別して、ディジタル情報信号を出力す
るビタビ検出器２０３と、最尤検出によって最も確から
しいディジタル情報信号の値の仮判別を行い、仮判別結
果に基づく振幅誤差に応じた値を出力する仮判別手段２
０４と、仮判別手段２０４の出力をアナログ信号に変換
するＤ／Ａ変換回路２０５と、Ｄ／Ａ変換回路２０５の
出力を積分するフィルタ２０６と、フィルタ２０６から
の誤差信号に基づいてＡ／Ｄ変換回路２０１のサンプリ
ング周波数を制御する電圧制御発振器２０７とを有する
ものである。
【００１２】すなわち、特開平１０−１７２２５０号公
報で開示されたＰＬＬ回路は、デジタル入力情報がどの
基準レベルに近いかを最尤検出によって仮判別し、この
仮判別値と入力情報とを基に位相情報を生成してＰＬＬ
ループを構成している。これにより、このＰＬＬ回路
は、通常のスレッショルド検出パルスを基にした位相比
較出力のうち、ノイズ等によって誤って出力される情報
を除去することで位相比較器のＳ／Ｎ比を向上させてい
る。
【００１３】
【発明が解決しようとする課題】しかしながら、特開２
０００−１８２３３５号公報で開示されたＰＬＬ回路で
は、高次のＰＲチャネルになるほど各しきい値レベルの
間隔が狭くなるため、ほんの少しのオフセットレベル変
動や波形の非線形性によってＰＬＬ追従性が大きく変化
してしまうという問題点があった。また、ＰＲチャネル
の特性上、高次になるに従い、ある基準レベルを通過す
る波形の微係数の絶対値は、前後のパタンによって大き
く異なる。したがって、同じ量の位相ずれであっても、
検出エッジタイミングが異なるという問題点があった。
【００１４】また、特開平１０−１７２２５０号公報で
開示されたＰＬＬ回路においても、同様に高次のＰＲチ
ャネルを採用した場合、ある基準レベルと判断されたデ
ータから生成される位相情報は前後のパタンによって大
きく異なっているため、位相情報のＳ／Ｎ比が低下する
という問題点があった。以上のような問題は、ＰＬＬ回
路だけでなく、ＰＬＬ回路を用いたデータ検出回路及び
ＰＬＬ回路を用いたディスク装置においても同様に発生
する。
【００１５】本発明の主な目的は、分解能が低下した再
生信号からできるだけ高いＳ／Ｎ比の位相差情報を抽出
してＰＬＬ制御を行うことで追従ジッタの少ないＰＬＬ
回路を提供することにある。また、本発明の他の目的
は、追従特性の良好なＰＬＬ回路を用いたデータ検出回
路を提供することにある。さらに、本発明の他の目的
は、追従特性の良好なＰＬＬ回路を搭載したデータ検出
回路をディスク装置に用いることによって、ディスク装
置の高密度記録化あるいは再生情報の信頼性向上に貢献
することにある。
【００１６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
入力アナログ信号をサンプリングしてデジタル信号に変
換するＡ／Ｄ変換器（１）と、このＡ／Ｄ変換器から出
力された連続する複数のサンプル値からなる入力パタン
列の種類を識別して、識別結果を示すパタン列識別情報
を出力するパタン列検出器（３）と、前記パタン列識別
情報と前記Ａ／Ｄ変換器の出力に基づいて前記Ａ／Ｄ変
換器出力の位相誤差を示す位相差情報を出力する位相差
生成器（４）と、前記位相差情報からクロック信号を生
成して、前記Ａ／Ｄ変換器のサンプリングタイミングを
制御する制御手段（５〜７）とを有するものである。こ
のように、本発明のＰＬＬ回路は、特定の長さの入力パ
タン列がいかなる種類のパタン列であるかをパタン列検
出器によって推定することと、パタン列識別情報により
サンプル点の微係数を生成して、それを用いて位相差情
報を生成することに特徴がある。この位相差情報は、サ
ンプル点の微係数を基に生成されるため急峻なエッジ近
傍ではセンシティブな位相差情報を出力し、微係数が０
に接近する場合にはほとんど位相差情報を出力しない。
したがって、ノイズに強く高いＳ／Ｎ比の位相差情報を
生成することが可能である。この位相差情報を基にＰＬ
Ｌループを構成することで追従性能の高いＰＬＬ回路を
実現できる。また、本発明のＰＬＬ回路の１構成例は、
前記Ａ／Ｄ変換器の前段に、前記入力アナログ信号の波
形等化を行うアナログ等化器（１０）を有するものであ
る。
【００１７】また、本発明のＰＬＬ回路は、入力アナロ
グ信号を固定のクロックレートでサンプリングしてデジ
タル信号に変換するＡ／Ｄ変換器（１）と、前記デジタ
ル信号の位相を調整する補間器（８）と、この補間器か
ら出力された連続する複数のデータ値からなる入力パタ
ン列の種類を識別して、識別結果を示すパタン列識別情
報を出力するパタン列検出器（３）と、前記パタン列識
別情報と前記補間器の出力に基づいて前記補間器出力の
位相誤差を示す位相差情報を出力する位相差生成器
（４）と、前記位相差情報に基づいて前記補間器の位相
調整量を制御する補間量算出器（９）とを有するもので
ある。また、本発明のＰＬＬ回路の１構成例は、前記Ａ
／Ｄ変換器と前記補間器との間に、前記Ａ／Ｄ変換器の
出力信号の波形等化を行うデジタル等化器（１０ａ）を
有するものである。
【００１８】また、本発明のＰＬＬ回路の１構成例とし
て、前記パタン列検出器は、前記入力パタン列とこの入
力パタン列がとり得る全ての理想パタン列との誤差量を
計算する誤差生成器（３１）と、前記計算された誤差量
が最小の理想パタン列を前記入力パタン列に最も近い理
想パタン列として前記パタン列識別情報を出力する最小
値検出器（３２）とからなるものである。また、本発明
のＰＬＬ回路の１構成例として、前記位相差生成器は、
前記理想パタン列中の理想値を理想パタン列毎に予め記
憶し、前記パタン列識別情報が入力されたときに対応す
る理想値を出力する第１のメモリ（４１−１）と、前記
理想値の微係数を理想パタン列毎に予め記憶し、前記パ
タン列識別情報が入力されたときに対応する微係数を出
力する第２のメモリ（４１−２）と、前記Ａ／Ｄ変換器
の出力又は前記補間器の出力から前記理想値を減算する
減算器（４３）と、この減算器の出力に前記微係数を乗
じた結果を前記位相差情報として出力する乗算器（４
２）とからなるものである。また、本発明のＰＬＬ回路
の１構成例として、前記Ａ／Ｄ変換器と前記パタン列検
出器及び前記位相差生成器との間に設けられ、オフセッ
ト補正量を足した後の前記Ａ／Ｄ変換器出力を前記パタ
ン列検出器及び前記位相差生成器に出力する加算器（１
２）と、この加算器の出力におけるオフセット量を補正
する前記オフセット補正量を前記加算器出力から学習し
て前記加算器に与えるオフセット量学習回路（１１）と
を有するものである。
【００１９】また、本発明のデータ検出回路は、前記Ｐ
ＬＬ回路と、このＰＬＬ回路で生成されたクロック信号
又は前記固定のクロックレートのクロック信号に同期し
て、前記Ａ／Ｄ変換器の出力信号中の情報を識別するパ
ルス化回路（１３）を有するものである。また、本発明
のデータ検出回路の１構成例において、前記パルス化回
路はビタビ検出器である。また、本発明のデータ検出回
路の１構成例は、前記ビタビ検出器の入力及び出力から
前記ビタビ検出器内の基準レベルを学習して前記ビタビ
検出器及び前記パタン列検出器に与える基準レベル学習
回路（１４）を有するものである。また、本発明のデー
タ検出回路の１構成例は、前記ビタビ検出器としてＰＲ
（ａ、ｂ、ｂ、ａ）チャネルに対応するものである。ま
た、本発明のデータ検出回路の１構成例は、前記ビタビ
検出器としてＰＲ（ａ、ｂ、ｃ、ｂ、ａ）チャネルに対
応するものである。また、本発明の磁気ディスク装置
は、磁気ディスクの再生系に、前記データ検出回路を搭
載したものである。また、本発明の光ディスク装置は、
光ディスクの再生系に、前記データ検出回路を搭載した
ものである。
【００２０】
【発明の実施の形態】［実施の形態の１］以下、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態となるＰＬＬ回路の構
成を示すブロック図である。本実施の形態のＰＬＬ回路
は、Ａ／Ｄ変換器１と、遅延回路２−１，２−２と、パ
タン列検出器３と、位相差生成器４と、ループフィルタ
５と、Ｄ／Ａ変換器６と、電圧制御発振器７とを有して
いる。
【００２１】例えばディスク等から読み出されたアナロ
グ入力信号（再生信号）は、Ａ／Ｄ変換器１によってデ
ジタル信号列に変換される。このとき、Ａ／Ｄ変換器１
は、電圧制御発振器７からのクロック信号に同期してア
ナログ信号をサンプリングする。Ａ／Ｄ変換器１の出力
信号が遅延回路２−１，２−２に入力されることによ
り、連続する３サンプルの情報（遅延回路２−１，２−
２を通過した２クロック前の情報、遅延回路２−１のみ
を通過した１クロック前の情報、遅延回路２−１，２−
２を通過しない情報）がパタン列検出器３に入力され
る。なお、図１では連続３サンプルの情報をパタン検出
するが、もちろん５サンプル（遅延回路２が４個）でも
７サンプル（遅延回路２が６個）でもかまわない。
【００２２】入力チャネルとして図２に示すＰＲ（１，
２，２，１）チャネルの信号（ｄ＝１制限）が入力され
ることを過程すると、パタン列検出器３では、入力パタ
ン列（Ｘn-1，Ｘn，Ｘn+1 ）が（３，３，３）なのか、
あるいは（３，２，０）なのかを判断する。図２の状態
遷移の場合、３連続サンプルパタンは以下に示すように
２０通りある。
【００２３】（−３，−３，−３），（−３，−３，−
２），（−３，−２， ０），（−２， ０， ２），
（−２， ０， １），（−１， ０， ２），（−
１，０， １），（ ０， ２， ３），（ ０，
２， ２），（ ０， １，０），（ ３， ３，
３），（ ３， ３， ２），（ ３， ２， ０），
（ ２， ０，−２），（ ２， ０，−１），（
１， ０，−２），（ １， ０，−１），（ ０，−
２，−３），（ ０，−２，−２），（ ０，−１，
０）
【００２４】パタン列検出器３は、この２０通りの中か
ら入力パタン列に最も近いパタン列を検出する。したが
って、パタン列検出器３の出力は、２０通りの中のいず
れか１つを示すものとなるので、５ビット情報で十分で
ある。パタン列検出器３から出力されるパタン列識別情
報は位相差生成器４に入力される。位相差生成器４は、
パタン列検出器３の出力を基に位相差情報を生成する。
【００２５】ループフィルタ５は、位相差生成器４から
出力された位相差情報を積分して周波数情報に変換す
る。Ｄ／Ａ変換器６は、ループフィルタ５の出力をアナ
ログ信号に変換する。電圧制御発振器７は、Ｄ／Ａ変換
器６からの入力レベルに比例した周波数のクロック信号
を発生させて、Ａ／Ｄ変換器１のサンプリングタイミン
グを制御する。
【００２６】なお、遅延回路２−１，２−１、パタン列
検出器３、位相差生成器４、ループフィルタ５及びＤ／
Ａ変換器６のデジタル回路群も、図示していないが、電
圧制御発振器７からのクロックに同期して動作する。ま
た、Ｄ／Ａ変換器６は、ループフィルタ５の前段にあっ
てもよい。
【００２７】図３はパタン列検出器３の１構成例を示す
ブロック図である。パタン列検出器３は、誤差生成器３
１と、最小値検出器３２とからなる。このパタン列検出
器３の動作を図２の状態遷移の場合で説明する。まず、
入力パタン列（Ｘn-1，Ｘn，Ｘn+1 ）と理想パタン列と
の２乗平均誤差Ｅn,i を次式のように求める。 Ｅn,i ＝（Ｘn-1−Ｐn-1,i）2＋（Ｘn−Ｐn,i）2＋（Ｘn+1−Ｐn+1,i）2 ・・・（１）
【００２８】式（１）において、Ｐn,i は時刻ｎにおけ
るｉ番目の理想パタン列の中央理想値を示す。前述の２
０通りの３連続サンプルパタン（理想パタン列）は、
（Ｐn- 1,i，Ｐn,i，Ｐn+1,i ）で表すことができる（ｉ
は０から２０までの整数）。Ｅ n,i は、時刻ｎにおいて
ｉ番目の理想パタン列を選択したときの２乗平均誤差を
示す。
【００２９】パタン列検出器３の動作から考えると、誤
差の絶対値は必要ではなく、大小の差だけが必要であ
る。したがって、計算式の簡略化ができる。すなわち、
入力パタンＸの２乗の項は全ての誤差量に共通なので計
算しなくても問題ない。そこで、新たな比較用の誤差量
として次式のようなｅn,i を考える。 ｅn,i ＝（Ｐn-1,i 2＋Ｐn,i 2＋Ｐn+1,i 2）／２ −（Ｘn-1Ｐn-1,i＋ＸnＰn,i＋Ｘn+1Ｐn+1,i） ・・・（２）
【００３０】中央理想値Ｐn,i は固定値であるため、式
（２）の計算を使用すれば、定数乗算と定数加算のため
の回路で誤差生成器３１を実現できることになる。ただ
し、中央理想値Ｐn,i を学習によって変更する場合に
は、変数同士の乗算回路が必要となるので誤差生成器３
１は回路規模が大きくなる。
【００３１】こうして、パタン列検出器３の誤差生成器
３１は、時刻ｎにおける入力パタン列（Ｘn-1，Ｘn，Ｘ
n+1 ）と理想パタン列（Ｐn-1,i，Ｐn,i，Ｐn+1,i ）と
の誤差ｅn,i を理想パタン列毎に計算して出力する。し
たがって、本実施の形態では２０通りの理想パタン列に
ついて計算するので、図３においてｍ＝１９となる。
【００３２】最小値検出器３２は、誤差生成器３１が生
成した２０種の誤差量ｅn,i の中から最小値を検出する
ことにより、入力パタン列に最も近い理想パタン列を検
出する。そして、最小値検出器３２は、誤差量ｅn,i が
最小の理想パタン列が何番目のパタン列であるかを示す
５ビットのパタン列識別情報を出力する。
【００３３】図４は位相差生成器４の１構成例を示すブ
ロック図である。位相差生成器４は、第１のメモリ４１
−１と、第２のメモリ４１−２と、乗算器４２と、減算
器４３とからなる。第１のメモリ４１−１は、理想サン
プル値Ｐn を理想パタン列毎に予め記憶し、第２のメモ
リ４１−２は、この理想サンプル値Ｐn における微係数
（微分値）ａn を理想パタン列毎に予め記憶している。
【００３４】第１のメモリ４１−１は、パタン列検出器
３からパタン列識別情報が入力されると、対応する理想
サンプル値Ｐn を出力する。同様に、第２のメモリ４１
−２は、パタン列識別情報が入力されると、対応する微
係数ａn を出力する。位相差生成器４が出力する位相差
情報Φn は、理想サンプル値Ｐn 及び微係数ａn と、入
力サンプル値（遅延回路２−１の出力）Ｘn とから次式
のように算出される。
【００３５】 Φn ＝（Ｘn−Ｐn）×ａn ・・・（３） すなわち、減算器４３は、入力サンプル値Ｘn から理想
サンプル値Ｐn を減算して減算結果を出力し、乗算器４
２は、この減算結果に微係数ａn を乗じて位相差情報Φ
n を出力する。
【００３６】図５に位相差生成の原理を示す。図５
（ａ）は入力サンプル値の立ち上がりエッジで、かつ位
相が遅れた場合を示し、図５（ｂ）は立ち上がりエッジ
で、かつ位相が進んだ場合を示し、図５（ｃ）は入力サ
ンプル値の立ち下がりエッジで、かつ位相が遅れた場合
を示し、図５（ｄ）は立ち下がりエッジで、かつ位相が
進んだ場合を示している。なお、図５において、白丸は
入力サンプル値Ｘn を示し、黒丸は理想サンプル値Ｐn
を示す。
【００３７】図５によると、立ち上がりでも立下りで
も、理想サンプル値Ｐn に対して入力サンプル値Ｘn の
位相が遅れた場合には位相差情報Φn が負となり、逆に
位相が進んだ場合には位相差情報Φn が正となる。すな
わち、位相差情報Φn を位相比較情報として利用可能で
あることを示している。
【００３８】また、微係数の絶対値が大きいほど位相情
報として確かであり、０に近づくにつれて情報量が少な
くなるが、このような位相情報としての確かさを理想微
係数ａn の乗算によって実現している。微係数ａn が０
と判定された場合には位相差生成器４の出力は０となっ
て、ノイズ等による誤出力を回避することができる。ま
た、同じ値の理想サンプル値Ｐn であっても、前後のパ
タンによって微係数ａ n が異なるという情報を埋め込む
ことが可能であるので、より確からしい位相比較出力が
得られる利点がある。
【００３９】図６は、理想サンプル値Ｐn に対して入力
サンプル値Ｘn の位相が進んでいる場合の位相差生成器
４の各信号出力を示す信号波形図である。Ｘn−Ｐnは減
算器４３の出力、微係数ａn はメモリ４１の出力、（Ｘ
n−Ｐn）×ａn は乗算器４２の出力である。図６による
と、理想サンプル値Ｐn の微係数ａn が０となる個所以
外のサンプル点全てから位相差情報Φn が生成可能であ
ることが分かる。
【００４０】図７は、理想サンプル値Ｐn に対して入力
サンプル値Ｘn の位相が遅れている場合の位相差生成器
４の各信号出力を示す信号波形図であり、図６と同様に
理想サンプル値Ｐn の微係数ａn が０となる個所以外の
サンプル点全てから位相差情報Φn が生成可能であるこ
とが分かる。以上により、位相差情報のＳ／Ｎ比を改善
することができ、ＰＬＬループの追従性能を向上させる
ことができる。
【００４１】［実施の形態の２］図８は本発明の第２の
実施の形態となるＰＬＬ回路の構成を示すブロック図で
あり、図１と同一の構成には同一の符号を付してある。
本実施の形態のように、チャネル特性を補正するために
等化器１０をＡ／Ｄ変換器１の前段に挿入してもよい。
再生信号はＰＲチャネルから少しずれたチャネル特性を
有している場合が多く、そのような場合には等化器１０
によって補正することで追従性能が上がる場合がある。
【００４２】［実施の形態の３］図９は本発明の第３の
実施の形態となるＰＬＬ回路の構成を示すブロック図で
あり、図１と同一の構成には同一の符号を付してある。
本実施の形態においても、基本的な構成は実施の形態の
１と同様であるが、本実施の形態は完全デジタルＰＬＬ
を構成している。
【００４３】Ａ／Ｄ変換器１ａは、入力信号のチャネル
クロックよりも高い周波数の固定レートのクロック信号
で動作する。補間器８は、Ａ／Ｄ変換器１ａから出力さ
れたデジタル信号に対して位相調整を行う。遅延回路２
−１，２−１、パタン列検出器３及び位相差生成器４の
動作は実施の形態の１と全く同じである。ループフィル
タ５は位相差生成器４の出力を平均化する。このループ
フィルタ５の出力は補間量算出器９に入力される。補間
量算出器９は、ループフィルタ５の出力に基づいて補間
器８の位相調整量を制御する。つまり、補間量算出器９
と補間器８は図１の電圧制御発振器７に相当する動作を
行う。
【００４４】なお、遅延回路２−１，２−１、パタン列
検出器３、位相差生成器４、ループフィルタ５、補間器
８及び補間量算出器９のデジタル回路群は全て前記固定
レートのクロック信号で動作する。また、補間器８及び
補間量算出器９の詳細に関しては、特願平１１−３６７
４８３号に記載されている。本実施の形態の構成ではチ
ャネルクロックよりも高い周波数で回路を動作させる必
要はあるが、全回路をＬＳＩ化することができるので、
低コスト化、ばらつき低減などに貢献することができ
る。
【００４５】［実施の形態の４］図１０は本発明の第４
の実施の形態となるＰＬＬ回路の構成を示すブロック図
であり、図１、図９と同一の構成には同一の符号を付し
てある。図１０に示すごとく、チャネル特性を補正する
ためのデジタル等化器１０ａをＡ／Ｄ変換器１ａと補間
器８との間に挿入してもよい。等化器１０ａを挿入する
理由は実施の形態の２と同じである。等化器１０ａを補
間器８と遅延回路２−１との間に挿入することも可能で
あるが、ＰＬＬループ全体のレイテンシが増加してしま
うために追従特性が低下する恐れがある。特に、高速動
作をさせるために等化器１０ａをパイプライン構成にし
た場合には顕著である。
【００４６】［実施の形態の５］図１１は本発明の第５
の実施の形態となるＰＬＬ回路の構成を示すブロック図
であり、図１と同一の構成には同一の符号を付してあ
る。光ディスク装置や磁気ディスク装置等の通常のディ
スク装置で用いられている符号はＤＣフリー（つまり、
直流成分が少ない）の符号ではない。また、ディフェク
ト、複屈折の影響、部品ばらつきなどで再生信号にオフ
セットが重畳してしまうことがある。
【００４７】そこで、このような場合にパタン列検出器
３の誤検出を防ぐため、本実施の形態では、加算器１２
の出力データにおけるオフセット量が０となるようなオ
フセット補正量を加算器１２の出力データから学習して
加算器１２にフィードバックする構成をとる。加算器１
２がＡ／Ｄ変換器１の出力データにオフセット量学習回
路１１からのオフセット補正量を加算することでオフセ
ット量を０にすることができる。こうして、ＰＬＬの安
定性を上げることが可能である。
【００４８】オフセット量学習回路１１の詳細に関して
は図示していないが、例えば単一周波数のデータをあら
かじめ記録後、読み出して単純に積算することでオフセ
ット量を検出することができる。また、データのフォー
マット規則を利用してヘッダ情報の一部を利用して周期
的にオフセット量を修正していく方法も考えられる。な
お、実施の形態の１又は２のＰＬＬ回路の代わりに、実
施の形態の３又は４のＰＬＬ回路を用いてもよい。
【００４９】［実施の形態の６］図１２は本発明の第６
の実施の形態となるデータ検出回路の構成を示すブロッ
ク図であり、図１と同一の構成には同一の符号を付して
ある。ＰＬＬ回路は単純にクロック抽出回路あるいは逓
倍回路として用いられることもあるが、図１２に示すよ
うにパルス化回路１３を付加してデータ検出回路として
用いることも多い。すなわち、パルス化回路１３は、電
圧制御発振器７からのクロック信号に同期してＡ／Ｄ変
換器１の出力データが「０」か「１」かを識別すること
により、再生信号中から情報を再生する。
【００５０】なお、実施の形態の１又は２のＰＬＬ回路
の代わりに、実施の形態の３又は４のＰＬＬ回路を用い
てもよい。また、パルス化回路１３としてビタビ検出器
を用いることも可能である。この場合、ビタビ検出器内
の基準レベルとパタン列検出器３の基準レベルを同じに
設定する必要がある。
【００５１】［実施の形態の７］図１３は本発明の第７
の実施の形態となるデータ検出回路の構成を示すブロッ
ク図であり、図１と同一の構成には同一の符号を付して
ある。本実施の形態では、実施の形態の６で述べたよう
にパルス化回路としてビタビ検出器１３ａを用い、さら
に基準レベル学習回路１４を設けて、ビタビ検出器１３
ａの入力と出力とを基準レベル学習回路１４でモニター
しながら適応的に基準レベルを補正することが可能であ
る。補正した基準レベルはビタビ検出器１３ａおよびパ
タン列検出器３に入力する。
【００５２】これによって比較的ゆっくりと変動するよ
うな再生信号の非線形性（基準レベルの非対称性）など
を補正することができるので、より安定に情報を検出す
ることが可能となる。入力する再生チャネルは、比較的
高次のＰＲチャネルが最適である。分解能が高くなるに
つれて従来のＰＬＬ方式との差が近接してくるからであ
る。特にＰＲ（ａ，ｂ，ｂ，ａ）あるいはＰＲ（ａ，
ｂ，ｃ，ｂ，ａ）タイプに最適である。
【００５３】図１４は基準レベル学習回路１４の１構成
例を示すブロック図である。遅延回路５１は、Ａ／Ｄ変
換器１から出力されたデジタル信号を遅延させる。パタ
ン検出器５２は、ビタビ検出器１３ａの出力の振幅レベ
ルが１，０，−１の何れに最も近いかを検出する（ただ
し、振幅レベル１，０，−１はＰＲ（１，１）チャネ
ル、ｄ＝１制限符号の場合）。
【００５４】平均化回路５３−１〜５３−３はそれぞれ
振幅レベル１，０，−１に対応しており、基準レベルｌ
１，ｌ２，ｌ３を出力する。パタン検出器５２は、ビタ
ビ検出器１３ａの出力の振幅レベルが１に最も近い場
合、平均化回路５３−１に対して信号「１」を出力し、
平均化回路５３−２，５３−３に対して信号「０」を出
力する。また、パタン検出器５２は、ビタビ検出器１３
ａの出力の振幅レベルが０に最も近い場合、平均化回路
５３−２に対して信号「１」を出力し、平均化回路５３
−１，５３−３に対して信号「０」を出力し、ビタビ検
出器１３ａの出力の振幅レベルが−１に最も近い場合、
平均化回路５３−３に対して信号「１」を出力し、平均
化回路５３−１，５３−２に対して信号「０」を出力す
る。
【００５５】平均化回路５３−１〜５３−３は、パタン
検出器５２の出力信号が「１」である場合、遅延回路５
１の出力信号を積分して積分結果を出力する（直前まで
の積分結果に遅延回路５１の出力信号を加えた結果を出
力する）。また、平均化回路５３−１〜５３−３は、パ
タン検出器５２の出力信号が「０」である場合、遅延回
路５１の出力信号を無視して、積分動作を実行しない
（直前までの積分結果をそのまま出力する）。こうし
て、ビタビ検出器１３ａに基準レベルｌ１，ｌ２，ｌ３
が入力される。なお、実施の形態の１又は２のＰＬＬ回
路の代わりに、実施の形態の３又は４のＰＬＬ回路を用
いてもよい。
【００５６】［実施の形態の８］図１５は本発明の第８
の実施の形態となるディスク装置の構成を示すブロック
図であり、図１と同一の構成には同一の符号を付してあ
る。本実施の形態のディスク装置は、実施の形態の６で
説明したデータ検出回路を搭載したものである。以下、
本実施の形態のディスク装置の動作を説明する。
【００５７】まず、光ヘッド２２から光ディスク媒体２
３に照射したレーザースポットを媒体２３上に正確に集
光させて追従させるため、アクチュエータサーボ回路２
１は、光ヘッド２２内のレンズ駆動用のアクチュエータ
を制御する。ＬＤパワー制御回路２０は、光ヘッド２２
内のレーザーダイオードから出射するレーザー光の強度
を一定に制御する。スピンドル制御回路１９は、光ディ
スク媒体２３が一定回転数となるようスピンドルモータ
２４を制御する。
【００５８】スピンドル制御回路１９、ＬＤパワー制御
回路２０及びアクチュエータサーボ回路２１は、ディス
クシステムコントローラ１７によって制御される。光デ
ィスク媒体２３からの反射光は、光ヘッド２２内のフォ
トダイオードによって受光され、電気信号に変換され
る。プリアンプ２５はフォトダイオードの出力信号を増
幅し、Ａ／Ｄ変換器１はプリアンプ２５の出力信号（再
生信号）をデジタル信号に変換する。
【００５９】このＡ／Ｄ変換器１の出力を基に実施の形
態の１で説明したＰＬＬ回路によってＡ／Ｄ変換器１の
サンプリングタイミングを制御する。また、実施の形態
の６で説明したパルス化回路１３によって再生信号中か
ら情報を再生し、フォーマットコントローラー１５によ
ってデータ復調などを行う。フォーマットコントローラ
ー１５の出力は誤り訂正回路１６に入力されて誤り訂正
がなされる。誤り訂正回路１６で誤り訂正がなされたデ
ータは、最終的にディスクシステムコントローラー１７
に入力され、図示しないインタフェースを通して外部に
出力される。以上がデータ読出時の動作である。
【００６０】データ記録時は読出時と逆の経路を辿る。
すなわち、記録すべきデータはディスクシステムコント
ローラー１７に送られた後、誤り訂正回路１６によって
誤り訂正用の冗長ビットが付加される。フォーマットコ
ントローラー１５は、誤り訂正回路１６の出力データに
対してデータ変調を行い、記録補償回路１８は、この変
調されたデータに従って、ＬＤパワー制御回路２０を通
じて光ヘッド２２内のレーザーダイオードの発光パワー
を変調する。こうして、光ディスク媒体２３上にマーク
が形成される。なお、本実施の形態では、光ディスク装
置における構成例を示したが、磁気ディスク装置にも本
発明を適用可能なことは明らかである。また、実施の形
態の６で説明した通り、データ検出回路中のＰＬＬ回路
として、実施の形態の３又は４のＰＬＬ回路を用いても
よい。
【００６１】
【発明の効果】本発明によれば、パタン列検出器及び位
相差生成器を設けることにより、ノイズに強く高Ｓ／Ｎ
比の位相差情報をほとんど全ての入力サンプル値から正
確に抽出することができ、その結果、追従特性の良好な
ＰＬＬ回路を実現することができる。
【００６２】また、Ａ／Ｄ変換器の前段に入力アナログ
信号の波形等化を行うアナログ等化器を設けることによ
り、ＰＬＬループの追従性能を向上させることができ
る。
【００６３】また、補間器、パタン列検出器、位相差生
成器及び補間量算出器を設けることにより、追従特性の
良好な完全デジタルＰＬＬ回路を実現することができ
る。
【００６４】また、Ａ／Ｄ変換器と補間器との間に、Ａ
／Ｄ変換器の出力信号の波形等化を行うデジタル等化器
を設けることにより、ＰＬＬループの追従性能を向上さ
せることができる。
【００６５】また、加算器及びオフセット量学習回路を
設けることにより、ＰＬＬの安定性を上げることができ
る。
【００６６】また、前述のＰＬＬ回路をデータ検出回路
に適用することによってデータ検出回路の性能を最大限
に発揮させることが可能となる。
【００６７】また、基準レベル学習回路を設けることに
より、比較的ゆっくりと変動する再生信号の非線形性等
を補正することができるので、より安定に情報を検出す
ることが可能となる。
【００６８】また、前述のデータ検出回路をディスク装
置に適用することによって、ディスク装置の高密度記録
化あるいは再生情報の信頼性向上に貢献することができ
る。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるＰＬＬ回路
の構成を示すブロック図である。
【図２】 ｄ＝１制限ＰＲ（１，２，２，１）チャネル
の状態遷移図である。
【図３】 本発明の第１の実施の形態におけるパタン列
検出器の構成を示すブロック図である。
【図４】 本発明の第１の実施の形態における位相差生
成器の構成を示すブロック図である。
【図５】 位相差生成の原理を示す説明図である。
【図６】 本発明の第１の実施の形態における位相差生
成器の動作例を示す信号波形図である。
【図７】 本発明の第１の実施の形態における位相差生
成器の他の動作例を示す信号波形図である。
【図８】 本発明の第２の実施の形態となるＰＬＬ回路
の構成を示すブロック図である。
【図９】 本発明の第３の実施の形態となるＰＬＬ回路
の構成を示すブロック図である。
【図１０】 本発明の第４の実施の形態となるＰＬＬ回
路の構成を示すブロック図である。
【図１１】 本発明の第５の実施の形態となるＰＬＬ回
路の構成を示すブロック図である。
【図１２】 本発明の第６の実施の形態となるデータ検
出回路の構成を示すブロック図である。
【図１３】 本発明の第７の実施の形態となるデータ検
出回路の構成を示すブロック図である。
【図１４】 本発明の第７の実施の形態における基準レ
ベル学習回路の構成を示すブロック図である。
【図１５】 本発明の第８の実施の形態となるディスク
装置の構成を示すブロック図である。
【図１６】 従来のＰＬＬ回路の構成を示すブロック図
である。
【図１７】 従来の他のＰＬＬ回路の構成を示すブロッ
ク図である。
【符号の説明】
１、１ａ…Ａ／Ｄ変換器、２−１、２−２…遅延回路、
３…パタン列検出器、４…位相差生成器、５…ループフ
ィルタ、６…Ｄ／Ａ変換器、７…電圧制御発振器、８…
補間器、９…補間量算出器、１０、１０ａ…等化器、１
１…オフセット量学習回路、１２…加算器、１３…パル
ス化回路、１３ａ…ビタビ検出器、１４…基準レベル学
習回路、１５…フォーマットコントローラー、１６…誤
り訂正回路、１７…ディスクシステムコントローラー、
１８…記録補償回路、１９…スピンドル制御回路、２０
…ＬＤパワー制御回路、２１…アクチュエータサーボ回
路、２２…光ヘッド、２３…光ディスク媒体、２４…ス
ピンドルモータ、２５…プリアンプ、３１…誤差生成
器、３２…最小値検出器、４１−１、４１−２…メモ
リ、４２…乗算器、４３…減算器。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 BC01 BC02 CC04 FG01 FG11 FG14 GL32 GM12 GM15 5J106 AA04 BB03 CC01 CC26 CC38 CC41 CC58 DD01 DD13 DD33 DD35 DD36 DD44 DD46 JJ02 KK05 KK27 LL02 5K047 CC12 GG11 MM45 MM46 MM63

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 入力アナログ信号からクロック信号を生
    成するＰＬＬ回路において、 前記入力アナログ信号をサンプリングしてデジタル信号
    に変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器から出力された連続する複数のサンプ
    ル値からなる入力パタン列の種類を識別して、識別結果
    を示すパタン列識別情報を出力するパタン列検出器と、 前記パタン列識別情報と前記Ａ／Ｄ変換器の出力に基づ
    いて前記Ａ／Ｄ変換器出力の位相誤差を示す位相差情報
    を出力する位相差生成器と、 前記位相差情報からクロック信号を生成して、前記Ａ／
    Ｄ変換器のサンプリングタイミングを制御する制御手段
    とを有することを特徴とするＰＬＬ回路。
  2. 【請求項２】 請求項１記載のＰＬＬ回路において、 前記Ａ／Ｄ変換器の前段に、前記入力アナログ信号の波
    形等化を行うアナログ等化器を有することを特徴とする
    ＰＬＬ回路。
  3. 【請求項３】 入力アナログ信号からクロック信号を生
    成するＰＬＬ回路において、 前記入力アナログ信号を固定のクロックレートでサンプ
    リングしてデジタル信号に変換するＡ／Ｄ変換器と、 前記デジタル信号の位相を調整する補間器と、 この補間器から出力された連続する複数のデータ値から
    なる入力パタン列の種類を識別して、識別結果を示すパ
    タン列識別情報を出力するパタン列検出器と、 前記パタン列識別情報と前記補間器の出力に基づいて前
    記補間器出力の位相誤差を示す位相差情報を出力する位
    相差生成器と、 前記位相差情報に基づいて前記補間器の位相調整量を制
    御する補間量算出器とを有することを特徴とするＰＬＬ
    回路。
  4. 【請求項４】 請求項３記載のＰＬＬ回路において、 前記Ａ／Ｄ変換器と前記補間器との間に、前記Ａ／Ｄ変
    換器の出力信号の波形等化を行うデジタル等化器を有す
    ることを特徴とするＰＬＬ回路。
  5. 【請求項５】 請求項１又は２記載のＰＬＬ回路におい
    て、 前記パタン列検出器は、 前記入力パタン列とこの入力パタン列がとり得る全ての
    理想パタン列との誤差量を計算する誤差生成器と、 前記計算された誤差量が最小の理想パタン列を前記入力
    パタン列に最も近い理想パタン列として前記パタン列識
    別情報を出力する最小値検出器とからなることを特徴と
    するＰＬＬ回路。
  6. 【請求項６】 請求項１又は２記載のＰＬＬ回路におい
    て、 前記位相差生成器は、 前記理想パタン列中の理想値を理想パタン列毎に予め記
    憶し、前記パタン列識別情報が入力されたときに対応す
    る理想値を出力する第１のメモリと、 前記理想値の微係数を理想パタン列毎に予め記憶し、前
    記パタン列識別情報が入力されたときに対応する微係数
    を出力する第２のメモリと、 前記Ａ／Ｄ変換器の出力又は前記補間器の出力から前記
    理想値を減算する減算器と、 この減算器の出力に前記微係数を乗じた結果を前記位相
    差情報として出力する乗算器とからなることを特徴とす
    るＰＬＬ回路。
  7. 【請求項７】 請求項１又は２記載のＰＬＬ回路におい
    て、 前記Ａ／Ｄ変換器と前記パタン列検出器及び前記位相差
    生成器との間に設けられ、オフセット補正量を足した後
    の前記Ａ／Ｄ変換器出力を前記パタン列検出器及び前記
    位相差生成器に出力する加算器と、 この加算器の出力におけるオフセット量を補正する前記
    オフセット補正量を前記加算器出力から学習して前記加
    算器に与えるオフセット量学習回路とを有することを特
    徴とするＰＬＬ回路。
  8. 【請求項８】 請求項１，２，３，４又は７記載のＰＬ
    Ｌ回路と、 このＰＬＬ回路で生成されたクロック信号又は前記固定
    のクロックレートのクロック信号に同期して、前記Ａ／
    Ｄ変換器の出力信号中の情報を識別するパルス化回路を
    有することを特徴とするデータ検出回路。
  9. 【請求項９】 請求項８記載のデータ検出回路におい
    て、 前記パルス化回路は、ビタビ検出器であることを特徴と
    するデータ検出回路。
  10. 【請求項１０】 請求項９記載のデータ検出回路におい
    て、 前記ビタビ検出器の入力及び出力から前記ビタビ検出器
    内の基準レベルを学習して前記ビタビ検出器及び前記パ
    タン列検出器に与える基準レベル学習回路を有すること
    を特徴とするデータ検出回路。
  11. 【請求項１１】 請求項９記載のデータ検出回路におい
    て、 前記ビタビ検出器としてＰＲ（ａ、ｂ、ｂ、ａ）チャネ
    ルに対応することを特徴とするデータ検出回路。
  12. 【請求項１２】 請求項９記載のデータ検出回路におい
    て、 前記ビタビ検出器としてＰＲ（ａ、ｂ、ｃ、ｂ、ａ）チ
    ャネルに対応することを特徴とするデータ検出回路。
  13. 【請求項１３】 磁気ディスクの再生系に、請求項８，
    ９又は１０記載のデータ検出回路を搭載したことを特徴
    とする磁気ディスク装置。
  14. 【請求項１４】 光ディスクの再生系に、請求項８，９
    又は１０記載のデータ検出回路を搭載したことを特徴と
    する光ディスク装置。
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