TWI757054B - 接收器及相關的訊號處理方法 - Google Patents

接收器及相關的訊號處理方法 Download PDF

Info

Publication number
TWI757054B
TWI757054B TW110101537A TW110101537A TWI757054B TW I757054 B TWI757054 B TW I757054B TW 110101537 A TW110101537 A TW 110101537A TW 110101537 A TW110101537 A TW 110101537A TW I757054 B TWI757054 B TW I757054B
Authority
TW
Taiwan
Prior art keywords
signal
data
starting point
value
circuit
Prior art date
Application number
TW110101537A
Other languages
English (en)
Other versions
TW202231059A (zh
Inventor
謝依峻
謝宜君
江沛澤
簡志凱
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW110101537A priority Critical patent/TWI757054B/zh
Priority to US17/523,877 priority patent/US11671236B2/en
Application granted granted Critical
Publication of TWI757054B publication Critical patent/TWI757054B/zh
Publication of TW202231059A publication Critical patent/TW202231059A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
    • H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/08—Code representation by pulse width
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本發明揭露了一種接收器，其包含有一取樣電路、一資料取樣點選擇電路以及一判斷電路。該取樣電路用以使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時脈訊號的頻率高於該輸入訊號的頻率；該資料取樣點選擇電路用以對一起始點資料進行濾波操作以產生一濾波後起始點資料，並將該濾波後起始點加上一偏移值後產生一資料取樣點，其中該起始點資料對應至該取樣後訊號的取樣值改變的時間點；以及該判斷電路用以根據該取樣後訊號中對應到該資料取樣點的一取樣值來決定出對應於該輸入訊號的一數位輸出訊號的邏輯值。

Description

接收器及相關的訊號處理方法
本發明係有關於電子裝置當中的接收器及對應的訊號處理方法。
在高畫質多媒體介面(High Definition Multimedia Interface，HDMI)中關於增強音訊回傳通道(Enhanced Audio Return Channel，eARC)的規格中，音訊訊號主要具有兩種不同的工作週期(duty cycle)，其分別是40%與60%，而接收器會根據所接收之音訊訊號的工作週期來決定出對應的邏輯值。舉例來說，當接收器所接收之音訊訊號的工作週期為40%時，接收器會輸出邏輯值“0”至後端電路以進行後續處理；而當接收器所接收之音訊訊號的工作週期為60%時，接收器會輸出邏輯值“1”至後端電路。然而，由於音訊訊號會有抖動(jitter)的現象發生，因此增加了接收器在判斷音訊訊號之工作週期上的誤差，進而影響到所輸出之邏輯值的正確性。
因此，本發明的目的之一在於提出一種接收器，其可以準確地判斷音訊訊號之工作週期以決定數位輸出訊號的邏輯值，以解決先前技術中所述的問題。
在本發明的一個實施例中，揭露了一種接收器，其包含有一取樣電路、一資料取樣點選擇電路以及一判斷電路。該取樣電路用以使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時脈訊號的頻率高於該輸入訊號的頻率；該資料取樣點選擇電路耦接於該取樣電路，用以對一起始點資料進行濾波操作以產生一濾波後起始點資料，並將該濾波後起始點加上一偏移值後產生一資料取樣點，其中該起始點資料對應至該取樣後訊號的取樣值改變的時間點；以及該判斷電路耦接於該資料取樣點選擇電路，用以根據該取樣後訊號中對應到該資料取樣點的取樣值來決定出對應於該輸入訊號的一數位輸出訊號的邏輯值。
在本發明的一個實施例中，揭露了一種用於一接收器內的訊號處理方法，其包含有以下步驟：使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時脈訊號的頻率高於該輸入訊號的頻率；對一起始點資料進行濾波操作以產生一濾波後起始點資料，其中該起始點資料對應至該取樣後訊號的取樣值改變的時間點；將該濾波後起始點加上一偏移值後產生一資料取樣點；以及根據該取樣後訊號中對應到該資料取樣點的取樣值來決定出對應於該輸入訊號的一數位輸出訊號的邏輯值。
100:接收器
110:取樣電路
120:資料取樣點選擇電路
122:起始點選擇電路
124:濾波器
126:三角積分調變電路
128:輸出電路
130:判斷電路
140:計數器
412:加法器
414:乘法器
416:加法器
418:延遲電路
422:加法器
424:延遲電路
426:延遲電路
CLK:時脈訊號
CNT:計數值
Dout:數位輸出訊號
FB1,FB2,FB3:回授訊號
Kp:乘數
NS:起始點資料
NS’:濾波後起始點資料
ND:資料取樣點
Vin:輸入訊號
NS_T:輸出訊號
第1圖為根據本發明一實施例之接收器的示意圖。
第2圖為輸入訊號包含兩種不同工作週期及所對應之邏輯值的示意圖。
第3圖繪示了輸入訊號、時脈訊號及取樣後訊號的時序圖與資料取樣點選擇 電路的操作示意圖。
第4圖為根據本發明一實施例之濾波器、三角積分調變電路及輸出電路的示意圖。
第5圖為根據本發明一實施例之用於一接收器的訊號處理方法的流程圖。
第1圖為根據本發明一實施例之接收器100的示意圖。如第1圖所示，接收器100包含了一取樣電路110、一資料取樣點選擇電路120、一判斷電路130以及一計數器140，其中資料取樣點選擇電路120包含了一起始點選擇電路122、一濾波器124、一三角積分調變電路126以及一輸出電路128。在本實施例中，接收器100係應用在高畫質多媒體介面(HDMI)中的增強音訊回傳通道(eARC)，例如接收器100可以是設置於一電子裝置(例如電視)內且用來接收音訊訊號的接收器。此外，接收器110用來判斷一輸入訊號Vin的工作週期為40%或是60%，但不以此為限，以決定出數位輸出訊號Dout的邏輯值，例如第2圖所示，當輸入訊號Vin的工作週期為60%時(訊號波形如圖中上半部所示)數位輸出訊號Dout的邏輯值為“1”，而當輸入訊號Vin的工作週期為40%時(訊號波形如圖中下半部所示)數位輸出訊號Dout的邏輯值為“0”。為了方便以下的敘述，接收器100係直接以應用在增強音訊回傳通道的相關規格來進行說明，但本發明並不以此為限。
在接收器100的操作中，取樣電路110使用一時脈訊號CLK來對輸入訊號Vin進行過取樣(oversampling)操作，以產生一取樣後訊號Vin’，其中時脈訊號CLK的頻率係高於輸入訊號Vin以供取樣電路110進行過取樣操作。為了方便以下的說明，本實施例中時脈訊號CLK的頻率係為輸入訊號Vin之頻率的40倍，但本發明並不以此數值為限。接著，請同時參考第3圖，其中第3圖繪示了輸入訊 號Vin、時脈訊號CLK及取樣後訊號Vin’的時序圖與資料取樣點選擇電路120的操作示意圖，其中第3圖中的輸入訊號Vin係以工作週期60%來做為說明，而在理想上輸入訊號Vin的一個週期為時脈訊號CLK之一個週期的40倍。在資料取樣點選擇電路120的操作中，首先，起始點選擇電路122持續接收取樣後訊號Vin’，並選擇取樣後訊號Vin’由‘0’改變為‘1’時(大致對應至Vin的上升緣)的取樣點來做為起始點，亦即起始點資料NS大致表示了輸入訊號Vin由低電壓準位改變為高電壓準位時的時間點。詳細來說，計數器140可以根據時脈訊號CLK或是其他相關的時脈訊號以持續產生計數值CNT，其中每一個計數值CNT對應到取樣後訊號Vin’的一個取樣值，而起始點選擇電路122可以選擇取樣後訊號Vin’由‘0’改變為‘1’時所對應到的計數值CNT來做為起始點資料NS，如第3圖所示。接著，濾波器124及三角積分調變電路126對所接收到的起始點資料NS進行濾波操作以產生一濾波後起始點資料NS’，以使得濾波後起始點資料NS’可以更接近於理想值。舉例詳細來說，理想上起始點選擇電路122所產生之兩個相鄰之起始點的間隔為40，例如起始點選擇電路122產生的起始點資料NS依序為40、80、120、160、200、240、...以此類推，但由於每一筆起始點資料NS可能會因為輸入訊號Vin的抖動現象而偏離了理想值(例如，實際上NS=38、82、115、...)，因此，透過濾波器126及三角積分調變電路126持續接收起始點資料NS並根據先前的起始點資料NS來對目前的起始點資料NS進行濾波操作，可以產生接近於理想值的濾波後起始點資料NS’。接著，輸出電路128將濾波後起始點資料NS’加上一偏移值以產生一資料取樣點ND，其中該偏移值可以位於一第一參考值與一第二參考值之間，其中該第一參考值可以是當輸入訊號Vin的工作週期為40%時取樣後訊號Vin’為‘1’的寬度(即，取樣後訊號Vin’連續為‘1’的數量)、而該第二參考值可以是當輸入訊號Vin的工作週期為60%時取樣後訊號Vin’為‘1’的寬度(即，取樣後訊號Vin’連續為‘1’的數量)。舉例來說，假設時脈訊號CLK的頻率係為輸入訊號Vin之頻率 的40倍，理想上輸入訊號Vin的一個週期對應到取樣後訊號Vin’的40個取樣值(即計數值CNT)，則當輸入訊號Vin的工作週期為40%時取樣後訊號Vin’為‘1’的寬度為‘16’(即有連續16個計數值CNT對應的取樣後訊號Vin’為‘1’)，輸入訊號Vin的工作週期為60%時取樣後訊號Vin’為‘1’的寬度為‘24’(即有連續24個計數值CNT對應的取樣後訊號Vin’為‘1’)，此時該偏移值可以選擇第一參考值‘16’與一第二參考值‘24’的平均值‘20’，而資料取樣點ND=NS’+20。
接著，判斷電路130接收資料取樣點選擇電路120所輸出的資料取樣點ND，並同時自計數器140接收計數值CNT，以選擇取樣後訊號Vin’上對應於資料取樣點ND的取樣值，進而決定出數位輸出訊號Dout的邏輯值。以第3圖為例(輸入訊號Vin的工作週期為60%)，若是取樣後訊號Vin’中對應於資料取樣點ND(例如，濾波後起始點資料NS’後的第20個取樣點)的取樣值為‘1’，則表示輸入訊號Vin具有工作週期60%(因理想狀態下工作週期60%時Vin會在濾波後起始點資料NS’後的第24個取樣點變化)，而此時判斷電路130所產生的數位輸出訊號Dout的邏輯值為‘1’；在一些其他的實施例中，若是取樣後訊號Vin’中對應於資料取樣點ND的取樣值為‘0’，則表示輸入訊號Vin具有工作週期40%(因理想狀態下工作週期40%時Vin會在濾波後起始點資料NS’後的第16個取樣點變化)，而此時判斷電路130所產生的數位輸出訊號Dout的邏輯值為‘0’。
綜上所述，透過本實施例所述之接收器100，可以較為準確地判斷出輸入訊號Vin的工作週期，以決定出數位輸出訊號Dout的邏輯值。此外，接收器100的資料取樣點選擇電路120與判斷電路130可以全部以數位化的方式來實現，因此可以減少類比電路在接收器100內的比例，以達成快速開發以及兼具相容於不同半導體製程的目的。
第4圖為根據本發明一實施例之濾波器124、三角積分調變電路126及輸出電路128的示意圖。如第4圖所示，濾波器124為一低通濾波器，且包含了一加法器412、一乘法器414、一加法器416以及一延遲電路418；三角積分調變電路126包含了一加法器422及兩個延遲電路424、426；以及輸出電路128係以一加法器128來實現。在濾波器124的操作中，加法器412將起始點資料NS減去一回授訊號FB1以產生輸出，乘法器414將加法器412的輸出乘以一乘數Kp，其中乘數Kp可以是任何小於一的數值，例如Kp=(1/1024)；加法器416將乘法器416的輸出加上一回授訊號FB2以產生一輸出訊號NS_T；延遲電路418對輸出訊號NS_T延遲時脈訊號CLK之一個週期的延遲量後，產生回授訊號FB2至加法器416。在三角積分調變電路126的操作中，加法器422將輸出訊號NS_T減去一回授訊號FB3以產生輸出，其中加法器422的輸出可以包含整數部分與小數部分，其中整數部分作為濾波後起始點NS’，而小數部分則輸入至延遲電路424；延遲電路424對上述輸出的小數部分延遲時脈訊號CLK之一個週期的延遲量後，產生回授訊號FB3至加法器422；且延遲電路426對上述輸出的整數部分延遲時脈訊號CLK之一個週期的延遲量後，產生回授訊號FB1至加法器412。在本實施例中，由於濾波後起始點NS’僅包含了加法器422之輸出的整數部分，因此，透過將回授訊號FB3(即，加法器422之輸出的小數部分)傳送至加法器422以加入至輸出訊號NS_T，可以讓濾波後起始點NS’在整體的平均值上相同或很接近於輸出訊號NS_T的平均值；另外，在傳統上濾波器124會採用輸出訊號NS_T來做為回授訊號(亦即，加法器412會接受輸出訊號NS_T)，然而，考慮到輸出訊號NS_T具有小數部分而可能會增加電路設計上的複雜度，故本實施例採用回授訊號FB1來做為濾波器124之回授訊號(輸入至加法器412)，而由於回授訊號FB1是一個整數值，因此可以簡化相關電路的設計。另外，輸出電路128將濾波後起始點NS’加 上偏移值D_OS後產生資料取樣點ND，其中在本實施例偏移值D_OS可以是‘20’。
需注意的是，第4圖所示之濾波器124與三角積分調變電路126的架構僅為範例說明，而非是本發明的限制。在其他的實施例中，濾波器124與三角積分調變電路126可以採用其他任意適合的低通濾波器來實現。此外，第4圖所示的三角積分調變電路126係為一可選擇的(optional)的元件，亦即在其他的實施例中三角積分調變電路126可以自資料取樣點選擇電路120中移除而不會影響到接收器100的正常操作，亦即第4圖所示的輸出訊號NS_T可以取整數部分後作為濾波後起始點資料NS’。
在以上的實施例中，接收器100係支援增強音訊回傳通道，且輸入訊號Vin只具有40%與60%這兩種工作週期，然而，本實施例之資料取樣點選擇電路使用濾波器對起始點資料NS進行濾波後產生濾波後起始點資料NS’，以供輸出電路128產生資料取樣點ND，之後判斷電路130再根據取樣後訊號Vin’中對應到資料取樣點ND的取樣值來判斷出數位輸出訊號Dout之邏輯值的概念亦可以應用在其他的規格中。具體來說，假設輸入訊號Vin具有A%與B%兩種工作週期，其中A小於B，時脈訊號CLK的頻率為輸入訊號Vin之頻率的N倍，則以上實施例所述之第一參考值可以是(N*A)、第二參考值可以是(N*B)，第4圖所示的偏移值D_OS可以介於(N*A)與(N*B)之間，例如偏移值D_OS可以是(N*A)與(N*B)的平均值，其中上述係假設(N*A)、(N*B)均為整數，若否，該偏移值D_OS可以是(N*A)與(N*B)的平均值進位或捨去至整數位的值。
在以上的實施例中，起始點選擇電路122選擇取樣後訊號Vin’由‘0’改變為‘1’時(即上升緣)的取樣點來做為起始點，然而，在其他的實施例中，起始點 選擇電路122可以選擇取樣後訊號Vin’由‘1’改變為‘0’時(即下降緣)的取樣點來做為起始點，由於本領域具有通常知識者在閱讀過以上實施例後應能了解此實施變化的操作，故相關細節不再贅述。
第5圖為根據本發明一實施例之用於一接收器的訊號處理方法的流程圖。同時參考以上實施例所述的內容，訊號處理方法的流程包含以下步驟：
步驟500：流程開始。
步驟502：使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時脈訊號的頻率高於該輸入訊號的頻率。
步驟504：對一起始點資料進行濾波操作以產生一濾波後起始點資料，其中該起始點資料對應至取樣後訊號的取樣值改變的時間點。
步驟506：將該濾波後起始點加上一偏移值後產生一資料取樣點。
步驟508：根據該取樣後訊號中對應到該資料取樣點的一取樣值來決定出一數位輸出訊號的邏輯值。
簡要歸納本發明，在本發明之接收器及相關的訊號處理方法中，資料取樣點選擇電路使用濾波器對起始點資料進行濾波後產生濾波後起始點資料，以供輸出電路產生資料取樣點，之後判斷電路再根據取樣後訊號中對應到資料取樣點的取樣值來判斷出數位輸出訊號之邏輯值。如上所述，由於濾波後起始點資料很接近於理想值，因此判斷電路可以較為準確地判斷出輸入訊號的工作週期，以供決定出數位輸出訊號的邏輯值。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:接收器
110:取樣電路
120:資料取樣點選擇電路
122:起始點選擇電路
124:濾波器
126:三角積分調變電路
128:輸出電路
130:判斷電路
140:計數器
CLK:時脈訊號
CNT:計數值
Dout:數位輸出訊號
NS:起始點資料
NS’:濾波後起始點資料
ND:資料取樣點
Vin:輸入訊號

Claims (10)

  1. 一種接收器，包含有：一取樣電路，用以使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時脈訊號的頻率高於該輸入訊號的頻率；一資料取樣點選擇電路，耦接於該取樣電路，用以對一起始點資料進行濾波操作以產生一濾波後起始點資料，並將該濾波後起始點加上一偏移值後產生一資料取樣點，其中該起始點資料對應至該取樣後訊號的取樣值改變的時間點；以及一判斷電路，耦接於該資料取樣點選擇電路，用以根據該取樣後訊號中對應到該資料取樣點的取樣值來決定出對應於該輸入訊號的一數位輸出訊號的邏輯值。
  2. 如申請專利範圍第1項所述之接收器，其中該輸入訊號具有A%與B%兩種工作週期，該時脈訊號的頻率為輸入訊號Vin之頻率的N倍，該偏移值介於(N*A)與(N*B)之間，該數位輸出訊號的邏輯值對應該輸入訊號的工作週期。
  3. 如申請專利範圍第2項所述之接收器，其中該偏移值為(N*A)與(N*B)的平均值。
  4. 如申請專利範圍第1項所述之接收器，其中該資料取樣點選擇電路包含有：一起始點選擇電路，用以選擇該取樣後訊號的取樣值改變時所對應的一計數值來做為該起始點資料； 一濾波器，耦接於該起始點選擇電路，用以對該起始點資料進行濾波操作以產生一濾波後起始點資料；以及一輸出電路，用以將該濾波後起始點資料加上該偏移值後產生該資料取樣點。
  5. 如申請專利範圍第1項所述之接收器，其中該資料取樣點選擇電路包含有：一起始點選擇電路，用以選擇該取樣後訊號之取樣值改變時所對應的一計數值來做為該起始點資料；一濾波器，耦接於該起始點選擇電路，用以對該起始點資料進行濾波操作以產生一訊號；一三角積分調變電路，耦接於該濾波器，用以根據該訊號以產生一濾波後起始點資料；以及一輸出電路，用以將該濾波後起始點資料加上該偏移值後產生該資料取樣點。
  6. 如申請專利範圍第4或5項所述之接收器，其中該濾波器為一低通濾波器，且該資料取樣點選擇電路為一全數位化電路。
  7. 如申請專利範圍第1項所述之接收器，其中該接收器符合一高畫質多媒體介面中的增強音訊回傳通道規格。
  8. 一種用於一接收器的訊號處理方法，包含有：使用一時脈訊號來對一輸入訊號進行取樣以產生一取樣後訊號，其中該時 脈訊號的頻率高於該輸入訊號的頻率；對一起始點資料進行濾波操作以產生一濾波後起始點資料，其中該起始點資料對應至該取樣後訊號的取樣值改變的時間點；將該濾波後起始點加上一偏移值後產生一資料取樣點；以及根據該取樣後訊號中對應到該資料取樣點的取樣值來決定出對應於該輸入訊號的一數位輸出訊號的邏輯值。
  9. 如申請專利範圍第8項所述之訊號處理方法，其中該輸入訊號具有A%與B%兩種工作週期，該時脈訊號的頻率為輸入訊號Vin之頻率的N倍，該偏移值介於(N*A)與(N*B)之間，該數位輸出訊號的邏輯值對應該輸入訊號的工作週期。
  10. 如申請專利範圍第9項所述之訊號處理方法，其中該偏移值為(N*A)與(N*B)的平均值。
TW110101537A 2021-01-15 2021-01-15 接收器及相關的訊號處理方法 TWI757054B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110101537A TWI757054B (zh) 2021-01-15 2021-01-15 接收器及相關的訊號處理方法
US17/523,877 US11671236B2 (en) 2021-01-15 2021-11-10 Receiver and associated signal processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110101537A TWI757054B (zh) 2021-01-15 2021-01-15 接收器及相關的訊號處理方法

Publications (2)

Publication Number Publication Date
TWI757054B true TWI757054B (zh) 2022-03-01
TW202231059A TW202231059A (zh) 2022-08-01

Family

ID=81710982

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110101537A TWI757054B (zh) 2021-01-15 2021-01-15 接收器及相關的訊號處理方法

Country Status (2)

Country Link
US (1) US11671236B2 (zh)
TW (1) TWI757054B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201526628A (zh) * 2013-12-26 2015-07-01 Mstar Semiconductor Inc 多媒體介面接收電路
TW201843936A (zh) * 2017-05-03 2018-12-16 創意電子股份有限公司 時脈資料回復裝置及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291296A (ja) * 2000-04-06 2001-10-19 Nec Kyushu Ltd デューティ判定回路
US6947493B2 (en) * 2003-10-10 2005-09-20 Atmel Corporation Dual phase pulse modulation decoder circuit
CN101855878B (zh) * 2007-11-13 2016-10-19 Nxp股份有限公司 占空比调制传输

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201526628A (zh) * 2013-12-26 2015-07-01 Mstar Semiconductor Inc 多媒體介面接收電路
TW201843936A (zh) * 2017-05-03 2018-12-16 創意電子股份有限公司 時脈資料回復裝置及方法

Also Published As

Publication number Publication date
TW202231059A (zh) 2022-08-01
US11671236B2 (en) 2023-06-06
US20220231828A1 (en) 2022-07-21

Similar Documents

Publication Publication Date Title
US8284885B2 (en) Clock and data recovery circuits
TWI542156B (zh) 時脈資料回復電路與方法以及等化訊號分析電路與方法
TWI533299B (zh) 資料訊號的過取樣方法及其過取樣裝置
JP2009077134A (ja) データリカバリ方法およびデータリカバリ回路
TWI757054B (zh) 接收器及相關的訊號處理方法
US7643599B2 (en) Method and apparatus for detecting linear phase error
JP4764814B2 (ja) 波形等化係数調整方法および回路、レシーバ回路、ならびに伝送装置
CN114785364B (zh) 接收器及相关的信号处理方法
US6608875B1 (en) Free-running-frequency adjustment circuit for a clock recovery system
US7420398B1 (en) Pulse extension circuits for extending pulse signals
US6856207B1 (en) Jitter-less phase detector in a clock recovery circuit
JP4164357B2 (ja) 周波数比較器
CN111211774A (zh) 除弹跳电路
CN111034137B (zh) 具有更大增益的多级采样器
JP5410454B2 (ja) パルスパターン発生装置及び該装置を用いた誤り率測定システム並びにパルスパターン発生方法
TW202023191A (zh) 除彈跳電路
US11239849B2 (en) Locked loop circuit and method with multi-phase synchronization
JP4972907B2 (ja) ドットクロック再生回路
JP3915781B2 (ja) サンプリング周波数変換装置
JP4607496B2 (ja) 信号波形モニタ回路
CN115694431A (zh) 倍频电路的占空比校正方法及校正系统
EP1983679A2 (en) Clock regeneration circuit
JP2002164875A (ja) ディジタル信号処理用遅延回路
JP2004159194A (ja) 二値信号の差周波数検出方法及び検出回路
JP2011199792A (ja) Ｄｐｌｌ回路