TW202420017A - 校準方法、電路、存儲介質、時鐘恢復電路及電子裝置 - Google Patents

Abstract

本發明提供一種校準方法、電路、存儲介質、時鐘恢復電路及電子裝置。校準方法包括配置參考訊號源輸出參考訊號，其包括第一數量之參考訊號波；延遲鏈延遲參考訊號以輸出延遲訊號，延遲鏈包括複數延遲單元；同步採樣參考訊號及延遲訊號；當採樣結果為預設狀態時，加1計數並獲取最終之計數值；判斷計數值與第一數量之比值是否滿足預設範圍；當比值滿足預設範圍時，根據參考訊號波之時間寬度及開啟之延遲單元之數量，獲取平均延遲時間；根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。

Description

校準方法、電路、存儲介質、時鐘恢復電路及電子裝置

本發明涉及電路領域，尤其涉及一種用於校準時鐘恢復電路中之延遲時間之校準方法、校準電路、存儲介質、時鐘恢復電路及電子裝置。

目前之高速串列匯流排協定中，通常均於數據中包含了時鐘訊號(clock signal)，而不再需要一根獨立之時鐘訊號資料線與數據資料線平行傳輸。如此，為於接收端能夠正確對數據訊號(data signal)進行採樣，需要於接收端將數據訊號中之時鐘訊號提取出來，即是時鐘恢復過程。

於時鐘恢復電路之工作過程中需要提供適當之延遲時間，以避免因電路產生之抖動（Jitter）、偏移（Skew）及/或符號間干擾等使得數據傳輸失敗之問題。然而習知之時鐘恢復電路中，受到溫度、電壓、製程等影響，時鐘恢復電路中每一延遲單元之延遲時間可能會出現偏差，使得延遲時間出現較大誤差，從而導致數據無法正常傳輸。例如於一些情況下，溫度每提升10度，時鐘恢復電路之延遲時間增加1%，對應工作頻率要降1%；電壓每增加5%，延遲時間減少3%，對應工作頻率提高3%。亦即，目前時鐘恢復電路中之延遲時間容易受到環境影響，從而影響數據傳輸。因此，如何提供一種降低時鐘恢復電路中之延遲時間之誤差之方法，成為一個亟需解決之問題。

針對上述問題，有必要提供一種校準方法、校正電路及具有該電路之電子裝置，以校正延遲時間，保障數據正常傳輸。

本申請第一方面提供一種校準方法，包括配置參考訊號源輸出參考訊號，且參考訊號包括第一數量之參考訊號波；藉由延遲鏈延遲參考訊號，以輸出延遲訊號，延遲鏈包括複數延遲單元；同步採樣參考訊號及延遲訊號；當採樣結果為預設狀態時，進行加1計數，並獲取最終之計數值；判斷計數值與第一數量之比值是否滿足預設範圍；當比值滿足預設範圍時，根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，獲取平均延遲時間；根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。

於一些實施例中，延遲訊號包括複數延遲訊號波，且預設狀態為參考訊號波與延遲訊號波至少部分重疊。

於一些實施例中，當比值達到預設閾值時，根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，獲取平均延遲時間包括：根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，獲取初始延遲時間；重複執行校準方法，以獲取複數組初始延遲時間；根據預設規則及複數組初始延遲時間，獲取平均延遲時間。

於一些實施例中，預設規則包括：獲取複數組初始延遲時間之平均值作為平均延遲時間；或獲取複數組初始延遲時間之中值作為平均延遲時間。

於一些實施例中，根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間包括：獲取時鐘恢復電路之目標延遲時間；根據平均延遲時間及目標延遲時間，確定時鐘恢復電路開啟之延遲單元之數量，記為第二數量；輸出控制訊號至時鐘恢復電路，且控制訊號包括第二數量之數值。

於一些實施例中，當比值不滿足預設範圍時，重新配置延遲鏈中之延遲單元之數量，並重新執行校準方法，直至比值滿足預設範圍。

本申請第二方面提供一種電腦可讀存儲介質，電腦程式產品中之指令由電子設備之處理器執行時，使得電子設備執行如上任一項所述之校準方法。

本申請第三方面提供一種校準電路，用於校準時鐘恢復電路之延遲時間，校準電路包括： 參考訊號源，用於輸出參考訊號，且參考訊號包括第一數量之參考訊號波；延遲鏈，用於延遲參考訊號，以輸出延遲訊號，延遲鏈包括複數延遲單元；採樣電路，同步採樣參考訊號及延遲訊號；計數器，用於當採樣電路之採樣結果為預設狀態時，進行加1計數，並獲取最終之計數值；計算電路，用於獲取計數器最終之計數值，以判斷計數值與第一數量之比值是否滿足預設範圍；計算電路還用於當比值滿足預設範圍時，根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，計算平均延遲時間；控制電路，用於根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。

本申請第四方面提供一種時鐘恢復電路，時鐘恢復電路連接至如上項所述之校準電路，時鐘恢復電路用於接收校準電路輸出之控制訊號，以根據控制訊號調整校準延遲時間。

本申請第五方面提供一種電子裝置，包括如上項所述之時鐘恢復電路。

本申請藉由配置參考訊號源輸出參考訊號，並藉由延遲鏈延遲參考訊號以得到延遲訊號，從而基於參考訊號波之寬度及對於參考訊號及延遲訊號之同步採樣，估算延遲鏈中每一延遲單元之平均延遲時間並輸出至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。可理解，本申請提供之校準方法相較於習知之藉由對接收到之包數據之前置序列進行解碼以進一步調整延遲時間之方法，無需佔用數據通道之資源，且調整更方便快速，控制邏輯簡單，可實現針對時鐘恢復電路之動態校準，從而降低溫度、電壓及/或製程等因素對時鐘恢復電路輸出之延遲時間造成之干擾。

下面將結合本發明實施例中之附圖，對本發明實施例中之技術方案進行清楚、完整地描述，顯然，所描述之實施例僅僅是本發明一部分實施例，而不是全部之實施例。基於本發明中之實施例，本領域具有通常技藝者於沒有做出創造性勞動前提下所獲得之所有其他實施例，均屬於本發明保護之範圍。

除非另有定義，本文所使用之所有之技術與科學術語與屬於本發明之技術領域之具有通常技藝者通常理解之含義相同。本文中於本發明之說明書中所使用之術語僅是為描述具體之實施例，不是旨在於限制本發明。本文所使用之術語“及／或”包括一個或複數相關之所列項目的任意與所有之組合。

下面結合附圖，對本發明之一些實施方式作詳細說明。於不衝突之情況下，下述之實施例及實施例中之特徵可相互組合。

目前之高速串列匯流排協定中，通常均於數據中包含了時鐘訊號(clock signal)，而不再需要一根獨立之時鐘訊號資料線與數據資料線平行傳輸。如此，為於接收端能夠正確對數據訊號(data signal)進行採樣，需要於接收端將數據訊號中之時鐘訊號提取出來，即是時鐘恢復過程。

於時鐘恢復電路之工作過程中需要提供適當之延遲時間，以避免因電路產生之抖動（Jitter）、偏移（Skew）及/或符號間干擾等使得數據傳輸失敗之問題。然而習知之時鐘恢復電路中，受到溫度、電壓、製程等影響，時鐘恢復電路中每一延遲單元之延遲時間可能會出現偏差，使得延遲時間出現較大誤差，從而導致數據無法正常傳輸。例如於一些情況下，溫度每提升10度，時鐘恢復電路之延遲時間增加1%，對應工作頻率要降1%；電壓每增加5%，延遲時間減少3%，對應工作頻率提高3%。亦即，目前時鐘恢復電路中之延遲時間容易受到環境影響，從而影響數據傳輸。

為此，請參閱圖1，本申請一實施例提供一種校準方法，藉由計算獲取每一延遲單元之平均延遲時間，並將平均延遲時間輸出至時鐘恢復電路，以輔助時鐘恢復電路調整開啟之延遲單元之數量，從而校準時鐘恢復電路中之延遲時間。可理解，本申請提供之校準方法可藉由連接至時鐘恢復電路之其他電路，例如校準電路實現。

於一些實施例中，本申請一實施例提供之校準方法包括如下步驟：

步驟S110：配置參考訊號源輸出參考訊號CLOCK，且參考訊號CLOCK包括第一數量之參考訊號波。

其中，參考訊號源用於輸出週期性之訊號。例如，於一些實施例中，採用低速時鐘作為參考訊號源，以獲取較精準之時鐘訊號作為參考訊號CLOCK。可理解，本申請並不對參考訊號源之類型做限定，於其他實施例中，可根據實際情況，選擇其他訊號源作為參考訊號源。比如，於一些實施例中，可使用外部訊號源，例如外部晶振輸出參考訊號CLOCK，或使用內部訊號源，例如鎖相環之輸出訊號作為參考訊號CLOCK。

可理解，參考訊號波可是方波，可是三角波等波形，本申請並不對參考訊號波之波形及數量進行限制。於本申請實施例中，以參考訊號波為方波，且參考訊號源每次啟動後輸出1000個方波（即第一數量為1000）舉例說明校準方法之具體工作過程。

步驟S120：藉由延遲鏈延遲參考訊號CLOCK，以輸出延遲訊號DLY。

於步驟S120中，延遲鏈包括複數延遲單元，用於延遲參考訊號CLOCK。且延遲鏈中配置之延遲單元之數量可根據需要進行調整。例如，於本申請實施例中，可先配置延遲鏈中之10個延遲單元用於延遲參考訊號CLOCK，後續可再進行調整。

可理解，理想狀態下，延遲訊號DLY具有之延遲訊號波之數量與參考訊號波之數量相等，且延遲訊號波之時間寬度與參考訊號波之時間寬度相等。請一併參閱圖2，即理想情況下，延遲訊號DLY亦具有1000個方波，且每一方波之時間寬度與參考訊號CLOCK中之方波之時間寬度相等。

可理解，延遲單元可是反相器、緩衝器等用於延遲相位之元件或實現延遲相位之電路等。

步驟S130：同步採樣參考訊號CLOCK及延遲訊號DLY。

步驟S140：當採樣結果為預設狀態時，進行加1計數，並獲取最終之計數值。

於本申請中，預設狀態為參考訊號波與延遲訊號波至少部分重疊。

例如，於本申請實施例中，參考訊號波為方波，相應地，延遲訊號波亦為方波，則於步驟S140中，預設狀態可為參考訊號CLOCK處於下降沿及延遲訊號DLY處於高電平。

請再次參閱圖2，可理解，當參考訊號之第一個參考訊號波及延遲訊號之第一個延遲訊號波滿足預設狀態時，說明於參考訊號波之時間寬度，例如△T內，延遲鏈已經將參考訊號CLOCK中之至少一個訊號完成相位之延遲。如此，當前延遲鏈中開啟之延遲單元之總之延遲時間小於等於△T。尤其地，當採樣結果為參考訊號CLOCK處於下降沿，且延遲訊號DLY剛好處於上升沿，即延遲訊號DLY之相位滯後參考訊號CLOCK之相位180度時，說明當前延遲鏈中開啟之延遲單元之總延遲時間等於△T。

可理解，由於參考訊號波之時間寬度△T之時間較短（例如達到了納秒級別），因此，當參考訊號之第一個參考訊號波及延遲訊號之第一個延遲訊號波滿足預設狀態時，則可近似認為延遲鏈中開啟之延遲單元之總延遲時間為△T。

進一步地，當採樣結果為預設狀態時，執行加1計數。亦就是說，參考訊號CLOCK輸出後，當採樣結果第一次為預設狀態時，記為1；當採樣結果再次為預設狀態時，記為2，以此類推，直至當對全部之1000個參考訊號CLOCK及對應之1000個延遲訊號DLY完成同步採樣時，最終得到之計數值即為步驟S140中採樣結果為預設狀態之次數。

步驟S150：判斷計數值與第一數量之比值是否滿足預設範圍。

可理解，於理想情況下，當延遲訊號DLY滯後參考訊號之相位小於180度時，那麼步驟S140中獲取到之計數值應為1000。然而，由於延遲鏈工作過程中可能出現之誤差，及/或採樣過程中可能出現之誤差，使得步驟S140中之獲取到之計數值略小於1000；當延遲鏈中之延遲單元之數量過多時，將使得延遲訊號DLY滯後參考訊號CLOCK之相位大於180度時，那麼步驟S140中獲取到之計數值可能將遠遠小於1000，此時，參考訊號波之時間寬度△T小於。如此，可設置一預設範圍，藉由確認計數值與第一數量之比值是否滿足預設範圍，進而判斷當前延遲鏈中設置之延遲單元之數量是否合適。例如，於本申請實施例中，預設範圍可是[90%，100%]。

例如，於本申請實施例中，當步驟S140中獲取到之最終計數值為900時，則計數值與第一數量之比值為90%，滿足預設範圍。如此，可認為當前步驟S120中之延遲鏈配置之開啟之延遲單元之數量滿足計算每一延遲單元之平均延遲時間之要求。

可理解，本申請並不對預設範圍進行限定，於其他實施例中，預設範圍還可是其他數值區間。

步驟S160：當比值滿足預設範圍時，根據參考訊號波之時間寬度△T及延遲鏈中開啟之延遲單元之數量，獲取平均延遲時間。

可理解，於本申請實施例中，步驟S120中配置之延遲單元之數量為10個。那麼以△T為10ns（納秒）舉例，則延遲鏈中每一延遲單元之平均延遲時間為1ns。

可理解，當步驟S150中之比值不滿足預設範圍時，可重新配置延遲鏈中之延遲單元之數量，並重新執行上述步驟，直至比值滿足預設範圍，從而可進一步得到平均延遲時間。

步驟S170：根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。

可理解，本申請實施例中用於計算平均延遲時間之延遲單元與時鐘恢復電路中之延遲單元為相同之電子元件。如此，可將步驟S160中計算得到之平均延遲時間轉換為數位訊號，以輸出至時鐘恢復電路。時鐘恢復電路根據目標延遲時間及接收到之平均延遲時間，調整其本身之延遲鏈中開啟之延遲單元之數量。

可理解，目標延遲時間可是基於多組實驗數據計算得到之時鐘恢復電路提供之延遲時間，用於降低因電路產生之抖動（Jitter）、偏移（Skew）及/或符號間干擾等使得數據傳輸失敗之概率。

例如，於一些實施例中，當時鐘恢復電路之目標延遲時間為15ns，那麼根據步驟S160計算得到之每一延遲單元之平均延遲時間為1ns，則時鐘恢復電路之延遲鏈開啟之延遲單元之個數為15/1=15個。

可理解，於一些實施例中，上述校準方法可於電子裝置上電後每隔預設時間運行，以動態計算平均延遲時間並輸出至時鐘恢復電路，從而動態調整時鐘恢復電路中開啟之延遲單元之數量，進而動態校準時鐘恢復電路之延遲時間。

本申請提供之校準方法，藉由配置參考訊號源輸出參考訊號CLOCK，並藉由延遲鏈延遲參考訊號CLOCK以得到延遲訊號DLY，從而基於參考訊號波之時間寬度△T及對於參考訊號CLOCK及延遲訊號DLY之同步採樣，估算延遲鏈中每一延遲單元之平均延遲時間並輸出至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。可理解，本申請提供之校準方法相較於習知之藉由對接收到之包數據之前置序列進行解碼以進一步調整延遲時間之方法，無需佔用數據通道之資源，且調整更方便快速，控制邏輯簡單，可實現針對時鐘恢復電路之即時動態校準，從而降低溫度、電壓及/或製程等因素對時鐘恢復電路輸出之延遲時間造成之干擾。

進一步地，請繼續參閱圖3，於一些實施例中，步驟S160還包括：

步驟S161：根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，獲取初始延遲時間。

可理解，步驟S161中計算初始延遲時間之方法與上述步驟S160中計算平均延遲時間之方法相同或類似，均藉由參考訊號波之時間寬度△T除以延遲鏈中配置之延遲單元之數量得到。

步驟S162：重複執行校準方法中之上述步驟，以獲取複數組初始延遲時間。

可理解，於步驟S161得到平均延遲時間後，重複執行步驟S110- S150及步驟S161，以獲取複數組所述初始延遲時間。

步驟S163：根據預設規則及複數組初始延遲時間，獲取平均延遲時間。

於一些實施例中，預設規則可是獲取複數組初始延遲時間之平均值作為平均延遲時間。

於另一些實施例中，預設規則還可是獲取複數組初始延遲時間之中值作為平均延遲時間。

可理解，於另一些實施例中，還可基於預設公式，根據複數組初始延遲時間，獲取平均延遲時間。本申請並不對預設公式進行具體之限定。

如此，於一些實施例中，藉由執行上述步驟S161-步驟S163，可藉由獲取多組初始延遲時間，進一步提高計算得到之平均延遲時間之準確度。

進一步地，請參閱圖4，於一些實施例中，步驟S170還包括：

步驟S171：獲取時鐘恢復電路之目標延遲時間。

步驟S172：根據平均延遲時間及目標延遲時間，確定時鐘恢復電路開啟之延遲單元之數量，記為第二數量。

例如，於一些實施例中，藉由目標延遲時間除以平均延遲時間，以估算時鐘恢復電路開啟之延遲單元之數量。可理解，當目標延遲時間除以平均延遲時間之值不為整數時，可藉由取整函數進行處理，以獲得一個表徵時鐘恢復電路中之延遲單元數量之整數。

步驟S173：輸出控制訊號至時鐘恢復電路，且控制訊號包括第二數量之數值。

於步驟S173中，先將第二數量轉化為數位編碼，如此，可藉由輸出包括該第二數量之編碼之控制訊號至時鐘恢復電路。如此，時鐘恢復電路接收該控制訊號後，根據控制訊號中包括之編碼資訊，調整本身之延遲鏈中開啟之延遲單元之數量。

可理解，於一些實施例中，藉由執行上述步驟S171-步驟S173，降低時鐘恢復電路之電路結構之複雜度，簡化時鐘恢復電路之控制邏輯。

於一些實施例中，校準方法還包括，接收回饋訊號，該回饋訊號用於回饋當前接收端之採樣是否發生異常。

當藉由該回饋訊號確認當前接收端之採樣發生異常時，重新執行上述步驟S110-步驟S170，以重新校準時鐘恢復電路之延遲時間。

可理解，本申請並不對時鐘恢復電路之具體結構進行限制，本申請提供之校準方法或校準電路應用於任意具有複數延遲單元之時鐘恢復電路中。

請繼續參閱圖5，本申請另一實施例還提供一種校準電路200，用於實現上述校準方法。於本申請實施例中，校準電路200包括參考訊號源210、延遲鏈220、採樣電路230、計數器240、計算電路250及控制電路260。

其中，參考訊號源210用於輸出參考訊號。參考訊號源210為週期性訊號源。且參考訊號包括第一數量之參考訊號波。

延遲鏈220用於延遲參考訊號，以輸出延遲訊號。延遲鏈220包括複數延遲單元（圖未示出），且延遲鏈220中開啟之延遲單元之數量可調整。

採樣電路230用於同步採樣參考訊號及延遲訊號。

計數器240，用於當採樣電路之採樣結果為預設狀態時，進行加1計數。

計算電路250，用於獲取計數器最終之計數值，並判斷所述計數值與所述第一數量之比值是否滿足預設範圍。

計算電路250還用於當比值滿足預設範圍時，根據參考訊號波之時間寬度及延遲鏈中開啟之延遲單元之數量，計算平均延遲時間。

控制電路260用於根據平均延遲時間輸出控制訊號至時鐘恢復電路，以校準時鐘恢復電路之延遲時間。

可理解，校準電路200中之參考訊號源210、延遲鏈220、採樣電路230、計數器240、計算電路250及控制電路260用於執行圖1、及圖3-圖4中對應之實施例中之各步驟，具體請參閱上面相關內容之描述，於此不再贅述。

可理解，計算電路250還包括濾波器（圖未示）。濾波器用於實現計算電路250於執行步驟S161-步驟S163時，從複數組初始延遲時間中獲取到平均延遲時間。可理解，於一些實施例中，濾波器可是平均濾波器或中值濾波器；於另一些實施例中，濾波器還可是無限脈衝回應（Finite Impulse Response，IIR）濾波器或有限長單位衝激回應（Finite Impulse Response，FIR）濾波器之任意一種或組合，本申請並不對此進行限定。

請再次參閱圖5，本申請另一實施例還提供一種時鐘恢復電路300。其中，時鐘恢復電路300連接至如上項所述之校準電路200。時鐘恢復電路300用於接收校準電路200輸出之控制訊號，以根據控制訊號調整開啟之延遲單元之數量，進而校準延遲時間。

可理解，本申請並不對時鐘恢復電路300之具體結構做限制。且時鐘恢復電路300之實現方式不應用以限制本發明之範疇。

請繼續參閱圖5，本申請另一實施例還提供一種電子裝置400。電子裝置400包括如上項所述之校準電路200及時鐘恢復電路300。可理解，於一些實施例中，電子裝置400可是具有高速傳輸介面，例如符合移動產業處理器介面(Mobile Industry Processor Interface，MIPI)C-PHY規格之介面之從裝置，用於從主裝置（圖未示）接收資訊。於一些實施例中，電子裝置400可包括，但不限於顯示器、筆記型電腦、智慧音箱等可接收資訊之裝置。

請繼續參閱圖6，本申請一實施例還提供一種電腦可讀存儲介質。其存儲有包括至少一個指令之電腦程式103，至少一個指令被電子設備100中之處理器101執行以實現如上之校準方法。

電腦程式可被分割成一個或多個模組/單元，一個或者多個模組/單元被存儲於記憶體102中，並由處理器101執行，以完成本發明提供之校準方法。一個或多個模組/單元可是能夠完成特定功能之一系列電腦程式指令段，指令段用於描述電腦程式103於電子設備中之執行過程。

本發明實現上述實施例方法中之全部或部分流程，亦可藉由電腦程式103來指令相關之硬體來完成。電腦程式可存儲於一電腦可讀存儲介質中，電腦程式於被處理器執行時，可實現上述各個方法實施例之步驟。其中，電腦程式包括電腦程式代碼，電腦程式代碼可為原始程式碼形式、可執行檔或某些中間形式等。電腦可讀介質可包括：能夠攜帶電腦程式代碼之任何實體或裝置、記錄介質、U盤、移動硬碟機、磁碟、光碟、電腦記憶體、唯讀記憶體（ROM，Read-Only Memory）、隨機存取記憶體（RAM，Random Access Memory）、電訊號以及軟體分發介質等。需要說明之是，電腦可讀介質包含之內容可根據司法管轄區內立法與專利實踐之要求進行適當之增減，例如於某些司法管轄區，根據立法與專利實踐，電腦可讀介質不包括電載波訊號與電信訊號。

以上實施方式僅用以說明本發明之技術方案而非限制，儘管參照以上較佳實施方式對本發明進行了詳細說明，本領域具有通常技藝者應當理解，可對本發明之技術方案進行修改或等同替換均不應脫離本發明技術方案之精神與範圍。本領域具有通常技藝者還可於本發明精神內做其它變化等用於本發明之設計，僅要其不偏離本發明之技術效果均可。該等依據本發明精神所做之變化，均應包含於本發明所要求保護之範圍之內。

S110-S170、S161-S163、S171-S173:步驟 400:電子裝置 300:時鐘恢復電路 200:校準電路 210:參考訊號源 220:延遲鏈 230:採樣電路 240:計數器 250:計算電路 260:控制電路 100:電子設備 101:處理器 102:記憶體 103:電腦程式

圖1為本申請一實施例提供之校準方法之流程框圖。

圖2為圖1所示之流程框圖中涉及之部分訊號之時序圖。

圖3為圖1所示步驟S160包括之子步驟之流程框圖。

圖4為圖1所示步驟S170包括之子步驟之流程框圖。

圖5為本申請一實施例提供之電子裝置之電路框圖。

圖6為應用本申請實施例提供之校準方法實現校準之電子設備之結構示意圖。

無

S110-S170:步驟

Claims (10)

1. 一種校準方法，用於校準時鐘恢復電路之延遲時間，其改良在於，所述方法包括： 配置參考訊號源輸出參考訊號，且所述參考訊號包括第一數量之參考訊號波； 藉由延遲鏈延遲所述參考訊號，以輸出延遲訊號，所述延遲鏈包括複數延遲單元； 同步採樣所述參考訊號及所述延遲訊號； 當採樣結果為預設狀態時，進行加1計數，並獲取最終之計數值； 判斷所述計數值與所述第一數量之比值是否滿足預設範圍； 當所述比值滿足所述預設範圍時，根據所述參考訊號波之時間寬度及所述延遲鏈中開啟之延遲單元之數量，獲取平均延遲時間； 根據所述平均延遲時間輸出控制訊號至所述時鐘恢復電路，以校準所述時鐘恢復電路之延遲時間。
2. 如請求項1所述之校準方法，其中，所述延遲訊號包括複數延遲訊號波，所述預設狀態為所述參考訊號波與所述延遲訊號波至少部分重疊。
3. 如請求項1所述之校準方法，其中，所述當所述比值達到預設閾值時，根據所述參考訊號波之時間寬度及所述延遲鏈中開啟之延遲單元之數量，獲取平均延遲時間包括： 根據所述參考訊號波之時間寬度及所述延遲鏈中開啟之延遲單元之數量，獲取初始延遲時間； 重複執行所述校準方法，以獲取複數組所述初始延遲時間； 根據預設規則及複數組所述初始延遲時間，獲取所述平均延遲時間。
4. 如請求項3所述之校準方法，其中，所述預設規則包括： 獲取複數組所述初始延遲時間之平均值作為所述平均延遲時間；或 獲取複數組所述初始延遲時間之中值作為所述平均延遲時間。
5. 如請求項1所述之校準方法，其中，所述根據所述平均延遲時間輸出控制訊號至所述時鐘恢復電路，以校準所述時鐘恢復電路之延遲時間包括： 獲取所述時鐘恢復電路之目標延遲時間； 根據所述平均延遲時間及所述目標延遲時間，確定所述時鐘恢復電路開啟之延遲單元之數量，記為第二數量； 輸出控制訊號至所述時鐘恢復電路，且所述控制訊號包括所述第二數量之數值。
6. 如請求項1所述之校準方法，其中，當所述比值不滿足所述預設範圍時，重新配置所述延遲鏈中之延遲單元之數量，並重新執行所述校準方法，直至所述比值滿足所述預設範圍。
7. 一種電腦可讀存儲介質，其改良在於，所述電腦可讀存儲介質中之指令由電子設備之處理器執行時，使得所述電子設備執行如請求項1至6中任一項所述之校準方法。
8. 一種校準電路，用於校準時鐘恢復電路之延遲時間，其改良在於，所述校準電路包括： 參考訊號源，用於輸出參考訊號，且所述參考訊號包括第一數量之參考訊號波； 延遲鏈，用於延遲所述參考訊號，以輸出延遲訊號，所述延遲鏈包括複數延遲單元； 採樣電路，同步採樣參考訊號及延遲訊號； 計數器，用於當採樣電路之採樣結果為預設狀態時，進行加1計數，並獲取最終之計數值； 計算電路，用於獲取所述計數器最終之計數值，以判斷所述計數值與所述第一數量之比值是否滿足預設範圍； 所述計算電路還用於當所述比值滿足預設範圍時，根據所述參考訊號波之時間寬度及所述延遲鏈中開啟之延遲單元之數量，計算平均延遲時間； 控制電路，用於根據所述平均延遲時間輸出控制訊號至所述時鐘恢復電路，以校準所述時鐘恢復電路之延遲時間。
9. 一種時鐘恢復電路，其改良在於，所述時鐘恢復電路連接至如請求項8所述之校準電路，所述時鐘恢復電路用於接收所述校準電路輸出之控制訊號，以根據所述控制訊號調整校準延遲時間。
10. 一種電子裝置，其改良在於，所述電子裝置包括如請求項9所述之時鐘恢復電路。

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