CN111404543B - 时钟数据恢复电路、处理芯片及电子设备 - Google Patents

Abstract

本申请提供了一种时钟数据恢复电路、处理芯片及电子设备。时钟数据恢复电路包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，其中第二时钟信号为经过延迟链延迟后的第一时钟信号；翻转电路用于检测到第一时钟信号经过延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零。采用上述方案，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，能够适应多种速率的数字信号的恢复。

Description

时钟数据恢复电路、处理芯片及电子设备

技术领域

本申请涉及信号处理技术领域，特别涉及一种时钟数据恢复电路、处理芯片及电子设备。

背景技术

移动产业处理器接口(Mobile Industry Processor Interface，MIPI)联盟是为移动应用处理器制定的开放标准和一个规范，为有效提高带宽和降低功耗而服务。MIPI联盟自定义了D类物理层协议(简称D-PHY)、M类物理层协议(简称M-PHY)和C类物理层协议(简称C-PHY)三种电路规范。其中，在D-PHY中，发送侧设备通过一个时钟通道直接发出一个时钟信号给接收侧设备，以便于接收侧设备恢复出数据，而C-PHY使用三相信号技术通过在传输的数据中嵌入时钟的方式传输数据，和D-PHY相比，在相同码元率下，C-PHY可以传递2.28倍的数据，由此可见，C-PHY可在低功耗的前提下实现高数据吞吐量。

现有的摄像头、显示屏、移动通讯、存储等在连接的物理层上，对数据线速率的要求越来越高，使用的数据线的数量越来越少，C-PHY的每一个Trio组线包括三根线，C-PHY作为连接的物理层时，具有速率高、线数少的优点。

对于利用C-PHY型MIPI接口连接的两个设备，发送侧设备有高、中、低三种信号电压强度，接收侧设备计算三个信号的差值，并利用制定的编解码转换图来进行解码，同时恢复信号时钟。

发明内容

本申请实施例的目的在于提供一种时钟数据恢复电路、处理芯片及电子设备，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，从而能够适应多种速率的数字信号的恢复。

本申请实施例提供了一种时钟数据恢复电路，包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；翻转电路用于在检测到一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，其中第二时钟信号为经过延迟链延迟后的第一时钟信号；翻转电路用于检测到第一时钟信号经过延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零；时钟延迟模块用于根据延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号，并将第三时钟信号输入到采集器，以供采集器根据第三时钟信号恢复一组数字信号。

本申请实施例还提供了一种处理芯片，包括上述的时钟数据恢复电路。

本申请实施例还提供了一种电子设备，包括上述的处理芯片。

本申请实施例现对于现有技术而言，鉴沿器能够获取输入一组数字信号中各数字信号的上升沿，生成一组脉冲信号，翻转电路在接收到该组脉冲信号后，能够在检测到该组脉冲信号中的任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿，第一时钟信号经过延迟链延时后得到的第二时钟信号，延迟控制模块能够根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，同时第一时钟信号经过延迟链延迟后得到的复位信号被输入到翻转电路，翻转电路在检测到复位信号处于高电平时，将第一时钟信号置零，经过上述过程得到第一时钟信号还被输入到时钟延迟模块，时钟延迟模块则可以根据延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号并输入到采集器，以供采集器根据第三时钟信号恢复数据信号，本实施例中，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，从而能够适应多种速率的数字信号的恢复。

例如，延迟链包括第一半延迟链与第二半延迟链，第一半延迟链的延迟时间与第二半延迟链的延迟时间相等；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整第一半延迟链的延迟时间与第二半延迟链的延迟时间；翻转电路用于检测到第一时钟信号经过延迟链中的第一半延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零；时钟延迟模块用于根据第一半延迟链的延时时间或第二半延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号。本实施例中，将延迟链分为两个相同的半延迟链，便于从延迟链的半延迟位置输出复位信号，更加方便。

例如，第一半延迟链与第二半延迟链的结构相同；每个半延迟链均包括N个延时单元，N为大于0的整数；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整各半延迟链的N值。本实施例提供了第一半延迟链与第二半延迟链的具体结构以及每个半延迟链调整延时时间的具体方式。

例如，第一半延迟链用于根据N的值，确定第M个延时单元至第N个延时单元作为抽头区间，并从抽头区间中选择一个延时单元作为抽头延迟接出点，并将抽头延迟接出点输出的信号作为复位信号，M为N减去预设值的差值。本实施例提供了生成复位信号的一种实现方式，可以在一定程度上减小线的传输延迟、工艺以及温度导致的延时，使的输出时钟信号更加准确。

例如，第一半延迟链用于从N个延时单元中选择第N-1个延时单元作为抽头延迟接出点。

例如，每个半延迟链还包括或非门电路；第一半延迟链用于通过包含的或非门电路接收第一时钟信号；第二半延迟链通过包含的或非门电路连接于第一半延迟链，第二半延迟链还用于在通过包含的或非门电路接收到关闭控制信号时被关闭。本实施例中第二半延迟链可以在通过或非门电路接收到关闭控制信号时被关闭，以减少功耗。

例如，延迟控制模块包括相位比较器与检测器；相位比较器用于根据第一时钟信号的相位与第二时钟信号的相位，得到相位差值；检测器用于根据相位差值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链。本实施例中，提供了延迟空中模块的一种具体结构。

例如，相位比较器用于根据第一时钟信号的相位与从延迟链抽头输出的多个第二时钟信号的相位，得到多个相位差值；检测器用于根据多个相位差值的平均累积值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链；检测器用于在多个相位差值的平均累积值小于预设阈值时，判定第一时钟信号与第二时钟信号的相位一致。本实施例中，相位比较能够计算得到多个相位差值，检测器则能够根据这个多个相位差值计算得到平均累积值，并根据该平均累计值生成用于调整延迟时间的延迟控制信号，能够得到更加准确的延迟控制信号。

例如，检测器用于在平均累积值为正值时，生成用于增大延迟时间的延迟控制信号；检测器用于在平均累积值为负值时，生成用于减小延迟时间的延迟控制信号。

例如，一组数字信号包括三个数字信号；鉴沿器包括分别与三个数字信号对应的三个鉴沿电路；每个鉴沿电路包括异或门电路与信号延迟模块；每个异或门电路的第一输入端用于接收对应的数字信号，每个异或门电路的第二输入端用于接收通过信号延迟模块延迟后的对应的数字信号，异或门电路用于通过输出端输出与接收的数字信号对应的一个脉冲信号。本实施例提供了鉴沿器的一种具体结构。

例如，翻转电路包括第一异或门电路、第二异或门电路、与非门电路、第一PMOS管、第二PMOS管、NMOS管，第一反相器、第二反相器以及第三反相器；第一异或门电路的输入端用于接收一组脉冲信号，第一异或门电路的输出端分别连接于第二异或门电路的第一输入端以及与非门电路的第一输入端，第一反相器的输入端用于接收复位信号，第一反相器的输出端通过第二反相器连接于与非门电路的第二输入端，第二异或门电路的第二输入端用于接收经过第一反相器的复位信号；第二异或门电路的输出端连接于第一PMOS管的栅极，第一PMOS管的源极以及第二PMOS管的源极分别连接于电源端，第一PMOS管的漏极分别连接于NMOS管的漏极与第三反相器的输入端，第二PMOS管的栅极用于接收经过第一反相器的复位信号，第二PMOS管的漏极连接于第三反相器的输入端，NMOS管的源极连接于参考电势端；第三反相器的输出端用于输出第一时钟信号。本实施例提供了翻转电路的一种具体结构。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本申请第一实施例中的时钟数据恢复电路的示意图；

图2是根据本申请第一实施例中一组脉冲信号经过的时钟数据恢复电路后得到的第三时钟信号的示意图；

图3是根据本申请第二实施例中的时钟数据恢复电路的示意图；

图4是根据本申请第三实施例中的第一半延迟链与第二半延迟链的示意图；

图5是根据本申请第三实施例中的半延迟链的示意图；

图6是根据本申请第三实施例中的第一半延迟链与第二半延迟链的示意图，其中每个半延迟链还包括或非门电路；

图7是根据本申请第四实施例中的时钟数据恢复电路的示意图；

图8是根据本申请第四实施例中的延迟链输出多个第二时钟信号到相位比较器的具体实现方式；

图9是根据本申请第五实施例的时钟数据恢复电路中翻转电路的示意图。

具体实施例

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请实施例进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

目前，接收侧设备在恢复发送侧设备的数据信号的时钟时，一般会设定一个固定的延迟，但是对于不同速率的数据信号均采用相同的延迟，则会导致恢复出来的时钟信号不准确。基于此，发明人提出了本申请的技术方案。

本申请第一实施例涉及一种时钟数据恢复(Clock and Data Recovery，简称CDR)电路，可应用于电子设备中的处理芯片，比如，可以作为处理器芯片的一部分，连接到处理器芯片的C-PHY型MIPI接口以获取含时钟的信号，并从该信号中恢复出时钟与数据。CDR可以为一种低电压的CDR电路，电子设备中可以同时包括接收侧设备和发送侧设备，发送侧设备可以为电子设备中的图像传感器、显示屏、存储器等，接收侧设备则可以为上述的处理芯片，发送侧设备和接收侧设备可以通过C-PHY型MIPI接口连接。

请参考图1，本实施例的时钟数据恢复电路包括鉴沿器、翻转电路2、延迟链3、延迟控制模块4以及时钟延迟模块5。在一个例子中，时钟数据恢复电路还包括采集器6。

本实例中输入到时钟数据恢复电路为一组数字信号，包括三个数字信号，分别为图中A信号、B信号以及C信号，在一个例子中，鉴沿器包括分别与A信号、B信号以及C信号这三个数字信号一一对应的三个鉴沿电路，每个鉴沿电路包括异或门电路与信号延迟模块12，三个异或门分别为图中的异或门XOR1、异或门XOR2以及异或门XOR3。

需要说明的是，本实例中的一组数字信号为来源于发送侧设备的一组数据信号经过处理芯片中的信号处理后得到的三个数字信号，具体的，发送侧设备和接收侧设备通过C-PHY型MIPI接口连接时，发送侧设备和接收侧设之间包括三根连接线，接收侧设备接收到的一组数据信号包括x信号、y信号、z信号，x信号、y信号、z信号包括高中低三种电压，处理芯片分别计算x信号、y信号、z信号中两两电压之间的差值，并基于C-PHY的编解码转换图得到三个数字信号，即为本实施例中输入到CDR中的A信号、B信号以及C信号。

鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；具体的，对于鉴沿器中的鉴沿电路来说，每个异或门的第一端输入端用于接收对应的数字信号，每个异或门的第二输入端用于接收通过信号延迟模块延迟后的对应的数字信号，异或门电路用于通过输出端输出与接收的数字信号对应的一个脉冲信号。以A信号为例，A信号直接输入到异或门XOR1的第一输入端，A信号通过信号延迟模块12延迟后输入到异或门XOR1的第二输入端，信号延迟模块12的延时时间为预设值，即A信号与A信号延迟后分别输入到异或门XOR1的两个输入端，从而能够获取A信号的上升沿，得到A信号对应的脉冲信号A_pluse信号；同理，能够得到B信号对应的脉冲信号B_pluse信号、C信号对应的脉冲信号C_pluse信号，A_pluse信号、B_pluse信号以及C_pluse信号组成了与一组数字信号对应的一组脉冲信号。对于三个鉴沿电路而言，其所分别包含的信号延迟模块12的延时时间一般设置相等，例如为50皮秒。翻转电路2用于在检测到一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿，具体的，异或门XOR1的输出端、异或门XOR2的输出端以及异或门XOR3的输出端分别连接到翻转电路2的三个输入端，即A_pluse信号、B_pluse信号以及C_pluse信号同时输入到翻转电路2，对于每组脉冲信号，翻转电路2在检测到该组脉冲信号中A_pluse信号、B_pluse信号以及C_pluse信号中任一脉冲信号的上升沿时，便在输出的第一时钟信号C_CLK上生成一个从0到1的上升沿。

翻转电路2的输出端分别连接于延迟链3、延迟控制模块4以及时钟延迟模块5，从而可以将第一时钟信号C_CLK分别输入到延迟链3、延迟控制模块4以及时钟延迟模块5，延迟链3的一个输出端连接于延迟控制模块4的第一输入端，翻转电路2的输出端连接于延迟控制模块4的第二输入端，延迟链3的另一个输出端连接于翻转电路2，延迟控制模块4的输出端连接于延迟链3。

第一时钟信号C_CLK在经过延迟链3的延迟后，得到第二时钟信号D_CLK，延迟控制模块4的第一输入端接收到该第二时钟信号D_CLK，延迟控制模块4的第二输入端接收到翻转电路2输出的第一时钟信号C_CLK，此时延迟控制模块4能够根据第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位，调整延迟链3的延迟时间T1，直至第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致。

延迟链3连接于翻转电路2的输出端，第一时钟信号C_CLK经过第一半延迟链31的延时后得到复位信号RST_EN，该复位信号RST_EN被输出到翻转电路2，翻转电路2还用于在检测到该复位信号RST_EN处于高电平时，将第一时钟信号置零，即翻转电路2接收延迟链3输出的复位信号RST_EN，在复位信号RST_EN为1时，将第一时钟信号C_CLK置零，从而能够对下一个上升沿进行获取；并且由于延迟链3的延迟，若在延迟期间A_pluse信号、B_pluse信号以及C_pluse信号中存在多个上升沿，则能够仅在第一时钟信号C_CLK中设置一个上升沿，能够避免翻转电路2在第一时钟信号C_CLK中重复设置多个上升沿。

时钟延迟模块5用于根据延迟链3的延迟时间T1对第一时钟信号C_CLK进行延迟处理，得到第三时钟信号CDR_CLK，并将第三时钟信号CDR_CLK输入到采集器6，以供采集器6根据第三时钟信号CDR_CLK恢复数据信号。具体的，时钟延迟模块5能够获取延迟链3的延迟时间T1，再根据延迟链3的延迟时间T1来调整自身的延迟时间T2，得到大于采集器6的建立时间的延迟时间，以确保采集器6能够进行时钟和信号的恢复。

其中，时钟延迟模块5可以连接于延迟链3，从而可以读取延迟链3的延时时间T1，时钟延迟模块5中设置有时钟延迟模块5的延迟时间T2的计算公式，从而可以基于该延迟时间T1得到自身的延迟时间T2，举例来说，以T1表示延迟链3的延迟时间，以T2表示时钟延迟模块5的延迟时间，则延迟时间T2的计算公式为：T2＝(K+a)*T1/2，K为正整数、0＜a＜0.2。

本实施例中，采集器6可以按照第三时钟信号CDR_CLK去采集A信号、B信号、C信号，继而恢复得到对应的RA信号、RB信号以及RC信号，具体的，由第一时钟信号C_CLK延时得到第三时钟信号CDR_CLK的能够包含A信号、B信号、C信号这三个数字信号中任一信号的所有上升沿，A信号、B信号以及C信号依次输入到采集器6，采集器6基于第三时钟信号CDR_CLK的每个上升沿进行一次信号的恢复，得到包含时钟的信号，从而能够得到A信号、B信号以及C信号分别对应的RA信号、RB信号以及RC信号。请参考图2，为一组脉冲信号经过本实施例中的时钟数据恢复电路后得到的第三时钟信号CDR_CLK的示意图。

本实施例相对于现有技术而言，鉴沿器能够获取输入一组数字信号中各数字信号的上升沿，生成一组脉冲信号，翻转电路在接收到该组脉冲信号后，能够在检测到该组脉冲信号中的任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿，第一时钟信号经过延迟链延时后得到的第二时钟信号，延迟控制模块能够根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，同时第一时钟信号经过延迟链延迟后得到的复位信号被输入到翻转电路，翻转电路在检测到复位信号处于高电平时，将第一时钟信号置零，经过上述过程得到第一时钟信号还被输入到时钟延迟模块，时钟延迟模块则可以根据延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号并输入到采集器，以供采集器根据第三时钟信号恢复数据信号，本实施例中，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，从而能够适应多种速率的数字信号的恢复。

本申请第二实施例涉及一种时钟数据恢复电路，本实施例相对于第一实施例而言，主要不同之处在于：将延迟链划分为两个相同的子延迟链。

本实施例中，请参考图3，延迟链3包括第一半延迟链311与第二半延迟链32，第一半延迟链31的一个输出端连接于第二半延迟链32的输入端，第一半延迟链31的另一个输出端连接于翻转电路2，第二半延迟链32的输出端连接于延迟控制模块4的第一输入端，延迟控制模块4的输出端分别连接于第一半延迟链31与第二半延迟链32。其中，第一半延迟链311的延迟时间与第二半延迟链32的延迟时间相等。

延迟控制模块4用于根据第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位，调整第一半延迟链31的延迟时间T11与第二半延迟链32的延迟时间T12。

第一时钟信号C_CLK在依次经过第一半延迟链31和第二半延迟链32后，得到第二时钟信号D_CLK，延迟控制模块4通过第一输入端接收到第二时钟信号D_CLK、并通过第二输入端接收到第一时钟信号C_CLK，延迟控制模块4能够根据第一时钟信号C_CLK与第二时钟信号D_CLK，调整第一半延迟链31的延迟时间与第二半延迟链32的延迟时间，直至第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致。

本实施例中，当第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致时，说明此时可以认为第一时钟信号C_CLK与第二时钟信号D_CLK为同频同相的两个时钟信号，此时第一半延迟链31的延迟时间T11为输出的第三时钟信号的时钟周期的一半，继而第一时钟信号C_CLK经过第一半延迟链31的延迟得到复位信号RST_EN，复位信号RST_EN能够在翻转电路2输出的第一时钟信号C_CLK产生上升沿后对其进行置零，能够确保翻转电路2检测到脉冲信号中的下一个上升沿，同时由于经过第一半延迟链31的延迟，避免翻转电路2在延迟时间内对一组脉冲信号中的多个上升沿进行翻转。

由于第一半延迟链31的输出端连接于翻转电路2，第一半延迟链31在通过输入端接收到第一时钟信号C_CLK时，第一时钟信号C_CLK经过第一半延迟链31的延时后得到复位信号RST_EN，并输出该复位信号RST_EN到翻转电路2，翻转电路2在接收到该复位信号RST_EN后，若复位信号RST_EN为1，将第一时钟信号C_CLK置零，从而能够对下一个上升沿进行获取，并且由于第一半延迟链31的延迟，若在延迟期间A_pluse信号、B_pluse信号以及C_pluse信号中存在多个上升沿，则能够仅在第一时钟信号C_CLK中设置一个上升沿，能够避免翻转电路2在第一时钟信号C_CLK中重复设置多个上升沿。

本实施例中，当第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致时，说明此时可以认为第一时钟信号C_CLK与第二时钟信号D_CLK为同频同相的两个时钟信号，此时第一半延迟链31的延迟时间为输出的第三时钟信号CDR_CLK的时钟周期的一半，继而第一时钟信号C_CLK经过第一半延迟链31的延迟得到复位信号RST_EN，复位信号RST_EN能够在翻转电路2输出的第一时钟信号C_CLK产生上升沿后对其进行置零，能够确保翻转电路2检测到脉冲信号中的下一个上升沿，同时由于经过第一半延迟链31的延迟，避免翻转电路2在延迟时间内对一组脉冲信号中的多个上升沿进行翻转。

时钟延迟模块5用于根据第一半延迟链31的延时时间T11或第二半延迟链32的延迟时间T12对第一时钟信号C_CLK进行延迟处理，得到第三时钟信号CDR_CLK；其中，时钟延迟模块5连接于第一半延迟链31或第二半延迟链32(图中未示出)，时钟延迟模块5中设置有时钟延迟模块5的延迟时间T2的计算公式，从而能够基于第一半延迟链31的延时时间T11或第二半延迟链32的延迟时间T12，代入计算公式得到自身延时时间T2。举例来说，时钟延迟模块5的延迟时间T2的计算公式为T2＝(K+a)*T11，K为正整数、0＜a＜0.2。

本实施例相对于现有技术而言，将延迟链分为两个相同的半延迟链，便于从延迟链的半延迟位置输出复位信号，更加方便。

本申请第三实施例涉及一种时钟数据恢复电路，本实施例相对于第二实施例而言，主要不同之处在于：提供了半延迟链的具体结构及其延时时间调整方式。

本实施例中，第一半延迟链31与第二半延迟链32的结构相同，请参考图4，每个半延迟链均包括依次串联的N个延时单元；其中，延时单元可以为缓冲器BUF，N个延时单元即为图4缓冲器BUF1至缓冲器BUFN，N为大于0的整数，N个缓冲器BUF依次串接。

本实施例中，N个缓冲器BUF依次串接形成第一半延迟链31，另外N个缓冲器BUF依次串接形成的第二半延迟链32，第一半延迟链31与第二半延迟链32可以形成一个含有2N个缓冲器BUF的延迟链3，第一半延迟链31包括前N个缓冲器，第二半延迟链32包括后N个缓冲器，第一半延迟链31的缓冲器BUFN与第二半延迟链32的BUF1相连接，第一半延迟链31与第二半延迟链32分别连接于延迟控制模块4。

延迟控制模块4用于根据第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位，调整各半延迟链的N值。具体的，以第一半延迟链31的最大长度值为a为例，第一半延迟链31当前接入的缓冲器BUF的N值为b，即将第b个缓冲器BUF的输出抽头作为第一半延迟链31的输出，延迟控制模块4根据第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位对第一半延迟链31接入的缓冲器BUF的N值进行调整，直至第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致，以c表示调整后的N值，即第一半延迟链31接入的缓冲器BUF的N值为c，此时第c个缓冲器BUF的输出抽头作为第一半延迟链31的输出，即控制了第一半延迟链31的延时时间。第二半延迟链32的控制方式与第一半延迟链31类似，在此不再赘述。

本实施例中，第一半延迟链31中用于输出复位信号RST_EN到翻转电路2的延迟单元称为抽头延迟接出点，第一半延迟链31中设定有一个预设值X，当第一半延迟链31的N值确定后，计算N减去预设值X的差值M，并将第M个延时单元至第N个延时单元作为抽头区间，从该抽头区间中选择一个延时单元作为抽头延迟接出点，并将抽头延迟接出点输出的信号作为复位信号RST_EN输入到翻转电路2，即第一时钟信号C_CLK经过第一个延时单元至抽头延迟接出点处所包括延时单元产生的延时所得到复位信号RST_EN输入到翻转电路2。以图5为例，第一半延迟链31的缓冲器BUFM至缓冲器BUFN形成抽头区间，从抽头区间所包含的缓冲器BUFM至缓冲器BUFN中选择一个缓冲器作为抽头延迟接出点，并将抽头延迟接出点输出的延时信号作为复位信号RST_EN输入到翻转电路2，由此可以在一定程度上减小线的传输延迟、工艺以及温度导致的延时，使的输出第一时钟信号更加准确。

在一个例子中，从第一半延迟链31的N个延时单元中选择第N-1个延时单元作为抽头延迟接出点，并将抽头延迟接出点输出的信号作为复位信号，即第一时钟信号C_CLK经过前N-1个缓冲器延时得到复位信号RST_EN，并将该复位信号RST_EN输入到翻转电路2中。

在一个例子中，每个半延迟链还包括或非门电路；请参考图6，第一半延迟链31包括或非门NOR31，第二半延迟链32包括或非门NOR41。

第一半延迟链31通过或非门NOR31的输入端接收第一时钟信号C_CLK，或非门NOR31的输出端连接于缓冲器BUF1，缓冲器BUF1至缓冲器BUFN依次串联，第二半延迟链32的或非门NOR41的一个输入端连接于第一延迟链3的缓冲器BUFN，或非门NOR41的输出端与第二半延迟链32中BUF1至BUFN依次串联连接，或非门NOR41的另一个输入端连接于处理芯片中的控制器(图中未示出)，控制器用于输出关闭控制信号到或非门NOR41，或非门NOR41在接收到关闭控制信号时被关闭。

示例性的，处理芯片的控制器连接于时钟控制模块4，从而可以在第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致时，输出关闭控制信号到第二半延迟链32中的或非门NOR41，以关闭第二半延迟链32，减小功耗。其中，处理芯片的控制器在当前的数据信号的输入时间内，控制第二半延迟链32保持关闭，在新的数据信号输入时，重新控制第二半延迟链32开启。

需要说明的是，本实施例还可以根据不同速率的数据信号在时钟数据回复电路中设定多个延迟链，每个延迟链对应于一种速率的数据信号，各延迟链包含的延时单元的数量不同，每个延迟链包括第一半延迟链31与第二半延迟链32。

需要说明的是，本实施例还可以根据不同速率的数据信号在时钟数据回复电路中设定多个延迟链，每个延迟链对应于一种速率的数据信号，各延迟链包含的延时单元的数量不同，每个延迟链包括第一半延迟链31与第二半延迟链32。

本实施例相对于第二实施例而言，提供了半延迟链的具体结构与其延时时间调整方式。

本申请第四实施例涉及一种时钟数据恢复电路，本实施例相对于第二实施例而言，主要不同之处在于：请参考图7，延迟控制模块4包括相位比较器41与检测器42。其中，相位比较器41为鉴相器，检测器42可以为数字滤波器，例如为平均计数器。

相位比较器41的第一输入端形成延迟控制模块4的第一输入端，相位比较器41的第二输入端形成延迟控制模块4的第二输入端，第二半延迟链32的输出端连接于相位比较器41的第一输入端，以接收第二时钟信号D_CLK，相位比较器41的第二输入端连接于翻转电路2，以接收第一时钟信号C_CLK，相位比较器41的输出端连接于检测器42的输入端，检测器42的输出端分别连接于第一半延迟链31与第二半延迟链32。

相位比较器41用于根据第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位，得到相位差值；具体的，相位比较器41计算第一时钟信号C_CLK的相位减去第二时钟信号D_CLK的相位的相位差值。

检测器42用于根据相位差值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链，即将该延迟控制信号分别发送到第一半延迟链31与第二半延迟链32，以调整第一半延迟链31的延迟时间T11与第二半延迟链32的延迟时间T12。

在一个例子中，相位比较器41用于根据第一时钟信号C_CLK的相位与从延迟链抽头输出的多个第二时钟信号的相位，得到多个相位差值，具体的，请参考图8，以包括2N个延迟单元的延迟链为例，即从2N个延迟单元中选取多个延时单元作为抽头点，并将这多个抽点头输出的信号作为第二时钟信号D_CLK分别输入到相位比较器41，此时相位比较器41分别计算第一时钟信号C_CLK减去每个第二时钟信号D_CLK的相位的相位差值，从而可以得到多个相位差值。

检测器42用于根据多个相位差值的平均累积值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链，即将该延迟控制信号分别发送到第一半延迟链31与第二半延迟链32，以调整第一半延迟链31的延迟时间T11与第二半延迟链32的延迟时间T12。

检测器42还用于在多个相位差值的平均累积值的绝对值小于或等于预设阈值时，判定第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致，无需继续对第一半延迟链31的延迟时间T11与第二半延迟链32的延迟时间T12进行调整。其中，预设阈值大于或等于零。

本实施例中，检测器42在多个相位差值的平均累积值的绝对值大于预设阈值时，对延迟链的延时时间进行调整，在平均累积值为正值时，生成用于增大延迟时间的延迟控制信号；在平均累积值为负值时，生成用于减小延迟时间的延迟控制信号。

具体的，检测器42在接收到相位比较器41发送的多个相位差值时，能够根据这多个相位差值，计算得到平均累积值，若该平均累积值为正值，且大于预设阈值，则说明第二时钟信号D_CLK的相位过早，检测器42生成用于增大延迟时间的延迟控制信号，分别输出到第一半延迟链31与第二半延迟链32，等待新的第二时钟信号D_CLK输入到相位比较器41，重复上述判断过程；若该平均累积值为负值，且该平均累积值的绝对值大于预设阈值，则说明第二时钟信号D_CLK的相位过迟，检测器42生成用于减小延迟时间的延迟控制信号，分别输出到第一半延迟链31与第二半延迟链32，等待新的第二时钟信号D_CLK输入到相位比较器41，重复上述判断过程；直至平均累积值的绝对值小于或等于预设阈值时，判定第一时钟信号C_CLK的相位与第二时钟信号D_CLK的相位一致。

下面结合第三实施例中图4的延迟链结构，对延迟控制信号控制延迟链的延迟时间的方式进行详细说明。

以第一半延迟链31当前接入的缓冲器BUF的N值为b为例，检测器42生成用于增大延迟时间的延迟控制信号时，控制第一半延迟链31接入的缓冲器BUF的数量增大，增大的数量可以为预设的步进值z，即检测器42在需要增大第一延迟链3的延迟时间时，给N赋值为b+z，即控制第一半延迟链31中接入的缓冲器BUF的数量增大为b+z，此时将第b+z个缓冲器BUF的输出抽头作为第一半延迟链31的输出；反之，检测器42生成用于减小延迟时间的延迟控制信号时，控制第一半延迟链31中接入的缓冲器BUF的数量减少，减小的数量可以为预设的步进值z，即检测器42在需要减小第一延迟链3的延迟时间时，将N赋值为b-z，即控制第一半延迟链31中接入的缓冲器BUF的数量减少为b-z，此时将第b-z个缓冲器BUF的输出抽头作为第一半延迟链31的输出。其中，第一半延迟链31中可以包括用于控制N值的调整量寄存器，调整量寄存器中存储有N的值，以控制第一半延迟链31中接入的缓冲器BUF的数量，即，检测器42基于调整第一半延迟链31的延时时间的需求，来给调整量寄存器中的N值进行赋值，从而能够控制将第一半延迟链31中第N个缓冲器BUF的输出抽头作为第一半延迟链31的输出，即控制了第一半延迟链31的延时时间。第二半延迟链32的控制方式与第一半延迟链31类似，在此不再赘述。

本实例中，处理芯片的控制器还可以同时将该关闭控制信号发送给相位比较器41与检测器42，以关闭相位比较器41与检测器42，从而进一步减小功耗。其中，处理芯片的控制器在当前的数据信号的输入时间内，控制相位比较器41与检测器42保持关闭，在新的数据信号输入时，重新控制相位比较器41与检测器42开启。

本实施例相对于第一实施例而言，提供了延迟控制模块的一种具体结构。

本申请第五实施例涉及一种时钟数据恢复电路，本实施例相对于第一实施例而言，主要不同之处在于：请参考图9，翻转电路2包括第一异或门电路NOR1、第二异或门电路NOR2、与非门电路NAND、第一PMOS管PM1、第二PMOS管PM2、NMOS管NM1，第一反相器INV1、第二反相器INV2以及第三反相器INV3。

第一异或门电路NOR1的输入端用于接收脉冲信号，具体的，第一异或门电路NOR1具有三路输入端，第一异或门电路NOR1的三路输入端同时接收三个脉冲信号：A_pluse信号、B_pluse信号以及C_pluse信号，第一异或门电路NOR1的输出端分别连接于第二异或门电路NOR2的第一输入端以及与非门电路NAND的第一输入端，第一反相器的输入端用于接收复位信号RST_EN，复位信号RST_EN经过第一反相器INV1得到复位信号RST_EN的反相信号RST_EN_b，第一反相器INV1的输出端通过第二反相器INV2连接于与非门电路NAND的第二输入端，第二异或门电路NOR2的第二输入端用于接收经过第一反相器INV1的复位信号，即反相信号RST_EN_b；第二异或门电路NOR2的输出端连接于第一PMOS管PM1的栅极，第一PMOS管PM1的源极以及第二PMOS管PM2的源极分别连接于电源端VDD，第一PMOS管PM1的漏极分别连接于NMOS管NM1的漏极与第三反相器INV3的输入端，第二PMOS管PM2的栅极用于接收经过第一反相器INV1的复位信号RST_EN(图中未示出)，即反相信号RST_EN_b被输入到第二PMOS管PM2的栅极；第二PMOS PM2管的漏极连接于第三反相器INV3的输入端，NMOS管NM1的源极连接于参考电势端，本实施例中以GND作为参考电势端，第三反相器INV3的输出端用于输出第一时钟信号，即第三反向器INV3分别连接于第一半延迟链31、延迟控制模块4以及时钟延迟模块5。

需要说明的是，图9中以复位信号RST_EN经过第一反相器INV1得到复位信号RST_EN的反相信号RST_EN_b，再经过第二反相器INV2恢复得到复位信号RST_EN输入到与非门电路NAND的第二输入端、并将第一反相器INV1得到复位信号RST_EN的反相信号RST_EN_b输入到第二PMOS管PM2的栅极为例进行说明，然不限于此，还可将复位信号RST_EN直接输入到与非门电路NAND的第二输入端，同时将复位信号RST_EN通过一个反相器连接到第二PMOS管PM2的栅极，即将复位信号RST_EN的反相信号RST_EN_b输入到第二PMOS管PM2的栅极。

本实施例相对于第一实施例而言，提供了翻转电路的一种具体结构。

本申请第六实施例涉及一种处理芯片，包括第第一至第五实施例中任一项的时钟数据恢复电路，处理芯片应用于电子设备，电子设备中可以分别接收侧设备和发送侧设备，发送侧设备可以为电子设备中的摄像头、显示屏、存储器等，接收侧设备则可以为上述的处理芯片。

本申请第七实施例涉及一种电子设备，包括第六实施例的处理芯片，电子设备中可以分别接收侧设备和发送侧设备，发送侧设备可以为电子设备中的摄像头、显示屏、存储器等，接收侧设备则可以为上述的处理芯片。

本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (13)

1.一种时钟数据恢复电路，其特征在于，包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；

所述鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；

所述翻转电路用于在检测到所述一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿；

所述延迟控制模块用于根据所述第一时钟信号的相位与第二时钟信号的相位，调整所述延迟链的延时时间，直至所述第一时钟信号的相位与第二时钟信号的相位一致，其中所述第二时钟信号为经过所述延迟链延迟后的所述第一时钟信号；

所述翻转电路用于检测到所述第一时钟信号经过所述延迟链延迟后得到的复位信号处于高电平时，将所述第一时钟信号置零；

所述时钟延迟模块用于根据所述延迟链的延迟时间对所述第一时钟信号进行延迟处理，得到第三时钟信号，并将所述第三时钟信号输入到采集器，以供所述采集器根据所述第三时钟信号恢复所述一组数字信号。

2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述延迟链包括第一半延迟链与第二半延迟链，所述第一半延迟链的延迟时间与所述第二半延迟链的延迟时间相等；

所述延迟控制模块用于根据所述第一时钟信号的相位与所述第二时钟信号的相位，调整所述第一半延迟链的延迟时间与所述第二半延迟链的延迟时间；

所述翻转电路用于检测到所述第一时钟信号经过所述延迟链中的所述第一半延迟链延迟后得到的复位信号处于高电平时，将所述第一时钟信号置零；

所述时钟延迟模块用于根据所述第一半延迟链的延时时间或第二半延迟链的延迟时间对所述第一时钟信号进行延迟处理，得到第三时钟信号。

3.如权利要求2所述的时钟数据恢复电路，其特征在于，所述第一半延迟链与所述第二半延迟链的结构相同；每个所述半延迟链均包括N个延时单元，N为大于0的整数；

所述延迟控制模块用于根据所述第一时钟信号的相位与所述第二时钟信号的相位，调整各所述半延迟链的N值。

4.如权利要求3所述的时钟数据恢复电路，其特征在于，所述第一半延迟链用于根据N的值，确定第M个所述延时单元至第N个所述延时单元作为抽头区间，并从所述抽头区间中选择一个所述延时单元作为抽头延迟接出点，并将所述抽头延迟接出点输出的信号作为所述复位信号，M为N减去预设值的差值。

5.如权利要求4所述的时钟数据恢复电路，其特征在于，所述第一半延迟链用于从N个所述延时单元中选择第N-1个所述延时单元作为抽头延迟接出点。

6.如权利要求3所述的时钟数据恢复电路，其特征在于，每个所述半延迟链还包括或非门电路；

所述第一半延迟链用于通过包含的所述或非门电路接收所述第一时钟信号；

所述第二半延迟链通过包含的所述或非门电路连接于所述第一半延迟链，所述第二半延迟链还用于在通过包含的所述或非门电路接收到关闭控制信号时被关闭。

7.如权利要求1所述的时钟数据恢复电路，其特征在于，所述延迟控制模块包括相位比较器与检测器；

所述相位比较器用于根据所述第一时钟信号的相位与所述第二时钟信号的相位，得到相位差值；

所述检测器用于根据所述相位差值，生成用于调整延迟时间的延迟控制信号，并将所述延迟控制信号发送到所述延迟链。

8.如权利要求7所述的时钟数据恢复电路，其特征在于，所述相位比较器用于根据所述第一时钟信号的相位与从所述延迟链抽头输出的多个所述第二时钟信号的相位，得到多个相位差值；

所述检测器用于根据所述多个相位差值的平均累积值，生成用于调整延迟时间的延迟控制信号，并将所述延迟控制信号发送到所述延迟链；

所述检测器用于在所述多个相位差值的平均累积值小于预设阈值时，判定所述第一时钟信号与所述第二时钟信号的相位一致。

9.如权利要求8所述的时钟数据恢复电路，其特征在于，所述检测器用于在所述平均累积值为正值时，生成用于增大延迟时间的所述延迟控制信号；

所述检测器用于在所述平均累积值为负值时，生成用于减小延迟时间的所述延迟控制信号。

10.如权利要求1所述的时钟数据恢复电路，其特征在于，所述一组数字信号包括三个数字信号；

所述鉴沿器包括分别与三个所述数字信号对应的三个鉴沿电路；每个所述鉴沿电路包括异或门电路与信号延迟模块；

每个所述异或门电路的第一输入端用于接收对应的所述数字信号，每个所述异或门电路的第二输入端用于接收通过所述信号延迟模块延迟后的对应的所述数字信号，所述异或门电路用于通过输出端输出与接收的所述数字信号对应的一个所述脉冲信号。

11.如权利要求1所述的时钟数据恢复电路，其特征在于，所述翻转电路包括第一异或门电路、第二异或门电路、与非门电路、第一PMOS管、第二PMOS管、NMOS管，第一反相器、第二反相器以及第三反相器；

所述第一异或门电路的输入端用于接收所述一组脉冲信号，所述第一异或门电路的输出端分别连接于所述第二异或门电路的第一输入端以及所述与非门电路的第一输入端，所述第一反相器的输入端用于接收所述复位信号，所述第一反相器的输出端通过所述第二反相器连接于所述与非门电路的第二输入端，所述第二异或门电路的第二输入端用于接收经过所述第一反相器的所述复位信号；所述第二异或门电路的输出端连接于所述第一PMOS管的栅极，所述第一PMOS管的源极以及所述第二PMOS管的源极分别连接于电源端，所述第一PMOS管的漏极分别连接于所述NMOS管的漏极与所述第三反相器的输入端，所述第二PMOS管的栅极用于接收经过所述第一反相器的所述复位信号，所述第二PMOS管的漏极连接于所述第三反相器的输入端，所述NMOS管的源极连接于参考电势端；

所述第三反相器的输出端用于输出所述第一时钟信号。

12.一种处理芯片，其特征在于，包括：权利要求1至11中任一项所述的时钟数据恢复电路。

13.一种电子设备，其特征在于，包括权利要求12所述的处理芯片。

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