TWI408895B - 濾波器截止頻率校正電路 - Google Patents
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Description
本發明係有關一種利用數位方式的濾波器截止頻率校正電路，特別有關一種濾波器截止頻率校正電路，其根據體現半導體的工程變化(variation)而計算出被扭曲的時間常數變化率，且根據時間常數變化率利用數位方式對截止頻率(cut-off frequency)進行校正。
電子工學大體上是一種對信號進行傳送、接收或處理的領域。從而，在信號傳送的過程中混入其他不需要的信號時，僅需透過濾波器過濾出需要傳送的原先信號，尤其是類比濾波器，其作用在於：在信號傳送到數位信號處理電路之前，將其變成只有所需資訊的乾淨的信號。
由於安裝於積體電路內的濾波器的截止頻率會隨著溫度變化或製程工藝而發生變化，因此需要對其進行校正的截止頻率校正電路。濾波器的截止頻率是由積分器的時間常數(time constant)決定的。由於時間常數會隨著溫度變化或製程工藝的變化而隨時發生變化，而截止頻率校正電路起到使時間常數維持一定值的功能。
在類比濾波器中截止頻率的準確度是決定信號品質的重要因素。但是，以半導體來體現濾波器時，工程變化使得頻率相對於設計時所需的截止頻率最多會有±25%的扭曲。Gm-C濾波器使用類比鎖相環(PLL,phase-locked loop)電路來對截止頻率進行調節。但是，有源電阻電容(active-RC)濾波器為了能對電阻值、電容值、或電阻及電容值兩者進行調節，在有源電阻電容濾波器進行設計時，係利用電阻列及電容列，以對截止頻率進行調節。
第1圖是用於調節類比濾波器截止頻率的電阻列的一般架構圖，第2圖是用於調節類比濾波器截止頻率的電容列的一般架構圖。
為了實驗目的而製作濾波器時，有時會從晶片的外部手動輸入代碼來調節截止頻率，但為了商業目的而實際使用濾波器時，需要增加可在晶片內部能夠將扭曲的截止頻率調節至原來的截止頻率的截止頻率校正電路。
根據這樣的需求，至今對截止頻率校正電路提出了多種技術方案。
第3a圖是採用數位-動態鏈接庫(DLL)技術的截止頻率校正電路圖，第3b圖為其時序圖。
請參照第3a圖及第3b圖，由電阻和電容構成的無源濾波器上施加時鐘時，比較器(CP)根據濾波器的特性而輸出的時鐘(D)與施加於濾波器的時鐘(VIN)的頻率相同，但會有一定時間(T1)的延遲。當沒有工程變化而電阻和電容維持正常值時，從延遲發生器(delay generator)進入到鎖存器(latch)的脈波(LATCH CLK)的上升邊(rising edge)與比較器(CP)的輸出時鐘(D)的上升邊一致。但是，當由於工程變化而使得電阻和電容的值變大或變小時，會使得比較器(CP)的輸出時鐘(D)的上升邊比延遲發生器所輸出的脈波(LATCH OUT)的上升邊更晚或更早。將所檢測到的比較器(CP)的上升邊位置的結果傳送到計數器(UP/DN counter)，並重複多次對濾波器的基本電阻列代碼進行增加或減少一個位元(bit)的過程，從而找出能使延遲發生器的輸出脈波(LATCH CLK)的上升邊與比較器(CP)輸出時鐘(D)的上升邊一致的代碼後傳送至濾波器，從而調節截止頻率。
但是，由於該技術需要將上述一系列過程重複至達到截止頻率為止，因此存在濾波器充分過濾出信號的狀態所需時間過長的問題。
本發明的主要目的在於提供一種濾波器截止頻率校正電路，其能利用數位方式對起因於工程變化而被扭曲的濾波器截止頻率進行校正。
根據上述目的，本發明提供一種濾波器截止頻率校正電路，其輸入有從第一電壓增加到第二電壓的階梯函數(step function)，該濾波器截止頻率校正電路包括：一次無源濾波器，其包括電阻和電容，所述一次無源濾波器對所述階梯函數進行積分而得到第三電壓；第一比較器，用以比較所述第三電壓與已設定的第一基準電壓，當所述第三電壓高於已設定的第一基準電壓時，所述第一比較器輸出高頻信號；第二比較器，用以從施加所述第二電壓的時刻起到所述第一比較器輸出高頻信號的時刻為止的第一期間內輸出高頻信號；計數器，其第一輸入端連接於所述第二比較器的輸出端，第二輸入端連接於基準時鐘，所述計數器對所述第一期間內所輸入的基準時鐘的數量進行計數；數位區塊，用以利用所述計數器計數的基準時鐘的數量來計算出濾波器的時間常數變化率，並產生能校正所述時間常數變化率的校正碼；以及濾波器，用以根據所述數位區塊的校正碼來對截止頻率進行校正。
本發明的實施例中，一次就能計算出由於工程變化而改變的時間常數變化率，數位區塊能夠根據時間常數變化率產生濾波器的校正碼，因此加快了截止頻率調節速度，從而可以縮短包括濾波器的系統的動作準備時間(warming-up time)。
另外，本發明的實施例中，可以由數位區塊計算出截止頻率校正碼，因此還能夠提升數位區塊所占面積與截止頻率準確度之比。
以下參照附圖來對本發明的實施例進行詳細說明，以使本發明所屬技術領域具有通常知識的技術人員能據以實施。但是，本發明可以各種不同的形態實施，而不限於本說明書提及的實施例。而且，為了明確地對本發明進行說明，省略了與本發明無關的部分，並且整個說明書中功能或結構類似的元件使用相同的元件標號。
在整個說明書中，當提到某一元件與另一元件相“連接”時，不僅包括“直接連接”的情況，還包括在其中間隔著其他元件而“電連接”的情況。另外，當提到某個元件“包括”某些構成要素時，只要沒有特別說明，則不等於排除其他的構成要素，而是意味著還可以包括其他構成要素。
說明書中所記載的“…部”、“…器”及“…模組”等用語意味著能處理至少一個功能或動作的單位，其可由硬體、軟體或硬體與軟體的結合來實現。
以下，參照附圖對根據本發明實施的濾波器截止頻率校正電路進行詳細說明。
第4圖是根據本發明實施的利用數位方式的濾波器截止頻率校正電路的架構圖，第5圖是根據本發明實施的利用數位方式的濾波器截止頻率校正電路的時序圖。
如第4圖所示，根據本發明實施的利用數位方式的濾波器截止頻率校正電路包括一次無源濾波器(100)、第一比較器(200)、第二比較器(300)、第三比較器(400)、計數器(500)、數位區塊(600)及濾波器(700)。
此時，濾波器(700)包括多個電阻(R)和多個電容(C)，這些電阻(R)可以由線性(linear array)架構及R-2R梯型(ladder)架構等架構構成，但本發明以這些電阻(R)為R-2R梯型架構來進行說明。這些電阻(R)及這些電容(C)分別連接有開關，因此可以透過開關的接通及切斷來調節濾波器(700)的電阻(R)值和電容(C)值。
一次無源濾波器(100)包括電阻(RREF
)及電容(CREF
)。電阻(RREF
)連接於重置(RESET)端子，電容(CREF
)的第一端連接於電阻(RREF
)和第一比較器(200)的連接點，電容(CREF
)的第二端接地。
一次無源濾波器(100)為由電阻和電容構成的濾波器，一次無源濾波器(100)的輸出電壓(VRC
)如以下公式1。
VDD
為透過重置端子輸入的電壓，如第5圖所示，VDD
電壓為從0增加到VDD
的階梯函數(step function)。由於透過重置端子輸入的階梯函數，一次無源濾波器(100)的輸出電壓(VRC
)呈現如第5圖所示逐漸增加的波形。
第一比較器(200)為運算放大器(operation amplifier)，其(+)端子連接於一次無源濾波器(100)的輸出端，(-)端子連接於基準電壓(VREF
)。
第一比較器(200)對一次無源濾波器(100)的輸出電壓(VRC
)和基準電壓(VREF
)進行比較後，輸出如第5圖的波形(如，Vc2)。當一次無源濾波器(100)的輸出電壓(VRC
)低於基準電壓(VREF
)時，第一比較器(200)輸出低頻(low)信號，自一次無源濾波器(100)的輸出電壓(VRC
)大於基準電壓(VREF
)的時刻起第一比較器(200)輸出高頻(high)信號。
利用下面的公式2，可計算出第一比較器(200)輸出信號變成高頻信號
的時刻。
t
=-R REF C REF
ln(1-V REF
/V DD
)[公式2]
當基準電壓(VREF
)固定於一定值的狀態下，將一次無源濾波器(100)的電阻(RREF
)和電容(CREF
)的值設為特定值，即可知道第一比較器(200)的輸出信號變成高頻信號的時刻。
因此，在本發明的第三比較器(400)中，對重置端子上施加有VDD
電壓的時刻起到第一比較器(200)輸出高頻信號的時刻為止的期間(tw)與透過公式2而計算出來的時間(t)進行比較，從而可以預測出電阻(RREF
)和電容(CREF
)由於工程變化而改變了多少。
首先，第二比較器(300)為運算放大器，其(+)端子連接於重置端子且(-)端子連接於基準電壓(VREF
)。此時，基準電壓(VREF
)被設成低於VDD
電壓的電壓。從而，當重置端子被施加0 V的電壓時，第二比較器(300)輸出低頻信號，當由於階梯函數而被施加VDD
電壓的時刻起，第二比較器(300)則輸出高頻信號(如第5圖所示的Vc1波形)。
第三比較器(400)為互斥(XOR)閘，其第一輸入端連接於第一比較器(200)，第二輸入端連接於第二比較器(300)。
在第一比較器(200)的輸出信號和第二比較器(300)的輸出信號的電位不同的情況下，第三比較器(400)輸出高頻信號(如第5圖所示的VXOR
波形)。如第5圖所示，第三比較器(400)的高頻信號在期間(tw
)內被輸出，並可以期間(tw
)作為脈波幅度的脈波表現出來。
在本發明的實施例中，在重置端子與第三比較器(400)之間並連接有與第一比較器(200)相同的比較器，即第二比較器(300)，因此可以防止比較器本身的延遲(delay)對第三比較器(400)的脈波幅度(tw
)造成的影響。
計數器(500)中，啟用端子(EN)連接於第三比較器(400)的輸出端，基準時鐘(reference clock)被輸入至時鐘端子(CLK)。
如第5圖所示，具有脈波幅度(tw
)的脈波從第三比較器(400)輸入的期間內，計數器(500)對所輸入的基準時鐘的數量進行計數。此時，根據計數器(500)是增序計數器(UP-counter)還是減序計數器(DOWN-counter)，計數器(500)的輸出數量(P)會不同。
在計數器(500)為增序計數器的情況下，增序計數器對在脈波幅度(tw
)內所輸入的基準時鐘的數量(P)進行計數並輸出至數位區塊(600)。
在計數器(500)為減序計數器的情況下，減序計數器考慮好電阻(RREF
)和電容(CREF
)後，對脈波幅度(tw
)期間內所施加的基準時鐘的基準數量(PRC
)進行計算並提前決定。例如，當透過電阻(RREF
)和電容(CREF
)的值來計算出來的脈波幅度(tw
)為10us，且基準時鐘為40MHz時，減序計數器計算出來的基準時鐘的基準數量會是400。由於工程變化而使得依據電阻(RREF
)和電容(CREF
)的時間常數變小時，脈波幅度(tw
)會減小，從而會使減序計數器的輸出數量(P)成為不能到達"0"的正數值。相反地，由於工程變化而使得依據電阻(RREF
)和電容(CREF
)的時間常數變大時，脈波幅度(tw
)會增加，從而使減序計數器的輸出數量(P)成為小於"0"的負數值。
數位區塊(600)連接於計數器(500)的輸出端，且根據計數器(500)的輸出數量(P)來計算出濾波器的時間常數變化率，並產生能對時間常數變化率進行校正的校正碼。
數位區塊(600)可以按功能分為兩大部分。數位區塊(600)其中一個功能是，為了校正濾波器(700)的截止頻率而判斷校正碼的生成方向，判斷校正碼應該是向降低濾波器(700)的電阻(R)值和電容(C)值的方向生成，還是應該向增加的方向生成。另一個功能是，決定應該按照指定的方向改變多少，以生成校正碼。
數位區塊(600)利用計數器(500)的輸出數量(P)來判斷濾波器(700)電阻(R)和電容(C)的時間常數(time constant)是隨著工程變化而增加還是減少。
當計數器(500)為增序計數器時，數位區塊(600)對輸出數量(P)與數位區塊(600)中已設定的時鐘的基準數量(PREF
)進行比較。數位區塊(600)在輸出數量(P)大於基準數量(PREF
)時判定為時間常數增加，並選擇降低電阻(R)值和電容(C)值的方向，當輸出數量(P)小於基準數量(PREF
)時判定為時間常數減少，並選擇增加電阻(R)值和電容(C)值的方向。數位區塊(600)產生用於校正輸出數量(P)與基準數量(PREF
)之差的校正碼。
當計數器(500)為減序計數器時，輸出數量(P)為正數時數位區塊(600)判定為時間常數減少，並選擇增加電阻(R)值和電容(C)值的方向，而輸出數量(P)為負數時則判定為時間常數增加，並選擇減少電阻(R)值和電容(C)值的方向。
數位區塊(600)可以透過如下的公式3計算出隨著工程變化而變化的時間常數變化率(a%)。
其中，PRC
為減序計數器中提前設定好的基準時鐘的基準數量。
接下來，數位區塊(600)利用時間常數變化率(a%)，透過如下公式4計算出濾波器(700)的電阻(R)值和電容(C)值的校正值(m%)，以使濾波器(700)的時間常數達到所需的時間常數。
另外，數位區塊(600)產生能使電阻(R)和電容(C)增加校正值(m%)大小的校正碼，並輸出至濾波器(700)。此時，濾波器(700)根據由數位區塊(600)輸入的校正碼，對電阻(R)和電容(C)的值進行校正，由此可以對濾波器(700)的截止頻率進行校正。
第6圖是根據本發明實施的濾波器(700)的電阻架構示意圖。
如第6圖所示，當多個電阻(R)為R-2R梯型架構的情況下，根據校正碼(code)的電阻(R)的校正值(Reff)如公式5。
從而，在預設代碼(default code)的狀態下用於對電阻(R)進行m%的變化的校正碼(code)如下公式6。
公式6中的“code“為濾波器(700)的電阻(R)的校正碼，數位區塊(600)內安裝有根據校正值(m%)來計算出電阻(R)的校正碼表。
第7圖是根據本發明實施的濾波器(700)的電容架構示意圖，第8圖是根據本發明實施的電容的校正碼表的示意圖。
如第7圖所示，多個電容(C)被並列連接且每個電容(C)上連接有開關時，數位區塊(600)內安裝有如第8圖的表，從而可以根據校正值(m%)來計算出電容(C)的校正代碼。
更具體地講，第8圖中開關的數字表示第7圖的開關符號，第8圖中的開關符號意味著接通(on)相應開關的意思。即，數位區塊(600)產生能夠根據校正值(m%)而從多個開關中選出需要接通及切斷的開關的校正碼，由此可以調節濾波器(700)的電容(C)值。
本發明的實施例中，根據構成濾波器(700)的電阻(R)和電容(C)的特性，可以選擇性地降低或增加電阻(R)和電容(C)的值。例如，可以只降低或增加電阻(R)值，可以只降低或增加電容(C)值，可以一起降低或增加電阻(R)值和電容(C)值。
綜上所述，本發明實施例中對截止頻率進行校正，以使濾波器(700)所設計的時間常數能夠維持在一定值。
綜上所述，雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．一次無源濾波器
200．．．第一比較器
300．．．第二比較器
400．．．第三比較器
500．．．計數器
600．．．數位區塊
700．．．濾波器
第1圖是用於調節類比濾波器截止頻率的電阻列的一般架構圖；
第2圖是用於調節類比濾波器截止頻率的電容列的一般架構圖；
第3a圖是採用數位-動態鏈接庫技術的截止頻率校正電路圖；
第3b圖是第3a圖中的截止頻率校正電路的時序圖；
第4圖是根據本發明實施的利用數字模式的濾波器截止頻率校正電路架構圖；
第5圖是根據本發明實施的利用數字模式的濾波器截止頻率校正電路的時序圖；
第6圖是根據本發明實施的濾波器(700)的電阻架構示意圖；
第7圖是根據本發明實施的濾波器(700)的電容架構示意圖；
第8圖是根據本發明實施的電容的校正碼表的示意圖。
100．．．一次無源濾波器
200．．．第一比較器
300．．．第二比較器
400．．．第三比較器
500．．．計數器
600．．．數位區塊
700．．．濾波器
Claims (8)
- 一種濾波器截止頻率校正電路，其輸入有從第一電壓增加到第二電壓的階梯函數(step function)，該濾波器截止頻率校正電路包括：一次無源濾波器，其包括電阻和電容，所述一次無源濾波器對所述階函數進行積分而得到第三電壓；第一比較器，用以比較所述第三電壓與已設定的第一基準電壓，當所述第三電壓高於已設定的第一基準電壓時，所述第一比較器輸出高頻信號；第二比較器，用以從施加所述第二電壓的時刻起到所述第一比較器輸出高頻信號的時刻為止的第一期間內輸出高頻信號；計數器，其第一輸入端連接於所述第二比較器的輸出端，第二輸入端連接於基準時鐘，所述計數器對所述第一期間內所輸入的基準時鐘的數量進行計數；數位區塊，用以利用所述計數器計數的基準時鐘的數量來計算出濾波器的時間常數變化率，並產生能校正所述時間常數變化率的校正碼；以及濾波器，用以根據所述數位區塊的校正碼來對截止頻率進行校正。
- 如申請專利範圍第1項所述之濾波器截止頻率校正電路，更包括第三比較器，其位於輸入所述階梯函數的輸入端和所述第二比較器之間，當所述階梯函數的電壓大於所述第一基準電壓時，所述第三比較器輸出高頻信號。
- 如申請專利範圍第1項所述之濾波器截止頻率校正電路，其中所述計數器為增序計數器。
- 如申請專利範圍第3項所述之濾波器截止頻率校正電路，其中當所述基準時鐘的數量大於設定的基準時鐘的基準數量時，所述數位區塊判定為所述濾波器的時間常數增加，當所述基準時鐘的數量小於所述基準數量時，所述數位區塊判定為所述濾波器的時間常數減少，所述數位區塊並產生用於校正所述基準時鐘的數量與基準數量之差的校正碼。
- 如申請專利範圍第1項所述之濾波器截止頻率校正電路，其中所述計數器為減序計數器，所述減序計數器從依據所述電阻和電容而計算出來的基準時鐘的基準數量開始進行減法計數。
- 如申請專利範圍第5項所述之濾波器截止頻率校正電路，其中當所述計數器的輸出數量為正數時，所述數位區塊判定為所述濾波器的時間常數降低，當所述計數器的輸出數量為負數時，所述數位區塊判定為所述濾波器的時間常數增加。
- 如申請專利範圍第1項所述之濾波器截止頻率校正電路，其中所述電阻及電容被設置於與所述濾波器相同的環境。
- 如申請專利範圍第1項所述之濾波器截止頻率校正電路，其中所述第二比較器為互斥(XOR)閘。
Priority Applications (1)
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|---|---|---|---|
| TW98142796A TWI408895B (zh) | 2009-12-14 | 2009-12-14 | 濾波器截止頻率校正電路 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914633A (en) * | 1997-08-08 | 1999-06-22 | Lucent Technologies Inc. | Method and apparatus for tuning a continuous time filter |
| US6737851B1 (en) * | 2000-07-31 | 2004-05-18 | Marvell International, Ltd. | Calibration circuit |
| US20050118980A1 (en) * | 2003-12-01 | 2005-06-02 | Hung-Chuan Pai | Variable rate RC calibration circuit with filter cut-off frequency programmability |
| US7078961B2 (en) * | 2003-05-12 | 2006-07-18 | Infineon Technologies Ag | Device and method for calibrating R/C filter circuits |
| TW200919983A (en) * | 2007-10-24 | 2009-05-01 | Ind Tech Res Inst | Method and systems for calibrating RC apparatus |
-
2009
- 2009-12-14 TW TW98142796A patent/TWI408895B/zh not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914633A (en) * | 1997-08-08 | 1999-06-22 | Lucent Technologies Inc. | Method and apparatus for tuning a continuous time filter |
| US6737851B1 (en) * | 2000-07-31 | 2004-05-18 | Marvell International, Ltd. | Calibration circuit |
| US7078961B2 (en) * | 2003-05-12 | 2006-07-18 | Infineon Technologies Ag | Device and method for calibrating R/C filter circuits |
| US20050118980A1 (en) * | 2003-12-01 | 2005-06-02 | Hung-Chuan Pai | Variable rate RC calibration circuit with filter cut-off frequency programmability |
| TW200919983A (en) * | 2007-10-24 | 2009-05-01 | Ind Tech Res Inst | Method and systems for calibrating RC apparatus |
Non-Patent Citations (2)
| Title |
|---|
| Oshima, T., Maio, K., Hioe, W., Shibahara, Y., Doi, T., "Automatic tuning of RC filters and fast automatic gain control for CMOS low-IF transceiver," Custom Integrated Circuits Conference, 2003. Proceedings of the IEEE 2003 , vol., no., pp.5,8, 21-24 Sept. 2003. * |
| Yu-Chih Chen, Wei-Hao Chiu, Tsung-Hsien Lin, "A 120-MHz active-RC filter with an agile frequency tuning scheme in 0.18-μm CMOS," VLSI Design, Automation and Test, 2008. VLSI-DAT 2008. IEEE International Symposium on , vol., no., pp.208,211, 23-25 April 2008. * |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201121232A (en) | 2011-06-16 |
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| MM4A | Annulment or lapse of patent due to non-payment of fees |