KR101000738B1

KR101000738B1 - 디지털 방식을 이용한 필터의 차단 주파수 보정 회로

Info

Publication number: KR101000738B1
Application number: KR1020080114950A
Authority: KR
Inventors: 김신녕; 유창식
Original assignee: (주)에프씨아이
Priority date: 2008-11-19
Filing date: 2008-11-19
Publication date: 2010-12-14
Also published as: KR20100056011A

Abstract

본 발명은 디지털 방식을 이용한 필터의 차단 주파수 보정 회로에 관한 것으로, 저항과 커패시터로 구성되어 제1 전압에서 제2 전압으로 증가하는 층계 함수(step function)를 제3 전압으로 적분하는 1차 수동형 필터, 상기 1차 수동형 필터의 상기 제3 전압이 설정된 제1 기준전압 이상이면 하이 신호를 출력하는 제1 비교기, 상기 제2 전압이 인가된 시점부터 상기 제1 비교기에서 하이 신호가 출력되는 시점까지의 제1 기간 동안 하이 신호를 출력하는 제2 비교기, 제1 입력단에는 상기 제2 비교기의 출력단이 연결되고 제2 입력단에는 기준 클럭이 입력되어, 상기 제1 기간 동안 입력되는 기준클럭의 개수를 카운트하는 카운터기, 상기 카운터기의 기준클럭의 개수(P)를 이용하여 필터의 시정수 변화율을 계산하고, 상기 시정수 변화율을 보정할 수 있는 보정 코드를 생성하는 디지털 블록, 상기 디지털 블록의 보정 코드에 따라 차단 주파수를 보정하는 필터를 포함한다.

이로 인해, 본 발명은 차단 주파수 조정 속도가 빨라져서 필터가 포함되는 시스템의 동작 준비 시간(warming-up time)을 줄일 수 있고, 디지털 블록이 차지하는 면적 대비 차단 주파수의 정확도가 높아지는 효과가 있다.

필터, 차단 주파수, 시정수, 비교기, XOR, 클럭, 보정

Description

디지털 방식을 이용한 필터의 차단 주파수 보정 회로{Cut-off frequency tuning circuit of filter using digital automatic}

본 발명은 디지털 방식을 이용한 필터의 차단 주파수 보정 회로에 관한 것으로, 반도체를 구현하는 공정 변화(variation)에 의해 틀어진 시정수의 변화율을 계산하고, 시정수의 변화율에 따라 차단 주파수(cut-off frequency)를 보정하는 디지털 방식을 이용한 필터의 차단 주파수 보정 회로에 관한 것이다.

전자 공학은 전반적으로 신호를 보내거나 받고 처리하는 신호에 관련된 분야이다. 그러므로, 신호가 전달되는 과정에서 원하지 않는 다른 신호가 섞일 경우, 전달하고자 하는 원래 신호만을 걸러내는 필터가 필요하다. 특히 아날로그 필터는 신호를 디지털 신호 처리 회로로 보내기 전에 원하는 정보만이 담긴 깨끗한 신호로 만들어 주는 역할을 한다.

집적회로 안에 내장된 필터는 온도변화나 생산공정에 의해 차단주파수가 변화하기 때문에 이를 보정하기 위한 차단 주파수 보정 회로는 필수적이다. 필터의 차단 주파수는 적분기의 시정수(time constant)에 의해 결정된다. 시정수는 온도변화나 생산공정의 변화에 의해 수시로 바뀌게 되므로, 차단 주파수 보정 회로는 시 정수를 일정하게 유지하는 기능을 한다.

아날로그 필터에서 차단 주파수의 정확도는 신호의 질적인 면을 결정하는 중요한 요소이다. 그러나, 반도체로 필터를 구현하면, 공정 변화에 의해 설계 시 원하는 차단 주파수에서 최대 ± 25%까지 주파수가 틀어진다. 지.엠.씨(Gm-C) 필터는 아날로그 피.엘.엘(PLL, phase-locked loop) 회로를 사용하여 차단 주파수를 조정한다. 하지만, 액티브-알씨(active-RC) 필터는 필터 설계 시 저항 값, 커패시터 값 또는 저항 및 커패시터 둘 모두의 값을 조정할 수 있도록 저항 열 및 커패시터 열 모두로 구성되어 차단 주파수를 조정한다.

도 1은 아날로그 필터의 차단 주파수를 조절하기 위한 저항 열의 일반적인 구조도이고, 도 2는 아날로그 필터의 차단 주파수를 조절하기 위한 커패시터 열의 일반적인 구조도이다.

실험적인 목적을 위하여 필터를 제작하는 경우에는 칩의 외부에서 수동으로 코드를 넣어 차단 주파수를 조절하기도 하지만, 상업적인 목적 등 실질적으로 필터를 사용할 경우에는 틀어진 차단 주파수를 원래 차단 주파수가 되도록 칩의 내부에서 조절하도록 하는 차단 주파수 보정 회로를 추가해야한다.

이러한 필요에 의하여, 차단 주파수 보정 회로에 대한 다양한 기술이 제안되어 왔다.

도 3은 디지털-DLL 기술을 적용한 차단 주파수 보정 회로를 나타내는 도면이다.

도 3을 참고하면, 저항과 커패시터로 구성된 수동형 필터에 클럭이 인가되었 을 때, 필터의 특성에 의하여 비교기(CP)에서 출력되는 클럭(D)은 필터에 인가된 클럭(VIN)과 주파수는 같으나, 일정 시간(T₁)만큼 지연된다. 만약, 공정 변화가 없어서 저항과 커패시터가 정상 값을 유지한다면, 지연 생성기(delay generator)에서 래치(latch)로 들어가는 펄스(LATCH CLK)의 상승 엣지(rising edge)와 비교기(CP)의 출력 클럭(D)의 상승 엣지가 일치한다. 하지만, 공정 변화에 의해 저항과 커패시터의 값이 커지거나 작아지면, 비교기(CP)의 출력 클럭(D)의 상승 엣지는 지연 생성기(delay generator)에서 나오는 펄스(LATCH OUT)의 상승 엣지 보다 늦게 나오거나 빨리 나오게 된다. 이렇게 비교기(CP)의 상승 엣지의 위치를 감지한 결과를 계수기(UP/DN converter)로 전달해주어 필터의 기본 저항 열 코드에서 한 비트(bit)씩 줄이거나 증가시키는 과정을 여러 번 반복하여 지연 생성기(delay generator)의 출력 펄스(LATCH CLK)의 상승 엣지와 비교기(CP) 출력 클럭(D)의 상승 엣지가 일치하도록 하는 코드를 찾아 필터로 보내서, 차단 주파수를 조절한다.

그러나 이 기술은 위에서 설명한 일련의 과정을 원하는 차단 주파수가 될 때까지 계속 반복해야 하므로, 필터가 신호를 제대로 걸러 낼 수 있을 상태가 되기까지 시간이 지나치게 오래 걸리는 문제가 있다.

본 발명이 해결하고자 하는 기술적 과제는 공정 변화에 의하여 틀어진 필터의 차단 주파수를 보정할 수 있는 디지털 방식을 이용한 필터의 차단 주파수 보정 회로를 제공하는 것이다.

본 발명의 특징에 따르면, 제1 전압에서 제2 전압으로 증가하는 층계 함수가 입력되는 필터의 차단 주파수 보정 회로가 제공된다. 이 회로는, 저항과 커패시터로 구성되어 상기 층계 함수(step function)를 제3 전압으로 적분하는 1차 수동형 필터, 상기 1차 수동형 필터의 상기 제3 전압이 설정된 제1 기준전압 이상이면 하이 신호를 출력하는 제1 비교기, 상기 제2 전압이 인가된 시점부터 상기 제1 비교기에서 하이 신호가 출력되는 시점까지의 제1 기간 동안 하이 신호를 출력하는 제2 비교기, 제1 입력단에는 상기 제2 비교기의 출력단이 연결되고 제2 입력단에는 기준 클럭이 입력되어, 상기 제1 기간 동안 입력되는 기준클럭의 개수를 카운트하는 카운터기, 상기 카운터기의 기준클럭의 개수(P)를 이용하여 필터의 시정수 변화율을 계산하고, 상기 시정수 변화율을 보정할 수 있는 보정 코드를 생성하는 디지털 블록, 상기 디지털 블록의 보정 코드에 따라 차단 주파수를 보정하는 필터를 포함한다.

본 발명의 실시 예에서는 공정 변화에 의해 틀어진 시정수 변화율을 한번에 계산하고, 디지털 블록에서 시정수 변화율에 따른 필터의 보정 코드를 생성함으로써, 차단 주파수 조정 속도가 빨라져서 필터가 포함되는 시스템의 동작 준비 시간(warming-up time)을 줄일 수 있는 효과가 있다.

또한, 본 발명의 실시 예에서는 디지털 블록에서 차단 주파수 보정 코드를 계산해낼 수 있으므로, 디지털 블록이 차지하는 면적 대비 차단 주파수의 정확도가 높아지는 효과도 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

이제 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로에 대하여 도면을 참고하여 상세하게 설명한다.

도 4는 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로의 구성도이고, 도 5는 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로의 타이밍도이다.

도 4에 나타낸 바와 같이, 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로는 1차 수동형 필터(100), 제1 비교기(200), 제2 비교기(300), 제3 비교기(400), 카운터기(500), 디지털 블록(600) 및 필터(700)를 포함한다.

이때, 필터(700)은 복수의 저항(R)과 복수의 커패시터(C)로 구성되며, 복수의 저항(R)은 선형(linear array) 구조, R-2R 사다리(ladder) 구조 등 다양한 구조로 구성될 수 있으나 본 발명에서는 복수의 저항(R)이 R-2R 사다리 구조인 것으로 가정하고 설명한다. 복수의 저항(R) 및 복수의 커패시터(C)에는 각각 스위치가 연결되어 있어서, 스위치 온/오프에 따라 필터(700)의 저항(R)과 커패시터(C) 값을 조절할 수 있다.

1차 수동형 필터(100)는 리셋(RESET) 단자에 연결되는 저항(R_REF), 제1단이 저항(R_REF)과 제2 비교기(300)의 접점에 연결되고 제2단이 접지에 연결되는 커패시터(C_REF)를 포함한다.

1차 수동형 필터(100)는 저항과 커패시터로 구성된 필터로서, 1차 수동형 필터(100)의 출력 전압(V_RC)은 아래 수학식1과 같다.

[수학식 1]

V_DD는 리셋 단자를 통해 입력되는 전압으로, 도 5에 도시된 바와 같이 V_DD 전압은 0에서 V_DD로 증가하는 층계 함수(step function)이다. 리셋 단자를 통해 입력되는 층계 함수에 의해 1차 수동형 필터(100)의 출력 전압(V_RC)는 도 5와 같이 점차적으로 증가하는 파형을 나타낸다.

제1 비교기(200)는 (+)단자가 1차 수동형 필터(100)의 출력단과 연결되고 (-)단자가 기준전압(V_REF)과 연결되는 연산 증폭기(operation amplifier)이다.

제1 비교기(200)는 1차 수동형 필터(100)의 출력 전압(V_RC)과 기준전압(V_REF)를 비교하여, 도 5와 같은 파형을 출력한다. 1차 수동형 필터(100)의 출력 전압(V_RC)이 기준전압(V_REF) 미만이면 제1 비교기(200)는 로우(low) 신호를 출력하고, 1차 수동형 필터(100)의 출력 전압(V_RC)이 기준전압(V_REF) 이상인 시점부터 제1 비교기(200)는 하이(high) 신호를 출력한다.

제1 비교기(200)의 출력 신호가 하이 신호가 되는 시점은 아래 수학식 2를 이용하여 계산할 수 있다.

[수학식 2]

기준전압(V_REF)을 일정하게 고정시킨 상태에서 1차 수동형 필터(100)의 저 항(R_REF)과 커패시터(C_REF)의 값을 특정한 값으로 정해주면, 제1 비교기(200)의 출력 신호가 하이 신호가 되는 시점을 알 수 있다.

따라서, 본 발명의 제3 비교기(400)에서는 리셋 단자에 V_DD전압이 인가된 시점부터 제1 비교기(200)에서 하이 신호가 출력되는 시점까지의 기간(t_w)을 수학식 2에 의해 계산된 시간(t)과 비교하여, 저항(R_REF)과 커패시터(C_REF)가 공정 변화에 의하여 얼마나 틀어졌는지 예측할 수 있다.

우선, 제2 비교기(300)는 (+)단자가 리셋 단자와 연결되고 (-)단자가 기준전압(V_REF)과 연결되는 연산 증폭기이다. 이때, 기준전압(V_REF)은 V_DD전압 보다 낮은 전압으로 설계된다. 따라서, 제2 비교기(300)는 리셋 단자에서 0V 전압이 인가될 때에는 로우 신호를 출력하다가 층계 함수에 따라 V_DD 전압이 인가되는 시점부터 하이 신호를 출력한다.

제3 비교기(400)는 제1 입력단이 제1 비교기(200)와 연결되고 제2 입력단이 제2 비교기(300)와 연결되는 XOR 게이트 소자이다.

제3 비교기(400)는 제1 비교기(200)의 출력 신호와 제2 비교기(300)의 출력 신호의 레벨이 서로 다른 레벨일 경우 하이 신호를 출력한다. 도 5에 도시한 바와 같이, 제3 비교기(400)에서 하이 신호는 기간(t_w)동안 출력되고, 이는 기간(t_w)을 펄스폭으로 갖는 펄스로 나타낼 수 있다.

본 발명의 실시 예에서는 리셋 단자와 제3 비교기(400) 사이에 제1 비교 기(200)와 동일한 비교기인 제2 비교기(300)를 추가로 연결함으로써, 비교기 자체의 딜레이가 제3 비교기(400)의 펄스폭(t_w)에 영향을 주는 것을 방지할 수 있다.

카운터기(500)는 인에블 단자(EN)가 제3 비교기(400)의 출력단에 연결되고 클럭 단자(CLK)로 기준클럭(reference clock)이 입력된다.

도 5에 도시된 바와 같이, 카운터기(500)는 제3 비교기(400)에서 펄스폭(t_w)을 갖는 펄스가 입력되는 동안 기준클럭이 입력되는 개수를 카운팅한다. 이때, 카운터기(500)가 업-카운터기(UP-counter)인지 다운-카운터기(DOWN-counter)인지에 따라 카운터기(500)의 출력 개수(P)는 달라진다.

카운터기(500)가 업-카운터기일 경우, 업-카운터기는 펄스폭(t_w) 동안 입력되는 기준클럭의 개수(P)를 카운팅하여 디지털 블록(600)으로 출력한다.

카운터기(500)가 다운-카운터기일 경우, 다운-카운터기는 저항(R_REF)과 커패시터(C_REF)를 고려하여 펄스폭(t_w) 동안 인가되는 기준클럭의 기준개수(P_RC)가 계산되어 미리 정해진다. 예를 들어, 저항(R_REF)과 커패시터(C_REF)의 값으로 계산된 펄스폭(t_w)이 10us이고 기준클럭이 40MHz라면, 다운-카운터기에서 기준클럭의 기준개수는 400으로 계산될 수 있다. 공정 변화에 의해서 저항(R_REF)과 커패시터(C_REF)에 의한 시정수가 작아질 경우, 펄스폭(t_w)이 감소하여 다운-카운터기의 출력 개수(P)는 "0" 에 도달하지 못하는 양수 값이 된다. 반대로 공정 변화에 의해 저항(R_REF)과 커패시 터(C_REF)에 의한 시정수가 커질 경우, 펄스폭(t_w)의 증가하여 다운-카운터기의 출력 개수(P)는 "0" 보다 작은 음수 값이 된다.

디지털 블록(600)은 카운터기(500)의 출력단과 연결되어 카운터기(500)의 출력 개수(P)에 따라 필터의 시정수 변화율을 계산하고, 시정수 변화율을 보정할 수 있는 보정 코드를 생성한다.

디지털 블록(600)은 기능적으로 크게 두 가지 부분으로 나눌 수 있다. 하나는 필터(700)의 차단 주파수를 보정하기 위하여, 필터(700)의 저항(R)과 커패시터(C)의 값을 줄이는 방향으로 보정 코드를 생성할지 늘이는 방향으로 보정 코드를 생성할지 방향을 선택하는 기능이다. 다른 하나는 정해진 방향으로 얼마나 변화시킬지 결정해서 보정 코드를 생성하는 기능이다.

디지털 블록(600)은 카운터기(500)의 출력 개수(P)를 이용하여 공정 변화에 따라 필터(700)의 저항(R)과 커패시터(C)에 의해 시정수(time constant)가 증가했는지 감소했는지 판단한다.

카운터기(500)가 업-카운터기일 경우, 디지털 블록(600)은 출력 개수(P)와 디지털 블록(600)에 설정된 클럭의 기준개수(P_REF)를 비교한다. 디지털 블록(600)은 출력 개수(P)가 기준기수(P_REF) 이상이면 시정수가 증가했다고 판단하여 저항(R)과 커패시터(C)의 값을 줄이는 방향을 선택하고, 출력 개수(P)가 기준개수(P_REF) 미만이면 시정수가 감소했다고 판단하여 저항(R)과 커패시터(C)의 값을 늘리는 방향을 선택한다. 디지털 블록(600)은 출력 개수(P)와 기준개수(P_REF)의 차이만큼을 보정하기 위한 보정 코드를 생성한다.

카운터기(500)가 다운-카운터기일 경우, 디지털 블록(600)은 출력 개수(P)가 양수이면 시정수가 감소했다고 판단하여 저항(R)과 커패시터(C)의 값을 늘이는 방향을 선택하고, 출력 개수(P)가 음수이면 시정수가 증가했다고 판단하여 저항(R)과 커패시터(C)의 값을 줄이는 방향을 선택한다.

디지털 블록(600)은 아래와 같은 수학식 3에 의해 공정 변화에 의한 시정수 변화율(a%)을 계산할 수 있다.

[수학식 3]

여기서, P_RC는 다운-카운터기에서 미리 설정된 기준클럭의 기준개수이다.

다음으로, 디지털 블록(600)은 시정수 변화율(a%)을 이용하여, 필터(700)의 시정수가 원하는 시정수를 갖도록 필터(700)의 저항(R)과 커패시터(C)의 보정값(m%)을 아래 수학식 4와 같이 계산할 수 있다.

[수학식 4]

그리고, 디지털 블록(600)은 보정값(m%)만큼 저항(R)과 커패시터(C)가 증가 하거나 감소하기 위한 보정 코드를 생성하여 필터(700)로 출력한다. 그러면, 필터(700)는 디지털 블록(600)에서 입력되는 보정 코드에 따라 저항(R)과 커패시터(C)의 값을 보정하여, 필터(700)의 차단 주파수를 보정할 수 있다.

도 6은 본 발명의 실시 예에 따른 필터(700)의 저항 구조 예시도이다.

도 6에 도시한 바와 같이, 복수의 저항(R)이 R-2R 사다리 구조인 경우, 보정 코드(code)에 따른 저항(R)의 보정값(R_eff)은 다음 수학식 5와 같다.

[수학식 5]

따라서, 디폴트 코드(default code) 상태에서의 저항(R)을 m%만큼 변화시키기 위한 보정 코드(code)는 다음 수학식 6과 같다.

[수학식 6]

수학식 6에서 "code"가 필터(700)의 저항(R)의 보정 코드인 것으로, 디지털 블록(600)에는 보정값(m%)에 따라 저항(R)의 보정 코드를 계산하는 테이블이 내장되어 있다.

도 7은 본 발명의 실시 예에 따른 필터(700)의 커패시터 구조 예시도이고, 도 8은 본 발명의 실시 예에 따른 커패시터의 보정 코드 테이블 예시도이다.

도 7에 도시한 바와 같이, 복수의 커패시터(C)가 병렬로 연결되고 각 커패시터(C)에는 스위치가 연결되어 있을 때, 디지털 블록(600)에는 도 8과 같은 테이블이 내장되어 있어서 보정값(m%)에 따라 커패시터(C)의 보정 코드를 계산할 수 있다.

보다 구체적으로, 도 8에서 스위치의 숫자는 도 7의 스위치 번호를 나타내며, 도 8에서 스위치 번호는 해당 스위치를 온(on)한다는 의미이다. 즉, 디지털 블록(600)은 보정값(m%)에 따라 복수의 스위치 중 온/오프할 스위치를 선택하는 보정 코드를 생성하여 필터(700)의 커패시터(C) 값을 조절할 수 있다.

본 발명의 실시 예에서는 필터(700)를 구성하는 저항(R)과 커패시터(C)의 특성에 따라 선택적으로 저항(R)과 커패시터(C)을 값을 줄이거나 늘릴 수 있다. 예를 들어, 저항(R) 값만을 줄이거나 늘릴 수 있고, 커패시터(C) 값만을 줄이거나 늘릴 수 있고, 저항(R) 값과 커패시터(C) 값 모두를 줄이거나 늘릴 수 있다.

이와 같이, 본 발명의 실시 예에서는 차단 주파수를 보정하여 필터(700) 설계시 설정된 시정수를 일정하게 유지할 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 아날로그 필터의 차단 주파수를 조절하기 위한 저항 열의 일반적인 구조도이다.

도 2는 아날로그 필터의 차단 주파수를 조절하기 위한 커패시터 열의 일반적인 구조도이다.

도 4는 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로의 구성도이다.

도 5는 본 발명의 실시 예에 따른 디지털 방식을 이용한 필터의 차단 주파수 보정 회로의 타이밍도이다.

도 7은 본 발명의 실시 예에 따른 필터(700)의 커패시터 구조 예시도이다.

도 8은 본 발명의 실시 예에 따른 커패시터의 보정 코드 테이블 예시도이다.

Claims

제1 전압에서 제2 전압으로 증가하는 층계 함수가 입력되는 필터의 차단 주파수 보정 회로에 있어서,

저항과 커패시터로 구성되어 상기 층계 함수(step function)를 제3 전압으로 적분하는 1차 수동형 필터,

상기 1차 수동형 필터의 상기 제3 전압이 설정된 제1 기준전압 이상이면 하이 신호를 출력하는 제1 비교기,

상기 제2 전압이 인가된 시점부터 상기 제1 비교기에서 하이 신호가 출력되는 시점까지의 제1 기간 동안 하이 신호를 출력하는 제2 비교기,

제1 입력단에는 상기 제2 비교기의 출력단이 연결되고 제2 입력단에는 기준 클럭이 입력되어, 상기 제1 기간 동안 입력되는 기준클럭의 개수를 카운트하는 카운터기,

상기 카운터기의 기준클럭의 개수(P)를 이용하여 필터의 시정수 변화율을 계산하고, 상기 시정수 변화율을 보정할 수 있는 보정 코드를 생성하는 디지털 블록, 그리고

상기 디지털 블록의 보정 코드에 따라 차단 주파수를 보정하는 필터를 포함하는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제1항에 있어서,

상기 층계 함수가 입력되는 입력단과 상기 제2 비교기 사이에 위치하여, 상기 층계 함수의 전압이 상기 제1 기준전압 이상이면 하이 신호를 출력하는 제3 비교기를 더 포함하는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제1항에 있어서,

상기 카운터기는 업-카운터기인 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제3항에 있어서,

상기 디지털 블록은,

상기 기준클럭의 개수(P)가 설정된 기준클럭의 기준개수(P_REF) 이상이면 상기 필터의 시정수가 증가했다고 판단하고,

상기 기준클럭의 개수(P)가 상기 기준개수(P_REF) 미만이면 상기 필터의 시정수가 감소했다고 판단하고,

상기 기준클럭의 개수(P)와 기준개수(P_REF)의 차이를 보정하는 보정 코드를 생성하는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제1항에 있어서,

상기 카운터기는 다운-카운터기이고, 상기 다운-카운터기는 상기 저항과 커 패시터를 이용하여 계산된 기준클럭(P_RC)의 기준개수부터 다운 카운팅하는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제5항에 있어서,

상기 디지털 블록은,

상기 카운터기의 출력 개수가 양수이면 상기 필터의 시정수가 감소했다고 판단하고,

상기 카운터기의 출력 개수가 음수이면 상기 필터의 시정수가 증가했다고 판단하는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제1항에 있어서,

상기 저항 및 커패시터는 상기 필터와 동일한 환경에 배치되는 것을 특징으로 하는 필터의 차단 주파수 보정 회로.
제1항에 있어서,

상기 제2 비교기는 XOR 게이트인 것을 특징으로 하는 필터의 차단 주파수 보정 회로.