KR20010095202A - 가변 임계점을 갖는 듀티 사이클 판정 회로 - Google Patents

가변 임계점을 갖는 듀티 사이클 판정 회로 Download PDF

Info

Publication number
KR20010095202A
KR20010095202A KR1020010017102A KR20010017102A KR20010095202A KR 20010095202 A KR20010095202 A KR 20010095202A KR 1020010017102 A KR1020010017102 A KR 1020010017102A KR 20010017102 A KR20010017102 A KR 20010017102A KR 20010095202 A KR20010095202 A KR 20010095202A
Authority
KR
South Korea
Prior art keywords
signal
addition
duty cycle
circuit
data
Prior art date
Application number
KR1020010017102A
Other languages
English (en)
Other versions
KR100374368B1 (ko
Inventor
니이지마신지
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20010095202A publication Critical patent/KR20010095202A/ko
Application granted granted Critical
Publication of KR100374368B1 publication Critical patent/KR100374368B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
    • G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
    • G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
    • G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • G11B27/32—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier
    • G11B27/322—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier used signal is digitally coded
    • G11B27/324—Duty cycle modulation of control pulses, e.g. VHS-CTL-coding systems, RAPID-time code, VASS- or VISS-cue signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
    • H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/90—Tape-like record carriers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/90—Tape-like record carriers
    • G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

듀티 사이클 판정 회로는 예를 들어 VTR 에 사용된다. 듀티 사이클 판정 회로는 피측정 신호의 포텐셜 레벨에 따라 카운트 클록 신호를 업 카운트 또는 다운 카운트하는 부호 비트 부가 업/다운 카운터, 카운트 클록 신호를 업 카운트하는 업 카운터, 업 카운터의 카운트값의 소정의 비율에 대응하는 값을 갖는 가산 데이터를 만드는 가산 데이터 발생 회로, 및 상기 가산 데이터 발생 회로에 의해 만들어진 상기 가산 데이터를 가산하는 부호 비트 부가 가산 회로를 포함한다. 가산 회로의 부호 비트는 듀티 사이클 판정 회로의 판정 결과 신호로서 출력된다. 원하는 임계점을 사용함으로써 피측정 신호의 듀티 사이클 판정을 수행하기 위해 업 카운터의 카운트값의 소정의 비율이 특정된다.

Description

가변 임계점을 갖는 듀티 사이클 판정 회로{DUTY CYCLE DISCRIMINATING CIRCUIT HAVING VARIABLE THRESHOLD POINT}
본 발명은 듀티 사이클 판정 회로에 관한 것으로서, 특히 듀티 사이클 판정의 임계점이 변화될 수 있는 비디오 테이프 리코더 등에 사용될 수 있는 듀티 사이클 판정 회로에 관한 것이다.
듀티 사이클 판정 회로 또는 펄스폭 판정 회로는 예를 들어 VHS 형 VTR 과 같은 비디오 테이프 리코더 (VTR) 등에 사용된다. 듀티 사이클 판정 회로는 입력 펄스 신호가 임계치보다 더 크거나 더 작은지를 판정하는데 사용된다.
종래의 듀티 사이클 판정 회로의 하나로서, NEC Corporation 에 의해 제조된 μPD78492x 시리즈 IC 장치에 집적된 VISS 검출 회로에 사용되는 판정 회로가 공지되어 있다.
VISS 는 VHS Index Search System 의 약자이고, 예를 들어, 재생 영상 신호의 시작부를 검출하거나 인덱싱하는데 사용된다. VISS 검출 회로에서, 듀티 사이클 판정 회로는 소정의 2 진 패턴, 즉, 인덱스 신호에 대응하는 VISS 패턴을 검출하는데 사용된다. 소정의 2 진 패턴은 예를 들어, VHS 비디오 테이프상에 기록된 제어 신호의 서로 다른 듀티 사이클에 대응하는 "1" 및 "0" 을 사용함으로써 나타내어진다.
도 10 은 VISS 검출 회로에서 사용되는 종래의 듀티 사이클 판정 회로를 나타내는 블록도이다. 도 11 은 도 10 의 듀티 사이클 판정 회로의 동작을 나타내는 타이밍도이다. 도 10 의 듀티 사이클 판정 회로는 부호 비트 부가 업/다운 카운터 또는 부호 부가 업/다운 카운터 (51), 프리셋값 레지스터 (52), 에지 검출 회로 (55), 제어 레지스터 (56) 및 래치 회로 (58) 를 포함한다.
업/다운 카운터 (51) 는 고정된 주파수를 갖는 카운트 클록 신호 (FCLK) 를 수신한다. 업/다운 카운터 (51) 는 재생 제어 신호 (PBCTL 신호) 를 수신하고, 그 PBCTL 신호의 포텐셜 레벨에 따라 업 카운트 동작 또는 다운 카운트 동작을 수행한다. 예를 들어, PBCTL 신호가 "0" 일 때, 업/다운 카운터 (51) 는 다운 카운트 동작을 수행하고, PBCTL 신호가 "1" 일 때, 업/다운 카운터 (51) 는 업 카운트 동작을 수행한다. 업/다운 카운터 (51) 의 인에이블/클리어는 제어 레지스터 (56) 로부터의 신호에 의해 제어된다.
프리셋값 레지스터 (52) 는 업/다운 카운터 (51) 에 기입되는 데이터값을 저장한다. 데이터값은 에지 검출 회로 (55) 로부터 공급되는 리로드(re-load) 신호의 하강 에지와 동기하여 프리셋값 레지스터 (52) 로부터 출력된다.
업/다운 카운터 (51) 의 최상위 비트 (MSB) 는 부호 비트이다. 부호 비트가 "0" 일 때, 업/다운 카운터 (51) 는 양수를 나타내고, 부호 비트가 "1" 일 때, 업/다운 카운터 (51) 는 음수를 나타낸다. 이 최상위 비트 (MSB) 가 래치 회로 (58) 로 입력된다. 래치 회로 (58) 는 D 형 플립플롭 회로일 수도 있고, 에지 검출 회로 (55) 로부터 출력되는 리로드 신호의 상승 에지에 응답하여 업/다운 카운터 (51) 의 MSB 를 유지한다. 래치 회로 (58) 에 의해 유지되는 MSB 는 듀티 사이클 판정 회로의 출력 신호, 즉, 판정 결과 신호가 된다.
에지 검출 회로 (55) 는 제어 레지스터 (56) 의 내용에 의해 지정되는 에지를 검출할 때 리로드 신호를 출력한다.
펄스 폭 판정 회로의 외부에 설치되어 있는 중앙 처리 장치 (CPU) 등 (도시하지 않음) 으로부터 제어 레지스터 (56) 및 프리셋값 레지스터 (52) 로 데이터를 기입할 수 있다.
도 11 을 참조하면, 도 10 의 종래의 듀티 사이클 판정 회로의 동작을 간략하게 설명한다. 도 11 의 타이밍도에 나타난 바와 같이, 종래의 듀티 사이클 판정 회로는 부호 비트 부가 업/다운 카운터 (51) 또는 부호 부가 업/다운 카운터 (51) 를 사용하여 듀티 사이클을 판정한다. 업/다운 카운터 (51) 는 PBCTL 신호가 하이 포텐셜 레벨에 있는 구간 동안 카운트 클록 신호 (FCLK) 를 업 카운트하고, PBCTL 신호가 로우 포텐셜 레벨에 있는 구간 동안 카운트 클록 신호 (FCLK) 를 다운 카운트한다.
통상, 판정의 오차를 감소시키기 위해서, PBCTL 신호의 듀티 사이클이 판정될 때, 가능한 듀티 사이클의 중간값은 사전에 프리셋값 레지스터 (52) 에 저장된다.
즉, VISS 검출에서, PBCTL 신호는 2 진 데이터를 나타내는 "0" 및 "1" 에 대응하여, 60 % 의 듀티 사이클 및 30 % (정확히 27.5 %) 의 듀티 사이클을 갖는다. 따라서, 이 2 종의 듀티 사이클 사이의 판정은 임계점으로서 60 % 및 30 % 사이의 중간값인 약 45 % 의 듀티 사이클을 사용하여 수행된다.
45 % 의 듀티 사이클을 갖는 PBCTL 신호가 업/다운 카운터 (51) 로 입력될 때 업/다운 카운터 (51) 가 PBCTL 신호의 일 주기후에 영점이 되기 위해서, PBCTL 신호의 일 주기에 대응하는 카운트값을 프리셋값 레지스터 (52) 에 저장할 필요가 있다. 예로서, PBCTL 신호의 일 주기가 200 클록 사이클에 대응할 때, 저장 데이터 "20" 을 프리셋값 레지스터 (52) 에 저장할 필요가 있다.
이 구조에서, PBCTL 신호의 듀티 사이클이 45 % 보다 클 때, 예를 들어 60 % 일 때, 부호 비트 부가 업/다운 카운터 (51) 의 카운트값은 양의 값으로 되고, PBCTL 신호의 듀티 사이클이 45 % 보다 작을 때, 예를 들어 30 % 일 때, 부호 비트 부가 업/다운 카운터 (51) 의 카운트값은 음의 값으로 된다.
듀티 사이클 판정에 대한 제 2 종래 기술로서, 다음과 같은 방법이 공지되어 있다 (도시하지 않음).
즉, 이 방법에서, 카운터 및 2 개의 레지스터 (A 및 B) 가 사용된다. 카운터는 일정 구간을 갖는 클록 펄스 신호를 수신하고 업 카운트한다. 레지스터 (A 및 B) 는 측정되거나 피측정 신호에 의해 특정되는 소정의 시간동안 카운터의 카운트값을 저장한다. 레지스터 (A) 는 측정될 신호가 하이 포텐셜 레벨에 있는 동안 시간에 대응하여 카운트값을 저장하고, 레지스터 (B) 는 측정될 신호의 일 주기에 대응하여 카운트값을 저장한다.
측정될 신호의 듀티 사이클은 외부의 CPU 에 의해 레지스터 (A 및 B) 에 저장되는 값에 산술 동작을 수행함으로써 얻어진다.
즉, 듀티 사이클은 다음과 같은 산술 동작에 의해 얻어진다.
듀티 사이클 = (레지스터 A 의 카운트값)/(레지스터 B 의 카운트값)
이 방법은 매우 간단하지만, 정확한 듀티 사이클값을 제공한다.
제 3 종래 기술로서, 입력 신호의 주기에 따라 카운트 클록 신호의 주기가 선택되는 듀티 사이클 판정 회로가 공지되어 있다. 따라서, 입력 신호의 주기가 다양한 범위로 변화한다 하더라도, 일정한 리로드값을 사용하여 듀티 사이클을 판정할 수 있다.
그런데, 제 1 종래 기술에 대하여, 비디오데이프는 VTR 에서 빨리 감기거나 (FF) 또는 되감길 때, PBCTL 신호의 주기는 모터 속도의 변화에 따라 변화한다. 이러한 경우, PBCTL 신호의 듀티 사이클을 정확하게 판정할 수 있다. 이 경우, PBCTL 신호가 VISS 패턴을 나타내는지 여부를 검출하기 위해서, 2 가지 종류의 듀티 사이클, 즉, 30 % 와 60 % 사이의 듀티 사이클을 판정하는 것이 필요하다.
도 11 의 타이밍도에서, 업/다운 카운터 (51) 의 리로드값은 00H, 즉, 16 진법으로 0 이다. 그런데, 통상, 듀티 사이클 판정이 수행될 때, 2 종류의 듀티 사이클 사이의 중간값은 프리셋값 레지스터 (52) 에 미리 저장되고, 프리셋값 레지스터 (52) 에 저장된 중간값은 부호 부가 업/다운 카운터 (51) 에 리로드된다.
그런데, PBCTL 신호의 주기가 변화할 때, 부호 비트 부가 업/다운 카운터 (51) 의 카운트값은 PBCTL 신호의 일 주기가 경과한 후에 크게 변화한다. 따라서, PBCTL 신호의 변화에 따라 프리셋값 레지스터 (52) 에 저장된 값을 변화시키는 것이 필요하다.
프리셋값 레지스터 (52) 에 저장된 값이 변화하지 않을 때, PBCTL 신호의 듀티 사이클을 정확하게 판정할 수 없다. 프리셋값 레지스터 (52) 에 저장된 값을 변화시키기 위해서, 외부의 CPU 등에 의해 프리셋값 레지스터 (52) 에 저장된 값을 만드는 것이 필요하다.
또한, 프리셋값 레지스터 (52) 에 저장된 데이터는 다음 시간에 입력되는 PBCTL 의 주기의 기대 또는 예측에 기초하여 만들어진다. 따라서, 데이터의 오차가 클 수 있고 프리셋값 레지스터 (52) 에 저장되는 데이터를 변화시킬 때를 결정하기 어렵게 된다.
상술한 제 2 종래 기술에서, 피측정 신호, 즉, PBCTL 신호의 매 주기당 듀티 사이클을 계산할 필요가 있다. 따라서, PBCTL 신호의 주기가 작을 때, 예를 들어, 100 ㎲ 일 때, 비디오 테이프는 VTR 에서 빨리 감기거나 (FF) 또는 되감기는 상태에서, CPU 의 처리 적재는 매우 커진다. VISS 시스템의 듀티 사이클 판정에서, 정확한 듀티 사이클값을 얻을 필요는 없으나, 더 큰 듀티 사이클과 더 작은듀티 사이클 사이를 판정할 필요는 있다. 따라서, PBCTL 신호의 매 주기당 듀티 사이클값을 얻기 위해서 CPU 처리 전력으로 산술 동작을 수행하는 것은 낭비이다.
제 3 종래 기술 방법에 대해서, 입력 신호, 즉, PBCTL 신호의 주기에 따라 카운트 클록 신호의 주기를 변화시킬 필요가 있기 때문에, 듀티 사이클 판정 회로의 구조는 더욱 복잡해진다. 또한, 업/다운 카운트 주기에 따라 카운트 클록 신호의 주기를 적절히 변화시키기가 어렵다.
본 발명의 목적은 종래의 듀티 사이클 판정 회로의 결점을 해결하는데 있다.
본 발명의 다른 목적은 입력 신호의 듀티 사이클이 판정의 감소된 오차로 판정될 수 있는 듀티 사이클 판정 회로를 제공하는데 있다.
본 발명의 또다른 목적은 입력 신호의 듀티 사이클이 감소된 판정의 오차를 갖고 단순한 회로 구조를 갖는 듀티 사이클 판정 회로를 제공하는데 있다.
본 발명의 또다른 목적은 입력 신호의 주기가 크게 변화한다 하더라도 입력 신호의 듀티 사이클이 감소된 판정의 오차를 갖을 수 있는 듀티 사이클 판정 회로를 제공하는데 있다.
본 발명의 또다른 목적은 판정 임계치 등을 제공하기 위해 외부의 CPU 등을 사용하지 않고 입력 신호의 듀티 사이클이 판정될 수 있는 듀티 사이클 판정 회로를 제공하는데 있다.
본 발명의 또다른 목적은 판정 임계치를 제공하기 위해 외부의 CPU 등을 사용하지 않고 입력 신호의 주기가 크게 변화한다 하더라고 감소된 판정의 오차로입력 신호의 듀티 사이클이 판정될 수 있는 듀티 사이클 판정 회로를 제공하는데 있다.
첨부한 도면을 참조하여 다음과 같은 발명의 상세한 설명을 통해 본 발명의 특징 및 이점들이 더욱 명확해지고, 도면 전체를 통해 유사한 도면 부호는 동일하거나 대응하는 부분을 나타내는데,
도 1 은 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로의 구조를 나타내는 블록 회로도,
도 2 는 도 1 의 듀티 사이클 판정 회로에 사용되는 가산 데이터 발생 회로의 상세한 구조를 나타내는 블록 회로도,
도 3 은 도 1 에 나타낸 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로의 동작을 설명하는데 사용되는 타이밍도,
도 4 는 도 1 의 듀티 사이클 판정 회로의 듀티 사이클 판정의 과정을 나타내는 흐름도,
도 5 는 본 발명에 따른 듀티 사이클 판정 회로의 동작의 원리를 나타내는 파형도,
도 6 은 본 발명의 제 2 실시예에 따른 듀티 사이클 판정 회로의 구조를 나타내는 블록 회로도,
도 7 은 도 6 의 듀티 사이클 판정 회로에 사용되는 가산 데이터 발생 회로의 상세한 구조를 나타내는 블록 회로도,
도 8 은 본 발명의 제 3 실시예에 따른 듀티 사이클 판정 회로의 구조를 나타내는 블록 회로도,
도 9 는 본 발명의 제 4 실시예에 따른 듀티 사이클 판정 회로의 구조를 나타내는 블록 회로도,
도 10 은 종래의 듀티 사이클 판정 회로의 구조를 나타내는 블록 회로도,
도 11 은 도 10 에 나타난 듀티 사이클 판정 회로의 동작을 설명하는데 사용되는 타이밍도,
도 12 는 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로에서의 듀티 사이클 판정의 결과를 나타내는 표,
도 13 는 본 발명의 제 2 실시예에 따른 듀티 사이클 판정 회로에서의 듀티 사이클 판정의 임계점의 선택의 결과를 나타내는 표, 및
도 14 는 본 발명의 제 3 실시예에 따른 듀티 사이클 판정 회로의 듀티 사이클 판정의 결과를 나타내는 표이다.
※ 도면의 주요 부분에 대한 부호의 설명
1 : 부호 부가 업/다운 카운터 2 : 업 카운터
3, 100 : 가산 데이터 발생 회로 4, 55 : 상승 에지 검출 회로
5. 102 : 가산 회로 6 : 가산기
7 : 가산 결과 레지스터 8 : 지연 회로
10 : 피측정 신호 12 : 카운트 클록
13 : 에지 검출 신호 14 : 부호 비트 신호
15 : 피가산 데이터 16 : 가산 데이터
17 : 초기화 신호 20 : 판정 결과 신호
30 : 쉬프트 수 지정 신호 31 : 바이패스 지정 신호
32 : 양·음 지정 신호 52 : 프리셋값 레지스터
56 : 제어 레지스터 58 : 래치
210 : 피가산 레지스터 211 : 가산 레지스터
본 발명의 일 태양에 따르면, 듀티 사이클 판정 회로가 제공된다.
피측정 신호의 포텐셜 레벨에 따라 카운트 클록 신호를 업 카운트 또는 다운 카운트하는 부호 비트 부가 업/다운 카운터, 피측정 신호의 포텐셜 레벨에 관계없이 카운트 클록 신호를 업 카운트하는 업 카운터, 업 카운터의 카운트값의 소정의 비율에 대응하는 값을 갖는 가산 데이터를 발생시키는 가산 데이터 발생 회로, 및 업/다운 카운터의 카운트값 및 가산 데이터 발생 회로에 의해 만들어진 가산 데이터를 가산하는 부호 비트 부가 가산 회로를 포함하고, 듀티 사이클 판정 회로의 판정 결과 신호로서 부호 비트 부가 가산 회로의 부호 비트가 출력되고, 듀티 사이클 판정의 원하는 임계점을 사용하여 피측정 신호의 듀티 사이클 판정을 수행하기 위해 업 카운터의 카운트값의 소정의 비율이 특정된다.
이 경우, 듀티 사이클 판정 회로는 피측정 신호의 상승 에지를 검출하고 그 상승 에지의 검출에 응답하여 펄스형 에지 검출 신호를 출력하는 에지 검출 회로를 더 포함하는 것이 바람직하다.
듀티 사이클 판정 회로는 에지 검출 신호를 수신하고 에지 검출 신호를 소정의 시간동안 지연시켜 초기화 신호를 출력하는 지연 회로를 더 포함하는 것이 바람직하다.
업/다운 카운터는 초기화 신호에 의해 초기화되고 업/다운 카운터의 최상위비트 (MSB) 는 부호 비트로서 출력되는 것이 바람직하다.
가산 회로는 업/다운 카운터의 카운트값 및 가산 데이터 발생 회로에 의해 발생된 가산 데이터를 가산하는 가산기, 및 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 더 포함하는 것이 이점이 있고, 가산 결과 레지스터의 부호 비트는 듀티 사이클 판정 회로의 판정 결과 신호로서 출력된다.
가산 데이터 발생 회로에서, 업 카운터로부터의 카운트값이 소정의 수의 비트 또는 비트들만큼 우측으로 쉬프트되고 "0" 이 대응하는 수의 상위 비트 또는 비트들 각각에 삽입되어 상기 가산 데이터를 얻는 것이 이점이 있다.
업 카운터로부터의 카운트값이 16 비트를 갖고 3 비트만큼 우측으로 쉬프트되고 "0" 이 우측으로 쉬프트된 데이터의 상위 3 비트의 각각에 삽입되어 가산 데이터로서 16 비트를 얻는 것이 이점이 있다.
가산 데이터 발생 회로는, 카운트값을 서로 다른 수의 비트만큼 각각 우측으로 쉬프트한 후 업 카운터로부터 카운트값을 저장하는 복수의 레지스터, 및 쉬프트 수 지정 신호에 따라 레지스터에 저장되는 데이터를 선택적으로 출력하는 제 1 선택기를 포함하는 것이 바람직하다.
가산 데이터 발생 회로는 제 1 선택기로부터 출력되는 데이터를 수신하고 제 1 선택기로부터 출력되는 데이터의 보수 데이터를 출력하는 보수 회로, 및 양·음 지정 신호에 따라 제 1 선택기 또는 보수 데이터로부터 출력되는 데이터를 선택적으로 출력하는 제 2 선택기를 더 포함하는 것이 바람직하다.
바이패스 지정 신호에 따라 제 2 선택기로부터 출력되는 데이터 또는 업/다운 카운트의 카운트값을 선택적으로 출력하는 제 3 선택기를 더 포함하는 것이 더욱 바람직하다.
듀티 사이클 판정 회로는 가산 데이터 발생 회로 대신에, 업 카운터의 카운트값, 에지 검출 신호 및 승산 상수 지정 신호를 수신하고에지 검출 신호의 입력과 동기하여 승산 상수 지정 신호로서 입력된 상수와 업 카운터의 카운트값을 승산하여 가산 데이터를 발생시키는 승산 회로를 포함하는 것이 이점이 있다.
듀티 사이클 판정 회로는 에지 검출 신호를 수신하고 에지 검출 신호를 소정의 시간동안 지연시켜 초기화 신호를 출력하는 지연 회로를 더 포함하는 것이 이점이 있다.
가산 회로는 업/다운 카운터의 카운트값 및 가산 데이터 발생 회로에 의해 발생된 가산 데이터를 가산하는 가산기, 및 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 포함하는 것이 더욱 이점이 있고, 가산 결과 레지스터의 부호 비트는 듀티 사이클 판정 회로의 판정 결과 신호로서 출력된다.
가산 회로는 에지 검출 신호의 상승 에지에 응답하여 피가산 데이터로서 업/다운 카운터의 카운트값을 저장하는 피가산 데이터 레지스터, 에지 검출 신호의 상승 에지에 응답하여 가산 데이터를 저장하는 가산 데이터 레지스터, 피가산 데이터 레지스터에 저장된 데이터 및 가산 데이터 레지스터에 저장된 데이터를 가산하는 가산기, 및 에지 검출 신호의 하강 에지에 응답하여 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 포함하는 것이 바람직하다.
듀티 사이클 판정 회로는 에지 검출 신호를 수신하고 에지 검출 신호를 소정의 시간동안 지연시켜 초기화 신호를 출력하는 지연 회로를 더 포함하는 것이 바람직하다.
가산 데이터 발생 회로에서, 업 카운터로부터의 카운트값이 소정의 수의 비트 또는 비트들만큼 우측으로 쉬프트하고 "0" 이 대응하는 수의 상위 비트 각각에 삽입되어 가산 데이터를 얻는 것이 바람직하다.
업 카운터로부터의 카운트값이 16 비트를 갖고 3 비트만큼 우측으로 쉬프트되고 "0" 이 우측으로 쉬프트된 데이터의 상위 3 비트 각각에 삽입되어 가산 데이터로서 16 비트 데이터를 얻는 것이 이점이 있다.
바람직한 실시예의 설명
우선, 도면을 참조하여, 본 발명의 제 1 실시예에 대해 설명한다. 도 1 은 본 발명의 제 1 실시예에따른 듀티 사이클 판정 회로의 블록 회로 구조를 나타낸다.
도 1 에 나타낸 바와 같이, 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로는 부호 부가 업/다운 카운터 (1) 또는 부호 비트 부가 업/다운 카운터 (1), 업 카운터 (2), 가산 데이터 (또는 가산 데이터) 발생 회로 (3), 상승 에지 검출 회로 (4), 가산 회로 (5) 및 지연 회로 (8) 를 포함한다.
부호 비트 부가 업/다운 카운터 (1) (VUDC1) 는 듀티 사이클이 판정되는 재생 제어 (PBCTL) 신호와 같은 피측정 신호 (10) 의 상태에 따라 공급되는 카운트 클록 (12) 을 다운 카운트한다. 업/다운 카운터 (1) 는 공급되는 초기화 신호 (17) 에 의해 초기화되거나 클리어된다. 업/다운 카운터 (1) 는 최상위 비트(MSB) 를 부호 비트 신호 (14) 로서 출력한다.
업 카운터 (2) 는 카운트 클록 (12) 을 업 카운트하고, 초기화 신호 (17) 에 의해 초기화되거나 클리어된다.
가산 데이터 발생 회로 (3) 는 업 카운터 (2) 의 카운트값을 받아들이고, 가산 데이터 (16) 를 발생시키고 출력한다. 가산 데이터 발생 회로 (3) 의 동작은 상승 에지 검출 회로 (4) 로부터 공급되는 에지 검출 신호 (13) 에 의해 제어된다.
상승 에지 검출 회로 (4) 는 피측정 신호 (10) 의 상승 에지 각각이 검출될 때 발생되는 펄스형 신호인 에지 검출 신호 (13) 를 만들어낸다.
지연 회로 (8) 는 초기화 신호 (17) 를 출력하기 위해 에지 검출 신호 (13) 를 수신하고 에지 검출 신호 (13) 을 소정의 시간 구간동안 지연시킨다.
가산 회로 (5) 는 가산기 (6) 및 가산 결과 레지스터 (7) 를 포함한다. 가산기 (6) 는 가산 데이터 발생 회로 (3) 로부터 가산 데이터 (16), 및 가산되는 데이터 또는 업/다운 카운터 (1) 의 카운트값인 피가산 데이터 (5) 를 수신한다. 가산 회로 (5) 는 에지 검출 신호 (13) 에 기초한 제어에 따라 가산기 (6) 에 의해 가산 데이터 (16) 과 피가산 데이터 (15) 의 가산 동작을 수행하고, 가산 결과 레지스터 (7) 의 가산의 결과를 저장한다. 가산 회로 (5) 는 판정 결과 신호 (20) 로서 가산 결과 레지스터의 부호 비트, 즉, MSB 의 값을 출력한다.
도 2 는 제 1 실시예에 따른 도 1 의 가산 데이터 발생 회로 (3) 의 상세한 구조를 나타낸다. 도 2 에 나타낸 바와 같이, 가산 데이터 발생 회로 (3) 는,예를 들어, 에지 검출 신호 (13) 에 동기하여 입력 2 진값을 받아들이고 저장하여 가산 회로로 출력하는 레지스터를 포함한다. 특히, 가산 데이터 발생 회로 (3) 에서, 예를 들어, 업 카운터 (2) 로부터의 16 비트의 길이를 갖는 카운트값이 3 비트만큼 우측으로 쉬프트되고 에지 검출 신호 (13) 에 동기하여 가산 데이터 발생 회로 (3) 의 하위 13 비트내로 입력된다. 이 경우, "0" 데이터는 가산 데이터 발생 회로 (3) 의 상위 3 비트내로 입력된다. 따라서, 가산 데이터 발생 회로 (3) 는 상위 3 비트가 모두 0 이고 하위 13 비트가 업 카운터 (2) 의 카운트값의 상위 13 비트에 대응하는 16 비트의 길이를 갖는 가산 데이터 (16) 를 만들어낸다. 따라서, 가산 데이터 (16) 의 값은 업 카운터 (2) 의 카운트값의 1/8 인 값에 대응한다.
본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로의 동작을 설명한다.
우선, 도 5a 내지 도 5d 를 참조하여, 상술한 구조를 사용함으로써 본 발명의 특징적인 특성에 따라 "중간 듀티 사이클과는 다른 임계점에 기초한 판정" 이 실현될 수 있는 이유를 설명한다.
도 5a, 도 5b, 도 5c 및 도 5d 는 피측정 신호 (10) 의 듀티 사이클과 피측정 신호 (10) 의 다양한 듀티 사이클의 업/다운 카운터 (1) 의 카운트값 사이의 관계를 나타낸다. 도 5d 는 피측정 신호 (10) 의 듀티 사이클이 25 % 인 경우 업 카운터 (2) 의 카운트값의 변화를 나타낸다.
도 5a 의 (a) 는 피측정 신호 (10) 가 50 % 의 듀티 사이클을 갖는 상태를 나타낸다. 이 경우, 도 5a 의 (b) 에 나타낸 바와 같이, 부호 비트 부가 업/다운 카운터 (1) (VUDC1) 의 업 카운트 구간 및 다운 카운트 구간이 서로 동일하기 때문에, 일 주기의 신호 펄스를 입력한 후 업/다운 카운터 (1) 의 카운트값이 "0" 이 된다.
따라서, 도 5b 에 나타낸 바와 같이, 피측정 신호 (10) 의 듀티 사이클이 50 % 보다 작을 때, 일 주기후의 업/다운 카운터 (1) 의 카운트값은 음이 되고, 업/다운 카운터 (1) 의 부호 비트 신호 (14) 는 "1" 을 나타낸다. 또한, 도 5c 에 나타낸 바와 같이, 피측정 신호 (10) 의 듀티 사이클이 50 % 보다 클 때, 일 주기 후의 업/다운 카운터 (1) 의 카운트값이 양이 되고, 업/다운 카운터 (1) 의 부호 비트 신호 (14) 는 "0" 을 나타낸다.
이와 같은 방법으로, 피측정 신호 (10) 의 듀티 사이클 판정의 임계점이 50 % 로 설정될 때, 업/다운 카운터 (1) 의 부호 비트 신호 (14) 로부터 듀티 사이클을 판정할 수 있다.
도 5d 는 피측정 신호 (10) 가 25 % 의 듀티 사이클을 갖는 조건을 나타낸다. 이 경우, 업/다운 카운터 (1) 의 다운 카운트 구간이 업/다운 카운터 (1) 의 업 카운트 구간의 3 배가 된다. 따라서, 업 카운트 구간동안의 업/다운 카운터 (1) 의 최대값이 "n" 이라고 상정하면, 일 주기후의 업/다운 카운터 (1) 의 카운트값은 "-2n" 이 된다.
따라서, 검출용 임계점이 25 % 로 설정될 때, "2n" 에 대응하는 값을 일 주기 후의 업/다운 카운터 (1) 의 카운트값에 가산할 수 있다. 따라서, "2n" 에 대응하는 값과 업/다운 카운터 (1) 의 카운트값을 가산함으로써 얻어진 합산치의부호 비트로부터, 즉, 가산 결과 레지스터 (7) 에 저장된 데이터의 부호 비트에 대응하는 판정 결과 신호 (20) 로부터 듀티 사이클을 판정할 수 있다.
여기에서, 업/다운 카운터 (1) 의 카운트값에 가산되는 데이터에 대해서 설명한다. 상술한 바와 같이, 값 "2n" 이 피측정 신호 (10) 의 주기에 따라 변화하기 때문에, 피측정 신호 (10) 의 주기의 정보를 사용하여 업/다운 카운터 (1) 의 카운트값에 가산되는 데이터를 만드는 것이 필요하다.
본 발명에서, 업 카운터 (2) 는 피측정 신호 (10) 의 주기를 카운트하는데 사용된다. 도 5d 의 (a) 및 (b) 에 설명한 예에서, 도 5d 의 (c) 에 나타낸 바와 같이 일 주기 후의 업 카운터의 카운트값이 "4n" 이 된다. 따라서, 업 카운터 (1) 의 카운트값에 가산되는 데이터는 업 카운터 (2) 의 카운트값을 "2" 로 나눔으로서 얻어질 수 있다.
상술한 바와 같이, 본 발명에 따르면, 피측정 신호 (10) 의 일 신호 주기가 경과된 후에, 신호 주기에 대응하여 카운트값에 기초하여 만들어진 값이 업/다운 카운터 (1) 에 가산된다. 따라서, 피측정 신호 (10) 의, "중간점과는 다른 임계점에 기초한 듀티 사이클 분별" 을 실행할 수 있다.
다음, 예로서, 상술한 듀티 사이클 판정 회로를 VTR 의 VISS 검출 회로에 응용하는 것에 대해 설명한다.
VTR, 예를 들어, VHS 형 VTR 에서, 비디오테이프에 TV 프로그램 등을 녹화할 때, TV 프로그램 등의 영상 또는 비디오 신호와 함께 제어 신호가 비디오테이프에 녹화된다. 제어 신호는 영상 신호의 재생 타이밍을 지시한다. 녹화된 영상 신호를 재생할 때, 영상 신호는 재생 제어 (PBCTL) 신호에 동기하여 출력된다. VISS 응용에서, 제어 신호를 녹화할 때, 제어 신호의 듀티 사이클은 녹화된 영상 신호의 헤드부를 나타내는 정보를 지시하기 위해 변화된다. 헤드부를 지시하는 정보를 포함하는 재생 제어 신호 (PBCTL 신호) 를 사용함으로써, 원하는 영상 신호부를 위치시킬 수 있다.
특히, PBCTL 신호가 60 % 의 듀티 사이클을 가질 때, PBCTL 신호가 헤드 또는 인덱싱부를 나타내지 않고, 논 VISS 부를 나타낸다. PBCTL 신호가 소정의 수의 구간동안 27.5 % 의 듀티 사이클을 가질 때, PBCTL 신호가 헤드 또는 인덱싱부, 즉 VISS 부를 나타낸다. PBCTL 신호가 비디오테이프로부터의 재생 신호임으로써, PBCTL 신호의 주기가 테이프 속도에 따라 지속적으로 변화한다. 본 발명은 최적의 임계점에 기초하여 단순한 구조 및 방법을 사용하여 VISS 시스템에 필요한 듀티 사이클의 판정을 수행할 수 있는 듀티 사이클 판정 회로를 제공한다.
도 1 에 나타낸 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 회로에서, 상술한 PBCTL 신호는 피측정 신호 (10) 로서 나타낸다. 또한, 도 1 및 도 2 에서, 피측정 신호 (10) 의 듀티 사이클은 약 44 % (이론상, 43.75 %) 의 임계점을 사용하여 판정된다.
도 3 및 도 4 를 참조하여, 도 1 및 도 2 에 나타낸 제 1 실시예에 따른 듀타 사이클 판정 회로의 동작에 대해서 설명한다.
도 3 의 (a) 에 나타낸 바와 같이, 피측정 신호 (10) 는 로우 포텐션 레벨에서 하이 포텐셜 레벨로 변화하고, 이에 따라, 상승 에지 검출 회로 (40) 는 펄스형신호인 에지 검출 신호 (13) 를 출력한다. 지연 회로 (8) 는 에지 검출 신호 (13) 를 지연시키고 초기화 신호 (17) 를 발생시킨다. 초기화 신호 (17) 는 업/다운 카운터 (1) 및 업 카운터 (2) 로 공급되고, 이 카운터들 (1 및 2) 을 초기화하거나 클리어한다. 그 후, 피측정 신호 (10) 가 하이 포텐셜 레벨에 있는 동안, 업/다운 카운터 (1) 는 카운트 클록 펄스 (12) 를 업 카운트한다. 피측정 신호 (10) 의 포텐셜 레벨이 하이 포텐셜 레벨에서 로우 포텐셜 레벨로 변화한 후, 업/다운 카운터 (1) 는 카운트 클록 펄스 (12) 를 다운 카운트한다.
한편, 업 카운터 (2) 는 클리어될 때가지 카운트 클록 펄스 (12) 를 업 카운트한다. 피측정 신호 (10) 의 포텐셜 레벨이 로우 포텐셜 레벨에서 하이 포텐셜 레벨로 일 주기 경과 후에 변화할 때, 에지 검출 신호 (13) 는 상승 에지 검출 회로 (4) 로부터 출력된다. 에지 검출 신호 (3) 의 발생에 응답하여, 가산 또는 가산 데이터 발생 회로 (3) 는 동작을 시작한다.
도 2 에 나타낸 바와 같이, 가산 데이터 발생 회로 (3) 는 이 실시예에서 16 비트를 갖는 업 카운터의 카운트값을 3 비트만큼 우측으로 쉬프트하고, 가산 데이터 (16) 를 가산 회로 (5) 로 출력한다.
가산 회로 (5) 에서, 가산 데이터 (16) 가 업/다운 카운터 (1) 의 카운트값인 가산되는 데이터, 즉, 피가산 데이터 (15) 에 가산된다. 이 가산에 의해 얻어진 데이터는 에지 검출 신호 (13) 의 하강 에지에 동기하여 가산 결과 레지스터 (7) 에 저장된다. 가산 결과 레지스터 (7) 의 부호 비트인 판정 결과 신호 (20) 는 듀티 사이클 판정의 결과를 나타낸다.
이 경우, 업 카운터 (2) 의 하위 3 비트는 가산 데이터 발생 회로 (3) 에서 무시되고 라운딩 오차가 유발된다. 그런데, 예를 들어, 100 이상의 카운트 클록 신호 (12) 의 카운트 클록 펄스가 피측정 신호 (10) 의 일 주기동안 입력되도록 카운트 클록 신호 (12) 의 주파수가 결정된다면, 도 12 에 나타낸 바와 같이, 듀티 사이클 판정의 임계점의 오차를 0.4 % 이하로 감소시킬 수 있다.
VISS 검출에서, 피측정 신호 (10) 의 가장 짧은 구간은 약 10 KHz 이다. 따라서, 이 경우, 카운트 클록 신호 (12) 의 구간이 1 ㎲ 로 선택된다면, 피측정 신호 (10) 의 일 구간내에 업 카운터 (2) 로 100 이상의 카운트 클록 펄스를 공급할 수 있다. 통상의 VTR 에서, 1 ㎲ 의 주기를 갖는 카운트 클록 신호 (12) 를 만들 수 있다.
도 3 은 VISS 신호에 대응하여 27.5 % 의 듀티 사이클을 갖는 피측정 신호 (10) 가 듀티 사이클 판정 신호로 입력되는 상태를 나타낸다. 카운트 클록 신호 (12) 의 100 개의 카운트 클록 펄스가 피측정 신호 (10) 의 일 주기 동안 입력된다고 상정한다. 이 경우, 피측정 신호 (10) 가 하이 포텐셜 레벨에 있는 동안의 시간 길이는 피측정 신호 (10) 가 로우 포텐셜 레벨에 있는 동안의 시간 길이보다 짧다. 따라서, 피측정 신호 (10) 의 일 주기 후의 업/다운 카운터 (1) 의 카운트값이 음이 된다.
카운트값의 절대치 "m" 는 45 카운트값, 즉, 피측정 신호 (10) 에 대응하는 카운트값의 45 % 가 된다. 가산 데이터 발생 회로 (3) 로부터의 가산 데이터 (16) 는 업 카운터 (2) 의 카운트값 (n = 100 카운트값) 의 1/8 이고, 12 카운트값, 즉, 피측정 신호 (10) 의 일 주기에 대응하는 카운트값의 12.5 % 가 된다. 따라서, 가산 회로 (5) 의 가산 결과는 음이 되어, 판정 결과 신호 (20) 는 "1" 이 되고, 가산 결과의 절대치는 33 카운트값이 되고, 즉, 피측정 신호 (10) 의 일 주기에 대응하는 카운트값의 32.5 % 가 된다.
한편, 도 3 에 나타나 있지는 않지만, 논 VISS 신호에 대응하여, 60 % 의 듀티 사이클을 갖는 피측정 신호 (10) 가 듀티 사이클 판정 신호에 입력된다고 상정한다. 여기에서, 피측정 신호 (10) 의 일 주기동안 공급되는 카운트 클록 신호 (12) 의 카운트 클록 펄스의 수는 100 펄스이다.
이 경우, 피측정 신호 (10) 가 하이 포텐셜 레벨에 있는 시간 길이가 피측정 신호 (10) 가 로우 포텐셜 레벨에 있는 시간 길이보다 더 길다. 따라서, 피측정 신호 (1) 의 일 주기후의 업/다운 카운터 (1) 의 카운트값이 양이 된다. 또한, 카운트값의 절대치가 20 카운트값, 즉, 피측정 신호 (10) 에 대응하여 카운트값의 20 % 가 된다.
가산 데이터 발생 회로 (3) 로부터의 가산 데이터 (16) 는 12 카운트값, 즉, 피측정 신호 (10) 의 일 주기에 대응하는 카운트값의 12.5 % 가 되고, 이는 피측정 신호 (10) 의 듀티 사이클이 12.5 % 인 상술한 경우의 가산 데이터와 동일하다. 따라서, 가산 회로 (5) 의 가산 결과는 양이 되어, 판정 결과 신호 (20) 는 "0" 이 되고, 가산 결과의 절대치는 33 카운트값, 즉, 피측정 신호 (10) 의 일 주기에 대응하는 카운트값의 32.5 % 가 된다.
이 절대치는 피측정 신호 (10) 의 듀티 사이클이 27.5 % 인 경우와 동일하다. 이 사실은 듀티 사이클 판정의 임계점이 27.5 % 의 듀티 사이클과 60 % 의 듀티 사이클 사이의 중간점이 된다는 것을 나타낸다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 듀티 사이클 판정 신호는 VISS 검출에 응용되고, 듀티 사이클 판정의 임계점을 약 44 % 가 되도록 선택할 수있음으로써, VISS 신호에 대응하는 듀티 사이클과 논 VISS 신호에 대응하는 듀티 사이클 사이의 중간 임계점을 사용하여 피측정 신호 (10) 의 듀티 사이클을 판정할 수 있다.
VTR 의 경우에서, 피측정 신호 (10) 의 신호는 비디오테이프로부터의 재생 신호 (PBCTL 신호) 임으로써, PBCTL 신호의 듀티 사이클이 어느 정도 소정의 값, 즉, 60 % 및 27.5 % 로부터 벗어날 수 있다.
이러한 경우에서라도 오차가 있는 판정을 피하기 위해서, 50 % 의 임계점을 사용하지 않고 중간 임계점, 즉, 60 % 와 27.5 % 사이의 약 44 % 을 사용함으로써 듀티 사이클 판정을 수행하는 것이 중요하다.
또한, 비디오테이프가 VTR 에서 빨리 감기거나 (FF) 또는 되감기고 피측정 신호 (10) 의 주기가 지속적으로 변화할 때, 업/다운 카운터 (1) 의 카운트값은 주기에 의존하지 않고, 피측정 신호 (10) 가 하이 포텐셜 레벨에 있는 시간과 피측정 신호 (10) 가 로우 포텐셜 레벨에 있는 시간 사이의 비율에 따라 결정된다. 따라서, 이러한 경우라도, 본 발명에 따른 듀티 사이클 판정 회로는 판정을 정확하게 할 수 있다. 또한, 가산 데이터 (16) 가 피측정 신호 (10) 의 주기에 대응하는 업 카운터 (2) 에서 만들어지기 때문에, 본 발명에 따른 듀티 사이클 판정 신호는 피측정 신호 (10) 의 주기가 크게 변화한다면 정확하게 동작할 수 있다.
예를 들어, 도 10 에 나타낸 종래의 듀티 사이클 판정 회로에서, PBCTL 신호의 주기가 변화할 때, PBCTL 신호의 매 주기당 소정치를 프리셋값 레지스터 (52) 로 저장하는 것이 필요하다. PBCTL 신호를 업/다운 카운터 (51) 로 입력하기 전에 업/다운 카운터 (51) 가 소정치로 사전에 설정되기 때문에, 소정치가 다음 주기의 예측에서 만들어지는 것이 필요하다.
이러한 동작은 외부의 CPU 에 의한 제어를 필요로 한다. 또한, 소정치가 예측된 값이므로, 판정 오차가 커질 수 있다. 한편, 본 발명에서, 피측정 신호 (10) 의 일 주기가 경과된 후에, 소정의 데이터는 경과된 주기에 기초하여 자동적으로 발생된다. 따라서, 외부의 CPU 등에 의한 제어는 요구되지 않고, 판정 오차가 매우 작아, 상술한 예에서, 최대로 0.42 % 가 될 수 있다.
다음, 도면을 참조하여, 본 발명의 제 2 실시예를 설명한다. 도 6 은 본 발명의 제 2 실시예에 따른 듀티 사이클 판정 회로의 블록 회로 구조를 나타낸다.
도 6 에 나타낸 바와 같이, 제 2 실시예에 따른 듀티 사이클 판정 회로는 제 1 실시예의 가산 데이터 발생 회로 (3) 와는 서로 다른 가산 또는 가산 데이터 발생 회로 (100) 를 갖는다.
가산 데이터 발생 회로 (100) 는 쉬프트 수 지정 신호 (30), 바이패스 지정 신호 (31), 양·음 지정 신호 (32), 및 업 카운터 (2) 의 카운트값을 수신하고 가산 데이터 (16) 를 출력한다.
도 7 은 제 2 실시예에 따른 듀티 사이클 판정 회로의 가산 데이터 발생 회로 (100) 의 상세한 구조를 나타낸다. 가산 데이터 발생 회로 (100) 는 레지스터 (71 및 72), 선택기 (73, 75 및 76) 및 보수 발생 회로 (74) 를 포함한다.
가산 데이터 발생 회로 (100) 에서, 레지스터 (71) 는 업 카운터 (2) 의 카운트값 (16 비트 길이) 를 수신하고, 상위 3 비트가 모두 0 (0, 0, 0, [15:3]) 인 제 1 데이터 신호를 발생시키기 위해 카운트값을 3 비트만큼 우측으로 쉬프트한다. 대안으로서, 카운트값을 3 비트만큼 우측으로 쉬프트한 후 레지스터 (71) 는 업 카운터 (2) 의 카운트값을 수신하고 상위 2 비트가 모두 0 인 (0, 0, 0, [15:3]) 제 1 데이터 신호를 발생시킨다. 여기에서, 심볼 [15:3] 은 비트 15 부터 비트 3 까지를 나타낸다. 레지스터 (73) 는 업 카운터 (2) 의 카운트값 (16 비트 길이) 를 수신하고 상위 2 비트가 모두 0 인 (0, 0, [15:2]) 인 제 2 데이터 신호를 발생시키기 위해 카운트값을 우측으로 쉬프트한다. 대안으로서, 레지스터 (72) 는 카운트값을 2 비트만큼 우측으로 쉬프트한 후 업 카운터 (2) 의 카운트값 (16 비트 길이) 를 수신한다. 선택기 (73) 가 쉬프트 수 지정 신호 (30) 에 따라 제 1 및 제 2 데이터 신호중의 하나를 선택한다.
보수 발생 회로 (74) 는 선택기 (73) 로부터 출력 데이터의 2 의 보수 데이터를 발생시킨다. 2 의 보수 데이터는 선택기로부터의 출력 데이터의 역원을 구하고 역원 데이터에 "1" 을 더함으로써 발생된다. 선택기 (75) 는 양·음 지정 신호 (32) 에 따라 선택기 (73) 로부터의 출력 데이터 및 2 의 보수 데이터중의 하나를 선택한다. 또한, 선택기 (76) 는 바이패스 지정 신호 (31) 에 따라선택기 (75) 로부터의 출력 데이터 및 업 카운터 (2) 의 카운트값중의 하나를 선택한다. 선택기 (76) 의 출력은 16 비트 길이 ([15:0]) 를 갖는 가산 데이터 (16) 가 된다. 가산 데이터 (16) 의 최상위 비트는 부호 비트로서 작용한다.
제 2 실시예에 따른 듀티 사이클 판정 회로의 동작을 설명한다. 제 2 실시예에 따른 듀티 사이클 판정 회로는 피측정 신호 (10) 의 듀티 사이클 판정의 임계점이 복수의 점으로부터 선택될 수 있다는 점에 특징이 있다.
제 2 실시예의 가산 데이터 발생 회로 (100) 의 동작이 제 1 실시예의 가산 데이터 발생 회로 (3) 의 동작과는 서로 다른 것을 제외하고는, 제 2 실시예의 듀티 사이클 판정 회로의 동작은 제 1 실시예에 따른 듀티 사이클 판정 회로의 것과 동일하다. 따라서, 가산 데이터 발생 회로 (100) 에 대해서 설명하고, 제 2 실시예에 따른 듀티 사이클 판정 회로의 다른 부분의 상세한 설명은 여기에서는 생략한다.
가산 데이터 발생 회로 (100) 에서, 가산 데이터 (16) 의 절대치는 쉬프트 수 지정 신호 (30) 에 따라 업/다운 카운터 (2) 의 카운트값의 쉬프트 수를 선택함으로써 변화될 수 있다. 가산 데이터 (16) 가 양으로 이루어질 때, 선택기 (73) 는 레지스터 (71) 로부터 데이터 신호, 즉, 업 카운터의 카운트값을 2 비트만큼 쉬프트함으로써 얻어진 데이터를 선택한다면, 듀티 사이클 판정 신호의 임계점은 약 44 % (43.75 %) 가 된다. 선택기 (73) 는 레지스터 (72) 로부터의 데이터, 즉, 업 카운터 (2) 의 카운트값을 2 비트만큼 쉬프트함으로써 얻어진 데이터를 선택한다면, 듀티 사이클 판정의 임계점은 약 38 % (37.5 %) 가 된다.
또한, 선택기 (75) 에서, 양·음 지정 신호 (32) 에 따라 선택기 (73) 의 출력 데이터 및 2 의 보수 데이터중에서 하나를 선택할 수 있음으로써, 가산 데이터 (16) 의 양의 값 또는 음의 값을 선택할 수 있다. 가산 데이터 (16) 의 음의 값이 선택될 때, 음의 값은 가산 회로 (5) 의 업/다운 카운터 (1) 의 카운트값에 가산되고, 즉, 선택기 (73) 로부터의 출력 데이터가 업/다운 카운터 (1) 의 카운트값으로부터 차감된다. 따라서, 듀티 사이클 판정의 임계점을 50 % 보다 크게 설정할 수 있게 된다. 또한, 선택기 (76) 에서 업 카운터 (2) 의 카운트값을 선택할 수 있다. 이러한 경우에서, 업 카운터 (2) 의 카운트값 자체는 가산 데이터 (16) 가 되고, 듀티 사이클 판정의 임계점을 50 % 로 설정할 수 있다.
도 13 에 나타낸 바와 같이, 제 2 실시예에 따른 듀티 사이클 판정 회로에서, 다양한 지정 신호, 즉, 쉬프트 수 지정 신호 (30), 양·음 지정 신호 (32) 및 바이패스 지정 신호 (31) 의 값에 따라 듀티 사이클 판정의 임계점을 선택할 수 있다.
제 2 실시예에 따른 듀티 사이클 판정 회로에서, 업 카운터 (2) 의 카운트값의 쉬프트 수는 3 비트 및 2 비트가 될 수 있다. 그런데, 듀티 사이클 판정의 임계점을 변화시키는데 다른 쉬프트 수를 사용할 수 있다. 따라서, VTR 과는 다른 다양한 회로 및 장치에 응용할 수 있는 다목적 듀티 사이클 판정 회로를 제공할 수 있다.
본 발명의 제 3 실시예에 따른 듀티 사이클 판정 회로에 대해서 설명한다. 도 8 은 본 발명의 제 3 실시예에 따른 듀티 사이클 판정 회로의 블록 회로 구조를나타낸다.
도 8 에 나타낸 바와 같이, 제 3 실시예에서, 승산기 (101) 가 도 1 의 가산 데이터 발생 회로 (3) 대신에 사용되는 것을 제외하고는, 제 3 실시예에 따른 듀티 사이클 판정 회로는 제 1 실시예에 따른 듀티 사이클 판정 회로의 것과 동일한 구조를 갖는다.
승산기 (101) 는 업 카운터 (2) 의 카운트값 및 상승 에지 검출 회로 (4) 로부터의 에지 검출 신호 (13) 를 수신한다. 승산기 (101) 는 승산 상수 지정 신호 (200) 를 수신한다. 승산기 (101) 는 가산 회로 (5) 에 공급되는 가산 데이터 (16) 를 출력한다.
제 3 실시예에 따른 듀티 사이클 판정 회로의 동작을 설명한다. 제 3 실시예에 따른 듀티 사이클 판정 회로는 피측정 신호 (10) 의 듀티 사이클의 임계점을 임의로 결정할 수 있다는 특징이 있다.
상술한 바와 같이, 제 2 실시예에 따른 듀티 사이클 판정 회로에서, 업 카운터 (2) 의 카운트값이 가산 데이터 (16) 를 발생시키기 위해 쉬프트된다. 따라서, 가산 데이터를 업 카운터 (2) 의 카운트값의 1/(2n) (n 은 양수) 로 설정할 수 있다. 또한, 제 2 실시예에 따른 듀티 사이클 판정 회로에서, 듀티 사이클 판정 회로의 임계점을 제한된 수의 값으로 설정할 수 있다.
제 3 실시예에 따른 듀티 사이클 판정 회로에서, 업 카운터 (2) 의 카운트값 및 승산 상수 지정 신호로서 입력된 상수가 에지 검출 신호 (13) 의 입력에 동기하여 곱해진다.
여기에서, 승산 상수 지정 신호 (200) 는 4 비트로 이루어지고, 1/16 (0.0625) 내지 15/16 (0.9375) 의 값을 1/16 의 단계로 나타낼 수 있다. 따라서, 도 14 에 나타낸 바와 같이 듀티 사이클 판정의 임계점을 얻을 수 있다.
승산기 (101) 의 동작 자체는 공지되어 있으므로 여기에서는 설명을 생략한다. 또한, 승산기 (101) 에 관한 상술한 동작을 제외하고는, 제 3 실시예에 따른 듀티 사이클 판정 회로의 동작은 제 1 실시예에 따른 듀티 사이클 판정 회로의 동작과 동일하고, 여기에서는 그에 관한 상세한 설명을 생략하기로 한다.
제 3 실시예에서, 승산 상수 지정 신호 (200) 는 4 비트로 이루어진다. 그런데, 승산 상수 지정 신호 (200) 의 비트의 수를 증가함으로써, 듀티 사이클 판정의 임계점을 더욱 세밀히 선택할 수 있게 된다. 또한, 이 실시예에서, 승산기 (101) 로부터의 출력 데이터, 즉, 가산 데이터 (16) 는 가산 회로 (5) 에 양수로서 공급된다. 그런데, 출력 데이터의 2 의 보수를 얻을 수 있고 음수로서 출력할 수 있다. 이 경우, 듀티 사이클 판정의 임계점은 판정될 펄스 신호의 추후의 반, 즉, 50 % 이상이 될 수 있다.
다음, 도면을 참조하여, 본 발명의 제 4 실시예를 설명한다. 도 9 는 본 발명의 제 4 실시예에 따른 듀티 사이클 판정 회로의 블록 회로 구조를 나타낸다.
도 9 에 나타낸 바와 같이, 제 4 실시예에서, 가산 회로 (102) 의 구조는 제 1 실시예의 가산 회로 (5) 의 구조와는 다른 것을 제외하고는, 제 4 실시예에 따른 듀티 사이클 판정 회로는 제 1 실시예에 따른 듀티 사이클 판정 회로와 동일한 구조를 갖는다.
가산 회로 (102) 는 피가산 레지스터 (210), 가산 레지스터 (211), 가산기 (6), 가산 결과 레지스터 (7) 를 포함한다. 가산 레지스터 (210) 는 에지 검출 신호 (13) 의 상승 에지에 응답하여 피가산 데이터 (15) 를 저장한다. 가산 레지스터 (211) 는 에지 검출 신호 (13) 의 상승 에지에 응답하여 가산 데이터 (16) 를 저장한다. 가산기 (6) 는 피가산 레지스터 (210) 에 저장된 데이터와 가산 레지스터 (211) 에 저장된 데이터의 가산 동작을 수행한다. 가산 결과 레지스터 (7) 는 에지 검출 신호 (13) 의 하강 에지에 응답하여 가산기 (6) 에 의해 가산의 결과를 저장한다.
제 4 실시예에 따른 듀티 사이클 판정 회로의 동작을 설명한다. 제 4 실시예에 따른 듀티 사이클 판정 회로는 가산 회로 (102) 가 피가산 레지스터 (210) 및 가산 레지스터 (211) 를 포함한다는 특징이 있다. 피가산 레지스터 (210) 및 가산 레지스터 (211) 는 에지 검출 신호 (13) 의 발생에 동기하여 피가산 데이터 (15) 및 가산 데이터 (16) 를 각각 저장한다.
따라서, 가산 회로 (102) 의 동작을 수행을 기다리지 않고 부호 부가 업/다운 카운터 (1) 및 업 카운터 (2) 를 초기 신호 (17) 에 의해 초기화할 수 있다. 피가산 레지스터 (210) 및 가산 레지스터 (211) 가 데이터를 저장할 수 있는 동안 시간이 지연된 후 초기화 신호 (17) 를 출력하는 것이 요구된다. 따라서, 피측정 신호 (10) 의 상승 에지로부터 초기화 신호 (17) 의 생성까지의 시간을 최소화할 수 있다.
이와 같은 방법으로, 초기화 신호 (17) 는 신속하게 출력될 수 있기 때문에, 피측정 신호 (10) 의 상승 에지를 검출한 후 곧 다음 듀티 사이클 판정로 진행할 수 있다. 또한, 카운트 클록 신호 (12) 의 주기가 단축될 때, 카운트 클록을 낭비하거나 무효화시키지 않고 듀티 사이클 판정을 위해 카운트 클록 신호 (12) 를 효과적으로 사용할 수 있다.
가산 회로 (102) 에 대한 상술한 동작을 제외하고는, 제 4 실시예에 따른 듀티 사이클 판정 회로의 동작은 제 1 실시예에 따른 듀티 사이클 판정 회로와 동일하고, 여기에서는 이에 관한 상세한 설명을 생략한다.
요약하면, 본 발명에 따르면, 피측정 신호 (10) 의 일 주기가 경과한 후, 피측정 신호 (10) 의 주기에 대응하여 카운트값으로부터 만들어진 데이터를 업/다운 카운터 (1) 의 카운트값에 가산함으로써 듀티 사이클 판정의 임계점을 50 % 로부터 변화시킬 수 있게 된다. 또한, 듀티 사이클 판정의 임계점을 만들기 위해 외부 CPU 등을 사용할 필요가 없고, 듀티 사이클 판정의 오차를 감소시킬 수 있다.
3 비트 쉬프트 회로를 포함하는 간단한 회로 구조를 사용함으로써 가산 데이터 (16) 를 만들 수 있다. 듀티 사이클 판정의 임계점을 약 44 % 로 설정함으로써, 간단한 구조를 갖고 듀티 사이클 판정의 감소된 오차를 갖는 VTR 내의 VISS 검출 회로를 실현할 수 있다.
상술한 제 2 실시예에서, 다양한 지정 신호, 즉, 가산 데이터 발생 회로로 입력되는 쉬프트 수 지정 신호, 양·음 지정 신호 및 바이패스 지정 신호의 값에따라 듀티 사이클 판정의 임계점을 복수의 임계점으로부터 선택될 수 있게 한다.
제 3 실시예에 따른 듀티 사이클 판정 회로에서, 승산기는 가산 데이터 (16) 를 만드는데 사용됨으로써, 업 카운터 (1) 의 카운트값과 가산 데이터 (16) 의 비율을 자유롭게 결정할 수 있게 된다.
제 4 실시예에 따른 듀티 사이클 판정 회로에서, 피가산 레지스터 (210) 및 가산 레지스터 (211) 를 제공함으로써, 부호 부가 업/다운 카운터 (1) 및 업 카운터 (2) 르 초기화할 수 있고 피측정 신호 (10) 의 입력후 곧 다음 듀티 사이클 판정로 진행할 수 있다.
따라서, 카운트 클록 신호의 주기를 단축시킬 수 있고 피측정 신호 (10) 의 일 주기동안 입력되는 카운트 클록 펄스의 수를 증가시킬 수 있다. 따라서, 듀티 사이클 판정의 정확성을 향상시킬 수 있다.
상술한 설명에서, 본 발명은 특정의 실시예를 참조하여 설명하였다. 그런데, 첨부한 특허청구범위에 기재된 본 발명의 범위를 벗어나지 않고 다양한 변형 및 변화가 만들어 질 수 있다는 것이 당업자에게 인식된다. 따라서, 명세서 및 도면이 한정적인 의미보다는 예시적인 의미로 받아들여져야 한며, 이러한 변형이 본 발명의 범위내에 포함되어야 한다. 따라서, 본 발명은 첨부한 특허청구범위의 범위 내에서 모든 변형 및 변화를 포함하고자 의도된 것이다.

Claims (17)

  1. 피측정 신호의 포텐셜 레벨에 따라 카운트 클록 신호를 업 카운트 또는 다운 카운트하는 부호 비트 부가 업/다운 카운터;
    피측정 신호의 포텐셜 레벨에 관계없이 카운트 클록 신호를 업 카운트하는 업 카운터;
    상기 업 카운터의 카운트값의 소정의 비율에 대응한 값을 갖는 가산 데이터를 발생시키는 가산 데이터 발생 회로; 및
    상기 업/다운 카운터의 카운트값 및 상기 가산 데이터 발생 회로에 의해 발생된 상기 가산 데이터를 가산하는 부호 비트 부가 가산 회로를 포함하고,
    상기 가산 회로의 부호 비트가 듀티 사이클 판정 회로의 판정 결과 신호로서 출력되고,
    듀티 사이클 판정의 원하는 임계점을 사용함으로써 상기 피측정 신호의 듀티 사이클 판정을 수행하기 위해 상기 업 카운터의 상기 카운트값의 상기 소정의 비율이 특정되는 것을 특징으로 하는 듀티 사이클 판정 회로.
  2. 제 1 항에 있어서,
    상기 피측정 신호의 상승 에지를 검출하고 그 상승 에지의 검출에 응답하여 펄스 형상 에지 검출 신호를 출력하는 에지 검출 회로를 더 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  3. 제 2 항에 있어서,
    상기 에지 검출 신호를 수신하고 소정의 시간동안 상기 에지 검출 신호를 지연시켜 초기화 신호를 출력하는 지연 회로를 더 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  4. 제 3 항에 있어서,
    상기 업/다운 카운터는 상기 초기화 신호에 의해 초기화되고 상기 업/다운 카운터의 최상위 비트 (MSB) 가 부호 비트로서 출력되는 것을 특징으로 하는 듀티 사이클 판정 회로.
  5. 제 1 항에 있어서,
    상기 가산 회로는 상기 업/다운 카운터의 상기 카운트값과 상기 가산 데이터 발생 회로에서 발생된 상기 가산 데이터를 가산하는 가산기, 및 상기 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 포함하고, 상기 가산 결과 레지스터의 부호 비트는 상기 듀티 사이클 판정 회로의 판정 결과 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 판정 회로.
  6. 제 1 항에 있어서,
    상기 가산 데이터 발생 회로에서, 상기 업 카운터로부터의 상기 카운트값이소정의 비트 또는 비트들만큼 우측으로 쉬프트되고 "0" 이 대응하는 상위 비트 또는 비트들 각각에 삽입되어 상기 가산 데이터를 얻는 것을 특징으로 하는 듀티 사이클 판정 회로.
  7. 제 6 항에 있어서,
    상기 업 카운터로부터의 상기 카운트값이 16 비트를 갖고 3 비트만큼 우측으로 쉬프트되고, "0" 이 우측으로 쉬프트된 데이터의 상위 3 비트 각각에 삽입되어 상기 가산 데이터로서 16 비트 데이터를 얻는 것을 특징으로 하는 듀티 사이클 판정 회로.
  8. 제 1 항에 있어서,
    상기 가산 데이터 발생 회로는, 서로 다른 수의 비트만큼 각각 상기 카운트값을 우측으로 쉬프트한 후에 상기 업 카운터로부터의 카운트값을 저장하는 복수의 레지스터, 및 쉬프트 수 지정 신호에 따라 상기 레지스터에 저장된 데이터를 선택적으로 출력하는 제 1 선택기를 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  9. 제 8 항에 있어서,
    상기 가산 데이터 발생 회로는 상기 제 1 선택기로부터 출력되는 상기 데이터를 수신하고 상기 제 1 선택기로부터 출력되는 상기 데이터의 보수 데이터를 발생시키는 보수 회로, 및 양·음 지정 신호에 따라 상기 제 1 선택기로부터 출력되는 상기 데이터 또는 상기 보수 데이터를 선택적으로 출력하는 제 2 선택기를 더 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  10. 제 9 항에 있어서,
    상기 가산 데이터 발생 회로는 바이패스 지정 신호에 따라 상기 제 2 선택기로부터 출력되는 상기 데이터 또는 상기 업/다운 카운터의 상기 카운트값을 선택적으로 출력하는 제 3 선택기를 더 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  11. 제 2 항에 있어서,
    상기 가산 데이터 발생 회로 대신에, 상기 업 카운터의 상기 카운트값, 상기 에지 검출 신호 및 승산 상수 지정 신호를 수신하고, 상기 에지 검출 회로의 입력에 동기하여 승산 상수 지정 신호로서 입력되는 상수와 상기 업 카운터의 상기 카운트값을 승산하여 상기 가산 데이터를 발생시키는 승산 회로를 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  12. 제 11 항에 있어서,
    상기 에지 검출 신호를 수신하고 소정의 시간동안 상기 에지 검출 신호를 지연시켜 상기 초기화 신호를 출력하는 지연 회로를 더 포함하는 것을 특징으로 하는듀티 사이클 판정 회로.
  13. 제 11 항에 있어서,
    상기 가산 회로는 상기 업/다운 카운터의 상기 카운트값 및 상기 가산 데이터 발생 회로에 의해 발생된 상기 가산 데이터를 가산하는 가산기, 및 상기 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 포함하고, 상기 가산 결과 레지스터의 부호 비트가 상기 듀티 사이클 판정 회로의 판정 결과 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 판정 회로.
  14. 제 2 항에 있어서,
    상기 가산 회로는, 상기 에지 검출 회로의 상승 에지에 응답하여 피가산 데이터로서 상기 업/다운 카운터의 상기 카운트값을 저장하는 피가산 데이터 레지스터, 상기 에지 검출 회로의 상승 에지에 응답하여 상기 가산 데이터를 저장하는 상기 가산 데이터 레지스터, 상기 피가산 데이터 레지스터에 저장된 상기 데이터와 상기 가산 데이터 레지스터에 저장된 상기 데이터를 가산하는 가산기, 및 상기 에지 검출 신호의 하강 에지에 응답하여 상기 가산기의 가산의 결과를 저장하는 가산 결과 레지스터를 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  15. 제 14 항에 있어서,
    상기 에지 검출 신호를 수신하고 상기 검출 신호를 소정의 시간동안 지연시켜 초기화 신호를 출력하는 지연 회로를 더 포함하는 것을 특징으로 하는 듀티 사이클 판정 회로.
  16. 제 14 항에 있어서,
    상기 가산 데이터 발생 회로에서, 상기 업 카운터로부터의 상기 카운트값이 소정의 수의 비트 또는 비트들만큼 우측으로 쉬프트되고 대응하는 수의 상위 비트 또는 비트들 각각에 "0" 이 삽입되어 상기 가산 데이터를 얻는 것을 특징으로 하는 듀티 사이클 판정 회로.
  17. 제 16 항에 있어서,
    상기 업 카운터로부터의 상기 카운트값이 16 비트를 갖고 3 비트만큼 우측으로 쉬프트되고, 우측으로 쉬프트된 데이터의 상위 3 비트 각각에 "0" 이 삽입되어 상기 가산 데이터로서 16 비트 데이터를 얻는 것을 특징으로 하는 듀티 사이클 판정 회로.
KR10-2001-0017102A 2000-04-06 2001-03-31 가변 임계점을 갖는 듀티 사이클 판정 회로 KR100374368B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-104572 2000-04-06
JP2000104572A JP2001291296A (ja) 2000-04-06 2000-04-06 デューティ判定回路

Publications (2)

Publication Number Publication Date
KR20010095202A true KR20010095202A (ko) 2001-11-03
KR100374368B1 KR100374368B1 (ko) 2003-03-03

Family

ID=18618089

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0017102A KR100374368B1 (ko) 2000-04-06 2001-03-31 가변 임계점을 갖는 듀티 사이클 판정 회로

Country Status (3)

Country Link
US (1) US6456134B2 (ko)
JP (1) JP2001291296A (ko)
KR (1) KR100374368B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4896312B2 (ja) * 2001-07-26 2012-03-14 株式会社フジクラ 情報伝達方法および通信システム
KR20040095034A (ko) * 2003-05-06 2004-11-12 삼성전자주식회사 엔트리 포인트 결정 방법 및 그 장치
DE102004055299B4 (de) * 2004-11-16 2009-08-27 Texas Instruments Deutschland Gmbh Elektronisches System mit einer Master-Einheit und einer Slave-Einheit
US7681290B2 (en) * 2006-10-20 2010-03-23 The Boeing Company Piezoelectric bimorph beam manufacturing method
JP2009287977A (ja) * 2008-05-27 2009-12-10 Toppoly Optoelectronics Corp 光強度検出装置、そのような装置を備えたディスプレイ装置、光強度検出方法、プログラム及びその記録媒体
JP5180169B2 (ja) * 2009-09-08 2013-04-10 ルネサスエレクトロニクス株式会社 半導体集積回路
CN112234958B (zh) * 2020-10-29 2023-06-23 杰华特微电子股份有限公司 一种脉冲信号的占空比检测方法及检测电路
TWI757054B (zh) * 2021-01-15 2022-03-01 瑞昱半導體股份有限公司 接收器及相關的訊號處理方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3140432C2 (de) * 1980-10-13 1985-10-10 Hitachi, Ltd., Tokio/Tokyo Drehzahlregelschaltung
JPH0827311B2 (ja) * 1986-10-30 1996-03-21 ロ−ム株式会社 デユ−テイ判別装置
JPS6484475A (en) 1987-09-25 1989-03-29 Nec Corp Duty ratio discriminating device
JPH0222567A (ja) 1988-07-11 1990-01-25 Sharp Corp デューティ検出回路
JPH02194722A (ja) * 1989-01-23 1990-08-01 Fujitsu Ltd デューティ比検出回路
JPH03229164A (ja) * 1990-02-01 1991-10-11 Nec Corp 再生コントロール信号のデューティ比判別回路
JP3333248B2 (ja) 1992-11-10 2002-10-15 株式会社東芝 デューティ検出回路
EP0603851B1 (en) * 1992-12-22 1998-08-26 Kabushiki Kaisha Toshiba Duty cycle discriminating circuit
JPH0746100A (ja) * 1993-07-28 1995-02-14 Matsushita Electric Works Ltd パルスデューティ検出回路
JP2600598B2 (ja) 1993-12-10 1997-04-16 日本電気株式会社 パルス幅判別回路
KR970017445A (ko) * 1995-09-22 1997-04-30 김광호 브이시알(vcr) 테이프의 콘트롤 신호 듀티 판정 회로

Also Published As

Publication number Publication date
US6456134B2 (en) 2002-09-24
US20010028259A1 (en) 2001-10-11
JP2001291296A (ja) 2001-10-19
KR100374368B1 (ko) 2003-03-03

Similar Documents

Publication Publication Date Title
US4101761A (en) Timing pulse generator
KR100374368B1 (ko) 가변 임계점을 갖는 듀티 사이클 판정 회로
US20050165569A1 (en) Pulse width measuring device with automatic range setting function
US6504876B1 (en) Pulse signal generating apparatus and pulse signal generating method
JP3333248B2 (ja) デューティ検出回路
JP2658880B2 (ja) 磁気ディスク装置
US7102976B2 (en) Apparatus and method for generating write pulse for optical storage medium using ring oscillator
US4543620A (en) Code generating apparatus
JP3125651B2 (ja) レート発生器
JPH0727804A (ja) パルス幅測定回路
JPH0827311B2 (ja) デユ−テイ判別装置
JP2956921B2 (ja) マーク率１／２パターン再生器
JP2956920B2 (ja) マーク率１／２パターン再生器
JP3148358B2 (ja) 信号のデューティ比識別回路
JP2531458B2 (ja) ハイウェイ周波数自動判定方法とその装置
KR100486207B1 (ko) 디지탈신호들간의상관관계를구하는상관장치
JPH0645894A (ja) 遅延パルス発生回路
JP2001027656A (ja) デューティ判別装置
KR900008792Y1 (ko) 순차플레이 메모리회로
JP3091581B2 (ja) 磁気記録再生装置
JPH10150359A (ja) 可変分周器
JPH0991982A (ja) シフトレジスタ
JPH06111490A (ja) ディジタルｐｌｌ装置
JPH04225183A (ja) 遅延時間測定装置
JPH06252712A (ja) マーク率１／２パターン再生器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee