KR100486207B1

KR100486207B1 - 디지탈신호들간의상관관계를구하는상관장치

Info

Publication number: KR100486207B1
Application number: KR1019970041587A
Authority: KR
Inventors: 최성업
Original assignee: 삼성전자주식회사
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 2005-06-16
Also published as: KR19990018411A

Abstract

본 발명은 디지탈 신호들간의 상관관계를 구하는 상관장치를 개시한다. 이 상관장치는 N(여기서, N=2^M(M은 자연수))개의 타임 프레임에서 샘플링된 신호인 제1 신호와 j(j=0,1,2...m, 여기서 m은 자연수)시간 만큼 지연이 있는 샘플링된 신호인 제2 신호의 상관관계를 구하는 상관장치로서, 쉬프트 레지스터, 연산부, 누산부 및 래치부를 구비한다. 쉬프트 레지스터는 클럭신호 각각에 응답하여 제2 신호를 1~m비트씩 각각 쉬프트하여 출력한다. 연산부는 제1 및 제2 신호를 논리곱하고, 제1 신호와 쉬프트 레지스터의 출력들을 각각 논리곱한다. 누산부는 제1~제m+1 클리어신호 각각에 응답하여 클리어된 후에, N개의 타임 프레임동안 클럭신호 각각에 응답하여 연산부의 해당 출력을 각각 업카운팅한다. 래치부는 N개의 타임 프레임이후에 발생되는 제1~제m+1 래치신호 각각에 응답하여 누산부의 해당 출력을 래치한다. 여기서, 래치부에 래치된 데이타들을 N으로 제산한 값으로 읽어냄으로써 디지탈 신호들간의 상관관계를 얻는다.

Description

디지탈 신호들간의 상관관계를 구하는 상관장치{Correlator for implementing correlation of digital signals}

본 발명은 상관관계(correlation)에 관한 것으로서, 특히 디지탈 신호들간의 상관관계를 구하는 상관장치에 관한 것이다.

상관관계는 두 개의 통계적 변량 x와 y에 대하여 x의 값이 변함에 따라 달라지는 y의 값을 측정하여, 이들 두 개의 통계적 변량 사이에 존재하는 상호 관계를 확정하는 방법의 한 가지이다. 즉, 서로 다른 사상 사이에 존재하는 이들 두 개의 변량에 대하여 확률적인 함수 관계를 지칭한다.

디지탈 신호처리 분야에서 사용되는 다양한 알고리즘중 상관관계는 두 디지탈 신호간의 상관관계를 나타내는 것으로서, 레이저 판독이나 우주선의 항로 조절 시스템 또는 노이즈 제거 시스템등 다양한 분야에 적용된다.

본 발명이 이루고자 하는 기술적 과제는, 두 디지탈 신호간의 상관관계를 간단한 회로 구성으로 구현함으로써 상관관계를 용이하게 얻을 수 있는 디지탈 신호들간의 상관관계를 구하는 상관장치를 제공하는데 있다.

상기 과제를 이루기 위하여, 본 발명에 의한 디지탈 신호들간의 상관관계를 구하는 상관장치는 N(여기서, N=2^M(M은 자연수))개의 타임 프레임에서 샘플링된 신호인 제1 신호와 j(j=0,1,2...m, 여기서 m은 자연수)시간 만큼 지연이 있는 샘플링된 신호인 제2 신호의 상관관계를 구하는 상관장치로서, 쉬프트 레지스터, 연산부, 누산부 및 래치부를 구비하는 것을 특징으로 한다. 여기서, 쉬프트 레지스터는 클럭신호 각각에 응답하여 제2 신호를 1~m비트씩 각각 쉬프트하여 출력한다. 연산부는 제1 및 제2 신호를 논리곱하고, 제1 신호와 쉬프트 레지스터의 출력들을 각각 논리곱한다. 누산부는 제1~제m+1 클리어신호 각각에 응답하여 클리어된 후에, N개의 타임 프레임동안 클럭신호 각각에 응답하여 연산부의 해당 출력을 각각 업카운팅한다. 래치부는 N개의 타임 프레임이후에 발생되는 제1~제m+1 래치신호 각각에 응답하여 누산부의 해당 출력을 래치한다. 여기서, 래치부에 래치된 데이타들을 N으로 제산한 값으로 읽어냄으로써 디지탈 신호들간의 상관관계를 얻는다.

이하, 본 발명에 의한 디지탈 신호들간의 상관관계를 구하는 상관장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

먼저, 본 발명의 이해를 돕기 위하여 상관관계에 대해서 간략하게 설명한다. 상관관계는 크게 자기 상관관계(auto-correlation)와 상호 상관관계(cross-correlation)로 나누어 진다.

자기 상관관계는 자기 자신과의 상관관계로서, 일반적으로 시간의 흐름에 따라 다르게 나타나는 모습의 상호 관련성을 표현하기 위해 사용된다. 예컨대, t라는 시간에 대해 변량 x에서 취하는 값을 x(t)라고 할 때, 서로 다른 두개의 시간 t1,t2에서 변량 x의 값, 즉 x(t1)과 x(t2) 사이에 존재하는 상관관계를 자기 상관관계라고 한다. 이러한 자기 상관관계는 다음 수학식 1과 같이 나타낼 수 있다.

수학식 1에서, Rxx(t,t+τ)는 t1=t,t2=t+τ인 경우이며, Rxx(τ)는 x 신호가 넓은 의미의 정상 신호(stationary signal)인 경우를 각각 나타낸다.

한편, 상호 상관관계는 서로 다른 두 신호간의 상관관계로서, 다음 수학식 2와 같이 나타낼 수 있다.

수학식 2에서, Rxy(t,t+τ)는 t1=t,t2=t+τ인 경우이며, Rxy(τ)는 x 신호가 넓은 의미의 정상 신호인 경우를 각각 나타낸다.

전술한 자기 상관관계 및 상호 상관관계를 나타내는 수학식들중에서 특히 Rxx(τ) 및 Rxy(τ)로 나타낸 수학식이 디지탈 신호들간의 상관관계를 표현하는데 보편적으로 사용된다. 여기서, Rxx(τ)로 나타낸 수학식은 Rxy(τ)로 나타낸 수학식에서 y를 x로 바꾸면 되므로, 이후부터는 Rxy(τ)로 나타낸 수학식을 이용하여 구현되는 본 발명의 상관장치에 대해 설명한다.

본 발명의 상관장치는 수학식 2에서, Rxy(τ) = E[x(t)*y(t+τ)]를 이용하여 구현된다. 이 식을 N개의 타임 프레임(time frame)에서 샘플링된 신호인 x(n)과 j시간 만큼 지연이 있는 샘플링된 신호인 y(j+n)의 상관관계로서 표현하면, 다음 수학식 3과 같이 나타낼 수 있다.

이제, 수학식 3에서, N이 2^M이고, x(n)과 y(j+n)이 1비트의 디지탈 신호라 할 때 디지탈 신호들간의 상관관계를 구하는 본 발명에 의한 상관장치를 구체적으로 설명한다.

도 1은 타임 프레임이 4(2²)개인 경우에 본 발명에 의한 상관장치의 바람직한 실시예의 블럭도로서, m개의 D플립플롭(D1~Dm)으로 이루어진 쉬프트 레지스터(12), m+1개의 논리곱 게이트(AND0~ANDm)로 이루어진 연산부(14), m+1개의 2비트 업카운터(UP0~UPm)로 이루어진 누산부(16) 및 m+1개의 D플립플롭(LO~Lm)으로 이루어진 래치부(18)로 구성된다.

도 2 (a)~(l)는 도 1에 도시된 장치의 동작을 설명하기 위한 파형도들이다.

도 1에 도시된 상관장치는 수학식 3에서 y의 지연값인 j에 따라 Rxy(0),Rxy(1),Rxy(2),Rxy(3),...Rxy(m)의 결과를 얻는다.

도 1에서, 쉬프트 레지스터(12)는 도 2 (a)에 도시된 클럭신호(ClOCK) 각각에 응답하여 입력신호 y를 1~m비트씩 각각 쉬프트시키는 m개의 D플립플롭(D1~Dm)을 구비한다. 즉, D플립플롭(D1)은 입력신호 y를 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 값을 출력하므로, 1비트 지연된 y를 출력하고, 마찬가지로, D플립플롭(Dm)은 D플립플롭(Dm-1)의 출력을 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 값을 출력하므로, m비트 지연된 y를 출력한다. 따라서, 입력신호 y의 지연값인 j가 0일 때, Rxy(0)의 결과를 얻는 처리과정은 쉬프트 레지스터(12)를 거치지 않는다.

즉, Rxy(0)의 결과를 얻는 처리과정은 논리곱 게이트(AND0), 2비트 업카운터(UP0) 및 D플립플롭(L0)을 거친다. 한편, Rxy(1)의 결과를 얻는 처리과정은 D플립플롭(D1), 논리곱 게이트(AND1), 2비트 업카운터(UP1) 및 D플립플롭(L1)을 거치고, 마찬가지로, Rxy(m)의 결과를 얻는 처리과정은 D플립플롭(Dm), 논리곱 게이트(ANDm), 2비트 업카운터(UPm) 및 D플립플롭(Lm)을 거친다.

수학식 3에서 N=4이고, j=0인 경우에 Rxy(0)를 다음 수학식 4로 나타낼 수 있다.

도 2 (a)~(l)을 참조하여 Rxy(0)의 결과를 얻는 처리과정을 설명하면, 도 1에 도시된 논리곱 게이트(AND0)는 도 2 (d)에 도시된 시작신호(START) 후에, 도 2 (b) 및 (c)에 예시된 입력신호 x,y를 순차적으로 입력하여 논리곱한다. 논리곱된 데이타는 순차적으로 x(0)*y(0), x(1)*y(1), x(2)*y(2)...에 해당한다.

2비트 업카운터(UP0)는 도 2 (d)에 도시된 시작신호(START)에 응답하여 발생되는 도 2 (e)에 도시된 클리어신호(CLEAR0)에 의해 클리어되고, 클리어된 순간부터 도 2 (a)에 도시된 클럭신호(CLOCK)에 응답하여 논리곱 게이트(AND0)의 출력을 순차적으로 업카운팅한다. 즉, N=4인 경우에 사용되는 2비트 카운터(UP0)는 논리곱 게이트(AND0)의 출력을 4개의 타임 프레임 동안 즉, 프레임 0~3 동안에 계속 누산한다.

D플립플롭(L0)은 4개의 타임 프레임동안 2비트 업카운터(UP0)에 누산된 결과를 도 2 (h)에 도시된 인에이블신호(EN)에 응답하여 발생되는 도 2 (i)에 도시된 래치신호(LATCH0)에 의해 래치한다. 즉, N=4인 경우에 2비트 업카운터(UP0)의 업카운팅을 개시시키는 클리어신호(CLEAR0)와 2비트 업카운터(UP0)의 출력을 래치하는 래치신호(LATCH0)의 간격은 4 클럭 사이클이다.

Rxy(0)는 D플립플롭(L0)에 래치된 데이타를 출력단자에서 4로 제산한 값으로 읽어냄으로써 얻어진다. 또는 2비트 업카운터(UPO)내에서 업카운팅되는 데이타를 계속 누산하는 3비트 기억장소인 Y[2:0]를 소숫점 2의 자리, 소숫점 1의 자리, 일의 자리로 구성함으로써 4로 제산한 값이 2비트 업카운터(UP0)로부터 출력되도록 할 수도 있다. 또는 D플립플롭(L0) 다음에 2비트 우측 쉬프터를 더 포함할 수도 있다.

도 2 (b) 및 (c)에 예시된 x,y는 도 2 (a)에 도시된 클럭신호(CLOCK)에 의해 샘플링되어 프레임 0~7까지 8개의 데이타를 가진다. 이중에서 프레임 0~3에 해당하는 x,y의 데이타를 수학식 4에 대입하면, Rxy(0) = 1/4[1*1 + 1*0 + 1*0 + 0*1] = 0.25로 계산된다. 이것은 전술한 바와 같이, 논리곱 게이트(AND0), 2비트 업카운터(UP0) 및 D플립플롭(L0)를 거쳐 얻어진다.

Rxy(0) 이외에 Rxy(1)~Rxy(m)의 결과를 얻는 처리과정은 Rxy(0)와 유사하게 동작한다. 단, Rxy(1)~Rxy(m)을 구하기 위해서, 쉬프트 레지스터(12)의 D플립플롭(D1~Dm)은 클럭신호(CLOCK) 각각에 응답하여 입력신호 y를 1~m비트씩 각각 쉬프트시켜 출력하고, 연산부(14)의 논리곱 게이트(AND1~ANDm)는 현재 입력되는 입력신호 x와, 해당 D플립플롭(D1~Dm)의 출력을 각각 논리곱한다.

누산부(16)의 2비트 업카운터(UP1~UPm)는 클리어신호(CLEAR1~CLEARm) 각각에 의해 클리어되고, 클리어된 순간부터 클럭신호(CLOCK)에 응답하여 해당 논리곱 게이트(AND1~ANDm)의 출력을 순차적으로 업카운팅한다.

여기서, 클리어신호(CLEAR0~CLEARm)는 도 2 (e)~(g)에 간략히 도시된 바와 같이 한 클럭 사이클씩 지연되어 발생된다. 따라서, D플립플롭(D1~Dm)에서 입력신호 y를 지연시키는 시간만큼 해당 2비트 업카운터(UP1~UPm)의 동작이 지연된다.

래치부(18)의 D플립플롭(L1~Lm)은 래치신호(LATCH1~LATCHm) 각각에 응답하여 해당 2비트 업카운터(UP1~UPm)의 출력을 각각 래치한다. 여기서, 래치신호(LATCH0~LATCHm)는 도 2 (i)~(l)에 간략히 도시된 바와 같이 한 클럭 사이클씩 지연되어 발생된다. Rxy(1)~Rxy(m)은 해당 D플립플롭(L1~Lm)에 래치된 데이타를 전술한 바와 같이 출력단자에서 4로 제산한 값으로 읽어냄으로써 얻어진다. 또한 전술한 다른 방법을 이용하여 얻을 수도 있다.

도 3 (a) 및 (b)는 도 1에 도시된 클리어신호와 래치신호를 발생하는 회로를 각각 나타내는 도면들이다.

도 3 (a)는 클리어신호(CLEAR0~CLEARm)를 발생하는 회로를 나타내며, m+1개의 D플립플롭(300~30m)으로 구성된다. D플립플롭(300)은 도 2 (d)에 도시된 시작신호(START)를 도 2 (a)에 도시된 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 데이타를 도 2 (e)에 도시된 클리어신호(CLEAR0)로서 출력한다. 마찬가지로, D플립플롭(30m)은 D플립플롭(30m-1)의 출력을 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 데이타를 클리어신호(CLEARm)로서 출력한다. 따라서, 클리어신호(CLEAR0~CLEARm)는 순차적으로 한 클럭 사이클씩 지연되어 발생된다.

도 3 (b)는 래치신호(LATCH0~LATCHm)를 발생하는 회로를 나타내며, 2비트 업카운터(320), 논리곱 게이트(340) 및 m+1개의 D플립플롭(400~40m)으로 구성된다.

2비트 업카운터(320)는 도 3 (a)에 도시된 D플립플롭(300)에서 출력되는 클리어신호(CLEAR0)를 클럭신호(CLOCK)에 응답하여 업카운팅하고, 4번째 클럭 사이클에서 발생되는 자림올림(carry)을 출력한다.

논리곱 게이트(340)는 2비트 업카운터(320)로부터 자리올림과, 클럭신호(CLOCK)를 입력하여 논리곱하고, 논리곱한 결과를 도 2 (h)에 도시된 인에이블신호(EN)로서 출력한다. 4

D플립플롭(400)은 인에이블신호(EN)를 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 데이타를 도 2 (i)에 도시된 래치신호(LATCH0)로서 출력한다. 여기서, 래치신호(LATCH0)는 도 1에 도시된 D플립플롭(L0)이 2비트 업카운터(UP0)의 출력을 래치할 시간을 여유있게 가지기 위해서 클럭신호(CLOCK)의 하강 에지에 응답하여 발생된다. 마찬가지로, D플립플롭(40m)은 D플립플롭(40m-1)의 출력을 클럭신호(CLOCK)에 응답하여 래치하고, 래치된 데이타를 래치신호(LATCHm)로서 출력한다. 따라서, 래치신호(LATCH0~LATCHm)는 순차적으로 한 클럭 사이클씩 지연되어 발생된다.

지금까지, 타임 프레임이 4개인 경우에 본 발명에 의한 상관장치의 바람직한 실시예를 설명하였다. 도 1에 도시된 상관장치는 설명을 간단히 하기 위해서 수학식 3에서 N=4(2²)인 경우를 예로 하고, 이에 따라 2비트 업카운터를 이용하였지만, N=8(2³),16(2⁴)...로 하면 2비트 업카운터를 3비트 업카운터, 4비트 업카운터등 임의의 M비트 업카운터로 대체하고, 제산부(110)의 제수를 8,16등 임의의 N으로 변경하여 원하는 타임 프레임의 갯수에 대한 상관장치로 구성할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 디지탈 신호들간의 상관관계를 구하는 상관장치는 두 디지탈 신호간의 상관관계를 간단한 회로 구성으로 용이하게 구할 수 있는 이점이 있다.

도 1은 타임 프레임이 4개인 경우에 본 발명에 의한 상관장치의 바람직한 실시예의 블럭도이다.

도 2 (a)~(l)은 도 1에 도시된 장치의 동작을 설명하기 위한 파형도들이다.

Claims

N(여기서, N=2^M(M은 자연수))개의 타임 프레임에서 샘플링된 신호인 제1 신호와 j(j=0,1,2...m, 여기서 m은 자연수)시간 만큼 지연이 있는 샘플링된 신호인 제2 신호의 상관관계를 구하는 상관장치에 있어서,

클럭신호 각각에 응답하여 상기 제2 신호를 1~m비트씩 각각 쉬프트하여 출력하는 쉬프트 레지스터;

상기 제1 및 상기 제2 신호를 논리곱하고, 상기 제1 신호와 상기 쉬프트 레지스터의 출력들을 각각 논리곱하는 연산수단;

제1~제m+1 클리어신호 각각에 응답하여 클리어된 후에, 상기 N개의 타임 프레임동안 상기 클럭신호 각각에 응답하여 상기 연산수단의 해당 출력을 각각 업카운팅하는 누산수단; 및

상기 N개의 타임 프레임이후에 발생되는 제1~제m+1 래치신호 각각에 응답하여 상기 누산수단의 해당 출력을 래치하는 래치수단을 구비하고,

상기 래치수단에 래치된 데이타들을 N으로 제산하는 제산부를 구비하는 것을 특징으로 하는 디지탈 신호들간의 상관관계를 구하는 상관장치.
제1항에 있어서, 상기 쉬프트 레지스터는,

제1~제m D플립플롭을 구비하고,

상기 제1 D플립플롭은 상기 제2 신호를 상기 클럭신호에 응답하여 래치하고, 1비트 지연된 제2 신호로서 출력하고, 상기 제m D플립플롭은 제m-1 D플립플롭의 출력을 상기 클럭신호에 응답하여 래치하고, m비트 지연된 제2 신호로서 출력하는 것을 특징으로 하는 상관장치.
제1항에 있어서, 상기 연산수단은,

제1~제m+1 논리곱 게이트를 구비하고,

상기 제1 논리곱 게이트는 상기 제1 신호와 상기 제2 신호를 논리곱하고, 상기 제m+1 논리곱 게이트는 상기 제1 신호와 상기 쉬프트 레지스터로부터 출력되는 m비트 지연된 제2 신호를 논리곱하는 것을 특징으로 하는 상관장치.
제1항에 있어서, 상기 누산수단은,

제1~제m+1 M비트 업카운터를 구비하고,

상기 제1~제m+1 M비트 업카운터는 상기 제1~제m+1 클리어신호 각각에 응답하여 클리어된 후에 상기 N개의 타임 프레임 구간동안 상기 누산수단의 해당 출력을 업카운팅하는 것을 특징으로 하는 상관장치.
제1항 또는 제4항에 있어서, 상기 제1~제m+1 클리어신호는,

상기 N개의 타임 프레임의 시작을 나타내는 시작신호를 상기 클럭신호 각각에 응답하여 순차적으로 래치하고, 순차적으로 한 클럭 사이클씩 지연된 상기 제1~제m+1 클리어신호로서 각각 출력하는 제1~제m+1 D플립플롭을 구비한 클리어신호 발생수단으로부터 발생되는 것을 특징으로 하는 상관장치.
제1항에 있어서, 상기 래치수단은,

제1~제m+1 D플립플롭을 구비하고,

상기 제1~제m+1 D플립플롭은 상기 제1~제m+1 래치신호 각각에 응답하여 상기 누산수단의 해당 출력을 각각 래치하는 것을 특징으로 하는 상관장치.
제1항 또는 제6항에 있어서, 상기 제1~제m+1 래치신호는,

상기 제1 클리어신호를 상기 클럭신호에 응답하여 M비트 업카운팅하고, N번째 클럭신호에 응답하여 발생되는 자리올림을 출력하는 M비트 업카운터;

상기 M비트 업카운터의 출력과 상기 클럭신호를 논리곱하는 논리곱 게이트; 및

상기 논리곱 게이트의 출력을 상기 클럭신호 각각에 응답하여 순차적으로 래치하고, 순차적으로 한 클럭 사이클씩 지연된 상기 제1~제m+1 래치신호로서 각각 출력하는 제1~제m+1 D플립플롭을 구비한 래치신호 발생수단으로부터 발생되는 것을 특징으로 하는 상관장치.