JP2000059206A - パルス入力回路におけるパルスカウント方式 - Google Patents

Abstract

(57)【要約】 【課題】 クロック周波数が高くても正確にパルスカウ
ンタとパルス間隔カウンタのデータを読み取り可能とす
る。 【解決手段】 パルス検出回路１１で検出した入力パル
ス検出信号を一定周期カウントするパルスカウンタ１３
及び基準クロック信号アを一定周期カウントするパルス
間隔カウンタ１４をそれぞれ２個１３Ａ，１３Ｂ，１４
Ａ，１４Ｂを設け、基準タイマ回路１２からの制御信号
エ，オ，カ，キによりそれぞれの２個のカウンタ１３
Ａ，と１３Ｂ及び１４Ａと１４Ｂを一定周期で交互に動
作させ、一方のカウンタ１３Ａ，１４Ａ（又は１３Ｂ，
１４Ｂ）がカウント中は他方のカウンタ１３Ｂ，１４Ｂ
（又は１３Ａ，１４Ａ）のデータを読み取るように切換
えて使う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、計測制御に用い
られるパルス入力回路を搭載したマイクロ・コンピュー
タ装置の、パルス入力回路におけるパルスカウント方式
に関するものである。

【０００２】

【従来の技術】計測制御に用いられるマイクロ・コンピ
ュータ装置（ＣＰＵ）に搭載されたパルス入力回路で
は、一定時間内に発生したパルスの数（パルスの立ち下
がりエッジの数）およびパルス間隔（パルスの立ち下が
りエッジから次の立ち下がりエッジまでの時間）の積算
データをそれぞれ計算している。

【０００３】図５に従来パルス入力回路を、図６にその
タイミングチャートを示す。図５において、５０はＣＰ
Ｕ１に搭載されたパルス入力回路で、パルス検出回路５
１，クロックカウンタ５２，基準タイマ回路５３及び読
出しレジスタ５４等で構成されている。

【０００４】パルス検出回路５１は、パルス入力信号を
基本クロック信号によりサンプリングして、ＣＰＵ１に
割り込みをかけるための入力パルス検出信号と、クロッ
クカウンタ５２の出力データを読み出しレジスタ５４に
ラッチさせるためのデータラッチ信号を生成する。

【０００５】クロックカウンタ５２は、定められたビッ
ト幅で基本クロック信号毎にカウントするカウンタであ
る。基準タイマ回路５３は、基本クロック信号をカウン
トして一定周期毎にＣＰＵ１に割り込みをかけるインタ
ーバルタイマである。読み出しレジスタ５４は、パルス
検出回路５１からのデータラッチ信号によりクロックカ
ウンタ５２からのデータ入力をラッチしてＣＰＵ１との
外部インターフェイスを実現するものである。

【０００６】パルス検出回路５１は、パルス入力信号の
立ち下がりを検出すると、データラッチ信号によりクロ
ックカウンタ５２のデータを読み出しレジスタ５４にラ
ッチする。また、基準タイマ５３からのタイマ割込信号
によりＣＰＵ１にインターバルタイマ割り込みをかけ
る。

【０００７】ＣＰＵ１は、入力パルス検出信号割り込み
を受け付けると読み出しレジスタ５４のデータを読み込
み、読み出したデータの前回値と今回値の差を求めるこ
とで、パルス間隔を求めている。また、基準タイマ５３
からのタイマ割り込みの間に発生したパルス信号による
割り込みを数えることで、一定時間に発生したパルスの
数を求めている。また、その間のパルス間隔を加算して
積算データを得ている。

【０００８】

【発明が解決しようとする課題】パルス入力回路を利用
した計測制御システムでは、システム全体の精度を上げ
るためにパルス入力回路の精度の向上が求められてい
る。パルス入力回路の精度を上げるためには、基準クロ
ック信号の周波数を上げてサンプリング周期を小さくし
なければならない。

【０００９】しかし、上記従来のパルス入力回路では、
クロック周波数を上げてサンプリング周期を小さくする
と、読み出しレジスタ５４がデータをラッチしてからデ
ータを読み取るまでの時間内に、新しいデータをラッチ
してしまう。例えば図６において、（ｆ２＋ｇ＋ｈ＋
ｉ）のデータを読み取る時（ｆ２＋ｇ＋ｈ＋ｉ＋ｊ）の
ように新しいデータｊをラッチしてしまう可能性があ
り、正確なデータが読み取れなくなってしまう。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、クロック周波数が高
くても正確にパルスカウンタとパルス間隔カウンタのデ
ータを読み取ることのできる、パルス入力回路における
パルスカウント方式を提供することにある。

【００１１】

【課題を解決するための手段】この発明のパルス入力回
路におけるパルスカウント方式は、入力パルス信号を基
本波クロック信号でサンプリングして入力パルス検出信
号を得るパルス検出回路と、一定周期の制御信号により
制御され入力パルス検出信号をカウントするパルスカウ
ンタと、一定周期の制御信号により制御され基準クロッ
ク信号をカウントするパルス間隔カウンタとを有するパ
ルス入力回路において、前記パルスカウンタとパルス間
隔カウンタをそれぞれ２個設け、それぞれの２個のカウ
ンタを一定周期で交互に動作させ、基本クロック信号の
周波数が高くてもパルスカウンタとパルス間隔カウンタ
が正確にカウントしうるようにしたことを特徴とするも
のである。

【００１２】

【発明の実施の形態】実施の形態１ 図１に実施の形態１にかかるパルス入力回路を示す。１
１はパルス検出回路、１２は基準タイマ回路、１３Ａ，
１３Ｂは交互に選択されるパルスカウンタＡ，Ｂ、１４
Ａ，１４Ｂは交互に選択されるパルス間隔カウンタＡ，
Ｂで、それぞれ積算カウンタＡ，Ｂの機能を有する。１
５，１６は制御信号反転用インバータである。

【００１３】以下に、このパルス入力回路の構成を図２
のタイミングチャートを用いて動作と共に説明する。

【００１４】パルス検出回路１１は、基本クロック信号
アにより入力パルス信号イをサンプリングして、基準タ
イマ信号チの切換り後の入力パルス信号イの立ち下がり
をパルスの区切りとして検出して、１パルスごとに入力
パルス検出信号ウを生成する。

【００１５】基準タイマ回路１２は、基本クロック信号
アから一定周期信号チを生成する基準タイマ回路を持
ち、その基準タイマ信号チと入力パルス信号イと基本ク
ロック「ア」からパルスカウンタ１３Ａ，１３Ｂとパル
ス間隔カウンタ１４Ａ，１４Ｂの制御信号であるＡ，Ｂ
切換信号エ、Ａ，Ｂカウンタ出力イネーブル信号オ、Ａ
群カウンタ（１３Ａ，１４Ａ）のクリア信号カ、Ｂ群カ
ウンタ（１３Ｂ，１４Ｂ）のクリア信号キを生成する。
さらに、各データ信号を出力後、割り込み信号コを生成
する。なおＡＢ切換信号エはインバータ１５，１６で反
転され信号エ′となってカウンタ１３Ｂ，１４Ｂに入力
する。

【００１６】パルスカウンタ１３Ａと１３Ｂは、上記Ａ
Ｂ切換信号エ，エ′により規則的に交互に選択され、カ
ウント動作を行う。ＡＢ切換信号エ又はエ′により選択
されているパルスカウンタ１３Ａ又は１３Ｂは、入力パ
ルス検出信号ウをカウントアップする。また、ＡＢカウ
ンタ出力イネーブル信号オにより、パルスカウンタ・デ
ータ「ケ」を出力する。そして、上記Ａ群クリア信号カ
またはＢ群クリア信号キがアサートされるとカウンタ値
がＯクリアされる。

【００１７】パルス間隔カウンタ１４Ａと１４Ｂは、上
記ＡＢ切換信号エ，エ′により規則的に交互に選択さ
れ、選択されているパルス間隔カウンタ１４Ａ又は１４
Ｂは、基本クロック信号アのカウントアップする。ま
た、ＡＢカウンタ出力イネーブル信号オにより、パルス
間隔カウンタ・データ「ク」を出力する。そして、Ａ群
クリア信号カまたはＢ群クリア信号キがアサートされる
とカウンタ値がＯクリアされる。

【００１８】パルスカウンタ１３Ａとパルス間隔カウン
タ１４Ａが各データを出力している場合は、ＡＢ切換信
号エ′とＡＢカウンタ出力イネーブル信号オによって、
パルスカウンタ１３Ｂとパルス間隔カウンタ１４Ｂは、
ディセーブルになっている。

【００１９】また同様に、パルスカウンタ１３Ｂとパル
ス間隔カウンタ１４Ｂが各データを出力している場合
は、ＡＢ切換信号エとＡＢカウンタ出力イネーブル信号
オによってパルスカウンタ１３Ａとパルス間隔カウンタ
１４Ａは、ディセーブルになっている。

【００２０】そのため、上記割り込み信号コ出力後ＣＰ
Ｕ１がパルスカウント・データ「ケ」とパルス間隔カウ
ント・データ「ク」をリードするとき、Ａ群のカウンタ
１３Ａ，１４ＡとＢ群のカウンタ１３Ｂ，１４Ｂのデー
タが衝突することなく、正常なデータを読込むことがで
きる。

【００２１】一定周期でＡ，Ｂ群のカウンタを切り換え
ることにより、ＣＰＵ１がパルスカウント・データ
「ケ」とパルス間隔カウント・データ「ク」をリードす
るときの時間も、常時パルスカウンタとパルス間隔カウ
ンタを動作させることが可能なので、基本クロックアの
周期数が高くなったときでも、正確に各データをカウン
トすることができる。

【００２２】以上の動作により、基本クロック「ア」の
周波数が高くなった場合でも、パルスカウンタとパルス
間隔カウンタは正確にカウントすることが可能となる。

【００２３】実施の形態２ 図３に実施の形態２にかかるパルス入力回路を示す。３
１はパルス検出回路、３２は基準タイマ回路、３３Ａ，
３３Ｂは交互に選択されるパルス間隔カウンタ、３４
Ａ，３４Ｂは交互に選択されるパルスカウンタ３５Ａ，
３５Ｂは交互に選択される加算器で、積算カウンタ機能
を有する。３６はパルスカウンタ読出しレジスタ、３７
は積算カウンタ読出しレジスタ、４１，４２，４３は制
御信号を反転させるインバータである。

【００２４】以下に、このパルス入力回路の構成を図４
のタイミングチャートを用いて動作と共に説明する。

【００２５】パルス検出回路３１は、基本クロック信号
アにより入力パルス信号イをサンプリングして、入力パ
ルス信号イの立ち下がりをパルスの区切りとして検出し
て、１パルスごとに内部パルス信号（パルス検出信号）
シを生成する。また、タイマ制御信号サと組み合わせて
複数の制御信号を生成する。

【００２６】生成される複数の制御信号は、パルス間隔
カウンタ３３Ａ，３３Ｂへのパルス間隔カウンタ切換信
号ス，カウンタＡ／Ｂ出力制御信号セ，カウンタＡクリ
ア信号ソ，カウンタＢクリア信号タである。なお、信号
スはインバータ４１により反転され信号ス′となってカ
ウンタ３３Ｂに入力する。

【００２７】基準タイマ回路３２は、基本クロック信号
アから一定周期信号サを生成する基準タイマを持ち、パ
ルスカウンタ３４Ａ，３４Ｂ、加算器３５Ａ，３５Ｂの
制御信号であるＡ／Ｂ系切換え信号エ，ＡＢ系出力制御
信号オ，Ａ系クリア信号カ，Ｂ系クリア信号キを生成す
る。なお、信号エはインバータ４２〜４３により反転さ
れ信号エ′となってカウンタ３４Ｂと加算器３５Ｂに入
力する。また、読出しレジスタ３６，３７のレジスタ更
新信号ツ及び外部ＣＰＵに対する割込信号コを生成す
る。

【００２８】また、パルス検出回路３１は、基準タイマ
３２から出力されるタイマ制御信号サと、カウンタＡ／
Ｂ出力切換制御信号セにより、カウンタ３５Ａ，３５Ｂ
が更新中であることを認識して内部パルス信号シを遅ら
せる。

【００２９】パルス間隔カウンタ３３Ａと３３Ｂは、基
本クロック信号アをカウントすることによりパルス間隔
を計測するカウンタである。それぞれのカウンタ３３Ａ
と３３Ｂは、パルス検出回路３１が出力するパルス間隔
カウンタ切換信号スにより１パルス毎に交互にカウント
を行う。また１パルスのカウント終了後に加算器３５Ａ
と３５Ｂにデータが送り込まれた後、それぞれのカウン
タクリア信号ソ又はタによりクリアされる。

【００３０】加算器３５Ａと３５Ｂは、パルス間隔カウ
ンタ３３Ａと３３Ｂから出力されるデータ「テ」を積算
する機能を持つ。それぞれの加算器３５Ａと３５Ｂは、
基準タイマ回路３２が出力するＡ／Ｂ系切換信号エ及び
その反転信号エ′により一定周期で切り換えられる。ま
た、積算カウンタ読出レジスタ３７データ「ナ」がラッ
チされた後、それぞれのクリア信号カとキにより０クリ
アされる。

【００３１】パルスカウンタ３４Ａと３４Ｂは、パルス
検出回路３１からの内部パルス信号シをカウントするこ
とにより入力パルス信号イの数を計測するカウンタであ
る。それぞれのカウンタ３４Ａと３４Ｂは、基準タイマ
検出回路３２が出力するＡ／Ｂ系切換信号エにより一定
周期で切換えられる。またパルスカウンタ読み出しレジ
スタ３６にデータ「ト」がラッチされた後、それぞれの
クリア信号カとキにより０クリアされる。

【００３２】パルスカウンタ読み出しレジスタ３６及び
積算カウンタ読み出しレジスタ３７は、基準タイマ回路
３２から出力されるレジスタ更新信号ツにより一定周期
で更新され、外部ＣＰＵとのインタフェースを実現す
る。

【００３３】以上のように、パルス間隔カウンタ及びパ
ルスカウンタをそれぞれ２つ持ちそれぞれ切換えて使う
ことによりカウント終了後、加算器にデータを転送する
時間が十分とれるため、基準クロック信号が高速となっ
ても正しいデータを計測することが実現できる。

【００３４】

【発明の効果】この発明は、パルスカウンタ及びパルス
間隔カウンタをそれぞれ２つ持ち、それぞれを交互に切
換えて使うように構成されているので、基本クロックの
周波数が高くても正確にパルスカウントとパルス間隔カ
ウントのデータを読み取ることができる。そのため、パ
ルスカウントデータとパルス間隔カウントデータを使用
して制御する場合、高い基本クロック周波数が使用でき
るので、より精密な制御が可能となる。

【図面の簡単な説明】

【図１】実施の形態１にかかるパルス入力回路ブロック
図。

【図２】同パルス入力回路のタイミングチャート。

【図３】実施の形態２にかかるパルス入力回路ブロック
図。

【図４】同パルス入力回路のタイミングチャート。

【図５】従来例にかかるパルス入力回路ブロック図。

【図６】同パルス入力回路のタイミングチャート。

【符号の説明】

１…ＣＰＵ １１…パルス検出回路 １２…基準タイマ回路 １３Ａ，１３Ｂ…パルスカウンタＡ，Ｂ １４Ａ，１４Ｂ…パルス間隔カウンタＡ，Ｂ ３１…パルス検出回路 ３２…基準タイマ回路 ３３Ａ，３３Ｂ…パルス間隔カウンタＡ，Ｂ ３４Ａ，３４Ｂ…パルスカウンタＡ，Ｂ ３５Ａ，３５Ｂ…加算器Ａ，Ｂ（積算カウンタＡ，Ｂ） ３６…パルスカウンタ読み出しレジスタ ３７…積算カウンタ読み出しレジスタ ５１…パルス検出回路 ５２…クロックカウンタ ５３…基準タイマ回路 ５４…読み出しレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力パルス信号を基本波クロック信号で
   サンプリングして入力パルス検出信号を得るパルス検出
   回路と、 一定周期の制御信号により制御され入力パルス検出信号
   をカウントするパルスカウンタと、 一定周期の制御信号により制御され基準クロック信号を
   カウントするパルス間隔カウンタとを有するパルス入力
   回路において、 前記パルスカウンタとパルス間隔カウンタをそれぞれ２
   個設け、 それぞれの２個のカウンタを一定周期で交互に動作さ
   せ、基本クロック信号の周波数が高くてもパルスカウン
   タデータとパルス間隔カウンタデータを正確に読み込め
   るようにしたことを特徴とするパルス入力回路における
   パルスカウント方式。