JPH05215758A - 速度検出装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、低速から高速の領域に亘って高い精
度で速度を求めようとするものである。 【構成】位置検出器(1) から出力される互いに９０度の
位相差を有する各位置パルス信号は位置カウンタ(3) で
アップダウン・カウントされ、そのカウント値は位置レ
ジスタ(4) にラッチされる。一方、タイマ(5) は一定周
期の基準クロック信号を受けて動作し、その時刻は各位
置パルス信号の立上り又は立ち下がりに基づいてタイマ
レジスタ(6) にラッチされる。この状態に速度演算手段
(7) から位置レジスタ(4) に対する読込み要求信号が発
せられると、ラッチ禁止手段(11)は読込み要求信号を受
けたときにタイマレジスタ(6) のラッチ動作を禁止し、
このときに速度演算手段(7) は位置レジスタ(4) 及びタ
イマレジスタ(6) の各値を読込み、これら値から速度を
求める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばパルスジェネレ
ータから出力される位置パルス信号から速度を求める速
度検出装置に関する。

【０００２】

【従来の技術】かかる装置ではパルスジェネレータから
出力される互いに９０度の位相差を有する各位置パルス
信号（Ａ相、Ｂ相）から正逆パルス列の各位置信号ｃ
ｗ、ｃｃｗを生成し、これら位置信号ｃｗ、ｃｃｗをア
ップダウン・カウンタでカウントしている。そして、こ
のカウント値から速度を抽出するが、この速度の抽出に
はパルス計数方式、周期測定方式がある。

【０００３】パルス計数方式は、アップダウン・カウン
タのカウント値を所定のサンプリング周期毎に読取り、
この読み取った現在のカウント値と前回のカウント値と
のカウント差を求め、このカウント差をサンプリング周
期で除算することにより速度を求める。

【０００４】周期測定方式は、速度処理ルーチンを実行
することにより直ぐに各位置信号ｃｗ、ｃｃｗの論理和
をとった位置信号を作成し、この位置信号によって速度
を求める割込み処理を許可する。以後、この位置信号に
より速度演算の割込み処理が行われる。この割込み処理
の実行によりフリーラン状態で動作するタイマの時刻が
読込まれるとともにアップダウン・カウンタのカウント
値が読込まれる。そして、読み取った現在のカウント値
と前回のカウント値とのカウント差が求められるととも
に現在の時刻と前回の時刻との差が求められ、次にカウ
ント差を時刻の差で除算することにより速度が求められ
る。

【０００５】又、パルス計数方式と周期測定方式とを組
み合わせて速度を求めることが行なわれており、この場
合、低速の領域では周期測定方式を用い、高速の領域で
はパルス計数方式を用いる。

【０００６】しかしながら、パルス計数方式ではカウン
ト差をサンプリング周期で除算して速度を求めるので、
速度分解能を上げようとすれば、高分解能のパルスジェ
ネレータが必要となる。又、高速の領域ではサンプリン
グ周期間に発生するパルスジェネレータ位置のパルス信
号が多くなるので速度誤差は少ないが、低速の領域では
サンプリング周期間に発生するパルス信号が少なくなっ
て速度誤差は大きくなる。

【０００７】一方、周期測定方式では割込み処理時にタ
イマの時刻及びカウント値を読込んで速度を求めるよう
にしたので、割り込みのオーバヘッド時間よりも短い間
隔の位置パルス信号では極端に速度誤差が大きくなる。
そして、速度を演算し求めるには割込み処理のオーバヘ
ッド時間、割込み処理時間がかかり、又誤差に対する補
正処理を行っても誤差は残る。このため、高速の領域に
対しては適用できない。

【０００８】又、パルス計数方式と周期測定方式とを組
み合わせた方式では、上記各方式の欠点を補うことはで
きるが、完全に補うことはできない。又、パルス計数方
式と周期測定方式とを切り替えるときに不連続点が生じ
る。

【０００９】

【発明が解決しようとする課題】以上のようにパルス計
数方式では、速度分解能を上げようとすれば高分解能の
パルスジェネレータが必要となり、かつ低速の領域では
サンプリング周期間に発生するパルス信号が少なくなっ
て速度誤差は大きくなる。

【００１０】一方、周期測定方式では、割り込みのオー
バヘッド時間よりも短い間隔の位置パルス信号では極端
に速度誤差が大きくなり、又処理に時間がかかる。そし
て、高速の領域に対しては適用できない。そこで本発明
は、低速から高速の領域に亘って高い精度で速度を求め
ることができる速度検出装置を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明は、互いに９０度
の位相差を有する２つの位置パルス信号を出力する位置
検出器と、この位置検出器から出力される各位置パルス
信号をカウントする位置カウンタと、この位置カウンタ
のカウント値をラッチする位置レジスタと、一定周期の
基準クロック信号を受けて動作するタイマと、このタイ
マの値を各位置パルス信号の立上り又は立ち下がりに基
づいてラッチするタイマレジスタと、位置レジスタに対
する読込み要求信号を発して位置レジスタ並びにタイマ
レジスタの各値を読込んで速度を求める速度演算手段
と、読込み要求信号を受けたときにタイマレジスタのラ
ッチ動作を禁止するラッチ禁止手段とを備えて上記目的
を達成しようとする速度検出装置である。

【００１２】

【作用】このような手段を備えたことにより、位置検出
器から出力される互いに９０度の位相差を有する各位置
パルス信号は位置カウンタでアップダウン・カウントさ
れ、そのカウント値は位置レジスタにラッチされる。一
方、タイマは一定周期の基準クロック信号を受けて動作
し、その時刻は各位置パルス信号の立上り又は立ち下が
りに基づいてタイマレジスタにラッチされる。この状態
に速度演算手段から位置レジスタに対する読込み要求信
号が発せられると、ラッチ禁止手段は読込み要求信号を
受けたときにタイマレジスタのラッチ動作を禁止し、こ
のときに速度演算手段は位置レジスタ及びタイマレジス
タの各値を読込み、これら値から速度を求める。

【００１３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００１４】図１は位置検出装置の構成図である。パル
スジェネレータ１は互いに９０度の位相差を有する各位
置パルス信号（Ａ相、Ｂ相）を出力するもので、その出
力端子は同期化回路２に接続されている。この同期化回
路２は一定周期の基準クロック信号ｃを受け、この基準
クロック信号ｃに各位置パルス信号を同期化して正逆パ
ルス列の各位置信号ｃｗ、ｃｃｗを生成する機能を有し
ている。

【００１５】この同期化回路２の各出力端子はアップダ
ウン・カウンタ３に接続され、さらにこのアップダウン
・カウンタ３の出力端子は位置レジスタ４に接続されて
いる。

【００１６】一方、タイマー５が備えられ、このタイマ
ー５には基準クロック信号ｃが入力している。そして、
このタイマー５の出力端子はタイマレジスタ６に接続さ
れている。

【００１７】又、速度演算回路７が備えられ、この速度
演算回路７にはデータバス８を介して位置レジスタ４及
びタイマレジスタ６が接続されている。この速度演算回
路７はＣＰＵやメモリなどから構成されるもので、位置
レジスタ４に対するリード・イネーブル信号Ｒａ及びタ
イマレジスタ６に対するリード・イネーブル信号Ｒｂを
発して位置レジスタ４及びタイマレジスタ６の各値を読
込んで速度を求める機能を有している。

【００１８】前記同期化回路２の出力端子にはオア回路
９を介してナンド回路１０の一方の端子が接続され、こ
のナンド回路１０の出力端子がタイマレジスタ６のラッ
チ端子に接続されている。これにより、アンド回路１０
からはタイマレジスタ６のラッチ端子に対してラッチ信
号Ｌが送られる。

【００１９】又、ラッチ回路１１が備えられ、このラッ
チ回路１１に各リード・イネーブル信号Ｒａ、Ｒｂが入
力し、かつその出力端子はアンド回路１０の他方の端子
に接続されている。このラッチ回路１１はリード・イネ
ーブル信号Ｒａの入力によりハイレベルのラッチ禁止信
号Ｇを送出し、リード・イネーブル信号Ｒｂの入力によ
り出力をローレベルとしてラッチ禁止を解除する機能を
有している。なお、基準クロック信号ｃは同期化回路
２、位置レジスタ４、アンド回路１０にに送られて同期
が取られている。次に上記の如く構成された装置の作用
について図２に示す動作タイミング図を参照して説明す
る。

【００２０】パルスジェネレータ１は互いに９０度の位
相差を有する各位置パルス信号を出力する。これら位置
パルス信号は同期化回路２に送られ、この同期化回路２
は各位置パルス信号を一定周期の基準クロック信号ｃの
立上がりに同期化し、正逆パルス列の各位置信号ｃｗ、
ｃｃｗとして出力する。

【００２１】これら位置信号ｃｗ、ｃｃｗはアップダウ
ン・カウンタ３に送られ、このアップダウン・カウンタ
３は位置信号ｃｗ、ｃｃｗの立上がりでアップダウンカ
ウントする。そして、位置レジスタ４は基準クロック信
号ｃの立ち下がりタイミング毎にアップダウン・カウン
タ３のカウント値をラッチする。

【００２２】一方、タイマー５は基準クロック信号ｃを
受けてタイマー動作する。この状態に各位置信号ｃｗ、
ｃｃｗがオア回路９を通って位置信号ｓとしてアンド回
路１０に送られる。このアンド回路１０は位置信号ｓが
ローレベルとなるときにラッチ信号をタイマレジスタ６
のラッチ端子に送る。このタイマレジスタ６はラッチ信
号が入力される毎にその立上がりでタイマー５の時刻の
値Ｎ1 、Ｎ2 、…をラッチする。

【００２３】この状態に速度演算回路７からリード・イ
ネーブル信号Ｒａが発せられると、このリード・イネー
ブル信号Ｒａは位置レジスタ４及びラッチ回路１１に送
られる。

【００２４】このラッチ回路１１はリード・イネーブル
信号Ｒａが入力したときにハイレベルのラッチ禁止信号
Ｇを送出する。このラッチ禁止信号Ｇはアンド回路１０
に送られ、このアンド回路１０はハイレベルのラッチ禁
止信号Ｇの入力によりラッチ信号Ｌの送出を禁止する。
これにより、タイマレジスタ６はラッチ信号Ｌが入力さ
れなくなるので、前回のラッチ信号Ｌでラッチした時刻
の値を保持する。これにより、タイマレジスタ６の時刻
の値は、位置レジスタ４の値を読み込む直前の時刻とな
る。

【００２５】しかるに、速度演算回路７は位置レジスタ
４の値を読み込み、次にリード・イネーブル信号Ｒｂを
発してタイマレジスタ６の時刻の値を読み込む。そし
て、速度演算回路７は位置レジスタ４の値とタイマレジ
スタ６の時刻の値とから速度を演算し求める。これとと
もにリード・イネーブル信号Ｒｂはラッチ回路１１に送
られるので、このラッチ回路１１はリード・イネーブル
信号Ｒｂの入力によりハイレベルのラッチ禁止信号Ｇの
送出を解除してその出力をローレベルとする。

【００２６】このように上記一実施例おいては、各位置
信号ｃｗ、ｃｃｗを位置カウンタ３でアップダウン・カ
ウントしてそのカウント値を位置レジスタ４にラッチ
し、一方タイマにより基準クロック信号ｃを受けて動作
し、その時刻を各位置信号ｃｗ、ｃｃｗの立上り又は立
ち下がりに基づいてタイマレジスタ６にラッチし、速度
演算回路７からリード・イネーブル信号Ｒａが発せられ
たときラッチ回路１１からタイマレジスタ６に対してラ
ッチ禁止信号Ｇを送出してタイマレジスタ６でのラッチ
動作を禁止し、このときに速度演算回路７により位置レ
ジスタ４及びタイマレジスタ６の各値を読み込んで速度
を求めるようにしたので、リード・イネーブル信号Ｒａ
を発したときの位置レジスタの値及びこのときのタイマ
ー５の時刻の値を読み込むことができて高精度に速度を
求めることができる。又、各レジスタ４、６の値を読み
込んで速度を求めるので、短時間で速度を求めることが
でき、低速から高速の領域に亘って高精度に速度を求め
ることができる。

【００２７】なお、本発明は上記一実施例に限定される
ものでなくその要旨を変更しない範囲で変形してもよ
い。例えば、ラッチ禁止信号Ｇの解除はラッチ回路１１
にリード・イネーブル信号Ｒｂを入力させるのでなく、
ラッチ解除の専用の信号をラッチ回路１１に入力するよ
うにしてもよい。

【００２８】又、位置レジスタ４の値をリード・イネー
ブル信号Ｒａのみで読み込むのでなく、カウンタの値を
レジスタに転送する場合、ラッチ信号をレジスタに与え
て行う構成では、このラッチ信号でラッチ回路１１から
送出されるラッチ禁止信号Ｇを解除するようにしてもよ
い。

【００２９】

【発明の効果】以上詳記したように本発明によれば、低
速から高速の領域に亘って高い精度で速度を求めること
ができる速度検出装置を提供できる。

【図面の簡単な説明】

【図１】本発明に係わる速度検出装置の一実施例を示す
構成図。

【図２】同装置の動作タイミング図。

【符号の説明】

１…パルスジェネレータ、２…同期化回路、３…アップ
ダウン・カウンタ、４…位置レジスタ、５…タイマー、
６…タイマレジスタ、７…速度演算回路、８…データバ
ス、９…オア回路、１０…アンド回路、１１…ラッチ回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 互いに９０度の位相差を有する２つの位
   置パルス信号を出力する位置検出器と、この位置検出器
   から出力される各位置パルス信号をカウントする位置カ
   ウンタと、この位置カウンタのカウント値をラッチする
   位置レジスタと、一定周期の基準クロック信号を受けて
   動作するタイマと、このタイマの値を前記各位置パルス
   信号の立上り又は立ち下がりに基づいてラッチするタイ
   マレジスタと、前記位置レジスタに対する読込み要求信
   号を発して前記位置レジスタ並びに前記タイマレジスタ
   の各値を読込んで速度を求める速度演算手段と、前記読
   込み要求信号を受けたときに前記タイマレジスタのラッ
   チ動作を禁止するラッチ禁止手段とを具備したことを特
   徴とする速度検出装置。