JPH07209316A - デジタルａｃサーボ装置 - Google Patents
デジタルａｃサーボ装置Info
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- JPH07209316A JPH07209316A JP6006081A JP608194A JPH07209316A JP H07209316 A JPH07209316 A JP H07209316A JP 6006081 A JP6006081 A JP 6006081A JP 608194 A JP608194 A JP 608194A JP H07209316 A JPH07209316 A JP H07209316A
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- Japan
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- timer
- register
- pulse
- circuit
- signal
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- Control Of Ac Motors In General (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵに読み込まれるモータ回転速度が、実
速度より１読み込み周期遅れることがなく、正確なモー
タの速度情報を得る。 【構成】 エンコーダ２のＡ相，Ｂ相パルスよりモータ
１の回転量を表すパルスカウント値を計測する４逓倍カ
ウンタ回路３と、クロック回路８と、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロックに同期して検出信号を出力するエッジ検出信
号発生回路７と、その検出信号により４逓倍カウンタ回
路３のパルスカウント値を保持するパルスレジスタ５
と、時間計測するタイマカウンタ回路４と、そのタイマ
カウント値を保持信号により保持するタイマレジスタ６
と、パルスカウント値とタイマカウント値とを連続に読
み込みモータ回転速度を算出し、モータ１を制御するＣ
ＰＵ９と、そのＣＰＵ９がパルスレジスタ５とタイマレ
ジスタ６を連続で読み込むときに発生するアクセスウェ
イト時間分を、エッジ検出信号より遅延して、タイマレ
ジスタ６の保持信号を発生するタイマ保持信号遅延回路
１０とを有する。
速度より１読み込み周期遅れることがなく、正確なモー
タの速度情報を得る。 【構成】 エンコーダ２のＡ相，Ｂ相パルスよりモータ
１の回転量を表すパルスカウント値を計測する４逓倍カ
ウンタ回路３と、クロック回路８と、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロックに同期して検出信号を出力するエッジ検出信
号発生回路７と、その検出信号により４逓倍カウンタ回
路３のパルスカウント値を保持するパルスレジスタ５
と、時間計測するタイマカウンタ回路４と、そのタイマ
カウント値を保持信号により保持するタイマレジスタ６
と、パルスカウント値とタイマカウント値とを連続に読
み込みモータ回転速度を算出し、モータ１を制御するＣ
ＰＵ９と、そのＣＰＵ９がパルスレジスタ５とタイマレ
ジスタ６を連続で読み込むときに発生するアクセスウェ
イト時間分を、エッジ検出信号より遅延して、タイマレ
ジスタ６の保持信号を発生するタイマ保持信号遅延回路
１０とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＣサーボモータを制
御するためのデジタルＡＣサーボ装置に関する。
御するためのデジタルＡＣサーボ装置に関する。
【０００２】
【従来の技術】ＡＣサーボモータを制御するために特開
平５−１５１８４号公報に示すような速度検出装置が用
いられている。以下、従来のデジタルＡＣサーボ装置に
ついて図５および図６を参照しながら説明する。図５は
従来のデジタルＡＣサーボ装置のブロック図で、図５に
示すように、制御対象のモータ１より出力されるエンコ
ーダ２のＡ相，Ｂ相パルスを４逓倍カウンタ回路３で４
逓倍カウントされ、モータ１の回転量を表すパルスカウ
ント値を計測し、タイマカウンタ回路４で時間計測す
る。そして、４逓倍カウンタ回路３はパルスレジスタ５
へ、タイマカウンタ回路４はタイマレジスタ６へ保持信
号に同期してカウント値が保持される。また、エッジ検
出信号発生回路７では、エンコーダ２のＡ相，Ｂ相パル
ス信号それぞれの立ち下がり、立ち上がりとクロック回
路８より出力されるクロックに同期して検出信号を出力
する。
平５−１５１８４号公報に示すような速度検出装置が用
いられている。以下、従来のデジタルＡＣサーボ装置に
ついて図５および図６を参照しながら説明する。図５は
従来のデジタルＡＣサーボ装置のブロック図で、図５に
示すように、制御対象のモータ１より出力されるエンコ
ーダ２のＡ相，Ｂ相パルスを４逓倍カウンタ回路３で４
逓倍カウントされ、モータ１の回転量を表すパルスカウ
ント値を計測し、タイマカウンタ回路４で時間計測す
る。そして、４逓倍カウンタ回路３はパルスレジスタ５
へ、タイマカウンタ回路４はタイマレジスタ６へ保持信
号に同期してカウント値が保持される。また、エッジ検
出信号発生回路７では、エンコーダ２のＡ相，Ｂ相パル
ス信号それぞれの立ち下がり、立ち上がりとクロック回
路８より出力されるクロックに同期して検出信号を出力
する。
【０００３】そして、ＣＰＵ９がパルスレジスタ５とタ
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図６
のタイミング図に示すように、ＣＰＵ９より読み込みフ
ラグＨレベルが保持信号発生判定回路１３に出力され、
エッジ検出信号発生回路７より検出信号が出力されると
保持信号発生判定回路１３より読み込みフラグＬレベル
をＣＰＵ９に出力し、パルスレジスタ５とタイマレジス
タ６に保持信号を発生する。ＣＰＵ９は読み込みフラグ
がＬレベルであることを確認し、パルスレジスタ５より
パルスカウント値、タイマレジスタ６よりタイマカウン
ト値を読み込み、モータ回転速度を算出し、モータを制
御する。このように、ＣＰＵ９が２つのレジスタを連続
読み込みするとき、読み込み中に一方のレジスタの内容
が書き変わらないために、ＣＰＵ９で読み込まれるモー
タ回転速度は、実速度より１読み込み周期遅れることに
なる。
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図６
のタイミング図に示すように、ＣＰＵ９より読み込みフ
ラグＨレベルが保持信号発生判定回路１３に出力され、
エッジ検出信号発生回路７より検出信号が出力されると
保持信号発生判定回路１３より読み込みフラグＬレベル
をＣＰＵ９に出力し、パルスレジスタ５とタイマレジス
タ６に保持信号を発生する。ＣＰＵ９は読み込みフラグ
がＬレベルであることを確認し、パルスレジスタ５より
パルスカウント値、タイマレジスタ６よりタイマカウン
ト値を読み込み、モータ回転速度を算出し、モータを制
御する。このように、ＣＰＵ９が２つのレジスタを連続
読み込みするとき、読み込み中に一方のレジスタの内容
が書き変わらないために、ＣＰＵ９で読み込まれるモー
タ回転速度は、実速度より１読み込み周期遅れることに
なる。
【０００４】
【発明が解決しようとする課題】このような従来のデジ
タルＡＣサーボ装置では、ＣＰＵ９が２つのレジスタを
連続読み込みするときに一方のレジスタの内容が書き変
わらないために、ＣＰＵ９で読み込まれるモータ回転速
度は、実速度より１読み込み周期遅れることにより、正
確なモータの速度情報を得ることは困難なものである。
タルＡＣサーボ装置では、ＣＰＵ９が２つのレジスタを
連続読み込みするときに一方のレジスタの内容が書き変
わらないために、ＣＰＵ９で読み込まれるモータ回転速
度は、実速度より１読み込み周期遅れることにより、正
確なモータの速度情報を得ることは困難なものである。
【０００５】本発明は、このような課題を解決するもの
で、ＣＰＵに読み込まれるモータ回転速度が実速度より
１読み込み周期遅れることがなく、正確なモータの速度
情報を得ることを目的とする。
で、ＣＰＵに読み込まれるモータ回転速度が実速度より
１読み込み周期遅れることがなく、正確なモータの速度
情報を得ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、制御対象のモータより出力されるエンコー
ダＡ相，Ｂ相パルスを４逓倍カウントし、モータの回転
量を表すパルスカウント値を計測する４逓倍カウンタ回
路と、駆動クロックを発生するクロック回路と、エンコ
ーダＡ相，Ｂ相パルス信号それぞれの立ち下がり、立ち
上がりとクロックに同期して検出信号を出力するエッジ
検出信号発生回路と、その検出信号により４逓倍カウン
タ回路のパルスカウント値を保持するパルスレジスタ
と、時間計測するタイマカウンタ回路と、そのタイマカ
ウント値を保持信号により保持するタイマレジスタと、
パルスレジスタに保持されたパルスカウント値とタイマ
レジスタに保持されたタイマカウント値とを連続に読み
込みモータ回転速度を算出し、モータを制御するＣＰＵ
と、そのＣＰＵがパルスレジスタとタイマレジスタを連
続で読み込むとき発生するアクセスウェイト時間分を、
上記エッジ検出信号発生回路より出力される検出信号よ
り遅延して、タイマカウンタ回路からタイマレジスタに
保持するための保持信号を発生するタイマ保持信号遅延
回路とを有するものである。
に本発明は、制御対象のモータより出力されるエンコー
ダＡ相，Ｂ相パルスを４逓倍カウントし、モータの回転
量を表すパルスカウント値を計測する４逓倍カウンタ回
路と、駆動クロックを発生するクロック回路と、エンコ
ーダＡ相，Ｂ相パルス信号それぞれの立ち下がり、立ち
上がりとクロックに同期して検出信号を出力するエッジ
検出信号発生回路と、その検出信号により４逓倍カウン
タ回路のパルスカウント値を保持するパルスレジスタ
と、時間計測するタイマカウンタ回路と、そのタイマカ
ウント値を保持信号により保持するタイマレジスタと、
パルスレジスタに保持されたパルスカウント値とタイマ
レジスタに保持されたタイマカウント値とを連続に読み
込みモータ回転速度を算出し、モータを制御するＣＰＵ
と、そのＣＰＵがパルスレジスタとタイマレジスタを連
続で読み込むとき発生するアクセスウェイト時間分を、
上記エッジ検出信号発生回路より出力される検出信号よ
り遅延して、タイマカウンタ回路からタイマレジスタに
保持するための保持信号を発生するタイマ保持信号遅延
回路とを有するものである。
【０００７】また、制御対象のモータより出力されるエ
ンコーダＡ相，Ｂ相パルスを４逓倍カウントし、モータ
の回転量を表すパルスカウント値を計測する４逓倍カウ
ンタ回路と、駆動クロックを発生するクロック回路と、
エンコーダＡ相，Ｂ相パルス信号それぞれの立ち下が
り、立ち上がりとクロックに同期して検出信号を出力す
るエッジ検出信号発生回路と、保持信号で４逓倍カウン
タ回路のパルスカウント値を保持するパルスレジスタ
と、時間計測するタイマカウンタ回路と、保持信号でタ
イマカウンタ回路のタイマカウント値を保持するタイマ
レジスタと、パルスレジスタに保持されたパルスカウン
ト値とタイマレジスタに保持されたタイマカウント値と
を連続に読み込みモータ回転速度を算出し、モータを制
御するＣＰＵと、上記ＣＰＵよりパルスレジスタ値とタ
イマレジスタ値とを読み込むときには禁止信号が出力さ
れ、その禁止信号をクロック回路に同期させて保持禁止
信号を出力する保持禁止信号発生回路と、その保持禁止
信号が入力されたときは、保持信号を出力せず、保持禁
止信号が入力されないときは、上記エッジ検出信号発生
回路より出力されるエッジ検出信号を上記２つのレジス
タの保持信号として出力する保持信号発生回路とを有す
るものである。
ンコーダＡ相，Ｂ相パルスを４逓倍カウントし、モータ
の回転量を表すパルスカウント値を計測する４逓倍カウ
ンタ回路と、駆動クロックを発生するクロック回路と、
エンコーダＡ相，Ｂ相パルス信号それぞれの立ち下が
り、立ち上がりとクロックに同期して検出信号を出力す
るエッジ検出信号発生回路と、保持信号で４逓倍カウン
タ回路のパルスカウント値を保持するパルスレジスタ
と、時間計測するタイマカウンタ回路と、保持信号でタ
イマカウンタ回路のタイマカウント値を保持するタイマ
レジスタと、パルスレジスタに保持されたパルスカウン
ト値とタイマレジスタに保持されたタイマカウント値と
を連続に読み込みモータ回転速度を算出し、モータを制
御するＣＰＵと、上記ＣＰＵよりパルスレジスタ値とタ
イマレジスタ値とを読み込むときには禁止信号が出力さ
れ、その禁止信号をクロック回路に同期させて保持禁止
信号を出力する保持禁止信号発生回路と、その保持禁止
信号が入力されたときは、保持信号を出力せず、保持禁
止信号が入力されないときは、上記エッジ検出信号発生
回路より出力されるエッジ検出信号を上記２つのレジス
タの保持信号として出力する保持信号発生回路とを有す
るものである。
【０００８】
【作用】本発明は上記した構成において、ＣＰＵがレジ
スタの連続読み込みをするとき発生するアクセスウェイ
ト時間中に、レジスタの保持信号が発生しないようにア
クセスウェイト時間分を遅らせて、レジスタ保持信号を
発生させる。
スタの連続読み込みをするとき発生するアクセスウェイ
ト時間中に、レジスタの保持信号が発生しないようにア
クセスウェイト時間分を遅らせて、レジスタ保持信号を
発生させる。
【０００９】また、ＣＰＵがレジスタの連続読み込みを
するとき、連続読み込み中にレジスタの保持信号が発生
しないようにＣＰＵより禁止信号を出力し、レジスタの
保持信号を発生させない。
するとき、連続読み込み中にレジスタの保持信号が発生
しないようにＣＰＵより禁止信号を出力し、レジスタの
保持信号を発生させない。
【００１０】従ってレジスタの内容が書き変わることな
く、ＣＰＵに読み込まれるモータ回転速度が実速度より
１読み込み周期遅れることがなく、正確なモータの速度
情報を得ることができる。
く、ＣＰＵに読み込まれるモータ回転速度が実速度より
１読み込み周期遅れることがなく、正確なモータの速度
情報を得ることができる。
【００１１】
【実施例】 （実施例１）まず、本発明の第１の実施例について図１
および図２を参照しながら説明する。なお、従来例で説
明したものと同一構成部材には同一番号を用いる。図１
は本発明の第１の実施例のデジタルＡＣサーボ装置のブ
ロック図、図２はそのタイミングを示す図である。
および図２を参照しながら説明する。なお、従来例で説
明したものと同一構成部材には同一番号を用いる。図１
は本発明の第１の実施例のデジタルＡＣサーボ装置のブ
ロック図、図２はそのタイミングを示す図である。
【００１２】図１において、制御対象のモータ１より出
力されるエンコーダ２のＡ相，Ｂ相パルスは４逓倍カウ
ンタ回路３で４逓倍カウントされ、モータ１の回転量を
表すパルスカウント値を計測し、タイマカウンタ回路４
で時間計測する。そして、４逓倍カウンタ回路３はパル
スレジスタ５へ、タイマカウンタ回路４はタイマレジス
タ６へ保持信号に同期してカウント値が保持される。ま
た、エッジ検出信号発生回路７では、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロック回路８より出力されるクロックに同期して検
出信号を出力する。
力されるエンコーダ２のＡ相，Ｂ相パルスは４逓倍カウ
ンタ回路３で４逓倍カウントされ、モータ１の回転量を
表すパルスカウント値を計測し、タイマカウンタ回路４
で時間計測する。そして、４逓倍カウンタ回路３はパル
スレジスタ５へ、タイマカウンタ回路４はタイマレジス
タ６へ保持信号に同期してカウント値が保持される。ま
た、エッジ検出信号発生回路７では、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロック回路８より出力されるクロックに同期して検
出信号を出力する。
【００１３】そして、ＣＰＵ９がパルスレジスタ５とタ
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図２
のタイミング図に示すように、まず、ＣＰＵ９がパルス
レジスタ５よりパルスカウント値を読み込み、次に、タ
イマレジスタ６よりタイマカウント値を読み込む。この
とき、連続でのパルスカウント値読み込みとタイマカウ
ント値読み込みの間にアクセスウェイト時間δｔが発生
する。このアクセスウェイト時間δｔの間に、エンコー
ダパルスのエッジが発生したときにもエッジ検出信号発
生回路７よりエッジ検出信号が出力される。このとき、
タイマレジスタ６の内容が変更されないように、タイマ
保持信号遅延回路１０よりエッジ検出信号アクセスウェ
イト時間δｔだけ遅らせてタイマレジスタ６に保持信号
として入力する。このため、ＣＰＵ９がパルスレジスタ
５とタイマレジスタ６を連続読み込みするとき、読み込
み中にエッジ検出信号が発生してもタイマレジスタ６の
保持信号を常にアクセスウェイト時間δｔ遅らせて、タ
イマレジスタ６の一方のレジスタの内容が書き変わるこ
とがない。このように、ＣＰＵ９で読み込むときのモー
タ回転速度は、実速度より１読み込み周期遅れることが
ない。
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図２
のタイミング図に示すように、まず、ＣＰＵ９がパルス
レジスタ５よりパルスカウント値を読み込み、次に、タ
イマレジスタ６よりタイマカウント値を読み込む。この
とき、連続でのパルスカウント値読み込みとタイマカウ
ント値読み込みの間にアクセスウェイト時間δｔが発生
する。このアクセスウェイト時間δｔの間に、エンコー
ダパルスのエッジが発生したときにもエッジ検出信号発
生回路７よりエッジ検出信号が出力される。このとき、
タイマレジスタ６の内容が変更されないように、タイマ
保持信号遅延回路１０よりエッジ検出信号アクセスウェ
イト時間δｔだけ遅らせてタイマレジスタ６に保持信号
として入力する。このため、ＣＰＵ９がパルスレジスタ
５とタイマレジスタ６を連続読み込みするとき、読み込
み中にエッジ検出信号が発生してもタイマレジスタ６の
保持信号を常にアクセスウェイト時間δｔ遅らせて、タ
イマレジスタ６の一方のレジスタの内容が書き変わるこ
とがない。このように、ＣＰＵ９で読み込むときのモー
タ回転速度は、実速度より１読み込み周期遅れることが
ない。
【００１４】（実施例２）次に、本発明の第２の実施例
について図３および図４を参照しながら説明する。な
お、従来例で説明したものと同一構成部材には同一番号
を用いる。図３は本発明の第２の実施例のデジタルＡＣ
サーボ装置のブロック図、図４はそのタイミングを示す
図である。
について図３および図４を参照しながら説明する。な
お、従来例で説明したものと同一構成部材には同一番号
を用いる。図３は本発明の第２の実施例のデジタルＡＣ
サーボ装置のブロック図、図４はそのタイミングを示す
図である。
【００１５】図３において、制御対象のモータ１より出
力されるエンコーダ２のＡ相，Ｂ相パルスは４逓倍カウ
ンタ回路３で４逓倍カウントされ、モータ１の回転量を
表すパルスカウント値を計測し、タイマカウンタ回路４
で時間計測する。そして、４逓倍カウンタ回路３はパル
スレジスタ５へ、タイマカウンタ回路４はタイマレジス
タ６へ保持信号に同期してカウント値が保持される。ま
た、エッジ検出信号発生回路７では、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロック回路８より出力されるクロックに同期して検
出信号を出力する。
力されるエンコーダ２のＡ相，Ｂ相パルスは４逓倍カウ
ンタ回路３で４逓倍カウントされ、モータ１の回転量を
表すパルスカウント値を計測し、タイマカウンタ回路４
で時間計測する。そして、４逓倍カウンタ回路３はパル
スレジスタ５へ、タイマカウンタ回路４はタイマレジス
タ６へ保持信号に同期してカウント値が保持される。ま
た、エッジ検出信号発生回路７では、エンコーダ２のＡ
相，Ｂ相パルス信号それぞれの立ち下がり、立ち上がり
とクロック回路８より出力されるクロックに同期して検
出信号を出力する。
【００１６】そして、ＣＰＵ９がパルスレジスタ５とタ
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図４
のタイミング図に示すように、まず、ＣＰＵ９がパルス
レジスタ５よりパルスカウント値を読み込み、次に、タ
イマレジスタ６よりタイマカウント値を読み込む。この
とき、連続でのパルスカウント値読み込みとタイマカウ
ント値読み込みの間にアクセスウェイト時間δｔが発生
する。このアクセスウェイト時間δｔの間に、エンコー
ダパルスのエッジが発生したときにもエッジ検出信号発
生回路７よりエッジ検出信号が出力される。このとき、
タイマレジスタ６の内容が更新されないように、ＣＰＵ
９より出力される禁止信号を、クロックに同期して保持
禁止信号を保持禁止信号発生回路１１より出力する。そ
して、保持信号発生回路１２では、保持禁止信号が入力
されると、タイマレジスタ６への保持信号の発生を禁止
し、保持禁止信号が入力されていないときは、エッジ検
出信号を保持信号として出力する。このため、ＣＰＵ９
がパルスレジスタ５とタイマレジスタ６を連続読み込み
するとき、読み込み中にエッジ検出信号が発生しても、
エッジ検出信号を受け付けないためタイマレジスタ６の
一方のレジスタの内容が書き変わることがない。このよ
うに、ＣＰＵ９で読み込むときのモータ回転速度は、実
速度より１読み込み周期遅れることがない。
イマレジスタ６とを連続読み込みするとき、読み込み中
に一方のレジスタの内容が書き変わらないために、図４
のタイミング図に示すように、まず、ＣＰＵ９がパルス
レジスタ５よりパルスカウント値を読み込み、次に、タ
イマレジスタ６よりタイマカウント値を読み込む。この
とき、連続でのパルスカウント値読み込みとタイマカウ
ント値読み込みの間にアクセスウェイト時間δｔが発生
する。このアクセスウェイト時間δｔの間に、エンコー
ダパルスのエッジが発生したときにもエッジ検出信号発
生回路７よりエッジ検出信号が出力される。このとき、
タイマレジスタ６の内容が更新されないように、ＣＰＵ
９より出力される禁止信号を、クロックに同期して保持
禁止信号を保持禁止信号発生回路１１より出力する。そ
して、保持信号発生回路１２では、保持禁止信号が入力
されると、タイマレジスタ６への保持信号の発生を禁止
し、保持禁止信号が入力されていないときは、エッジ検
出信号を保持信号として出力する。このため、ＣＰＵ９
がパルスレジスタ５とタイマレジスタ６を連続読み込み
するとき、読み込み中にエッジ検出信号が発生しても、
エッジ検出信号を受け付けないためタイマレジスタ６の
一方のレジスタの内容が書き変わることがない。このよ
うに、ＣＰＵ９で読み込むときのモータ回転速度は、実
速度より１読み込み周期遅れることがない。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＰＵがレジスタの連続読み込みするとき発
生するアクセスウェイト時間中に、レジスタの保持信号
が発生しないようにアクセスウェイト時間分を遅らせ
て、レジスタ保持信号を発生させる構成としたため、Ｃ
ＰＵが２つのレジスタを連続読み込みするときに一方の
レジスタの内容が書き変わることなく、ＣＰＵに読み込
まれるモータ回転速度が実速度より１読み込み周期遅れ
ることがなく、正確なモータの速度情報を得ることがで
きる。
によれば、ＣＰＵがレジスタの連続読み込みするとき発
生するアクセスウェイト時間中に、レジスタの保持信号
が発生しないようにアクセスウェイト時間分を遅らせ
て、レジスタ保持信号を発生させる構成としたため、Ｃ
ＰＵが２つのレジスタを連続読み込みするときに一方の
レジスタの内容が書き変わることなく、ＣＰＵに読み込
まれるモータ回転速度が実速度より１読み込み周期遅れ
ることがなく、正確なモータの速度情報を得ることがで
きる。
【図１】本発明の第１の実施例のデジタルＡＣサーボ装
置のブロック図
置のブロック図
【図２】同、デジタルＡＣサーボ装置のタイミングを示
す図
す図
【図３】本発明の第２の実施例のデジタルＡＣサーボ装
置のブロック図
置のブロック図
【図４】同、デジタルＡＣサーボ装置のタイミングを示
す図
す図
【図５】従来のデジタルＡＣサーボ装置のブロック図
【図６】従来のデジタルＡＣサーボ装置のタイミングを
示す図
示す図
１ モータ ２ エンコーダ ３ ４逓倍カウンタ回路 ４ タイマカウンタ回路 ５ パルスレジスタ ６ タイマレジスタ ７ エッジ検出信号発生回路 ８ クロック回路 ９ ＣＰＵ １０ タイマ保持信号遅延回路 １１ 保持禁止信号発生回路 １２ 保持信号発生回路
Claims (2)
- 【請求項１】 制御対象のモータより出力されるエンコ
ーダＡ相，Ｂ相パルスを４逓倍カウントし、モータの回
転量を表すパルスカウント値を計測する４逓倍カウンタ
回路と、駆動クロックを発生するクロック回路と、エン
コーダＡ相，Ｂ相パルス信号それぞれの立ち下がり、立
ち上がりとクロックに同期して検出信号を出力するエッ
ジ検出信号発生回路と、その検出信号により４逓倍カウ
ンタ回路のパルスカウント値を保持するパルスレジスタ
と、時間計測するタイマカウンタ回路と、そのタイマカ
ウント値を保持信号により保持するタイマレジスタと、
パルスレジスタに保持されたパルスカウント値とタイマ
レジスタに保持されたタイマカウント値とを連続に読み
込みモータ回転速度を算出し、モータを制御するＣＰＵ
と、そのＣＰＵがパルスレジスタとタイマレジスタを連
続で読み込むとき発生するアクセスウェイト時間分を、
上記エッジ検出信号発生回路より出力される検出信号よ
り遅延して、タイマカウンタ回路からタイマレジスタに
保持するための保持信号を発生するタイマ保持信号遅延
回路とを有するデジタルＡＣサーボ装置。 - 【請求項２】 制御対象のモータより出力されるエンコ
ーダＡ相，Ｂ相パルスを４逓倍カウントし、モータの回
転量を表すパルスカウント値を計測する４逓倍カウンタ
回路と、駆動クロックを発生するクロック回路と、エン
コーダＡ相，Ｂ相パルス信号それぞれの立ち下がり、立
ち上がりとクロックに同期して検出信号を出力するエッ
ジ検出信号発生回路と、保持信号で４逓倍カウンタ回路
のパルスカウント値を保持するパルスレジスタと、時間
計測するタイマカウンタ回路と、保持信号でタイマカウ
ンタ回路のタイマカウント値を保持するタイマレジスタ
と、パルスレジスタに保持されたパルスカウント値とタ
イマレジスタに保持されたタイマカウント値とを連続に
読み込みモータ回転速度を算出し、モータを制御するＣ
ＰＵと、上記ＣＰＵよりパルスレジスタ値とタイマレジ
スタ値とを読み込むときには禁止信号が出力され、その
禁止信号をクロック回路に同期させて保持禁止信号を出
力する保持禁止信号発生回路と、その保持禁止信号が入
力されたときは、保持信号を出力せず、保持禁止信号が
入力されていないときは、上記エッジ検出信号発生回路
より出力されるエッジ検出信号を上記２つのレジスタの
保持信号として出力する保持信号発生回路とを有するデ
ジタルＡＣサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00608194A JP3248143B2 (ja) | 1994-01-25 | 1994-01-25 | デジタルａｃサーボ装置 |
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| JP00608194A Expired - Fee Related JP3248143B2 (ja) | 1994-01-25 | 1994-01-25 | デジタルａｃサーボ装置 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101135253B1 (ko) * | 2010-11-30 | 2012-04-12 | 엘에스산전 주식회사 | 전동기 속도 검출 방법 |
| CN103675322A (zh) * | 2013-09-30 | 2014-03-26 | 江阴众和电力仪表有限公司 | 转速测量仪表 |
| CN105738642A (zh) * | 2016-02-03 | 2016-07-06 | 上海新源工业控制技术有限公司 | 一种四路并行采样的t法电机测速方法 |
-
1994
- 1994-01-25 JP JP00608194A patent/JP3248143B2/ja not_active Expired - Fee Related
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