JP2725463B2 - サーボモータの速度検出装置 - Google Patents
サーボモータの速度検出装置Info
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- JP2725463B2 JP2725463B2 JP3056595A JP5659591A JP2725463B2 JP 2725463 B2 JP2725463 B2 JP 2725463B2 JP 3056595 A JP3056595 A JP 3056595A JP 5659591 A JP5659591 A JP 5659591A JP 2725463 B2 JP2725463 B2 JP 2725463B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高精度なＮＣ装置やロ
ボットに使用されるサーボモータの速度検出装置に関す
る。
ボットに使用されるサーボモータの速度検出装置に関す
る。
【０００２】
【従来の技術】従来の速度信号検出装置の構成を図５お
よび図６に示し、その動作原理を説明する。
よび図６に示し、その動作原理を説明する。
【０００３】図５において、サーボモータ１に直結した
ロータリーエンコーダ２の出力を入力とする４逓倍回路
４において、ＣＷ回転時にはパルス列出力ＰＣＷを出力
し、ＣＣＷ回転時にはパルス列出力ＰＣＣＷを出力す
る。パルス列出力ＰＣＷとパルス列出力ＰＣＣＷを入力
とするＯＲ回路３３によって２つの入力を加算し、ＣＰ
Ｕ３４の割り込み入力ＩＮＴに接続する。ＣＰＵ３４に
おいては、図６のフローチャートに示すように、速度ル
ープ３６の演算周期毎に割り込み入力ＩＮＴを許可し
（３７）、割り込みが発生すると（３８）、パルス列出
力ＰＣＷとパルス列出力ＰＣＣＷを入力とするＵＰ／Ｄ
ＯＷＮカウンタ３５の出力を読み込み（３９）、さらに
内部タイマー値を読み込んだ（４０）後、割り込み入力
ＩＮＴを禁止する（４１）。次に、前回発生した割り込
みから今回発生した割り込みまでのタイマー値とパルス
数から速度フィールドバック信号を演算する（４２）。
以上のようにしてモータ１の速度を計算していた。
ロータリーエンコーダ２の出力を入力とする４逓倍回路
４において、ＣＷ回転時にはパルス列出力ＰＣＷを出力
し、ＣＣＷ回転時にはパルス列出力ＰＣＣＷを出力す
る。パルス列出力ＰＣＷとパルス列出力ＰＣＣＷを入力
とするＯＲ回路３３によって２つの入力を加算し、ＣＰ
Ｕ３４の割り込み入力ＩＮＴに接続する。ＣＰＵ３４に
おいては、図６のフローチャートに示すように、速度ル
ープ３６の演算周期毎に割り込み入力ＩＮＴを許可し
（３７）、割り込みが発生すると（３８）、パルス列出
力ＰＣＷとパルス列出力ＰＣＣＷを入力とするＵＰ／Ｄ
ＯＷＮカウンタ３５の出力を読み込み（３９）、さらに
内部タイマー値を読み込んだ（４０）後、割り込み入力
ＩＮＴを禁止する（４１）。次に、前回発生した割り込
みから今回発生した割り込みまでのタイマー値とパルス
数から速度フィールドバック信号を演算する（４２）。
以上のようにしてモータ１の速度を計算していた。
【０００４】
【発明が解決しようとする課題】しかし、このような方
法においては、割り込みの発生するタイミングが定まら
ないので、演算上必要な所では割り込みを禁止する必要
があり、割り込みを禁止した時間だけ測定精度が悪化し
たり、速度ループの演算周期が長くなる。
法においては、割り込みの発生するタイミングが定まら
ないので、演算上必要な所では割り込みを禁止する必要
があり、割り込みを禁止した時間だけ測定精度が悪化し
たり、速度ループの演算周期が長くなる。
【０００５】本発明は上記従来の課題を解決するもの
で、速度ループの演算周期の延長による応答性の劣化
や、速度フィードバック信号の演算誤差によるサーボ性
能の悪化などを改善するサーボモータの速度検出装置を
提供することを目的とする。
で、速度ループの演算周期の延長による応答性の劣化
や、速度フィードバック信号の演算誤差によるサーボ性
能の悪化などを改善するサーボモータの速度検出装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の速度検出装置は、ＣＰＵの演算周期を設定す
るパルス発振回路と、サンプリング周期の最初のエンコ
ーダパルスと、次のサンプリング周期の最初のエンコー
ダパルスとの間隔時間を測定するタイマー回路と、この
タイマー回路の測定時間内に発生したエンコーダの４逓
倍のパルス数をカウントし信号処理回路のリセット信号
でクリアーするカウンタ回路と、前記タイマー回路とカ
ウンタ回路の出力をホールドするホールド回路と、この
ホールド回路の出力を前記パルス発振回路の出力Ｐ１の
タイミングで読み込み速度フィールドバック信号を演算
する前記ＣＰＵで構成している。
に本発明の速度検出装置は、ＣＰＵの演算周期を設定す
るパルス発振回路と、サンプリング周期の最初のエンコ
ーダパルスと、次のサンプリング周期の最初のエンコー
ダパルスとの間隔時間を測定するタイマー回路と、この
タイマー回路の測定時間内に発生したエンコーダの４逓
倍のパルス数をカウントし信号処理回路のリセット信号
でクリアーするカウンタ回路と、前記タイマー回路とカ
ウンタ回路の出力をホールドするホールド回路と、この
ホールド回路の出力を前記パルス発振回路の出力Ｐ１の
タイミングで読み込み速度フィールドバック信号を演算
する前記ＣＰＵで構成している。
【０００７】
【作用】本発明によれば、演算周期毎に発生したパルス
数とパルス間隔をハードウェアによって正確に測定する
ことで、ＣＰＵで正確に速度フィードバック信号を演算
できる。さらに計測と計算をハードとソフトに分担する
ことで演算時間を短縮でき、演算周期を短縮することで
サーボ応答性を向上できる。
数とパルス間隔をハードウェアによって正確に測定する
ことで、ＣＰＵで正確に速度フィードバック信号を演算
できる。さらに計測と計算をハードとソフトに分担する
ことで演算時間を短縮でき、演算周期を短縮することで
サーボ応答性を向上できる。
【０００８】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は従来例の図６のソフト処理をハード回路に置
換した改善案を示し、図２に信号処理回路５の詳細回路
例を示し、図３に速度フィードバック信号の演算フロー
を示し、図４に図１と図２における各部の信号のタイミ
ングチャートを示す。図１において、サーボモータ１に
直結したエンコーダ２の出力を入力とする４逓倍回路４
は従来例と同様にＣＷ回転時にはパルス例ＰＣＷを出力
し、ＣＣＷ回転時にはパルス列ＰＣＣＷを出力する。ま
た速度ループまたは電流ループの周期を指令するパルス
発振回路３はサンプリング周期Ｐ１を出力する。次にＣ
ＰＵ３４から第４のＩＯ回路１２とレジスタ４４を通じ
て出力するパルスイネーブル信号Ｐ２を入力とする信号
処理回路５において、Ｐ２を図２インバータ１７によっ
て反転してフリップフロップ回路１８のセット端子に入
力してＴＭ２を出力する。前記ＰＣＷとＰＣＣＷをＯＲ
回路１６によって加算して出力Ａ７を前記ＴＭ２によっ
て許可してＡ８を出力し（ＮＯＲ回路１９）、前記Ａ８
をシフトレジスタ２０によって１クロックシフトしてＴ
Ｍ１を出力し、ＴＭ１を入力としてシフトレジスタ２１
によって１クロックシフトしてリセット信号を出力す
る。さらに、前記リセット信号を前記フリップフロップ
回路１８のリセット端子に入力して前記Ａ７の入力を禁
止する。
る。図１は従来例の図６のソフト処理をハード回路に置
換した改善案を示し、図２に信号処理回路５の詳細回路
例を示し、図３に速度フィードバック信号の演算フロー
を示し、図４に図１と図２における各部の信号のタイミ
ングチャートを示す。図１において、サーボモータ１に
直結したエンコーダ２の出力を入力とする４逓倍回路４
は従来例と同様にＣＷ回転時にはパルス例ＰＣＷを出力
し、ＣＣＷ回転時にはパルス列ＰＣＣＷを出力する。ま
た速度ループまたは電流ループの周期を指令するパルス
発振回路３はサンプリング周期Ｐ１を出力する。次にＣ
ＰＵ３４から第４のＩＯ回路１２とレジスタ４４を通じ
て出力するパルスイネーブル信号Ｐ２を入力とする信号
処理回路５において、Ｐ２を図２インバータ１７によっ
て反転してフリップフロップ回路１８のセット端子に入
力してＴＭ２を出力する。前記ＰＣＷとＰＣＣＷをＯＲ
回路１６によって加算して出力Ａ７を前記ＴＭ２によっ
て許可してＡ８を出力し（ＮＯＲ回路１９）、前記Ａ８
をシフトレジスタ２０によって１クロックシフトしてＴ
Ｍ１を出力し、ＴＭ１を入力としてシフトレジスタ２１
によって１クロックシフトしてリセット信号を出力す
る。さらに、前記リセット信号を前記フリップフロップ
回路１８のリセット端子に入力して前記Ａ７の入力を禁
止する。
【０００９】図１にもどり、タイマー回路６はクロック
ＣＬＫによってカウントアップし、前記信号処理回路５
の出力ＴＭ１によってタイマー値Ａ１を第１のホールド
回路９によってメモリーされた後リセット信号によって
タイマー値をクリアーする。同様に第１のカウンタ回路
７は前記ＰＣＷをカウントアップし、前記信号処理回路
５の出力ＴＭ１によってカウンタ値Ａ２を第２のホール
ド回路１０によってメモリーされた後、リセット信号に
よってカウンタ値をクリアーする。同様に第２のカウン
タ回路８は前記ＰＣＣＷをカウントアップし、前記信号
処理回路５の出力ＴＭ１によってカウンタ値Ａ３を第３
のホールド回路１１によってメモリーされた後、リセッ
ト信号によってカウンタ値をクリアーする。
ＣＬＫによってカウントアップし、前記信号処理回路５
の出力ＴＭ１によってタイマー値Ａ１を第１のホールド
回路９によってメモリーされた後リセット信号によって
タイマー値をクリアーする。同様に第１のカウンタ回路
７は前記ＰＣＷをカウントアップし、前記信号処理回路
５の出力ＴＭ１によってカウンタ値Ａ２を第２のホール
ド回路１０によってメモリーされた後、リセット信号に
よってカウンタ値をクリアーする。同様に第２のカウン
タ回路８は前記ＰＣＣＷをカウントアップし、前記信号
処理回路５の出力ＴＭ１によってカウンタ値Ａ３を第３
のホールド回路１１によってメモリーされた後、リセッ
ト信号によってカウンタ値をクリアーする。
【００１０】次にＣＰＵ３４において第１のＩＯ回路１
３、第２のＩＯ回路１４、第３のＩＯ回路１５と前記レ
ジスタ４４を通じて各々Ａ１，Ａ２，Ａ３を読み込む次
に図３で割り込みＰ１が発生すると、速度ループまたは
電流ループの演算を開始（２２）、次に前記ＴＭ２を読
み込んでＴＭ２＝０の時はその演算周期でエンコーダの
フィールドバックパルスが発生しなかった時で、カウン
タｍに１を加算し（２９）、さらにカウンタｍがオーバ
ーフロー定数ｋ１以上の時はフラグＦを１にする（３
１）。
３、第２のＩＯ回路１４、第３のＩＯ回路１５と前記レ
ジスタ４４を通じて各々Ａ１，Ａ２，Ａ３を読み込む次
に図３で割り込みＰ１が発生すると、速度ループまたは
電流ループの演算を開始（２２）、次に前記ＴＭ２を読
み込んでＴＭ２＝０の時はその演算周期でエンコーダの
フィールドバックパルスが発生しなかった時で、カウン
タｍに１を加算し（２９）、さらにカウンタｍがオーバ
ーフロー定数ｋ１以上の時はフラグＦを１にする（３
１）。
【００１１】ＴＭ２＝１の時はその演算周期でエンコー
ダのフィールドバックパルスが発生した時で、さらに前
記フラグＦ＝１の時はＦ＝０にするとともに速度フィー
ドバック信号Ｖ＝０とし、Ｆ＝０の時は前記ｍを０に
し、次に第１のＩＯ回路１３、第２のＩＯ回路１４、第
３のＩＯ回路１５を通じて各々Ａ１，Ａ２，Ａ３を読み
込み、前記パルスイネーブル信号Ｐ２を出力した後、速
度フィードバック信号Ｖを演算する。
ダのフィールドバックパルスが発生した時で、さらに前
記フラグＦ＝１の時はＦ＝０にするとともに速度フィー
ドバック信号Ｖ＝０とし、Ｆ＝０の時は前記ｍを０に
し、次に第１のＩＯ回路１３、第２のＩＯ回路１４、第
３のＩＯ回路１５を通じて各々Ａ１，Ａ２，Ａ３を読み
込み、前記パルスイネーブル信号Ｐ２を出力した後、速
度フィードバック信号Ｖを演算する。
【００１２】
【発明の効果】上記実施例から明らかなように本発明に
よれば、サーボモータの速度フィードバック信号を正確
に演算でき、また演算周期を短縮できるので応答性の向
上やメモリーの短縮ができてサーボ性能を向上し、この
サーボ装置を取り付けた工作機械の加工精度が向上す
る。
よれば、サーボモータの速度フィードバック信号を正確
に演算でき、また演算周期を短縮できるので応答性の向
上やメモリーの短縮ができてサーボ性能を向上し、この
サーボ装置を取り付けた工作機械の加工精度が向上す
る。
【図１】本発明の速度検出装置の一実施例のブロック図
【図２】本発明の速度検出装置における信号処理回路の
詳細回路図
詳細回路図
【図３】本発明による速度検出の計算の流れのフローチ
ャート
ャート
【図４】本発明の速度検出装置における各部のパルスの
タイミングを示す図
タイミングを示す図
【図５】従来の速度検出装置のブロック図
【図６】従来の速度検出のフローチャート
１ モータ ２ エンコーダ ３ パルス発振回路 ４ ４逓倍回路 ５ 信号処理回路 ６ タイマー回路 ７ カウンタ回路 ８ カウンタ回路 ９ ホールド回路 １０ ホールド回路 １１ ホールド回路 ３４ ＣＰＵ
Claims (2)
- 【請求項１】 モータに接続したエンコーダの二相の出
力パルスからモータの速度フィードバック信号を演算す
るサーボ制御装置において、演算周期を設定するパルス
発振回路と、前記パルス発振回路の同期信号Ｐ１を入力
としカウントイネーブル信号Ｐ２を出力するＣＰＵと、
エンコーダの４逓倍のパルス列、クロックおよび前記Ｃ
ＰＵのカウントイネーブル信号Ｐ２を入力とし、ホール
ド信号ＴＭ１，イネーブル信号ＴＭ２およびリセット信
号を出力する信号処理回路と、サンプリング周期の最初
のエンコーダパルスと次のサンプリング周期の最初のエ
ンコーダパルスとの間隔時間を測定するタイマー回路
と、前記タイマー回路の測定時間内に発生したエンコー
ダの４逓倍のパルス数をカウントし、前記信号処理回路
のリセット信号でクリアーするカウンタ回路と、前記タ
イマー回路とカウンタ回路の出力を前記信号処理回路の
出力ＴＭ１でホールドするホールド回路と、前記回路の
出力を前記パルス発振回路の出力Ｐ１のタイミングで読
み込み速度フィールドバック信号を演算する前記ＣＰＵ
を備えているサーボモータの速度検出装置。 - 【請求項２】 信号処理回路において、ＣＰＵの出力Ｐ
２によりエンコーダの４逓倍のパルス信号入力をイネー
ブルにし、エンコーダの４逓倍の最初のパルス信号を１
クロックシフトしてホールド信号ＴＭ１を出力し、さら
に１クロックシフトしてリセット信号を出力するととも
にエンコーダの４逓倍のパルス信号入力をデスイネーブ
ルにし、さらにイネーブル信号をＴＭ２として出力する
ことを特徴とする請求項１記載のサーボモータの速度検
出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056595A JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056595A JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04295287A JPH04295287A (ja) | 1992-10-20 |
| JP2725463B2 true JP2725463B2 (ja) | 1998-03-11 |
Family
ID=13031557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056595A Expired - Fee Related JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725463B2 (ja) |
-
1991
- 1991-03-20 JP JP3056595A patent/JP2725463B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04295287A (ja) | 1992-10-20 |
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Legal Events
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