JP2554705B2 - 位相同期回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力信号の周波数と同じ位相の周波数の
信号を出力する位相同期回路に関するものである。
信号を出力する位相同期回路に関するものである。
第８図は例えば、総合電子出版社 昭和58年５月20日
発行、柳沢健編「PLL（位相同期ループ）応用回路」P28
〜29に示された従来の位相同期回路の構成図である。位
相比較器18は目標周波数を有する矩形波信号P1と帰還信
号P2を入力とする。周波数切換ゲート回路19は位相比較
器18の出力信号ｑおよびゲートクロックf1,g1を入力と
する。またＮ段分周器20は周波数切換えゲート回路19の
出力信号Ｒ即ち、ゲートクロックf1とg1との合成信号を
入力とし、その出力（信号P2）は位相比較器18に帰還信
号P2として帰還するものである。
発行、柳沢健編「PLL（位相同期ループ）応用回路」P28
〜29に示された従来の位相同期回路の構成図である。位
相比較器18は目標周波数を有する矩形波信号P1と帰還信
号P2を入力とする。周波数切換ゲート回路19は位相比較
器18の出力信号ｑおよびゲートクロックf1,g1を入力と
する。またＮ段分周器20は周波数切換えゲート回路19の
出力信号Ｒ即ち、ゲートクロックf1とg1との合成信号を
入力とし、その出力（信号P2）は位相比較器18に帰還信
号P2として帰還するものである。
次に動作について第９図、第10図を参照しながら説明
する。入力信号として矩形波信号P1を考えると、位相比
較器18の入出力波形は第10図（ａ），（ｃ）にそれぞれ
示すようになる。この入出力波形は第９図のSR形フリッ
プフロップで構成された位相比較器18によるもので、矩
形波信号P1の立上がりで前記フリップフロップがセット
され、帰還信号P2の立上がりでリセットされるこにより
出力信号ｑが得られる。ここで、第10図中に示すφは、
２つの立上がりエッジの時間差である。
する。入力信号として矩形波信号P1を考えると、位相比
較器18の入出力波形は第10図（ａ），（ｃ）にそれぞれ
示すようになる。この入出力波形は第９図のSR形フリッ
プフロップで構成された位相比較器18によるもので、矩
形波信号P1の立上がりで前記フリップフロップがセット
され、帰還信号P2の立上がりでリセットされるこにより
出力信号ｑが得られる。ここで、第10図中に示すφは、
２つの立上がりエッジの時間差である。
次に周波数切換ゲート回路19で入力レベルが“1"のと
き周波数f1のゲートクロックf1、“0"のとき周波数g1の
ゲートクロックg1を択一的に切換え出力して、Ｎ段分周
器20に出力する。しかしてこのＮ段分周器20により分周
された信号は位相比較器18に帰還信号P2として帰還す
る。すなわち、入力信号P1と帰還信号P2の位相差を２つ
の信号の立上がりエッジで検出し、その位相関係により
“1"レベルと“0"レベルの割合（f1とg1の割合）が第10
図（ｄ）のゲートクロックf1,g1のように変化し、帰還
信号P2の周波数と位相を制御する。
き周波数f1のゲートクロックf1、“0"のとき周波数g1の
ゲートクロックg1を択一的に切換え出力して、Ｎ段分周
器20に出力する。しかしてこのＮ段分周器20により分周
された信号は位相比較器18に帰還信号P2として帰還す
る。すなわち、入力信号P1と帰還信号P2の位相差を２つ
の信号の立上がりエッジで検出し、その位相関係により
“1"レベルと“0"レベルの割合（f1とg1の割合）が第10
図（ｄ）のゲートクロックf1,g1のように変化し、帰還
信号P2の周波数と位相を制御する。
上記のように、目標信号P1帰還信号P2の立上がりエッ
ジを比較する方法により、目標周波数を有する矩形波信
号P1と同期した出力が得られる。
ジを比較する方法により、目標周波数を有する矩形波信
号P1と同期した出力が得られる。
従来の位相同期回路は以上のように構成されているの
で、入力信号（矩形波信号P1）の１周期に１回しか制御
をかけることができず、該入力信号（P1）の変動に対す
る追従性が良くないなどの問題点があった。
で、入力信号（矩形波信号P1）の１周期に１回しか制御
をかけることができず、該入力信号（P1）の変動に対す
る追従性が良くないなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、入力信号の変動に対する追従性と精度の向
上ができる位相同期回路を得ることを目的とする。
れたもので、入力信号の変動に対する追従性と精度の向
上ができる位相同期回路を得ることを目的とする。
この発明に係る位相同期回路は、位相差検出回路を、
位相比較回路およびパルス幅測定回路で計測した入力信
号の立上がりエッジと帰還信号の立下がりエッジとの差
から、１周期に２回位相差情報を出力するように構成
し、この位相差情報を基に、例えばマイクロコンピュー
タからなる演算回路によって位相制御演算を行い、しか
してその演算結果に応じて可変周波数発振回路から対応
する周波数信号を出力することにより位相の一致を行う
ようにしたものである。
位相比較回路およびパルス幅測定回路で計測した入力信
号の立上がりエッジと帰還信号の立下がりエッジとの差
から、１周期に２回位相差情報を出力するように構成
し、この位相差情報を基に、例えばマイクロコンピュー
タからなる演算回路によって位相制御演算を行い、しか
してその演算結果に応じて可変周波数発振回路から対応
する周波数信号を出力することにより位相の一致を行う
ようにしたものである。
この発明における位相同期回路の位相差検出回路は、
入力信号の立上がりエッジと帰還信号の立下がりエッジ
とを比較することにより、１周期に２回位相差情報を得
る。そしてこの位相差情報を基に演算回路が位相制御演
算を行い、その演算結果に応じた周波数信号が可変周波
数発振回路から出力され、前記入力信号と帰還信号の位
相一致がはかられる。
入力信号の立上がりエッジと帰還信号の立下がりエッジ
とを比較することにより、１周期に２回位相差情報を得
る。そしてこの位相差情報を基に演算回路が位相制御演
算を行い、その演算結果に応じた周波数信号が可変周波
数発振回路から出力され、前記入力信号と帰還信号の位
相一致がはかられる。
以下、この発明の一実施例を図について説明する。第
１図において、１は、第２図にその詳細を示すように、
フリップフロップ1aから成り、目標周波数を有する矩形
波信号x1とカウンタ10の出力の最上位ビット信号x2を入
力して両信号の位相差情報を１サイクルに２回検出し、
その位相差情報を出力する位相比較回路で、２は矩形波
信号x1のパルス幅をその幅に応じた数値に変換する、内
部クロックをカウントするカウンタから成るパルス幅測
定回路であり、３は位相差検出回路および演算回路とし
てのマイクロコンピュータであり、位相制御演算を実行
する。４はリードオンリメモリ（ROM）で、位相同期を
行うためのソフトウエアを格納している。５はランダム
アクセスメモリ（RAM）で、データの一時記憶を行う。
６はマイクロコンピュータ３の運転時に、該マイクロコ
ンピュータ３をリセットするためのリセット回路であ
る。７はアドレス・デコーダで、アドレスを選択するた
めの回路であり、具体的にはマイクロコンピュータ３か
らリード信号（RD）およびライト信号（WR）を導入し、
アドレスバス11からアドレスデータを導入して、ROM4お
よびRAM5にリードイネーブル信号（RE）およびライトイ
ネーブル信号（WE）を供給する回路である。８は水晶発
振器で、９はこの水晶発振器８の出力周波数を基にして
マイクロコンピュータ３の出力に応じた周波数を出力す
る、可変周波数発振回路としてのレートマルチプライヤ
で、10は８ビットカウンタであり、この出力の最上位ビ
ット信号x2が位相比較回路１の帰還信号となる。
１図において、１は、第２図にその詳細を示すように、
フリップフロップ1aから成り、目標周波数を有する矩形
波信号x1とカウンタ10の出力の最上位ビット信号x2を入
力して両信号の位相差情報を１サイクルに２回検出し、
その位相差情報を出力する位相比較回路で、２は矩形波
信号x1のパルス幅をその幅に応じた数値に変換する、内
部クロックをカウントするカウンタから成るパルス幅測
定回路であり、３は位相差検出回路および演算回路とし
てのマイクロコンピュータであり、位相制御演算を実行
する。４はリードオンリメモリ（ROM）で、位相同期を
行うためのソフトウエアを格納している。５はランダム
アクセスメモリ（RAM）で、データの一時記憶を行う。
６はマイクロコンピュータ３の運転時に、該マイクロコ
ンピュータ３をリセットするためのリセット回路であ
る。７はアドレス・デコーダで、アドレスを選択するた
めの回路であり、具体的にはマイクロコンピュータ３か
らリード信号（RD）およびライト信号（WR）を導入し、
アドレスバス11からアドレスデータを導入して、ROM4お
よびRAM5にリードイネーブル信号（RE）およびライトイ
ネーブル信号（WE）を供給する回路である。８は水晶発
振器で、９はこの水晶発振器８の出力周波数を基にして
マイクロコンピュータ３の出力に応じた周波数を出力す
る、可変周波数発振回路としてのレートマルチプライヤ
で、10は８ビットカウンタであり、この出力の最上位ビ
ット信号x2が位相比較回路１の帰還信号となる。
次に上記実施例の動作を第２図〜第４図を参照しなが
ら説明する。第２図は位相比較回路１の詳細回路図であ
り、フリップフロップ1a、インバータ1bから成ってい
る。第３図は位相比較回路１の入出力波形図、第４図は
ROM4に記憶された位相同期プロブラムを示すフローチャ
ートである。
ら説明する。第２図は位相比較回路１の詳細回路図であ
り、フリップフロップ1a、インバータ1bから成ってい
る。第３図は位相比較回路１の入出力波形図、第４図は
ROM4に記憶された位相同期プロブラムを示すフローチャ
ートである。
位相比較回路１により目標周波数を有する矩形波信号
x1と帰還信号である最上位ビット信号x2の位相比較を行
う。例えば、第３図（ａ）のような矩形波信号x1が入力
された場合、第２図に示す回路によってx1の立上がりエ
ッジでフリップフロップ1aをセットし、x2の立下がりエ
ッジをインバータ1bを介した信号でリセットすることで
（ｃ）のような出力信号ｙを得る。ここで（ｃ）の“1"
の区間をＡ、“0"の区間をＢとする。
x1と帰還信号である最上位ビット信号x2の位相比較を行
う。例えば、第３図（ａ）のような矩形波信号x1が入力
された場合、第２図に示す回路によってx1の立上がりエ
ッジでフリップフロップ1aをセットし、x2の立下がりエ
ッジをインバータ1bを介した信号でリセットすることで
（ｃ）のような出力信号ｙを得る。ここで（ｃ）の“1"
の区間をＡ、“0"の区間をＢとする。
次にパルス幅測定回路２でＡとＢ（図示の例では、
A1,A2,またB1,B2で示す）のパルス幅を、それぞれのパ
ルス幅の期間だけ内部クロックをカウンタによりカウン
トするという方法で測定し、パルス幅に応じた数値で変
換し、それをマイクロコンピュータ３に与える。
A1,A2,またB1,B2で示す）のパルス幅を、それぞれのパ
ルス幅の期間だけ内部クロックをカウンタによりカウン
トするという方法で測定し、パルス幅に応じた数値で変
換し、それをマイクロコンピュータ３に与える。
次にパルス幅測定回路２によって測定した値を基にし
てマイクロコンピュータ３が実行する第４図のフローチ
ャートの動作を次に説明する。まず、マイクロコンピュ
ータ３にとり込んだ前記値がＡかＢかをステップST1で
判断してＡならばステップST2でレジスタnewをＡを、Ｂ
ならばステップST3でレジスタoldにＢを代入する。次に
ステップST4でnewからoldを引きその差をレジスタDEL
（ｎ）にセットする。従ってステップST1〜ST4は、常に
Ａを基準としたＡとＢの差、つまりx1とx2の位相差を求
めるものである。従って、 となる。
てマイクロコンピュータ３が実行する第４図のフローチ
ャートの動作を次に説明する。まず、マイクロコンピュ
ータ３にとり込んだ前記値がＡかＢかをステップST1で
判断してＡならばステップST2でレジスタnewをＡを、Ｂ
ならばステップST3でレジスタoldにＢを代入する。次に
ステップST4でnewからoldを引きその差をレジスタDEL
（ｎ）にセットする。従ってステップST1〜ST4は、常に
Ａを基準としたＡとＢの差、つまりx1とx2の位相差を求
めるものである。従って、 となる。
次にステップST5〜ST7は比例−積分制御を行うもので
ある。ステップST5で位相差DEL（ｎ）と比例ゲインKPの
積を求めてこれを比例要素NPとする。ステップST6で位
相差DEL（ｎ）と積分ゲインKIとの積の和 を求め、これを積分要素NIとする。次のステップST7
で、比較要素NPと積分要素NIとの和NSを求め、これをマ
イクロコンピュータ３の出力とする。なお、このプログ
ラムは、例えば区間Ａの終了時および区間Ｂの終了時に
起動ががかかる割込処理プログラムとして実現される。
ある。ステップST5で位相差DEL（ｎ）と比例ゲインKPの
積を求めてこれを比例要素NPとする。ステップST6で位
相差DEL（ｎ）と積分ゲインKIとの積の和 を求め、これを積分要素NIとする。次のステップST7
で、比較要素NPと積分要素NIとの和NSを求め、これをマ
イクロコンピュータ３の出力とする。なお、このプログ
ラムは、例えば区間Ａの終了時および区間Ｂの終了時に
起動ががかかる割込処理プログラムとして実現される。
次にレートマルチプライヤ９で、水晶発振器８の発振
周波数をマイクロコンピュータ３の出力に応じた周波数
信号に変換し、カウンタ10で分周し、その出力の最上位
ビット信号を帰還信号x2として位相比較回路１に帰還す
る。
周波数をマイクロコンピュータ３の出力に応じた周波数
信号に変換し、カウンタ10で分周し、その出力の最上位
ビット信号を帰還信号x2として位相比較回路１に帰還す
る。
以上の動作を繰り返すことにより比較−積分制御の積
分要素NIに位相差が蓄えられてゆき、x1とx2の位相が近
づいてゆき、ＡとＢが等しくなってゆく。ＡとＢが一致
した時、位相差がなくなり、x1とx2が同期する。
分要素NIに位相差が蓄えられてゆき、x1とx2の位相が近
づいてゆき、ＡとＢが等しくなってゆく。ＡとＢが一致
した時、位相差がなくなり、x1とx2が同期する。
なお、上記実施例では、目標周波数をもった矩形波信
号の位相と帰還信号であるカウンタ10の最上位ビット信
号の位相とを比較した結果信号をマイクロコンピュータ
３の入力信号としたが、前記矩形波信号と最上位ビット
信号とを直接マイクロコンピュータ３に入力し、位相比
較をソフトウエアで処理すれば、位相比較回路１なしで
位相同期を行うことができる。
号の位相と帰還信号であるカウンタ10の最上位ビット信
号の位相とを比較した結果信号をマイクロコンピュータ
３の入力信号としたが、前記矩形波信号と最上位ビット
信号とを直接マイクロコンピュータ３に入力し、位相比
較をソフトウエアで処理すれば、位相比較回路１なしで
位相同期を行うことができる。
上述した構成による他の実施例のブロック図を第５図
に示す。この図は、第１図に示した実施例の位相比較回
路１とパルス幅測定回路２を除き、矩形波信号x1と最上
位ビット信号x2をマイクロコンピュータ３に入力したも
のである。また第６図はこのシステムで位相同期を行う
ためのソフトウエアのフローチャートである。
に示す。この図は、第１図に示した実施例の位相比較回
路１とパルス幅測定回路２を除き、矩形波信号x1と最上
位ビット信号x2をマイクロコンピュータ３に入力したも
のである。また第６図はこのシステムで位相同期を行う
ためのソフトウエアのフローチャートである。
次に動作について第６図を参照しながら説明する。ま
ずＡの立上がりエッジ信号か、Ｂの立下がりエッジ信号
が入力されない場合には、カウンタＫがインクリメント
されだけである。そこで、Ａの立上がりまたはＢの立下
がり信号が入力されたときに、Ａの立上がり信号が入力
された場合ステップST24にゆき、レジスタoldにカウン
タＫの値を代入し、他方、Ｂの立下がり信号が入力され
た場合には、ステップST25にゆき、レジスタnewにカウ
ンタＫの値を代入する。その後ステップST4〜７まで前
記実施例と同様に比例−積分制御を行い、レートマルチ
プライヤ９へ出力する。次のステップST26で、カウント
値Ｋの値をステップST21,22,24またはST25,およびST4〜
ST7の処理に要した時間αの値に置きかえて、これら処
理中の経過時間をカウント値Ｋに対する補正値とする。
このように、このプログラムは通常はカウンタの働きを
し、Ａ立上がりエッジ信号またはＢと立下がりエッジ信
号が入力されると比例−積分制御を行い、x1とx2の位相
を一致させる。なお、このプログラムは、Ａの立上がり
時とＢの立下がり時に起動させる割込処理プログラムを
含んでいる。
ずＡの立上がりエッジ信号か、Ｂの立下がりエッジ信号
が入力されない場合には、カウンタＫがインクリメント
されだけである。そこで、Ａの立上がりまたはＢの立下
がり信号が入力されたときに、Ａの立上がり信号が入力
された場合ステップST24にゆき、レジスタoldにカウン
タＫの値を代入し、他方、Ｂの立下がり信号が入力され
た場合には、ステップST25にゆき、レジスタnewにカウ
ンタＫの値を代入する。その後ステップST4〜７まで前
記実施例と同様に比例−積分制御を行い、レートマルチ
プライヤ９へ出力する。次のステップST26で、カウント
値Ｋの値をステップST21,22,24またはST25,およびST4〜
ST7の処理に要した時間αの値に置きかえて、これら処
理中の経過時間をカウント値Ｋに対する補正値とする。
このように、このプログラムは通常はカウンタの働きを
し、Ａ立上がりエッジ信号またはＢと立下がりエッジ信
号が入力されると比例−積分制御を行い、x1とx2の位相
を一致させる。なお、このプログラムは、Ａの立上がり
時とＢの立下がり時に起動させる割込処理プログラムを
含んでいる。
また上述した実施例では、矩形波信号x1と帰還信号x2
との位相差をなくすような制御をしたが、第７図のよう
に、前記ステップST4と５の間に、 DEL（ｎ）＝DEL（ｎ）＋β という演算のステップST27を付加すれば、βの値の分だ
けの位相差を得ることができる。従ってβの値を任意に
かえれば、位相差も任意に変えることができる。尚、β
の値はマイクロコンピュータ３のバスに接続されたポー
ト（図示せず）より与える。
との位相差をなくすような制御をしたが、第７図のよう
に、前記ステップST4と５の間に、 DEL（ｎ）＝DEL（ｎ）＋β という演算のステップST27を付加すれば、βの値の分だ
けの位相差を得ることができる。従ってβの値を任意に
かえれば、位相差も任意に変えることができる。尚、β
の値はマイクロコンピュータ３のバスに接続されたポー
ト（図示せず）より与える。
以上のように、この発明によれば、位相同期回路を、
入力信号の立上がりエッジと、帰還信号の立下がりエッ
ジとを比較することにより、入力信号の立上がりエッジ
および帰還信号の立下がりエッジが検出されるたびに位
相差情報を得るように構成したので、目標周波数に対す
る出力周波数の追従性の向上ができ、また精度の高いも
のが得られる効果がある。
入力信号の立上がりエッジと、帰還信号の立下がりエッ
ジとを比較することにより、入力信号の立上がりエッジ
および帰還信号の立下がりエッジが検出されるたびに位
相差情報を得るように構成したので、目標周波数に対す
る出力周波数の追従性の向上ができ、また精度の高いも
のが得られる効果がある。
第１図はこの発明の一実施例による位相同期回路の全体
回路構成図、第２図は第１図の位相比較回路１の具体的
回路図、第３図は第２図の回路の入出力波形図、第４図
は第１図のマイクロコンピュータ３の処理を示すフロー
チャート、第５図は位相同期回路の他の実施例の全体回
路構成図、第６図は第５図の構成で位相同期を行うため
のフローチャート、第７図は任意に位相差をもたせる処
理を示す更に他の実施例のフローチャート、第８図は従
来の位相同期回路の全体回路構成図、第９図はその従来
の位相同期回路内の位相比較回路の具体的回路図、第10
図は第９図の回路の入出力波形図である。 １は位相比較回路、２はパルス幅測定回路、３はマイク
ロコンピュータ（位相差検出回路，演算路）、４はRO
M、５はRAM、９はレートマルチプライヤ（可変周波数発
振回路）、10はカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
回路構成図、第２図は第１図の位相比較回路１の具体的
回路図、第３図は第２図の回路の入出力波形図、第４図
は第１図のマイクロコンピュータ３の処理を示すフロー
チャート、第５図は位相同期回路の他の実施例の全体回
路構成図、第６図は第５図の構成で位相同期を行うため
のフローチャート、第７図は任意に位相差をもたせる処
理を示す更に他の実施例のフローチャート、第８図は従
来の位相同期回路の全体回路構成図、第９図はその従来
の位相同期回路内の位相比較回路の具体的回路図、第10
図は第９図の回路の入出力波形図である。 １は位相比較回路、２はパルス幅測定回路、３はマイク
ロコンピュータ（位相差検出回路，演算路）、４はRO
M、５はRAM、９はレートマルチプライヤ（可変周波数発
振回路）、10はカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】入力信号の立上がりエッジおよび帰還信号
の立上がりエッジを検出する位相比較回路と、前記立上
がりエッジから前記立下がりエッジまでの第１の期間お
よび前記立下がりエッジから前記立上がりエッジまでの
第２の期間を計測するパルス幅測定回路と、前記位相比
較回路が前記立上がりエッジおよび立下がりエッジを検
出するたびに前記第１の期間と前記第２の期間との差を
算出する位相差検出回路と、この位相差検出回路が出力
した差を入力として、比例−積分演算を行う演算回路
と、この演算回路の演算結果に比例した周波数信号であ
る前記帰還信号を出力する可変周波数発振回路とを備え
た位相同期回路。
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