JPH0695333B2 - デジタル・シグナル・プロセツサ - Google Patents
デジタル・シグナル・プロセツサInfo
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- JPH0695333B2 JPH0695333B2 JP62101242A JP10124287A JPH0695333B2 JP H0695333 B2 JPH0695333 B2 JP H0695333B2 JP 62101242 A JP62101242 A JP 62101242A JP 10124287 A JP10124287 A JP 10124287A JP H0695333 B2 JPH0695333 B2 JP H0695333B2
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- signal
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル・シグナル・プロセッサに関する。
（従来の技術） デジタル信号の演算装置は多くの技術分野における各種
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演算
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に演算を中断するととも
に、オーバーフローの状態を検出してその状態を表示装
置により表示させるようにしている。
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演算
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に演算を中断するととも
に、オーバーフローの状態を検出してその状態を表示装
置により表示させるようにしている。
（発明が解決しようとする問題点） ところで、従来の演算装置におけるオーバーフローの表
示は、演算装置における演算結果にオーバーフローが生
じたときに初めてオーバーフロー状態が検出されて、そ
れの表示が行われるようになされていたので、オーバー
フローの発生の予知が困難であり、また、信号処理の対
象にされている信号の最適な信号レベルの設定も容易で
はないという問題点があった。
示は、演算装置における演算結果にオーバーフローが生
じたときに初めてオーバーフロー状態が検出されて、そ
れの表示が行われるようになされていたので、オーバー
フローの発生の予知が困難であり、また、信号処理の対
象にされている信号の最適な信号レベルの設定も容易で
はないという問題点があった。
前記の問題点は、例えば民生用のデジラル・オーディオ
機器における信号処理に際して、入力信号を適正な信号
レベルの状態で装置に供給したいと希望されるようなと
きに特に大きな問題になる。
機器における信号処理に際して、入力信号を適正な信号
レベルの状態で装置に供給したいと希望されるようなと
きに特に大きな問題になる。
（問題点を解決するための手段） 本発明はプログラム・メモリから順次に読出される命令
に応じてデジタル信号処理を実行するようになされてお
り、少なくとも係数データとデジタル信号データとを乗
算する乗算器を備えているデジタル・シグナル・プロセ
ッサにおいて、乗算器からの出力信号データを累算する
アキュムレータの出力信号データにおける真のオーバー
フローの状態に対して予め設定しておいた所定の余裕領
域内に、前記のアキュムレータの出力信号データが入っ
たか否かを検出する手段を設けてなるデジタル・シグナ
ル・プロセッサを提供して、前記した問題点を解決した
ものである。
に応じてデジタル信号処理を実行するようになされてお
り、少なくとも係数データとデジタル信号データとを乗
算する乗算器を備えているデジタル・シグナル・プロセ
ッサにおいて、乗算器からの出力信号データを累算する
アキュムレータの出力信号データにおける真のオーバー
フローの状態に対して予め設定しておいた所定の余裕領
域内に、前記のアキュムレータの出力信号データが入っ
たか否かを検出する手段を設けてなるデジタル・シグナ
ル・プロセッサを提供して、前記した問題点を解決した
ものである。
（実施例） 以下、添付図面を参照して本発明のデジタル・シグナル
・プロセッサの具体的な内容を詳細に説明する。第１図
及び第２図はそれぞれ本発明のデジタル・シグナル・プ
ロセッサの各異なる実施例のブロック図である。
・プロセッサの具体的な内容を詳細に説明する。第１図
及び第２図はそれぞれ本発明のデジタル・シグナル・プ
ロセッサの各異なる実施例のブロック図である。
まず、第１図に示されている本発明のデジタル・シグナ
ル・プロセッサ（DSP）の一実施例のブロック図におい
て、ａはデジタル信号（シリアル・データ）の入力端子
であって、この入力端子ａには所定の信号処理が施され
るべきデジタル信号、例えば、PCM信号であるNRZ信号が
供給される。
ル・プロセッサ（DSP）の一実施例のブロック図におい
て、ａはデジタル信号（シリアル・データ）の入力端子
であって、この入力端子ａには所定の信号処理が施され
るべきデジタル信号、例えば、PCM信号であるNRZ信号が
供給される。
第１図において、SDIはシリアル・データの入力回路、I
Bは入力バッファ、NC−RAMは係数RAM、TBは転送バッフ
ァ、PCDはパラメータ制御部、Ｐ−RAMはプログラムRA
M、SDOはシリアルデータの出力回路、SCIはシリアル・
コード・インターフェース、Ｄ−RAMはデータRAMであ
り、また、FN−ROMは定数のメモリ用ROM、MULは乗算
器、ACCはアキュムレータ、REGはシフタ付レジスタ、OB
は出力バッファ、MULoはアキュムレータACCの出力信号
データに予め定められた係数データ（乗算器MULからの
出力信号データを累算するアキュムレータACCの出力信
号データにおける真のオーバーフローの状態に対して所
定の余裕領域を制定する係数データ）を乗算する余裕領
域設定用係数乗算器、OLはオーバーフロー検出回路であ
る。
Bは入力バッファ、NC−RAMは係数RAM、TBは転送バッフ
ァ、PCDはパラメータ制御部、Ｐ−RAMはプログラムRA
M、SDOはシリアルデータの出力回路、SCIはシリアル・
コード・インターフェース、Ｄ−RAMはデータRAMであ
り、また、FN−ROMは定数のメモリ用ROM、MULは乗算
器、ACCはアキュムレータ、REGはシフタ付レジスタ、OB
は出力バッファ、MULoはアキュムレータACCの出力信号
データに予め定められた係数データ（乗算器MULからの
出力信号データを累算するアキュムレータACCの出力信
号データにおける真のオーバーフローの状態に対して所
定の余裕領域を制定する係数データ）を乗算する余裕領
域設定用係数乗算器、OLはオーバーフロー検出回路であ
る。
前記したプログラムRAM（Ｐ−RAM）は、デジタル・シグ
ナル・プロセッサDSPが実行すべきプログラムを予め記
憶していて、所定の乗算係数等のデータを記憶すること
により係数メモリとして機能する係数RAM（NC−RAM）か
ら、これらのデータを乗算器MULに供給する。
ナル・プロセッサDSPが実行すべきプログラムを予め記
憶していて、所定の乗算係数等のデータを記憶すること
により係数メモリとして機能する係数RAM（NC−RAM）か
ら、これらのデータを乗算器MULに供給する。
シリアル・コード・インターフェースSCIはシリアルコ
ード入力端子ｃおよびシリアルコード出力端子ｄを備え
ており、シリアルコードタイミング入力端子ｅから供給
されるクロック信号及び同期信号（LRCK,LRCKバー）に
よってシリアルコード入力端子ｃからデータ（SD,S
D′）を入力したりシリアルコード出力端子ｄからデー
タ（SD,SD′）を出力したりする。
ード入力端子ｃおよびシリアルコード出力端子ｄを備え
ており、シリアルコードタイミング入力端子ｅから供給
されるクロック信号及び同期信号（LRCK,LRCKバー）に
よってシリアルコード入力端子ｃからデータ（SD,S
D′）を入力したりシリアルコード出力端子ｄからデー
タ（SD,SD′）を出力したりする。
前記したパラメータ制御部PCDは、シリアルコード・イ
ンターフエースSCIからのデータをプログラムRAM（Ｐ−
RAM）および転送バッファTBに識別して送るとともに、
転送バッファTBから転送タイミングと転送数とを指定す
る制御信号Ts,Twを出力する。ｇはパラメータ制御部PCD
のトリガ入力端子である。
ンターフエースSCIからのデータをプログラムRAM（Ｐ−
RAM）および転送バッファTBに識別して送るとともに、
転送バッファTBから転送タイミングと転送数とを指定す
る制御信号Ts,Twを出力する。ｇはパラメータ制御部PCD
のトリガ入力端子である。
前記のパラメータ制御部PCDは前記したトリガ入力端子
ｇに対して外部からトリガ（同期信号）入力が供給され
たときに、そのトリガ入力によって転送タイミングが決
定された制御信号Tsを発生することができるような構成
になされているが、パラメータ制御部PCDは前記した端
子ｇに対して外部からトリガ入力が供給されなくても、
データ（SD,SD′）によってもトリガされうるような機
能を備えている。
ｇに対して外部からトリガ（同期信号）入力が供給され
たときに、そのトリガ入力によって転送タイミングが決
定された制御信号Tsを発生することができるような構成
になされているが、パラメータ制御部PCDは前記した端
子ｇに対して外部からトリガ入力が供給されなくても、
データ（SD,SD′）によってもトリガされうるような機
能を備えている。
シリアル・データの入力回路SDIはシリアル・データ入
力端子ａからの入力データを直並列変換して、入力バッ
ファIBを介してデータRAM（Ｄ−RAM）に供給する。図中
のｆはシリアルデータ入力およびシリアルデータ出力の
タイミングをきめるために、シリアル・データの入力回
路SDIとシリアル・データの出力回路SDOとに供給するデ
ータクロック信号BCLKとチャンネル識別信号LRCKとの入
力端子である。
力端子ａからの入力データを直並列変換して、入力バッ
ファIBを介してデータRAM（Ｄ−RAM）に供給する。図中
のｆはシリアルデータ入力およびシリアルデータ出力の
タイミングをきめるために、シリアル・データの入力回
路SDIとシリアル・データの出力回路SDOとに供給するデ
ータクロック信号BCLKとチャンネル識別信号LRCKとの入
力端子である。
図示されていない中央演算処理装置（CPU）が例えばRS2
32Cのシリアルフォーマットにより、デジタル・シグナ
ル・プロセッサDSPのシリアルコード入力端子ｃから演
算用の所定の係数データを送ると、その演算用の所定の
係数データはシリアルコード・インターフェースSCIと
パラメータ制御部PCDとを介して転送バッファTBに送ら
れる。
32Cのシリアルフォーマットにより、デジタル・シグナ
ル・プロセッサDSPのシリアルコード入力端子ｃから演
算用の所定の係数データを送ると、その演算用の所定の
係数データはシリアルコード・インターフェースSCIと
パラメータ制御部PCDとを介して転送バッファTBに送ら
れる。
シリアルコードの転送開始を知らせるスタート信号はシ
リアルコードの転送部からシリアルコード・インターフ
ェースSCIの入力端子ｈに印加される。また、前記した
デジタル・シグナル・プロセッサDSPのプログラム命令
サイクルを決定するクロック信号は、クロック入力端子
ｆに供給される。
リアルコードの転送部からシリアルコード・インターフ
ェースSCIの入力端子ｈに印加される。また、前記した
デジタル・シグナル・プロセッサDSPのプログラム命令
サイクルを決定するクロック信号は、クロック入力端子
ｆに供給される。
図示されていないシリアル転送部の転送速度に対応した
周波数のクロック信号を発生する図示されていないクロ
ック信号の発生回路で発生されたクロック信号は、デジ
タル・シグナル・プロセッサDSPのシリアルコード・イ
ンターフェースSCIのシリアルコードタイミング信号の
入力端子ｅに供給される。
周波数のクロック信号を発生する図示されていないクロ
ック信号の発生回路で発生されたクロック信号は、デジ
タル・シグナル・プロセッサDSPのシリアルコード・イ
ンターフェースSCIのシリアルコードタイミング信号の
入力端子ｅに供給される。
デジタル・シグナル・プロセッサのDSPにおけるデジタ
ル信号に対する所定の演算処理は、中央演算処理装置
（CPU）の制御の下に行われることはいうまでもない。
ル信号に対する所定の演算処理は、中央演算処理装置
（CPU）の制御の下に行われることはいうまでもない。
デジタル・シグナル・プロセッサDSPにおける定数のメ
モリ用ROM（FN-ROM）と乗算器MULと、アキュムレータAC
Cと、シフタ付レジスタREG、及び出力バッファOBなどか
らなる構成部分は、良く知られた回路構成であり、この
回路構成の部分では信号に対する所定の演算処理を行
う。アキュムレータACCによって累算された出力信号デ
ータは出力バッファOBを介してシリアル・データの出力
回路SDOに供給されて、シリアル・データの出力回路SDO
から出力端子ｂに出力されるとともに、前記のアキュム
レータACCの出力信号データは、余裕領域設定用係数乗
算器MULoに供給される。
モリ用ROM（FN-ROM）と乗算器MULと、アキュムレータAC
Cと、シフタ付レジスタREG、及び出力バッファOBなどか
らなる構成部分は、良く知られた回路構成であり、この
回路構成の部分では信号に対する所定の演算処理を行
う。アキュムレータACCによって累算された出力信号デ
ータは出力バッファOBを介してシリアル・データの出力
回路SDOに供給されて、シリアル・データの出力回路SDO
から出力端子ｂに出力されるとともに、前記のアキュム
レータACCの出力信号データは、余裕領域設定用係数乗
算器MULoに供給される。
前記の余裕領域設定用係数乗算器MULoでは、それに供給
されたアキュムレータACCの出力信号データに、予め定
められた係数データ（乗算器MULからの出力信号データ
を累算するアキュムレータACCの出力信号データにおけ
る真のオーバーフローの状態に対して所定の余裕領域を
設定する係数データ）を乗算して、その乗算結果をオー
バーフロー検出回路OLに供給する。
されたアキュムレータACCの出力信号データに、予め定
められた係数データ（乗算器MULからの出力信号データ
を累算するアキュムレータACCの出力信号データにおけ
る真のオーバーフローの状態に対して所定の余裕領域を
設定する係数データ）を乗算して、その乗算結果をオー
バーフロー検出回路OLに供給する。
オーバーフロー検出回路OLは、例えば前記した余裕領域
設定用係数乗算器MULoから供給された出力データと比較
するためのデータのプリセット機能と、オーバーフロー
検出回路OLにプリセットされたデータと前記した余裕領
域設定用係数乗算器MULoから供給された出力データとを
比較するための比較器とを備えているものとして構成さ
れていて、前記したアキュムレータACCの出力信号デー
タとオーバーフロー検出回路OLにプリセットされていた
データとの比較結果により、アキュムレータACCの出力
信号データが、アキュムレータACCの出力信号データに
おける真のオーバーフローの状態に対して設定されてい
る所定の余裕領域内にアキュムレータACCの出力信号デ
ータが入ったときに出力信号を端子ｘに出力する。
設定用係数乗算器MULoから供給された出力データと比較
するためのデータのプリセット機能と、オーバーフロー
検出回路OLにプリセットされたデータと前記した余裕領
域設定用係数乗算器MULoから供給された出力データとを
比較するための比較器とを備えているものとして構成さ
れていて、前記したアキュムレータACCの出力信号デー
タとオーバーフロー検出回路OLにプリセットされていた
データとの比較結果により、アキュムレータACCの出力
信号データが、アキュムレータACCの出力信号データに
おける真のオーバーフローの状態に対して設定されてい
る所定の余裕領域内にアキュムレータACCの出力信号デ
ータが入ったときに出力信号を端子ｘに出力する。
前記した比較器としては、正及び負のオーバーフローに
対してオーバーフローしたことがそれぞれ検出されるよ
うに、正及び負のデータによってアキュムレータACCの
出力信号データの信号レベル、すなわち、絶対値のデー
タの比較が行えるように構成されているものが使用され
る。
対してオーバーフローしたことがそれぞれ検出されるよ
うに、正及び負のデータによってアキュムレータACCの
出力信号データの信号レベル、すなわち、絶対値のデー
タの比較が行えるように構成されているものが使用され
る。
前記のようにオーバーフロー検出回路OLから出力端子ｘ
に出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせ
る。
に出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせ
る。
このように、第１図示の実施令のデジタル・シグナル・
プロセッサにおいては、アキュムレータACCの出力信号
データが、それの真のオーバーフローの状態になる以前
の予め定められた余裕領域内に達した場合に、例えば、
表示部に行われる可視的な表示に応じて、信号の信号レ
ベルの変更を行うなどの処置をとることができるので、
既述した従来の問題点は解消できることは明らかであ
る。
プロセッサにおいては、アキュムレータACCの出力信号
データが、それの真のオーバーフローの状態になる以前
の予め定められた余裕領域内に達した場合に、例えば、
表示部に行われる可視的な表示に応じて、信号の信号レ
ベルの変更を行うなどの処置をとることができるので、
既述した従来の問題点は解消できることは明らかであ
る。
次に、第２図示の実施例について説明する。第２図に示
すデジタル・シグナル・プロセッサにおいて、MUXはマ
ルチプレクサ、PCはプログラムカウンタ、DPはデータ・
メモリ・ページ・ポインタ、ARPは補助レジスタ・ポイ
ンタ、ALUは演算論理ユニット、ACCはアキュムレータで
あり、アキュムレータACCからシフト回路１を介してデ
ータ・バス２に出力される出力信号データを余裕領域設
定用係数乗算器MULoにも供給するように構成されてい
る。
すデジタル・シグナル・プロセッサにおいて、MUXはマ
ルチプレクサ、PCはプログラムカウンタ、DPはデータ・
メモリ・ページ・ポインタ、ARPは補助レジスタ・ポイ
ンタ、ALUは演算論理ユニット、ACCはアキュムレータで
あり、アキュムレータACCからシフト回路１を介してデ
ータ・バス２に出力される出力信号データを余裕領域設
定用係数乗算器MULoにも供給するように構成されてい
る。
前記の余裕領域設定用係数乗算器MULoでは、それに供給
されたアキュムレータACCの出力信号データに、予め定
められた係数データ（乗算器MULからの出力信号データ
を累算するアキュムレータACCの出力信号データにおけ
る真のオーバーフローの状態に対して所定の余裕領域を
設定する係数データ）を乗算して、その乗算結果をオー
バーフロー検出回路OLに供給する。
されたアキュムレータACCの出力信号データに、予め定
められた係数データ（乗算器MULからの出力信号データ
を累算するアキュムレータACCの出力信号データにおけ
る真のオーバーフローの状態に対して所定の余裕領域を
設定する係数データ）を乗算して、その乗算結果をオー
バーフロー検出回路OLに供給する。
オーバーフロー検出回路OLは、例えば前記した余裕領域
設定用係数乗算器MULoから供給された出力データと比較
するためのデータのプリセット機能と、オーバーフロー
検出回路OLにプリセットされたデータと前記した余裕領
域設定用係数乗算器MULoから供給された出力データとを
比較するための比較器とを備えているものとして構成さ
れていて、前記したアキュムレータACCの出力信号デー
タとオーバーフロー検出回路OLにプリセットされていた
データとの比較結果により、アキュムレータACCの出力
信号データが、アキュムレータACCの出力信号データに
おける真のオーバーフローの状態に対して設定されてい
る所定の余裕領域内にアキュムレータACCの出力信号デ
ータが入ったときに出力信号を端子ｘに出力する。
設定用係数乗算器MULoから供給された出力データと比較
するためのデータのプリセット機能と、オーバーフロー
検出回路OLにプリセットされたデータと前記した余裕領
域設定用係数乗算器MULoから供給された出力データとを
比較するための比較器とを備えているものとして構成さ
れていて、前記したアキュムレータACCの出力信号デー
タとオーバーフロー検出回路OLにプリセットされていた
データとの比較結果により、アキュムレータACCの出力
信号データが、アキュムレータACCの出力信号データに
おける真のオーバーフローの状態に対して設定されてい
る所定の余裕領域内にアキュムレータACCの出力信号デ
ータが入ったときに出力信号を端子ｘに出力する。
前記のようにオーバーフロー検出回路OLから出力端子ｘ
に出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせ
る。
に出力された信号は、それを、例えば表示部に供給し
て、表示部のディスプレイ上に可視的な表示を行わせ
る。
なお、前記の第２図示の実施例では、乗算器MULoにシフ
ト回路１を介してアキュムレータACCの出力信号データ
が供給されるような構成例にされていたが、本発明の実
施に当ってはアキュムレータACCの出力信号データがシ
フト回路１を介することなく乗算器MULoに供給されるよ
うに構成されてもよいことは勿論である。
ト回路１を介してアキュムレータACCの出力信号データ
が供給されるような構成例にされていたが、本発明の実
施に当ってはアキュムレータACCの出力信号データがシ
フト回路１を介することなく乗算器MULoに供給されるよ
うに構成されてもよいことは勿論である。
このように、第２図示の実施例のデジタル・シグナル・
プロセッサにおいても、アキュムレータACCの出力信号
データが、それの真のオーバーフローの状態になる以前
の予め定められた余裕領域内に達した場合に、例えば、
表示部に行われる可視的な表示に応じて、信号の信号レ
ベルの変更を行うなどの処置をとることができるので、
既述した従来の問題点は解消できることは明らかであ
る。
プロセッサにおいても、アキュムレータACCの出力信号
データが、それの真のオーバーフローの状態になる以前
の予め定められた余裕領域内に達した場合に、例えば、
表示部に行われる可視的な表示に応じて、信号の信号レ
ベルの変更を行うなどの処置をとることができるので、
既述した従来の問題点は解消できることは明らかであ
る。
前記した第１図及び第２図を参照して説明した実施例に
おいては、乗算器MULoによって余裕領域設定用係数デー
タをアキュムレータACCの出力信号データに乗算して得
た信号データを、オーバーフロー検出回路OLに供給する
ようにした構成により「アキュムレータACCの出力信号
データにおける真のオーバーフローの状態に対して予め
設定しておいた所定の余裕領域内に、前記のアキュムレ
ータACCの出力信号データが入ったか否かを検出する手
段」を実現しているが、本発明の実施に当って必要とさ
れる前記の手段の実現に際しては、必ずしも乗算器MULo
を用いなくともよいのであり、例えば、オーバーフロー
検出回路OLのプリセット機能に余裕領域設定用データを
プリセットするようにして、前記した機能が実現される
ようにしてもよい。
おいては、乗算器MULoによって余裕領域設定用係数デー
タをアキュムレータACCの出力信号データに乗算して得
た信号データを、オーバーフロー検出回路OLに供給する
ようにした構成により「アキュムレータACCの出力信号
データにおける真のオーバーフローの状態に対して予め
設定しておいた所定の余裕領域内に、前記のアキュムレ
ータACCの出力信号データが入ったか否かを検出する手
段」を実現しているが、本発明の実施に当って必要とさ
れる前記の手段の実現に際しては、必ずしも乗算器MULo
を用いなくともよいのであり、例えば、オーバーフロー
検出回路OLのプリセット機能に余裕領域設定用データを
プリセットするようにして、前記した機能が実現される
ようにしてもよい。
このように、本発明のデジタル・シグナル・プロセッサ
では、アキュムレータACCの出力信号データが、それの
真のオーバーフローの状態になる以前の予め定められた
余裕領域内に達した場合に、出力パルスがオーバーフロ
ー検出回路OLから出力端子ｘに出力され、そのパルスを
用いて表示部に供給されて、オーバーフローの表示が行
われるが、このオーバーフローの表示はデジタル信号の
演算手段の本来の演算結果が、オーバーフローの状態よ
りも予め定められたオーバーフロー防止用の余裕分をも
たない大きな演算結果を出力した状態においてなされる
ことになる。ここで、正及び負のオーバーフローに対し
てオーバーフローが発生されるから、信号処理の対象に
されているデジタル信号の「レベル」あるいは「大き
さ」に対して余裕領域を設定できることになる。
では、アキュムレータACCの出力信号データが、それの
真のオーバーフローの状態になる以前の予め定められた
余裕領域内に達した場合に、出力パルスがオーバーフロ
ー検出回路OLから出力端子ｘに出力され、そのパルスを
用いて表示部に供給されて、オーバーフローの表示が行
われるが、このオーバーフローの表示はデジタル信号の
演算手段の本来の演算結果が、オーバーフローの状態よ
りも予め定められたオーバーフロー防止用の余裕分をも
たない大きな演算結果を出力した状態においてなされる
ことになる。ここで、正及び負のオーバーフローに対し
てオーバーフローが発生されるから、信号処理の対象に
されているデジタル信号の「レベル」あるいは「大き
さ」に対して余裕領域を設定できることになる。
（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のデジタル・シグナル・プロセッサは、プログラム・
メモリから順次に読出される命令に応じてデジタル信号
処理を実行するようになされており、少なくとも係数デ
ータとデジタル信号データとを乗算する乗算器を備えて
いるデジタル・シグナル・プロセッサにおいて、乗算器
からの出力信号データを累算するアキュムレータの出力
信号データにおける真のオーバーフローの状態に対して
予め設定しておいた所定の余裕領域内に、前記のアキュ
ムレータの出力信号データが入ったか否かを検出する手
段を設けてなるものであるから、この本発明のデジタル
・シグナル・プロセッサでは、オーバーフローの表示が
デジタル信号の演算手段の本来の演算結果が、オーバー
フローの状態よりも予め定められたオーバーフロー防止
用の余裕分をもたない大きな演算結果を出力した状態に
おいてなされるから、本発明装置が適用されている機器
の使用者は、表示部にオーバーフロー表示が現われる頻
度を見ながら機器への入力信号の信号レベルを調整する
ことにより、機器におけるデジタル演算結果が本当にオ
ーバーフローした状態で動作することが良好に防止で
き、また、オーバーフロー防止用の余裕分を余裕領域設
定用係数乗算器MULoに与える予め定められた係数データ
（乗算器MULからの出力信号データを累算するアキュム
レータACCの出力信号データにおける真のオーバーフロ
ーの状態に対して所定の余裕領域を設定する係数デー
タ）により任意に設定することができることにより、入
力信号の性質（変化の激しいもの、あるいは変化の緩や
かなもの）に応じて、余裕分をそれぞれ最適値に選ぶこ
とにより精度のよいオーバーフロー防止を実現できるの
であり、本発明によれば既述した従来の問題点は良好に
解決できる。
明のデジタル・シグナル・プロセッサは、プログラム・
メモリから順次に読出される命令に応じてデジタル信号
処理を実行するようになされており、少なくとも係数デ
ータとデジタル信号データとを乗算する乗算器を備えて
いるデジタル・シグナル・プロセッサにおいて、乗算器
からの出力信号データを累算するアキュムレータの出力
信号データにおける真のオーバーフローの状態に対して
予め設定しておいた所定の余裕領域内に、前記のアキュ
ムレータの出力信号データが入ったか否かを検出する手
段を設けてなるものであるから、この本発明のデジタル
・シグナル・プロセッサでは、オーバーフローの表示が
デジタル信号の演算手段の本来の演算結果が、オーバー
フローの状態よりも予め定められたオーバーフロー防止
用の余裕分をもたない大きな演算結果を出力した状態に
おいてなされるから、本発明装置が適用されている機器
の使用者は、表示部にオーバーフロー表示が現われる頻
度を見ながら機器への入力信号の信号レベルを調整する
ことにより、機器におけるデジタル演算結果が本当にオ
ーバーフローした状態で動作することが良好に防止で
き、また、オーバーフロー防止用の余裕分を余裕領域設
定用係数乗算器MULoに与える予め定められた係数データ
（乗算器MULからの出力信号データを累算するアキュム
レータACCの出力信号データにおける真のオーバーフロ
ーの状態に対して所定の余裕領域を設定する係数デー
タ）により任意に設定することができることにより、入
力信号の性質（変化の激しいもの、あるいは変化の緩や
かなもの）に応じて、余裕分をそれぞれ最適値に選ぶこ
とにより精度のよいオーバーフロー防止を実現できるの
であり、本発明によれば既述した従来の問題点は良好に
解決できる。
第１図及び第２図は本発明のデジタル・シグナル・プロ
セッサの各異なる実施例のブロック図である。 ａ……デジタル信号の入力端子、ｂ……出力端子、ｘ…
…出力端子、MUL……乗算器、MULo……余裕領域設定用
係数乗算器、MUX……マルチプレクサ、SDI……シリアル
・データの入力回路、IB……入力バッフア、NC−RAM…
…係数RAM、TB……転送バッファ、PCD……パラメータ制
御部、Ｐ−RAM……プログラムRAM、SDO……シリアルデ
ータの出力回路、SCI……シリアルコード・インターフ
ェース、Ｄ−RAM……データRAM、FN−ROM……定数のメ
モリ用ROM、ACC……アキュムレータ、REG……シフタ付
レジスタ、OB……出力バッファ、OL……オーバーフロー
検出回路、PC……プログラムカウンタ、DP……データ・
メモリ・ページ・ポインタ、ARP……補助レジスタ・ポ
インタ、ALU……演算論理ユニット、
セッサの各異なる実施例のブロック図である。 ａ……デジタル信号の入力端子、ｂ……出力端子、ｘ…
…出力端子、MUL……乗算器、MULo……余裕領域設定用
係数乗算器、MUX……マルチプレクサ、SDI……シリアル
・データの入力回路、IB……入力バッフア、NC−RAM…
…係数RAM、TB……転送バッファ、PCD……パラメータ制
御部、Ｐ−RAM……プログラムRAM、SDO……シリアルデ
ータの出力回路、SCI……シリアルコード・インターフ
ェース、Ｄ−RAM……データRAM、FN−ROM……定数のメ
モリ用ROM、ACC……アキュムレータ、REG……シフタ付
レジスタ、OB……出力バッファ、OL……オーバーフロー
検出回路、PC……プログラムカウンタ、DP……データ・
メモリ・ページ・ポインタ、ARP……補助レジスタ・ポ
インタ、ALU……演算論理ユニット、
Claims (1)
- 【請求項１】プログラム・メモリから順次に読出される
命令に応じてデジタル信号処理を実行するようになされ
ており、少なくとも係数データとデジタル信号データと
を乗算する乗算器を備えているデジタル・シグナル・プ
ロセッサにおいて、前記の乗算器からの出力信号データ
を累算するアキュムレータの出力信号データにおける真
のオーバーフローの状態に対して予め設定しておいた所
定の余裕領域内に、前記のアキュムレータの出力信号デ
ータが入ったか否かを検出する手段を設けてなるデジタ
ル・シグナル・プロセッサ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101242A JPH0695333B2 (ja) | 1987-04-24 | 1987-04-24 | デジタル・シグナル・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101242A JPH0695333B2 (ja) | 1987-04-24 | 1987-04-24 | デジタル・シグナル・プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266577A JPS63266577A (ja) | 1988-11-02 |
| JPH0695333B2 true JPH0695333B2 (ja) | 1994-11-24 |
Family
ID=14295435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101242A Expired - Lifetime JPH0695333B2 (ja) | 1987-04-24 | 1987-04-24 | デジタル・シグナル・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695333B2 (ja) |
-
1987
- 1987-04-24 JP JP62101242A patent/JPH0695333B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266577A (ja) | 1988-11-02 |
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Legal Events
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