JPS63292716A

JPS63292716A - デジタル信号の演算装置におけるオ−バ−ロ−ド防止用ピ−ク表示装置

Info

Publication number: JPS63292716A
Application number: JP12737087A
Authority: JP
Inventors: Yoshiaki Tanaka; 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-05-25
Filing date: 1987-05-25
Publication date: 1988-11-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル信号の演算装置におけるオーバーロー
ド防止用ピーク表示装置、特に、複数チャンネルのデジ
タル信号の演算装置におけるオーバーロード防止用ピー
ク表示装置に関する。

（従来の技術）デジタル信号の演算装置は多くの技術分野における各種
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演算
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に演算を中断するとともに
、オーバーフローの状態を検出してその状態を表示装置
により表示させるようにしている。

（発明が解決しようとする問題点）さて、従来の演算装置におけるオーバーフローの表示は
、演算装置における演算結果にオーバーフローが生じた
ときに初めてオーバーフロー状態が検出されて、それの
表示が行われるようになされていたので、オーバーフロ
ーの発生の予知が困難であり、また、信号処理の対象に
されている信号の最適な信号レベルの設定も容易ではな
いという問題点があり、前記の問題点は、例えば民生用
のデジタル・オーディオ機器における信号処理に際して
、入力信号を適正な信号レベルの状態で装置に供、給し
たいと希望されるようなときに特に大きな問題になる。

ところで、デジタル・オーディオ機器において通常取扱
われるオーディオ信号は、少なくとも２チヤンネルのス
テレオ信号であるというように複数チャンネルの信号で
あるが、複数チャンネルのデジタル信号についてのデジ
タル演算は各個別のチャンネル毎に行われるとともに、
オーバーフローの検出も各チャンネル毎のデジタル信号
について行われることが必要とされるために装置の構成
が複雑になるということが問題になる。

（問題点を解決するための手段）本発明は信号処理の対象にされている複数チャンネルの
デジタル信号における個々のチャンネル毎のデジタル信
号にそれぞれ個別に所定の演算を行って個別の演算結果
が出力できるようになされている複数のデジタル演算手
段と、前記した複数のデジタル演算手段における個々の
デジタル演算手段の本来の演算結果が、前記それぞれの
デジタル演算手段におけるオーバーフローの状態に対し
て予め定められたオーバーロード防止用の余裕分をもた
ない大きなものである場合に、それぞれオーバーロード
状態を示す信号を出力しつるように前記した複数のデジ
タル演算手段の個々のものに対応して設けられている複
数のオーバーロード検出手段と、前記の複数のオーバー
ロード検出手段からのオーバーロード状態の検出々力の
論理和出力に基づいて表示動作が行われるようにされた
１個の表示部によりオーバーロード状態の表示が行ねれ
るようにした手段とを備えてなるデジタル信号の演算装
置におけるオーバーロード防止用ピーク表示装置を提供
して、前記した問題点を解決したものである。

（実施例）以下、本発明のデジタル信号の演算装置におけるオーバ
ーロード防止用ピーク表示装置の具体的な内容を詳細に
説明する。

第１図及び第９図はそれぞれ本発明のオーバーロード防
止用ピーク表示装置が適用された装置の構成例を示すブ
ロック図、第２図及び第１０図は演算装置における演算
結果がオーバーフローしたときに、それに応じて検出パ
ルスを発生しうるように構成されたオーバーフロー検出
パルス発生回路の一例構成を示すブロック図、第３図及
び第８図はそれぞれデジタル・シグナル・プロセッサ（
ＤＳＰ）の構成例を示すブロック図、第４図はデジタル
・シグナル・プロセッサ（ＤＳＰ）の動作によって得ら
れるべきフィルタの構成を示すブロック図、第５図は本
発明のオーバーロード防止用ピーク表示装置の動作説明
用のタイミングチャート、第６図はデジタル・シグナル
・プロセッサ（Ｄ　Ｓ　Ｐ）の動作説明用のフローチャ
ート、第７図及び第１１図ならびに第１２図は中央演算
処理装置（ＣＰＵ）の動作説明用のフローチャートであ
る。

第１図及び第９図は、それぞれ本発明のオーバーロード
防止用ピーク表示装置をデジタル・フィルタに適用した
場合におけるブロック図であり、第１図及び第９図にお
いて、１はデジタル信号の入力端子であって、この入力
端子１には所定量の振幅（及び群遅延）特性が与えられ
るべき所定の信号フォーマットのデジタル信号となされ
た音響信号（以下、単にデジタル信号と記載する）が供
給される。

前記した入力端子１に供給されたデジタル信号は受信部
ＲＤで復調される。ＰＬＬはフェーズ・ロックド・ルー
プであり、このフェーズ・ロックド・ループＰＬＬは受
信部ＲＤで復調して得たデジタル・データ中のクロック
と、受信部Ｒ，Ｄ中で発生されたクロックとの位相を同
期させるために用いられる。なお、装置の構成に応じて
、入力信号がシリアル信号となされたり、あるいはパラ
レル信号となされたりされるものであることはいうまで
もない。

前記の受信部ＲＤで復調された信号１例えば、ＮＲＺ信
号は、デジタル・シグナル・プロセッサＤＳＰＱ、ＤＳ
Ｐｒに供給される。デジタル・シグナル・プロセッサＤ
ＳＰＱ、ＤＳＰｒとしては。

例えば第３図あるいは第８図に示されているような構成
態様のものを使用することができる。なお。

第１図及び第９図中に示されているデジタル・シグナル
・プロセッサＤＳＰＱ、ＤＳＰｒと、第３図、第８図な
どに具体的に示されているデジタル・シグナル・プロセ
ッサＤＳＰＱ、ＤＳＰｒとは。

両者の対応関係が明らかとなるように１両者における対
応する入出力端子について、同一の符号ａ〜ｈ、ｘを付
しである。

デジタル・シグナル・プロセッサＤＳＰＱは。

ステレオ信号における左チャンネル信号に対して特性設
定入力部ＣＩＤに設定された振幅（及び群遅延）特性を
実現すべくデジタル・フィルタ演算を行ってデジタル・
フィルタとして機能するような動作を行い、また、デジ
タル・シグナル・プロセッサＤＳＰｒは、ステレオ信号
における右チャンネル信号に対して特性設定入力部ＣＩ
Ｄに設定された振幅（及び群遅延）特性を実現すべくデ
ジタル・フィルタ演算を行ってデジタル・フィルタとし
て機能するように動作するものである。

前記した２つのデジタル・シグナル・プロセッサＤＳＰ
ａ、ＤＳＰｒは同じ構成で、がっ、動作態様も同じもの
が使用されるから、以下の説明においては、前記した２
つのデジタル・シグナル・プロセッサＤＳＰΩ、ＤＳＰ
ｒに共通な事項について記述される場合には１両者の区
別をしないで単に、デジタル・シグナル・プロセッサＤ
ＳＰのように添字のＱ、ｒを省いた状態で説明が行われ
ている。

信号に対して与えられるべき振幅（及び群遅延）特性は
、振幅（及び群遅延）特性を指示入力する特性設定入力
部ＣＩＤに設定される。また、第１図及び第９図におい
てＤＰＡは表示部であり、この表示部ＤＰＡでは演算装
置における演算結果にオーバーロードが発生したときに
、オーバーロードの状態の表示を行うとともに、中央演
算処理装置ＣＰＵから供給される信号に従った所定の表
示。

例えば、受信部ＲＤから中央演算処理装置ＣＰＵに供給
された情報の内のサブコードの表示を行うようにするこ
ともできる。

中央演算処理袋ｆｉｃＰＵはリード・オンリー・メモリ
ＲＯＭとランダム・アクセス・メモリＲＡＭとを備えて
おり、前記した特性設定入力部ＣＩＤに設定された左右
チャンネル信号のそれぞれの振幅・群遅延量を指定する
情報によって、デジタ　−ルフィルタを構成している装
置に供給された入力デジタル信号に前記した特性設定入
力部ＣＩＤに設定された左右チャンネル信号毎の振幅・
群遅延量を生じさせるように、前記したデジタル・シグ
ナル・プロセッサＤＳＰにおいてデジタル・フィルタ演
算が行われるように制御したり、表示部ＤＰＡに所定の
表示がなされるようにする等、各部の動作の制御を行う
。

また、第１図及び第９図においてＳＴＤはシリアルコー
ドの転送部、ＳＣＧはクロック信号の発生回路、ＭＰＸ
はマルチプレクサ、ＴＤは送信部、２は出力端子であり
、第１図においてＤＲＣは第２図に具体的な構成が示さ
れているような表示部駆動回路であり、第９図において
ＯＲは論理和回路である。

デジタル・シグナル・プロセッサＤＳＰの具体的な構成
例を示している第３図及び第８図において、ＳＤＩはシ
リアル・データの入力回路、ＩＢは入力バッファ、ＮＣ
ＲＡＭは係数ＲＡＭ、ＴＢは転送バッファ、ＰＣＤはパ
ラメータ制御部、Ｐ−ＲＡＭはプログラムＲＡＭ、ｓｏ
ｏはシリアルデータの出力回路、ＳＣＩはシリアル・コ
ード・インターフェース、Ｄ−ＲＡＭはデータＲＡＭで
あり、また、ＦＮ−ＲＯＭは定数のメモリ用ＲＯＭ、Ｍ
ＵＬは乗算器、ＡＣＣはアキュムレータ、ＲＥＧはシフ
タ付レジスタ、ＯＢは出力バッファであり、また、第３
図においてＯＶ　Ｆはオーバーフロ−検出回路であり、
さらに第８図においてＯＬはオーバーロード検出回路で
ある。

前記した第３図及び第８図示のデジタル・シグナル・プ
ロセッサＤＳＰにおける定数のメモリ用ＲＯＭ（ＦＮ−
ＲＯＭ）と乗算器ＭＵＬと、アキュムレータＡＣＣと、
シフタ付レジスタＲＥＧ、及び出力バッファＯＢなどか
らなる構成部分は、良く知られた回路構成であり、この
回路構成の部分では信号に対する所定の演算処理を行い
、第３図示の構成のデジタル・シグナル・プロセッサに
おいては、アキュムレータＡＣＣのオーバーフローの状
態がオーバーフロー検出回路ＯＶＦによって検出された
ときにオーバーフロー検出回路ＯＶＦから出力端子Ｘに
オーバーフロー検出信号が出力され、また、第８図示の
構成のデジタル・シグナル・プロセッサにおいては、ア
キュムレータＡＣＣのオーバーロードの状態がオーバー
ロード検出回路ＯＬで検出されたときにオーバーロード
検出回路ＯＬから出力端子Ｘにオーバーフロー検出信号
が出力される。

前記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、デジタル
・シグナル・プロセッサＤＳＰが実行すべきプログラム
を予め記憶していて、乗算係数ａｌｏ〜ｂｎ２等のデー
タを記憶することにより係数メモリとして機能する係数
ＲＡＭ（ＮＣ−ＲＡＭ）から、これらのデータを乗算器
ＭＵＬに供給する。

シリアル・コード・インターフェースＳＣＩはシリアル
コード入力端子Ｃおよびシリアルコード出力端子ｄを備
えており、シリアルコードタイミング入力端子ｅから供
給されるクロック信号及び同期信号（ＬＲＣＫ、ＬＲＣ
Ｋバー）によってシリアルコード入力端子Ｃからデータ
（ＳＤ、ＳＤ’　）を入力したりシリアルコード出力端
子ｄからデータ（ＳＤ、　Ｓ０’　）を出力したりする
。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣＩからのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、’Ｔｗを出力する０ｇ
はパラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが。

パラメータ制御部ＰＣＤは前記した端子ｇに対して外部
からトリガ入力が供給されなくても、データ（ＳＤ、Ｓ
Ｄ’　）によってもトリガされうるような機能を備えて
いる。

そして第１図及び第９図に示されている装置中で使用さ
れている２つのデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒは、それのパラメータ制御部ＰＣＤがデー
タ（ＳＤ、ＳＤ’）によってトリガされて動作するよう
にされているので、前記した端子ｇは使用されていない
。

シリアル・データの入力回路ＳＤＩはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換して
、入力バッファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ
）に供給する０図中のｆはシリアルデータ入力およびシ
リアルデータ出力のタイミングをきめるために、シリア
ル・データの入力回路ＳＤＩとシリアル・データの出力
回路ＳＤＯとに供給するデータクロック信号ＢＣＬＫと
チャンネル識別信号ＬＲＣＫとの入力端子である。

第４図は、第１図及び第９図に示されている装置におけ
るデジタル・シグナル・プロセッサＤＳＰの演算動作に
よって得ようとしているフィルタ特性を得ることのでき
るデジタル・フィルタを具体的な回路構成の形で表わし
た図であって、この第４図において３は入力端子、４は
単位遅延演算子、５は乗算回路、６は加算回路、７は出
力端子。

１３は予め定められた係数ａｘを乗算する乗算器であり
、第４図に示されているフィルタは同一構成のｎ個のパ
イクワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎを１１段縦続
接続したフィルタ構成になっている。

次に、第６図を参照して第１図示の装置におけるデジタ
ル・シグナル・プロセッサＤ　Ｓ　Ｐの演算動作につい
て説明することとし、まず、第１図示の装置におけるデ
ジタル・シグナル・プロセッサＤＳＰが、第３図で示さ
れるものである場合におけるデジタル・シグナル・プロ
セッサＤＳＰの演算動作について説明すると、第６図の
フローチャートにおいて、スタートしてシステム・イニ
シャライズ（ステップ１００）が行われ、次にステップ
１０１で演算の対象にされる信号が入力され、ステップ
１０２で演算が行われ、ステップ１０３で演算結果が出
力され、次に、予め定められた係数ａｘ（デジタル信号
の演算手段の本来の演算結果が、オーバーフローの状態
よりも予め定められたオーバーフロー防止用の余裕分（
例えば３ｄＢ）をもたない大きな演算結果が出力された
状態のときに、前記したオーバーフロー状態を検出する
オーバーフロー検出手段によりオーバーフロー状態の検
出々力が発生されるような係数ａｘ、例えばａｘ＝１．
４１２５３７５　）を前記の演算結果に乗算しくステッ
プ１０４）てステップ１０１に戻る。

という動作により演算動作が行われ、また、第１図示の
装置におけるデジタル・シグナル・プロセッサＤＳＰが
、第８図で示されるものである場合におけるデジタル・
シグナル・プロセッサＤＳＰの演算動作について説明す
ると、この場合には第６図のフローチャートにおいて、
スタートしてシステム・イニシャライズ（ステップ１０
０）が行われ１次にステップ１０１で演算の対象にされ
る信号が入力され、ステップ１０２で演算が行われ、ス
テップ１０３で演算結果が出力され、次に、予め定めら
れた係数ａｘ（デジタル信号の演算手段の本来の演算結
果が、オーバーフローの状態よりも予め定められたオー
バーフロー防止用の余裕分（例えば３ｄＢ）をもたない
大きな演算結果が出力された状態のときに、前記したオ
ーバーロード状態を検出するオーバーロード検出手段に
よりオーバーロード状態の検出々力が発生されるような
係数ａｘ、例えばａｘ＝１．４１２５３７５　）を前記
の演算結果に乗算しくステップ１０４）でステップ１０
１に戻る。という演算動作が行われる。

また、中央演算処理袋［ＣＰＵが例えばＲ８２３２Ｃの
シリアルフォーマットにより第１図のシリアル転送部Ｓ
ＴＤを介してデジタル・シグナル・プロセッサＤＳＰの
シリアルコード入力端子Ｃからデジタル・フィルタの係
数データを送ると、そのデジタル・フィルタの係数デー
タは第３図あるいは第８図中のシリアルコード・インタ
ーフェースＳＣＩとパラメータ制御部ＰＣＤとを介して
転送バッファＴＢに送られる。

アドレスは第５図の（ｉ）に示されているような４バイ
ト命令セツトのシリアルデータの３番目で指定し、また
、前記したデジタル・フィルタの係数データは第５図の
（ｉ）に示されているような４バイト命令セツトのシリ
アルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が３２
ビツトの場合には、デジタル・フィルタの係数データを
８ビツトづつ４回に分けて送る。

なお、第５図の（ｉ）に示されているような４バイト命
令セツトのシリアルデータの第１番目のコード１と第２
番目のコード２とはチップイネーブル用のものであり、
これはどのデジタル・シグナル・プロセッサＤＳＰを選
択するのか等を区別するために用いられる。

第５図の（ｈ）のＣＲＳバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号ＣＲＳバーはシリアルコード
の転送部ＳＴＤからシリアルコード・インターフェース
ＳＣＩの入力端子りに印加される。

第１図及び第９図示の装置中に示されている２つのデジ
タル・シグナル・プロセッサＤＳＰ、すなわち、ステレ
オ信号における左チャンネル信号に対して特性入力設定
部ＣＩＤに設定された振幅・群遅延量を実現すべくデジ
タル・フィルタ演算を行ってデジタル・フィルタとして
機能するような動作を行うデジタル・シグナル・プロセ
ッサＤＳＰＱと、ステレオ信号における右チャンネル信
号に対して特性入力設定部ＣＩＤに設定された振幅・群
遅延量を実現すべくデジタル・フィルタ演算を行ってデ
ジタル・フィルタとして機能するような動作を行うデジ
タル・シグナル・プロセッサＤＳＰｒとは、それぞれ前
述したような動作態様での動作を行う。

そして、第１図及び第９図示の装置中に示されている前
記したデジタル・シグナル・プロセッサＤＳＰＱのシリ
アルコード・インターフェース出力端子ｄには、デジタ
ル・シグナル・プロセッサＤＳＰｒにおけるシリアルコ
ード・インターフニー　　　　−スＳＣＩの入力端子Ｃ
が接続されているから。

デジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰｒに
おけるそれぞれの転送バッファＴＢに送られたデジタル
・フィルタの係数データは、それまでに既に送られてい
るデジタル・フィルタの係数データとともに、外部同期
信号によりトリガーされて係数ＲＡＭ（ＮＣ−ＲＡＭ）
に単位フィルタ毎である５ワードづつ送られる。

なお、前記したデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒのプログラム命令サイクルを、決定するク
ロック信号は、受信部ＲＤにおいて発生するサンプリン
グパルスの周波数の１２８倍の周波数のクロック信号ｆ
ｇ（第５図の（ｇ））が用いられ、そのクロック信号ｆ
ｇはクロック入力端子ｆに供給される。

第１図及び第９図中のＳＣＧはシリアル転送部ＳＴＤの
転送速度に対応した周波数のクロック信号を発生するク
ロック信号の発生回路であり、前記したクロック信号の
発生回路ＳＣＧで発生されたクロック信号はデジタル・
シグナル・プロセッサＤＳＰのシリアルコード・インタ
ーフェースＳＣＨのシリアルコードタイミング信号の入
力端子ｅに供給される。

さて、第１図及び第９図示の装置（システム）のタイミ
ングチャートを示す第５図において、デジタル・シグナ
ル・プロセッサＤＳＰＱは時刻ｔ１でデジタル・フィル
タの係数データを取込むと同時に、それ以前のデジタル
・フィルタの係数データの演算結果を出力し、デジタル
・シグナル・プロセッサＤＳＰｒからの出力とともに第
１図及び第９図中のマルチプレクサＭＰＸで左右２チャ
ンネルの時分割信号（第５図の（ａ）の形式）とされた
後に。

送信部ＴＤにおいてオーディオデータ変調機能と。

送信機能を有する送信部ＴＤにおいてデジタル。

オーディオ・インターフェース・フォーマットに変換さ
れてから出力端子２に送出される。

なお、入力端子１からデジタル・オーディオ・インター
フェース°フォーマットで伝送されてきたデジタルデー
タは、受信部ＲＤでＮＲＺに復調されたシリアルデジタ
ルオーディオデータ（第５図の（ａ））とされて、２つ
のデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰｒ
の各入力端子ａに印加されるとともに、前記した受信部
ＲＤにおいてはチャンネル識別信号ＬＲＣＫ、ワード識
別信号ＷＣＫ等のタイミング信号を復調して、それを、
２つのデジタル・シグナル・プロセッサＤＳＰＱ。

ＤＳＰｒと送信部ＴＤとに供給することにより。

前記の各構成部分が相互に同期して動作できるようにす
る。

前記したマルチプレクサＭＰＸは、左チヤンネル信号用
の切換スイッチと、右チヤンネル用の切換スイッチとを
備えており、その２つの切換スイッチがチャンネル識別
信号ＬＲＣＫによって順次交互にオン、オフされること
によって左チャンネルの信号と右チャンネルの信号とを
時間軸上に順次交互に送信部ＴＤに供給する。

第２図及び第１０図はデジタル・シグナル・プロセッサ
におけるアキュムレータＡＣＣがオーバーフローした状
態がオーバーフロー検出回路ＯＶＦで検出されて、出力
端子Ｘにオーバーフロー検出信号が出力されたときに、
デジタル・シグナル・プロセッサＤＳＰの端子Ｘから出
力された信号に応じて表示部駆動回路ＤＲＣの構成例を
示しており、第２図及び第１０図において８．９は入力
端子、１０は出力端子であり、この入出力端子８〜１０
は、第１図中に示されている表示部駆動回路ＤＲＣに付
されている入出力端子８〜１０に対応している。

第２図及び第１０図において、前記した入力端子８には
デジタル・シ、グナル・プロセッサＤＳＰ党の端子Ｘか
ら出力された信号が供給され、また。

前記した入力端子９にはデジタル・シグナル・プロセッ
サＤＳＰｒの端子Ｘから出力された信号が供給されてい
る。

第２図示の表示部駆動回路ＤＲＣにおいて、前記の入力
端子８，９に供給された信号はノア回路１１を介して単
安定マルチバイブレータ（ＭＭ）１２に与えられるから
、前記した２個のデジタル・シグナル・プロセッサＤＳ
ＰＱ、ＤＳＰｒにおける演算回路における演算結果の何
れかでオーバーフロー（第３図示の場合）、またはオー
バーロード（第８図示の場合）が生じた場合には、単安
定マルチバイブレータ１２から所定の可視しうるパルス
巾１例えば１秒間の出力パルスが出力端子１０に出力さ
れる。

また、第１０図示の表示部駆動回路ＤＲＣにおいて、前
記の入力端子８，９に供給された信号は単安定マルチバ
イブレータ（ＭＭ）１３．１４に与えられるから、前記
した２個のデジタル・シグナル・プロセッサＤＳＰＱ、
ＤＳＰｒにおける演算回路における演算結果の何れかで
オーバーフロー（第３図示の場合）、またはオーバーロ
ード（第８図示の場合）が生じた場合には、単安定マル
チバイブレータ１３．１４から所定の可視しうるパルス
巾１例えば１秒間の出力パルスがオア回路１５を介して
出力端子１０に出力される。

第１図示の装置において、前記のようにして表示部駆動
回路ＤＲＣの出力端子１ｏに出力されたパルスが表示部
ＤＰＡに供給されると、表示部ＤＰＡにはオーバーフロ
ーまたはオーバーロードの表示が行われるが、このオー
バーフローまたはオーバーロードの表示はデジタル信号
の演算手段の本来の演算結果が、オーバーフローの状態
またはオーバーロードの状態よりも予め定められたオー
バーロード防止用の余裕分をもたない大きな演算結果を
出力した状態においてなされることになる。

ここで、正及び負のオーバーフローに対してオーバーフ
ローが発生されるから、信号処理の対象にされているデ
ジタル信号の「ピーク」を表示できることになる。

既述したところから明らかなように第１図に示されてい
る装置では、２個のデジタル・シグナル・プロセッサＤ
ＳＰＱ、ＤＳＰｒにおける演算結果の何れか一方でもオ
ーバーフロー（第３図示の場合）、またはオーバーロー
ド（第８図示の場合）になった場合には、そのオーバー
フローまたはオーバーロードの情報により表示部駆動回
路ＤＲＣで所定の時間長のパルスを発生させ、そのパル
スによって表示部ＤＰＡにオーバーロードまたはオーバ
ーフローの表示が行われるようにしているが、第９図に
示されている装置は、２個のデジタル・シグナル・プロ
セッサＤＳＰＱ、ＤＳＰｒにおける演算結果の何れか一
方でもオーバーフロー（第３図示の場合）、またはオー
バーロード（第８図示の場合）になった場合に、そのオ
ーバーフローまたはオーバーロードの情報が論理和回路
ＯＲを介して中央演算処理装置ＣＰＵに与えられて、第
１１図または第１２図に示されているような割込ルーチ
ンが実行されることによって、２個のデジタル・シグナ
ル・プロセッサＤＳＰ！、ＤＳＰｒにおける演算結果の
何れか一方でもオーバーフロー（第３図示の場合）、ま
たはオーバーロード（第８図示の場合）となる頻度が聴
感上で問題になるような頻度の場合に表示部ＤＰＡにオ
ーバーフロー、またはオーバーロードの表示が行われる
ようにされる場合の実施例を示したものである。

第９図に示されている装置における中央演算処理装置Ｃ
ＰＵのメイン・ルーチンは第７図に示されているとおり
であり、この第７図示のメイン・ルーチンは、スタート
してシステム・イニシャライズ（ステップ２００）が行
われてから、ステップ２０１で特性設定入力部ＣＩＤに
設定された振幅（及び群遅延）特性を実現させるべきデ
ジタル・フィルタ係数をデジタル・シグナル・プロセッ
サに送り、ステップ２０２で特性設定入力部ＣＩＤに設
定された振幅（及び群遅延）特性と対応する画像データ
を表示部ＤＰＡに送り、ステップ２０３でカウンターが
１かどうかをみてＮＯの場合、すなわち、割込みが無か
った場合にはステップ２０１に戻り、また、カウンター
が１の場合、すなわち、オーバーロードの状態により割
込みのあったことが検出されたときはステップ２０４に
進み、ステップ２０４で画像データを表示部ＤＰＡに送
ってオーバーロードを表示し、ステップ２０５でカウン
ターを０にしてステップ２０１に戻る、というものであ
る。

第１１図に示す割込みルーチンでは、２個のデジタル・
シグナル・プロセッサＤＳＰＱ、ＤＳＰｒにおける演算
結果の何れか一方でもオーバーフロー（第３図示の場合
）またはオーバーロード（第８図示の場合）になって、
そのオーバーフローまたはオーバーロードの情報が論理
和回路ＯＲを介して中央演算処理袋［ＣＰＵに与えられ
ることによりカウンターをセットしてリターンし、また
。

第１２図に示す割込みルーチンでは、２個のデジタル・
シグナル・プロセッサＤＳＰΩ、ＤＳＰｒにおける演算
結果の何れか一方でもオーバーフロー（第３図示の場合
）またはオーバーロード（第８図示の場合）になって発
生したオーバーフローまたはオーバーロードの情報が論
理和回路ＯＲを介して中央演算処理袋［ＣＰＵに１ミリ
秒以内に２回か否かをみて（ステップ３０１）、Ｎｏな
らばリターンし、ＹＥＳならばカウンターをセット（ス
テップ３０２　）してからりターンする。

この第９図示の装置の場合には、２個のデジタル・シグ
ナル・プロセッサＤＳＰＱ、ＤＳＰｒにおける演算結果
の何れか一方でもオーバーフロー（第３図示の場合）ま
たはオーバーロード（第８図示の場合）になって、その
オーバーフローまたはオーバーロードの情報が論理和回
路ＯＲを介して中央演算処理装置１ｃＰＵに与えられて
、中央演算処理装置ＣＰＵの制御の下に表示部ＤＰＡに
所定の表示が行われるようにされているので、オーバー
フローまたはオーバーロードの状態が聴感上で問題にな
るような状態の場合だけに表示部ＤＰＡに表示が行われ
るようにすることも容易にできる他、何らかの原因によ
ってデジタル・シグナル・プロセッサが同期外れを起こ
したような場合には、表示部に表示がでないようにさせ
ることができる。

（発明の効果）以上、詳細に説明したところから明らかなように、本発
明のオーバーロード防止用ピーク表示装置は信号処理の
対象にされている複数チャンネルのデジタル信号におけ
る個々のチャンネル毎のデジタル信号にそれぞれ個別に
所定の演算を行って個別の演算結果が出力できるように
なされている複数のデジタル演算手段と、前記した複数
のデジタル演算手段における個々のデジタル演算手段の
本来の演算結果が、前記それぞれのデジタル演算手段に
おけるオーバーフローの状態に対して予め定められたオ
ーバーロード防止用の余裕分をもたない大きなものであ
る場合に、それぞれオーバーロード状態を示す信号を出
力しうるように前記した複数のデジタル演算手段の個々
のものに対応して設けられている複数のオーバーロード
検出手段と、前記の複数のオーバーロード検出手段から
のオーバーロード状態の検出々力の論理和出力に基づい
て表示動作が行われろようにされた１個の表示部により
オーバーロード状態の表示が行われるようにした手段と
を備えてなるデジタル信号の演算装置におけるオーバー
ロード防止用ピーク表示装置であって、この本発明のデ
ジタル信号の演算装置におけるオーバーロード防止用ピ
ーク表示装置では、オーバーフローの表示がデジタル信
号の演算手段の本来の演算結果が、オーバーフローの状
態よりも予め定められたオーバーロード防止用の余裕分
をもたない大きな演算結果を出力した状態においてなさ
れるから、本発明装置が適用されている機器の使用者は
、表示部にオーバーフロー表示が現われる頻度を見なが
ら機器への入力信号の信号レベルを調整することにより
、機器におけるデジタル演算結果が本当にオーバーフロ
ーした状態で動作することが良好に防止でき、また、オ
ーバーロード防止用の余裕分をフィルタ係数ａＸにより
任意に設定することができることにより。

入力信号の性ｆｆ（変化の激しいもの、あるいは変化の
緩やかなもの）に応じて、余裕分をそれぞれ最適値に選
ぶことにより精度のよいオーバーフロー防止を実現でき
る他、複数チャンネルのデジタル信号について各個別の
チャンネル毎に行われるデジタル演算におけるオーバー
フローの検出が、１個の表示部によって良好に行われる
ために、装置を簡単な構成によって実現できるという利
点が得られるのであり１本発明によれば既述した従来の
問題点は良好に解決できる。

【図面の簡単な説明】

第１図及び第９図はそれぞれ本発明のオーバーロード防
止用ピーク表示装置が適用された装置の構成例を示すブ
ロック図、第２図及び第１０図は演算装置における演算
結果がオーバーフローしたときに、それに応じて検出パ
ルスを発生しつるように構成されたオーバーフロー検出
パルス発生回路の一例構成を示すブロック図、第３図及
び第８図はそれぞれデジタル・シグナル・プロセッサ（
ＤＳＰ）の構成例を示すブロック図、第４図はデジタル
・シグナル・プロセッサ（ＤＳＰ）の動作によって得ら
れるべきフィルタの構成を示すブロック図。第５図は本発明のオーバーロード防止用ピーク表示装置
の動作説明用のタイミングチャート、第６図はデジタル
・シグナル・プロセッサ（ＤＳＰ）の動作説明用のフロ
ーチャート、第７図及び第１１図ならびに第１２図は中
央演算処理装置（ＣＰ　Ｕ）の動作説明用のフローチャ
ートである。１・・・デジタル信号の入力端子、２・・・出力端子、
３・・・入′力端子、４・・・単位遅延演算子、５，１
３・・・乗算回路、６・・・加算回路、７，１０．１１
・・・出力端子、８，９・・・入力端子、ＲＤ・・・受
信部、ＰＬＬ・・・フェーズ・ロックド・ループ、ＤＳ
Ｐｆｉ、ＤＳＰｒ・・・デジタル・シグナル・プロセッ
サ、ＣＩＤ・・・特性設定入力部、ＤＰＡ・・・表示部
、ＣＰＵ・・・中央演算処理装置、ＲＯＭ・・・リード
・オンリー・メモリ。ＲＡＭ・・・ランダム・アクセス・メモリ、ＳＴＤ・・
・シリアルコードの転送部、ＳＣＧ・・・クロック信号
の発生回路、ＭＰＸ・・・マルチプレクサ、ＴＤ・・・
送信部、ＳＤＩ・・・シリアル・データの入力回路、Ｉ
Ｂ・・・入力バッファ、ＮＧ−ＲＡＭ・・・係数ＲＡＭ
、ＴＢ・・・転送バッファ、ＰＣＤ・・・パラメータ制
御部、Ｐ−ＲＡＭ・・・プログラムＲＡＭ、ＳＤＯ・・
・シリアルデータの出力回路、ＳＣＩ・・・シリアルコ
ード・インターフェース％Ｄ−ＲＡＭ・・・データＲＡ
Ｍ、ＦＮ−ＲＯＭ・・・定数のメモリ用ＲＯＭ、ＭＵＬ
・・・乗算器、ＡＣＣ・・・アキュムレータ、ＲＥＧ・
・・シフタ付レジスタ、ＯＢ・・・出力バッファ、ＢＣ
ＬＫ・・・データクロック信号、ＬＲＣＫ・・・チャン
ネル識別信号、ＦＬＴ１〜ＦＬＴｎ・・・同一構成のｎ
個のパイクワッドフィルタ部、ＯＶＦはオーバーフロー
検出回路、ＯＬはオーバーフロー検出回路、ＤＲＣ・・
・表示部駆動回路、ＯＲ・・・論理和回路。、ＤＲＣ＄Ｌ　　　　−−−−−−１

Claims

【特許請求の範囲】

信号処理の対象にされている複数チャンネルのデジタル
信号における個々のチャンネル毎のデジタル信号にそれ
ぞれ個別に所定の演算を行って個別の演算結果が出力で
きるようになされている複数のデジタル演算手段と、前
記した複数のデジタル演算手段における個々のデジタル
演算手段の本来の演算結果が、前記それぞれのデジタル
演算手段におけるオーバーフローの状態に対して予め定
められたオーバーロード防止用の余裕分をもたない大き
なものである場合に、それぞれオーバーロード状態を示
す信号を出力しうるように前記した複数のデジタル演算
手段の個々のものに対応して設けられている複数のオー
バーロード検出手段と、前記の複数のオーバーロード検
出手段からのオーバーロード状態の検出々力の論理和出
力に基づいて表示動作が行われるようにされた１個の表
示部によりオーバーロード状態の表示が行われるように
した手段とを備えてなるデジタル信号の演算装置におけ
るオーバーロード防止用ピーク表示装置