JPS63263909A

JPS63263909A - デジタル信号の演算装置におけるオ−バ−ロ−ド防止用ピ−ク表示装置

Info

Publication number: JPS63263909A
Application number: JP62099180A
Authority: JP
Inventors: Yoshiaki Tanaka; 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-04-22
Filing date: 1987-04-22
Publication date: 1988-10-31
Anticipated expiration: 2009-11-02
Also published as: JPH0687534B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル信号の演算装置におけるオーバーロー
ド防止用ピーク表示装置に関する。

（従来の技術）デジタル信号の演算装置は多くの技術分野における各種
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演繁
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に１算を中断するとともに
、オーバーフローの状態を、検出してその状態を表示装
置により表示させるようにしている。

（発明が解決しようとする問題点）ところで、従来の演算装置におけるオーバーフローの表
示は、演算、装置における演算結果にオーバーフローが
生じたときに初めてオーバーフロー状態が検出されて、
それの表示が行われるようになされていたので、オーバ
ーフローの発生の予知が困難であり、また、信号処理の
対象にされている信号の最適な信号レベルの設定も容易
ではないという問題点があった。

前記の問題点は、例えば民生用のデジタル・オーディオ
機器における信号処理に際して、入力信号を適正な信号
レベルの状態で装置に供給したいと希望されるようなと
きに特に大きな問題になる。

（問題点を解決するための手段）本発明は信号処理の対象にされているデジタル信号に所
定の演算を行って得た演算結果を出力するデジタル演算
手段と、前記のデジタル演算手段におけるオーバーフロ
ーの状態を検出するオーバーフロー状態の検出手段と、
前記のオーバーフロー状態の検出手段の出力によってオ
ーバーフローの状態を表示するオーバーフロー状態の表
示手段とを備えている装置において、前記したデジタル
信号の演算手段の本来の演算結果が、オーバーフローの
状態よりも予め定められたオーバーロード防止用の余裕
分（ヘッドマージン）をもたない太きな演算結果を出力
した状態のときに、前記したオーバーフロー状態の検出
手段によりオーバーフロー状態の検出々力が発生される
ようにしてオーバーロードに近づいたことを表示しうる
ようにしたデジタル信号の演算装置におけるオーバーロ
ード防止用ピーク表示装置を提供して、前記した問題点
を解決したものである。

（実施例）以下、本発明のオーバーロード防止用ピーク表示装置の
具体的な内容を詳細に説明する。

第１図は本発明のオーバーロード防止用ピーク表示装置
が適用された装置の一例構成を示すブロック図、第２図
は演算装置における演算結果がオーバーフローしたとき
に、それに応じて検出パルスを発生しうるように構成さ
れたオーバーフロー検出パルス発生回路の一例構成を示
すブロック図、第３図はデジタル・シグナル・プロセッ
サ（ＤＳＰ）の−例構成を示すブロック図、第４図はデ
ジタル・シグナル・プロセッサ（Ｄ　Ｓ　Ｐ）の動作に
よって得られるべきフィルタの構成を示すブロック図、
第５図は本発明のオーバーロード防止用ピーク表示装置
の動作説明用のタイミングチャート、第６図は中央処理
装置（ＣＰ　Ｕ）の動作説明用のフローチャートである
。

第１図は、本発明のオーバーロード防止用ピーク表示装
置をデジタル・フィルタに適用した場合におけるブロッ
ク図であり、この第１図において、１はデジタル信号の
入力端子であって、この入力端子１には所定量の振幅（
及び群遅延）特性が与えられるべき所定の信号フォーマ
ットのデジタル信号となされた音響信号（以下、単にデ
ジタル信号と記載する）が供給される。

前記した入力端子１に供給されたデジタル信号は受信部
ＲＤで復調される。ＰＬＬはフェーズ・ロックド・ルー
プであり、このフェーズ・ロックド・ループＰＬＬは受
信部ＲＤで復調して得たデジタル・データ中のクロック
と、受信部ＲＤ中で発生されたクロックとの位相を同期
させるために用いられる。なお、装置の構成に応じて、
入力信号がシリアル信号となされたり、あるいはバラレ
ル信号となされたりされるものであることはいうまでも
ない。

前記の受信部ＲＤで復調された信号、例えば、ＮＲＺ信
号は、デジタル・シグナル・プロセッサＤＳＰＱ、ＤＳ
Ｐｒに供給される。デジタル・シグナル・プロセッサＤ
ＳＰΩ、ＤＳＰｒとしては、例えば第３図に示されてい
るような構成態様のものを使用することができる。なお
、第１図中に示されているデジタル・シグナル・プロセ
ッサＤＳＰＱ、ＤＳＰｒと、第３図に具体的に示されて
いるデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰ
ｒとは、両者の対応関係が明らかとなるように、両者に
おける対応する入出力端子について、同一の符号ａ−ｈ
、ｘを付しである。

デジタル・シグナル・プロセッサＤＳＰＱは、ステレオ
信号における左チャンネル信号に対して特性設定入力部
ＣＨＤに設定された振幅（及び群遅延）特性を実現すべ
くデジタル・フィルタ演算を行ってデジタル・フィルタ
として機能するような動作を行い、また、デジタル・シ
グナル・プロセッサＤＳＰ　ｒは、ステレオ信号におけ
る右チャンネル信号に対して特性設定入力部ＣＩＤに設
定された振幅（及び群遅延）特性を実現すべくデジタル
・フィルタ演算を行ってデジタル・フィルタとして機能
するように動作するものである。

前記した２つのデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒは同じ構成で、かつ、動作態様も同じもの
が使用されるから、以下の説明においては、前記した２
つのデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰ
ｒに共通な事項について記述される場合には、両者の区
別をしないで単に、デジタル・シグナル・プロセッサＤ
ＳＰのように添字のΩ、ｒを省いた状態で説明が行われ
ている。

信号に対して与えられるべき振幅（及び群遅延量）特性
は、振幅（及び群遅延）特性を指示入力する特性設定入
力部ＣＩＤに設定される。また、第１図においてＤＰＡ
は表示部であり、この表示部ＤＰＡでは演算装置におけ
る演算結果にオーバーロードが発生したときに、オーバ
ーロードの状態の表示を行うとともに、中央処理装置Ｃ
ＰＵから供給される信号に従った所定の表示、例えば、
受信部ＲＤから中央処理装置ＣＰＵに供給された情報の
内のサブコードの表示を行うようにすることもできる。

中央演算処理装置ＣＰＵはリード・オンリー・メモリＲ
ＯＭとランダム・アクセス・メモリＲＡＭとを備えてお
り、前記した特性設定入力部ＣＩＤに設定された左右チ
ャンネル信号のそれぞれの振幅・群遅延量を指定する情
報によって、デジタルフィルタを構成している装置に供
給された入力デジタル信号に前記した特性設定入力部Ｃ
ＨＤに設定された左右チャンネル信号毎の振幅・群遅延
量を生じさせるように、前記したデジタル・シグナル・
プロセッサＤＳＰにおいてデジタル・フィルタ演算が行
われるように制御したり、表示部ＤＰＡに所定の表示が
なされるようにする等、各部の動作の制御を行う。

また、第１図においてＳＴＤはシリアルコードの転送部
、ＳＣＧはクロック信号の発生回路１ＭＰＸはマルチプ
レクサ、ＴＤは送信部、２は出力端子、ＯＬはオーバー
フロー検出パルス発生回路である。

デジタル・シグナル・プロセッサＤＳＰの具体的な構成
例を示している第３図において、ＳＤＩはシリアル・デ
ータの入力回路、ＩＢは入力バッファ、ＮＧ−ＲＡＭは
係数ＲＡＭ、ＴＢは転送バッファ、ＰＯＤはパラメータ
制御部、Ｐ−ＲＡＭはプログラムＲＡＭ、ＳＤＯはシリ
アルデータの出力回路、ＳＣＩはシリアル・コード・イ
ンターフェース、Ｄ−ＲＡＭはデータＲＡＭである。

また、ＦＮ−ＲＯＭは定数ツメモリ用ＲＯＭ、ＭＵＬは
乗算器、ＡＣＣはアキュムレータ、ＲＥＧはシック付レ
ジスタ、ＯＢは出力バッファ、ＯＶＦはオーバーフロー
検出回路、（１３は予め定められた係数ａｘを乗算する
乗算器）である。

前記した第３図示のデジタル・シグナル・プロセッサＤ
ＳＰにおける定数のメモリ用ＲＯＭ（ＦＮ−ＲＯＭ）と
乗算器ＭＵＬと、アキュムレータＡＣＣと、シフタ付レ
ジスタＲＥＧ、及び出力バッフアＯＢなどからなる構成
部分は、良く知られた回路構成であり、この回路構成の
部分では信号に対する所定の演算処理を行い、アキュム
レータＡＣＣがオーバーフローした状態がオーバーフロ
ー検出回路ＯＶＦで検出されたときに出力端子Ｘにオー
バーフロー検出信号を出力する。

前記したプログラムＲＡＭ（Ｐ−ＲＡＭ）は、デジタル
・シグナル・プロセッサＤＳＰが実行すべきプログラム
を予め記憶していて、乗算係数ａｌＯ〜ｂｎ２等のデー
タを記憶することにより係数メモリとして機能する係数
ＲＡＭ（ＮＣ−ＲＡＭ）から、これらのデータを乗算器
ＭＵＬに供給する。

シリアル・コード・インターフェースＳＣＩはシリアル
コード入力端子Ｃおよびシリアルコード出力端子ｄを備
えており、シリアルコードタイミング入力端子ｅから供
給されるクロック信号及び同期信号（ＬＲＣＫ、ＬＲＣ
Ｋパー）によってシリアルコード入力端子Ｃからデータ
（ＳＤ、ＳＤ″）を入力したりシリアルコード出力端子
ｄからデータ（ＳＤ、ＳＤ’　）　　を出力したりする
。

前記したパラメータ制御部ＰＣＤは、シリアルコード・
インターフェースＳＣ工からのデータをプログラムＲＡ
Ｍ（Ｐ−ＲＡＭ）および転送バッファＴＢに識別して送
るとともに、転送バッファＴＢから転送タイミングと転
送数とを指定する制御信号Ｔｓ、Ｔｗを出力する。ｇは
パラメータ制御部ＰＣＤのトリガ入力端子である。

前記のパラメータ制御部ＰＣＤは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Ｔｓを発生することができるような
構成になされているが、パラメータ制御部ＰＣＤは前記
した端子ｇに対して外部からトリガ入力が供給されなく
ても、データ（ＳＤ、ＳＤ’　）によってもトリガされ
うるような機能を備えている。

そして第１図に示されている装置中で使用されている２
つのデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰ
ｒは、それのパラメータ制御部ＰＣＤがデータ（ＳＤ、
ＳＤ’）によってトリガされて動作するようにされてい
るので、前記した端子ｇは使用されていない。

シリアル・データの入力回路ＳＤＩはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換して
、入力バッファＩＢを介してデータＲＡＭ（Ｄ−ＲＡＭ
）に供給する。図中のｆはシリアルデータ入力およびシ
リアルデータ出力のタイミングをきめるために、シリア
ル・データの入力回路ＳＤＩとシリアル・データの出力
回路ＳＤＯとに供給するデータクロック信号ＢＣ：ＬＫ
とチャンネル識別信号ＬＲＣＫとの入力端子である。

第４図は、第１図に示されている装置におけるデジタル
・シグナル・プロセッサＤＳＰの演算動作によって得よ
うとしているフィルタ特性を得ることのできるデジタル
・フィルタを具体的な回路構成の形で表わした図であっ
て、この第４図において３は入力端子、４は単位遅延演
算子、５は乗算回路、６は加算回路、７は出力端子、１
３は予め定められた係数ａＸを乗算する乗算器であり、
第４図に示されているフィルタは同一構成のｎ個のバイ
クワッドフィルタ部ＦＬＴＩ〜ＦＬＴｎをｎ段縦続接続
したフィルタ構成になっている。

次に、第６図を参照して演算処理について説明する。第
６図のフローチャートにおいて、スタートすると、シス
テム・イニシャライズ（ステップ１００）が行われ、次
に、ステップ１０１で演算の対象にされる信号が入力さ
れ、ステップ１０２で演算が行われ、ステップ１０３で
演算結果が出力され、次に、予め定められた係数ａｘ（
デジタル信号の演算手段の本来の演算結果が、オーバー
フローの状態よりも予め定められたオーバーロード防止
用の余裕分、例えば３ｄＢをもたない大きな演算結果を
出力した状態のときに、前記したオーバーフロー状態の
検出手段によりオーバーフロー状態の検出々力が発生さ
れるような係数ａＸ、例えばａｘ＝１．４１２５３７５
　）を前記の演算／、結果１０乗算５（肘・プ１０４）
ｒＸテップ１０１に戻る。

また、中央演算処理装置ＣＰＵが例えばＲ８２３２Ｃの
シリアルフォーマットにより第１図のシリアル転送部Ｓ
ＴＤを介してデジタル・シグナル・プロセッサＤＳＰの
シリアルコード入力端子Ｃからデジタル・フィルタの係
数データを送ると、そのデジタル・フィルタの係数デー
タは第３図中のシリアルコード・インターフェースＳＣ
Ｉとパラメータ制御部ＰＣＤとを介して転送バッファＴ
Ｂに送られる。

アドレスは第５図の（ｉ）に示されているような４バイ
ト命令セツトのシリアルデータの３番目で指定し、また
、前記したデジタル・フィルタの係数データは第５図の
（ｉ）に示されているような４バイト命令セツトのシリ
アルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が３２
ビツトの場合には、デジタル・フィルタの係数データを
８ビツトづつ４回に分けて送る。

なお、第５図の（ｉ）に示されているような４バイト命
令セツトのシリアルデータの第１番目のコード１と第２
番目のコード２とはチップイネーブル用のものであり、
これはどのデジタル・シグナル・プロセッサＤＳＰを選
択するのか等を区別するために用いられる。

第５図の（ｈ）のＣＲＳバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号ＣＲＳバーはシリアルコード
の転送部ＳＴＤからシリアルコード・インターフェース
ＳＣＩの入力端子りに印加される。

第１図示の装置中に示されている２つのデジタル・シグ
ナル・プロセッサＤＳＰ、すなわち、ステレオ信号にお
ける左チャンネル信号に対して特性入力設定部ＣＩＤに
設定された振幅・群遅延量を実現すべくデジタル・フィ
ルタ演算を行ってデジタル・フィルタとして機能するよ
うな動作を行うデジタル・シグナル・プロセッサＤＳＰ
Ωと、ステレオ信号における右チャンネル信号に対して
特性入力設定部ＣＨＤに設定された振幅・群遅延量を実
現すべくデジタル・フィルタ演算を行ってデジタル・フ
ィルタとして機能するような動作を行うデジタル・シグ
ナル・プロセッサＤＳＰｒとは、それぞれ前述したよう
な動作態様での動作を行う。

そして、第１図示の装置中に示されている前記したデジ
タル・シグナル・プロセッサＤＳＰＱのシリアルコード
・インターフェース出力端子ｄには、デジタル・シグナ
ル・プロセッサＤＳＰｒにおけるシリアルコード・イン
ターフェースＳＣＩの入力端子Ｃが接続されているから
、デジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰｒ
におけるそれぞれの転送バッファＴＢに送られたデジタ
ル・フィルタの係数データは、それまでに既に送られて
いるデジタル・フィルタの係数データとともに、外部同
期信号によりトリガーされて係数ＲＡＭ（ＮＣ−ＲＡＭ
）に単位フィルタ毎である５ワードづつ送られる。

なお、前記したデジタル・シグナル・プロセッサＤＳＰ
Ｑ、ＤＳＰｒのプログラム命令サイクルを決定するクロ
ック信号は、受信部ＲＤにおいて発生するサンプリング
パルスの周波数の１２８倍の周波数のクロック信号ｆｇ
（第５図の（ｇ））が用いられ、そのクロック信号ｆｇ
はクロック入力端子ｆに供給される。

第１図中のＳＣＧはシリアル転送部ＳＴＤの転送速度に
対応した周波数のクロック信号を発生するクロック信号
の発生回路であり、前記したクロック信号の発生回路Ｓ
ＣＧで発生されたクロック信号はデジタル・シグナル・
プロセッサＤＳＰのシリアルコード・インターフェース
ＳＣＨのシリアルコードタイミング信号の入力端子ｅに
供給される。

さて、第１図示の装置（システム）のタイミングチャー
トを示す第５図において、デジタル・シグナル・プロセ
ッサＤＳＰＱは時刻ｔｌでデジタル・フィルタの係数デ
ータを取込むと同時に、それ以前のデジタル・フィルタ
の係数データの演算結果を出力し、デジタル・シグナル
・プロセッサＤＳＰｒからの出力とともに第１図中のマ
ルチプレクサＭＰＸで左右２チャンネルの時分割信号（
第５図の（ａ）の形式）とされた後に、送信部ＴＤにお
いてオーディオデータ変調機能と、送信機能を有する送
信部ＴＤにおいてデジタル・オーディオ・インターフェ
ース・フォーマットに変換されてから出力端子２に送出
される。

なお、入力端子１からデジタル・オーディオ・インター
フェース・フォーマットで伝送されてきたデジタルデー
タは、受信部ＲＤでＮＲＺに復調されたシリアルデジタ
ルオーディオデータ（第５図の（ａ））とされて、２つ
のデジタル・シグナル・プロセッサＤＳＰＱ、ＤＳＰｒ
の各入力端子ａに印加されるとともに、前記した受信部
ＲＤにおいてはチャンネル識別信号ＬＲＣＫ、ワード識
別信号ＷＣＫ等のタイミング信号を復調して、それを、
２つのデジタル・シグナル・プロセッサＤＳＰｆｌ。

ＤＳＰｒと送信部ＴＤとに供給することにより、前記の
各構成部分が相互に同期して動作できるようにする。

前記したマルチプレクサＭＰＸは、左チヤンネル信号用
の切換スイッチと、右チヤンネル用の切換スイッチとを
備えており、その２つの切換スイッチがチャンネル識別
信号ＬＲＣＫによって順次交互にオン、オフされること
によって左チャンネルの信号と右チャンネルの信号とを
時間軸上に順次交互に送信部ＴＤに供給する。

第２図は演算装置におけるアキュムレータＡＣＣがオー
バーフローした状態がオーバーフロー検出回路ＯＶＦで
検出されて、″出力端子Ｘ′にオーバーフロー検出信号
が出力されたときに、デジタル・シグナル・プロセッサ
ＤＳＰの端子Ｘから出力された信号に応じて検出パルス
を発生しつるように構成されたオーバーフロー検出パル
ス発生回路ＯＬの一例構成のブロック図であって、この
第２図において８，９は入力端子、１０，１１は出力端
子であり、この入出力端子８〜１１は、第１図中に示さ
れているオーバーフロー検出パルス発生回路ＯＬに付さ
れている入出力端子８〜１１に対応している。

前記した入力端子８にはデジタル・シグナル・プロセッ
サＤＳＰＱの端子Ｘから出力された信号が供給され、ま
た、前記した入力端子９にはデジタル・シグナル・プロ
セッサＤＳＰｒの端子Ｘから出力された信号が供給され
ていて、前記の入力端子８，９に供給された信号は単安
定マルチバイブレータＭＭＩ、ＭＭ２に与えられるから
、前記した２個のデジタル・シグナル・プロセッサＤＳ
ＰΩ、ＤＳＰｒにおける演算回路における演算結果の何
れかでオーバーフローした場合には、単安定マルチバイ
ブレータＭＭＩ、ＭＭ２から所定の可視しうるパルス巾
、例えば１秒間の出力パルスが出力端子１０．１１に出
力される。

オーバーフロー検出パルス発生回路ＯＬの出力端子１０
．１１に出力されたパルスは表示部ＤＰＡに供給されて
、表示部ＤＰＡにはオーバーフローの表示が行われるが
、このオーバーフローの表示はデジタル信号の演算手段
の本来の演算結果が、オーバーフローの状態よりも予め
定められたオーバーロード防止用の余裕分をもたない大
きな演算結果を出力した状態においてなされることにな
る。

ここで、正及び負のオーバーフローに対してオーバーフ
ローが発生されるから、信号処理の対象にされているデ
ジタル信号の「ピーク」を表示できることになる。

（発明の効果）以上、詳細に説明したところから明らかなように、本発
明のオーバーロード防止用ピーク表示装置は信号処理の
対象にされているデジタル信号に所定の演算を行って得
た演算結果を出力するデジタル演算手段と、前記のデジ
タル演算手段におけるオーバーフローの状態を検出する
オーバーフロー状態の検出手段と、前記のオーバーフロ
ー状態の検出手段の出力によってオーバーフローの状態
を表示するオーバーフロー状態の表示手段とを備えてい
る装置において、前記したデジタル信号の演算手段の本
来の演算結果が、オーバーフローの状態よりも予め定め
られたオーバーロード防止用の余裕分をもたない大きな
演算結果を出力した状態のときに、前記したオーバーフ
ロー状態の検出手段によりオーバーフロー状態の検出々
力が発生されるようにしてオーバーロードに近づいたこ
とを表示しうるようにしたデジタル信号の演算装置にお
けるオーバーロード防止用ピーク表示装置であって、本
発明のデジタル信号の演算装置におけ　　　　。

るオーバーロード防止用ピーク表示装置では、オーバー
フローの表示がデジタル信号の演算手段の本来の演算結
果が、オーバーフローの状態よりも予め定められたオー
バーロード防止用の余裕分をもたない大きな演算結果を
出力した状態においてなされるから、本発明装置が適用
されている機器の使用者は、表示部にオーバーフロー表
示が現われる頻度を見ながら機器への入力信号の信号レ
ベルを調整することにより、機器におけるデジタル演算
結果が本当にオーバーフローした状態で動作することが
良好に防止でき、また、オーバーロード防止用の余裕分
をフィルタ係数ａＸにより任意に設定することができる
ことにより、入力信号の性質（変化の激しいもの、ある
いは変化の緩やかなもの）に応じて、余裕分をそれぞれ
最適値に選ぶことにより精度のよいオーバーフロー防止
を実現できるのであり、本発明によれば既述した従来の
問題点は良好に解決できる。

【図面の簡単な説明】

第１図は本発明のオーバーロード防止用ピーク表示装置
が適用された装置の一例構成を示すブロック図、第２図
は演算装置における演算結果がオーバーフローに応じて
検出パルスを発生しうるように構成されたオーバーフロ
ー検出パルス発生回路の一例構成を示すブロック図、第
３図はデジタル・シグナル・プロセッサ（Ｄ　Ｓ　Ｐ）
の−例構成を示すブロック図、第４図はデジタル・シグ
ナル・プロセッサ（ＤＳＰ）の動作によって得られるべ
きフィルタの構成を示すブロック図、第５図は本発明の
オーバーロード防止用ピーク表示装置の動作説明用のタ
イミングチャート、第６図は中央処理装置（ＣＰ　Ｕ）
の動作説明用のフローチャートである。１・・・デジタル信号の入力端子、２・・・出力端子、
３・・・入力端子、４・・・単位遅延演算子、５．１３
・・・７乗算回路、６・・・加算回路、７，１０，１１
・・・出力端子、８，９・・・入力端子、ＲＤ・・・受
信部、ＰＬＬ・・・フェーズ・ロックド・ループ、ＤＳ
ＰＱ、ＤＳＰｒ・・・デジタル・シグナル・プロセッサ
、ＣＩＤ・・・特性設定入力部、ＤＰＡ・・・表示部、
ＣＰＵ・・・中央演算処理装置、ＲＯＭ・・・リード・
オンリー・メモリ、ＲＡＭ・・・ランダム・アクセス・
メモリ、ＳＴＤ・・・シリアルコードの転送部、ＳＣＧ
・・・クロック信号の発生回路、ＭＰＸ・・・マルチプ
レクサ、ＴＤ・・・送信部、ＳＤＩ・・・シリアル・デ
ータの入力回路、ＩＢ・・・入力バッファ、ＮＧ−ＲＡ
Ｍ・・・係数ＲＡＭ、ＴＢ・・・転送バッファＱ　ＰＣ
Ｄ・・・パラメータ制御部、Ｐ−ＲＡＭ・・・プログラ
ムＲＡＭ、ＳＤＯ・・・シリアルデータの出力回路、Ｓ
ＣＩ・・・シリアルコード・インターフェース、Ｄ−Ｒ
ＡＭ・・・データＲＡＭ、ＦＮ−ＲＯＭ・・・定数のメ
モリ用ＲＯＭ、ＭＵＬ・・・乗算器、ＡＣＣ・・・アキ
ュムレータ、ＲＥＧ・・・シフタ付レジスタ、ＯＢ・・
・出力バッファ、ＢＣＬＫ・・・データクロック信号、
ＬＲＣＫ・・・チャンネル識別信号、ＦＬＴＩ〜Ｆ　Ｌ
　Ｔ　ｎ・・・同一構成のｎ個のパイクワッドフィルタ
部、ＯＶＦはオーバーフロー検出回路、ＯＬはオーバー
フロー検出パルス発生回路、手続補正書（自発）昭和６２年Ｖ月２２日昭和６２年特許願第Ｑ’？　ｒｇｏ　　号２、発明の名
称デジタル信号の演算装置におけるオーバーロード防止用
ピーク表示装置３、補正をする者事件との関係　　　　特　許　出願人任　所　神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２）　　日本ビクター株式会社４、代理人住　所　東京部品用区東品用３丁目４番１９−９１５号
（１）明細書第７頁第１６行「量）特性」を「）特性」
に補正する。（２）明細書第９頁第１５行乃至同頁第１６行「（１３
は・・・乗算器）である。」を「である。」に補正する
。（３）明細書第２４頁第１９行「会社」をｒ会社」に補
正する。（４）図面第４図を別紙のように補正する。

Claims

【特許請求の範囲】

信号処理の対象にされているデジタル信号に所定の演算
を行って得た演算結果を出力するデジタル演算手段と、
前記のデジタル演算手段におけるオーバーフローの状態
を検出するオーバーフロー状態の検出手段と、前記のオ
ーバーフロー状態の検出手段の出力によってオーバーフ
ローの状態を表示するオーバーフロー状態の表示手段と
を備えている装置において、前記したデジタル信号の演
算手段の本来の演算結果が、オーバーフローの状態より
も予め定められたオーバーロード防止用の余裕分をもた
ない大きな演算結果を出力した状態のときに、前記した
オーバーフロー状態の検出手段によりオーバーフロー状
態の検出々力が発生されるようにしてオーバーロードに
近づいたことを表示しうるようにしたデジタル信号の演
算装置におけるオーバーロード防止用ピーク表示装置。