JPH0687534B2 - デジタル信号の演算装置におけるオ−バ−ロ−ド防止用ピ−ク表示装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル信号の演算装置におけるオーバーロー
ド防止用ピーク表示装置に関する。

（従来の技術） デジタル信号の演算装置は多くの技術分野における各種
の機器において広く使用されていることは周知のとおり
である。ところで、デジタル信号の演算装置による演算
結果がオーバーフローした場合には、それ以後の演算が
無意味となるので、従来から演算装置では演算結果がオ
ーバーフローを起こした場合に演算を中断するととも
に、オーバーフローの状態を検出してその状態を表示装
置により表示させるようにしている。

（発明が解決しようとする問題点） ところで、従来の演算装置におけるオーバーフローの表
示は、演算装置における演算結果にオーバーフローが生
じたときに初めてオーバーフロー状態が検出されて、そ
れの表示が行われるようになされていたので、オーバー
フローの発生の予知が困難であり、また、信号処理の対
象にされている信号の最適な信号レベルの設定も容易で
はないという問題点があった。

前記の問題点は、例えば民生用のデジタル・オーデイオ
機器における信号処理に際して、入力信号を適正な信号
レベルの状態で装置に供給したいと希望されるようなと
きに特に大きな問題になる。

（問題点を解決するための手段） 本発明は信号処理の対象にされているデジタル信号に所
定の演算を行って得た演算結果を出力するデジタル演算
手段と、前記のデジタル演算手段におけるオーバーフロ
ーの状態を検出するオーバーフロー状態の検出手段と、
前記のオーバーフロー状態の検出手段の出力によってオ
ーバーフローの状態を表示するオーバーフロー状態の表
示手段とを備えている装置において、前記したデジタル
信号の演算手段の本来の演算結果が、オーバーフローの
状態よりも予め定められたオーバーロード防止用の余裕
分（ヘッドマージン）をもたない大きな演算結果を出力
した状態のときに、前記したオーバーフロー状態の検出
手段によりオーバーフロー状態の検出々力が発生できる
ような予め定められた１より大きな数値を前記の演算結
果に乗算する手段と、前記のオーバーフローの検出々力
によって所定の時間長の表示信号を発生させる手段と、
前記の表示信号をオーバーフロー状態の表示手段に供給
して、オーバーロードに近づいたことを表示させる手段
とを設けてなるデジタル信号の演算装置におけるオーバ
ーロード防止用ピーク表示装置を提供して、前記した問
題点を解決したものである。

（実施例） 以下、本発明のオーバーロード防止用ピーク表示装置の
具体的な内容を詳細に説明する。

第１図は本発明のオーバーロード防止用ピーク表示装置
が適用された装置の一例構成を示すブロック図、第２図
は演算装置における演算結果がオーバーフローしたとき
に、それに応じて検出パルスを発生しうるように構成さ
れたオーバーフロー検出パルス発生回路の一例構成を示
すブロック図、第３図はデジタル・シグナル・プロセッ
サ（DSP）の一例構成を示すブロック図、第４図はデジ
タル・シグナル・プロセッサ（DSP）の動作によって得
られるべきフィルタの構成を示すブロック図、第５図は
本発明のオーバーロード防止用ピーク表示装置の動作説
明用のタイミングチャート、第６図は中央処理装置（CP
U）の動作説明用のフローチャートである。

第１図は、本発明のオーバーロード防止用ピーク表示装
置をデジタル・フィルタに適用した場合におけるブロッ
ク図であり、この第１図において、１はデジタル信号の
入力端子であって、この入力端子１には所定量の振幅
（及び群遅延）特性が与えられるべき所定の信号フォー
マットのデジタル信号となされた音響信号（以下、単に
デジタル信号と記載する）が供給される。

前記した入力端子１に供給されたデジタル信号は受信部
RDで復調される。PLLはフェーズ・ロックド・ループで
あり、このフェーズ・ロックド・ループPLLは受信部RD
で復調して得たデジタル・データ中のクロックと、受信
部RD中で発生されたクロックとの位相を同期させるため
に用いられる。なお、装置の構成に応じて、入力信号が
シリアル信号となされたり、あるいはパラレル信号とな
されたりされるものであることはいうまでもない。

前記の受信部RDで復調された信号、例えば、NRZ信号
は、デジタル・シグナル・プロセッサDSPl,DSPrに供給
される。デジタル・シグナル・プロセッサDSPl,DSPrと
しては、例えば第３図に示されているような構成態様の
ものを使用することができる。なお、第１図中に示され
ているデジタル・シグナル・プロセッサDSPl,DSPrと、
第３図に具体的に示されているデジタル・シグナル・プ
ロセッサDSPl,DSPrとは、両者の対応関係が明らかとな
るように、両者における対応する入出力端子について、
同一の符号ａ〜h,xを付してある。

デジタル・シグナル・プロセッサDSPlは、ステレオ信号
における左チャンネル信号に対して特性設定入力部CID
に設定された振幅（及び群遅延）特性を実現すべくデジ
タル・フィルタ演算を行ってデジタル・フィルタとして
機能するような動作を行い、また、デジタル・シグナル
・プロセッサDSPrは、ステレオ信号における右チャンネ
ル信号に対して特性設定入力部CIDに設定された振幅
（及び群遅延）特性を実現すべくデジタル・フィルタ演
算を行ってデジタル・フィルタとして機能するように動
作するものである。

前記した２つのデジタル・シグナル・プロセッサDSPl,D
SPrは同じ構成で、かつ、動作態様も同じものが使用さ
れるから、以下の説明においては、前記した２つのデジ
タル・シグナル・プロセッサDSPl,DSPrに共通な事項に
ついて記述される場合には、両者の区別をしないで単
に、デジタル・シグナル・プロセッサDSPのように添字
のl,rを省いた状態で説明が行われている。

信号に対して与えられるべき振幅（及び群遅延）特性
は、振幅（及び群遅延）特性を指示入力する特性設定入
力部CIDに設定される。また、第１図においてDPAは表示
部であり、この表示部DPAでは演算装置における演算結
果にオーバーロードが発生したときに、オーバーロード
の状態の表示を行うとともに、中央処理装置CPUから供
給される信号に従った所定の表示、例えば、受信部RDか
ら中央処理装置CPUに供給された情報の内のサブコード
の表示を行うようにすることもできる。

中央演算処理装置CPUはリード・オンリー・メモリROMと
ランダム・アクセス・メモリRAMとを備えており、前記
した特性設定入力部CIDに設定された左右チャンネル信
号のそれぞれの振幅・群遅延量を指定する情報によっ
て、デジタルフィルタを構成している装置に供給された
入力デジタル信号に前記した特性設定入力部CIDに設定
された左右チャンネル信号毎の振幅・群遅延量を生じさ
せるように、前記したデジタル・シグナル・プロセッサ
DSPにおいてデジタル・フィルタ演算が行われるように
制御したり、表示部DPAに所定の表示がなされるように
する等、各部の動作の制御を行う。

また、第１図においてSTDはシリアルコードの転送部、S
CGはクロック信号の発生回路、MPXはマルチプレクサ、T
Dは送信部、２は出力端子、OLはオーバーフロー検出パ
ルス発生回路である。

デジタル・シグナル・プロセッサDSPの具体的な構成例
を示している第３図において、SDIはシリアル・データ
の入力回路、IBは入力バッフア、NC−RAMは係数RAM、TB
は転送バッファ、PCDはパラメータ制御部、Ｐ−RAMはプ
ログラムRAM、SDOはシリアルデータの出力回路、SCIは
シリアル・コード・インターフェース、Ｄ−RAMはデー
タRAMである。

また、FN−ROMは定数のメモリ用ROM、MULは乗算器、ACC
はアキュムレータ、REGはシフタ付レジスタ、OBは出力
バッファ、OVFはオーバーフロー検出回路、である。

前記した第３図示のデジタル・シグナル・プロセッサDS
Pにおける定数のメモリ用ROM（FN−ROM）と乗算器MUL
と、アキュムレータACCと、シフタ付レジスタREG、及び
出力バッファOBなどからなる構成部分は、良く知られた
回路構成であり、この回路構成の部分では信号に対する
所定の演算処理を行い、アキュムレータACCがオーバー
フローした状態がオーバーフロー検出回路OVFで検出さ
れたときに出力端子ｘにオーバーフロー検出信号を出力
する。

前記したプログラムRAM（Ｐ−RAM）は、デジタル・シグ
ナル・プロセッサDSPが実行すべきプログラムを予め記
憶していて、乗算係数a10〜bn2等のデータを記憶するこ
とにより係数メモリとして機能する係数RAM（NC−RAM）
から、これらのデータを乗算器MULに供給する。

シリアル・コード・インターフェースSCIはシリアルコ
ード入力端子ｃおよびシリアルコード出力端子ｄを備え
ており、シリアルコードタイミング入力端子ｅから供給
されるクロック信号及び同期信号（LRCK,LRCKバー）に
よってシリアルコード入力端子ｃからデータ（SD,S
D′）を入力したりシリアルコード出力端子ｄからデー
タ（SD,SD′）を出力したりする。

前記したパラメータ制御部PCDは、シリアルコード・イ
ンターフエースSCIからのデータをプログラムRAM（Ｐ−
RAM）および転送バッファTBに識別して送るとともに、
転送バッファTBから転送タイミングと転送数とを指定す
る制御信号Ts,Twを出力する。ｇはパラメータ制御部PCD
のトリガ入力端子である。

前記のパラメータ制御部PCDは前記したトリガ入力端子
ｇに対して外部からトリガ（同期信号）入力が供給され
たときに、そのトリガ入力によって転送タイミングが決
定された制御信号Tsを発生することができるような構成
になされているが、パラメータ制御部PCDは前記した端
子ｇに対して外部からトリガ入力が供給されなくても、
データ（SD,SD′）によってもトリガされうるような機
能を備えている。

そして第１図に示されている装置中で使用されている２
つのデジタル・シグナル・プロセッサDSPl,DSPrは、そ
れのパラメータ制御部PCDがデータ（SD,SD′）によって
トリガされて動作するようにされているので、前記した
端子ｇは使用されていない。

シリアル・データの入力回路SDIはシリアルデータ入力
端子ａからのオーディオ入力データを直並列変換して、
入力バッファIBを介してデータRAM（Ｄ−RAM）に供給す
る。図中のｆはシリアルデータ入力およびシリアルデー
タ出力のタイミングをきめるために、シリアル・データ
の入力回路SDIとシリアル・データの出力回路SDOとに供
給するデータクロック信号BCLKとチャンネル識別信号LR
CKとの入力端子である。

第４図は、第１図に示されている装置におけるデジタル
・シグナル・プロセッサDSPの演算動作によって得よう
としているフィルタ特性を得ることのできるデジタル・
フィルタを具体的な回路構成の形で表わした図であっ
て、この第４図において３は入力端子、４は単位遅延演
算子、５は乗算回路、６は加算回路、７は出力端子、13
は予め定められた係数axを乗算する乗算器であり、第４
図に示されているフィルタは同一構成のｎ個のバイクワ
ッドフィルタ部FLT1〜FLTnをｎ段縦続接続したフィルタ
構成になっている。

次に、第６図を参照して演算処理について説明する。第
６図のフローチャートにおいて、スタートすると、シス
テム・イニシャライズ（ステップ100）が行われ、次
に、ステップ101で演算の対象にされる信号が入力さ
れ、ステップ102で演算が行われ、ステップ103で演算結
果が出力され、次に、予め定められた係数ax（デジタル
信号の演算手段の本来の演算結果が、オーバーフローの
状態よりも予め定められたオーバーロード防止用の余裕
分、例えば3dBをもたない大きな演算結果を出力した状
態のときに、前記したオーバーフロー状態の検出手段に
よりオーバーフロー状態の検出々力が発生されるような
係数ax、例えばax＝1.4125375）を前記の演算結果に乗
算し（ステップ104）てステップ101に戻る。

また、中央演算処理装置CPUが例えばRS232Cのシリアル
フォーマットにより第１図のシリアル転送部STDを介し
てデジタル・シグナル・プロセッサDSPのシリアルコー
ド入力端子ｃからデジタル・フィルタの係数データを送
ると、そのデジタル・フィルタの係数データは第３図中
のシリアルコード・インターフェースSCIとパラメータ
制御部PCDとを介して転送バッファTBに送られる。

アドレスは第５図の（ｉ）に示されているような４バイ
ト命令セットのシリアルデータの３番目で指定し、ま
た、前記したデジタル・フィルタの係数データは第５図
の（ｉ）に示されているような４バイト命令セットのシ
リアルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が32ビ
ットの場合には、デジタル・フィルタの係数データを８
ビットづつ４回に分けて送る。なお、第５図の（ｉ）に
示されているような４バイト命令セットのシリアルデー
タの第１番目のコード１と第２番目のコード２とはチッ
プイネーブル用のものであり、これはどのデジタル・シ
グナル・プロセッサDSPを選択するのか等を区別するた
めに用いられる。

第５図の（ｈ）のCRSバーはシリアルコードの転送開始
を知らせるスタート信号であり、このシリアルコードの
転送開始のスタート信号CRSバーはシリアルコードの転
送部STDからシリアルコード・インターフェースSCIの入
力端子ｈに印加される。

第１図示の装置中に示されている２つのデジタル・シグ
ナル・プロセッサDSP、すなわち、ステレオ信号におけ
る左チャンネル信号に対して特性入力設定部CIDに設定
された振幅・群遅延量を実現すべくデジタル・フィルタ
演算を行ってデジタル・フィルタとして機能するような
動作を行うデジタル・シグナル・プロセッサDSPlと、ス
テレオ信号における右チャンネル信号に対して特性入力
設定部CIDに設定された振幅・群遅延量を実現すべくデ
ジタル・フィルタ演算を行ってデジタル・フィルタとし
て機能するような動作を行うデジタル・シグナル・プロ
セッサDSPrとは、それぞれ前述したような動作態様での
動作を行う。

そして、第１図示の装置中に示されている前記したデジ
タル・シグナル・プロセッサDSPlのシリアルコード・イ
ンターフェース出力端子ｄには、デジタル・シグナル・
プロセッサDSPrにおけるシリアルコード・インターフェ
ースSCIの入力端子ｃが接続されているから、デジタル
・シグナル・プロセッサDSPl,DSPrにおけるそれぞれの
転送バッファTBに送られたデジタル・フィルタの係数デ
ータは、それまでに既に送られているデジタル・フィル
タの係数データとともに、外部同期信号によりトリガー
されて係数RAM（NC−RAM）に単位フィルタ毎である５ワ
ードづつ送られる。

なお、前記したデジタル・シグナル・プロセッサDSPl,D
SPrのプログラム命令サイクルを決定するクロック信号
は、受信部RDにおいて発生するサンプリングパルスの周
波数の128倍の周波数のクロック信号fg｛第５図の
（ｇ）｝が用いられ、そのクロック信号fgはクロック入
力端子ｆに供給される。

第１図中のSCGはシリアル転送部STDの転送速度に対応し
た周波数のクロック信号を発生するクロック信号の発生
回路であり、前記したクロック信号の発生回路SCGで発
生されたクロック信号はデジタル・シグナル・プロセッ
サDSPのシリアルコード・インターフェースSCIのシリア
ルコードタイミング信号の入力端子ｅに供給される。

さて、第１図示の装置（システム）のタイミングチャー
トを示す第５図において、デジタル・シグナル・プロセ
ッサDSPlは時刻t1でデジタル・フィルタの係数データを
取込むと同時に、それ以前のデジタル・フィルタの係数
データの演算結果を出力し、デジタル・シグナル・プロ
セッサDSPrからの出力とともに第１図中のマルチプレク
サMPXで左右２チャンネルの時分割信号｛第５図の
（ａ）の形式｝とされた後に、送信部TDにおいてオーデ
ィオデータ変調機能と、送信機能を有する送信部TDにお
いてデジタル・オーディオ・インターフェース・フォー
マットに変換されてから出力端子２に送出される。

なお、入力端子１からデジタル・オーディオ・インター
フェース・フォーマットで伝送されてきたデジタルデー
タは、受信部RDでNRZに復調されたシリアルデジタルオ
ーディオデータ｛第５図の（ａ）｝とされて、２つのデ
ジタル・シグナル・プロセッサDSPl,DSPrの各入力端子
ａに印加されるとともに、前記した受信部RDにおいては
チャンネル識別信号LRCK,ワード識別信号WCK等のタイミ
ング信号を復調して、それを、２つのデジタル・シグナ
ル・プロセッサDSPl,DSPrと送信部TDとに供給すること
により、前記の各構成部分が相互に同期して動作できる
ようにする。

前記したマルチプレクサMPXは、左チャンネル信号用の
切換スイッチと、右チャンネル用の切換スイッチとを備
えており、その２つの切換スイッチがチャンネル識別信
号LRCKによって順次交互にオン，オフされることによっ
て左チャンネルの信号と右チャンネルの信号とを時間軸
上に順次交互に送信部TDに供給する。

第２図は演算装置におけるアキュムレータACCがオーバ
ーフローした状態がオーバーフロー検出回路OVFで検出
されて、出力端子ｘにオーバーフロー検出信号が出力さ
れたときに、デジタル・シグナル・プロセッサDSPの端
子ｘから出力された信号に応じて検出パルスを発生しう
るように構成されたオーバーフロー検出パルス発生回路
OLの一例構成のブロック図であって、この第２図におい
て8,9は入力端子、10,11は出力端子であり、この入出力
端子８〜11は、第１図中に示されているオーバーフロー
検出パルス発生回路OLに付されている入出力端子８〜11
に対応している。

前記した入力端子８にはデジタル・シグナル・プロセッ
サDSPlの端子ｘから出力された信号が供給され、また、
前記した入力端子９にはデジタル・シグナル・プロセッ
サDSPr端子ｘから出力された信号が供給されていて、前
記の入力端子8,9に供給された信号は単安定マルチバイ
ブレータMM1,MM2に与えられるから、前記した２個のデ
ジタル・シグナル・プロセッサDSPl,DSPrにおける演算
回路における演算結果の何れかでオーバーフローした場
合には、単安定マルチバイブレータMM1,MM2から所定の
可視しうるパルス巾、例えば１秒間の出力パルスが出力
端子10,11に出力される。

オーバーフロー検出パルス発生回路OLの出力端子10,11
に出力されたパルスは表示部DPAに供給されて、表示部D
PAにはオーバーフローの表示が行われるが、このオーバ
ーフローの表示はデジタル信号の演算手段の本来の演算
結果が、オーバーフローの状態よりも予め定められたオ
ーバーロード防止用の余裕分をもたない大きな演算結果
を出力した状態においてなされることになる。ここで、
正及び負のオーバーフローに対してオーバーフローが発
生されるから、信号処理の対象にされているデジタル信
号の「ピーク」を表示できることになる。

（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のオーバーロード防止用ピーク表示装置は信号処理の
対象にされているデジタル信号に所定の演算を行って得
た演算結果を出力するデジタル演算手段と、前記のデジ
タル演算手段におけるオーバーフローの状態を検出する
オーバーフロー状態の検出手段と、前記のオーバーフロ
ー状態の検出手段の出力によってオーバーフローの状態
を表示するオーバーフロー状態の表示手段とを備えてい
る装置において、前記したデジタル信号の演算手段の本
来の演算結果が、オーバーフローの状態よりも予め定め
られたオーバーロード防止用の余裕分をもたない大きな
演算結果を出力した状態のときに、前記したオーバーフ
ロー状態の検出手段によりオーバーフロー状態の検出々
力が発生できるような予め定められた１より大きな数値
を前記の演算結果に乗算する手段と、前記のオーバーフ
ローの検出々力によって所定の時間長の表示信号を発生
させる手段と、前記の表示信号をオーバーフロー状態の
表示手段に供給して、オーバーロードに近づいたことを
表示しうるようにしたデジタル信号の演算装置における
オーバーロード防止用ピーク表示装置であって、本発明
のデジタル信号の演算装置におけるオーバーロード防止
用ピーク表示装置では、オーバーフローの表示がデジタ
ル信号の演算手段の本来の演算結果が、オーバーフロー
の状態よりも予め定められたオーバーロード防止用の余
裕分をもたない大きな演算結果を出力した状態において
なされるから、本発明装置が適用されている機器の使用
者は、表示部にオーバーフロー表示が現われる頻度を見
ながら機器への入力信号の信号レベルを調整することに
より、機器におけるデジタル演算結果が本当にオーバー
フローした状態で動作することが良好に防止でき、ま
た、オーバーロード防止用の余裕分を係数axにより任意
に設定することができることにより、入力信号の性質
（変化の激しいもの、あるいは変化の緩やかなもの）に
応じて、余裕分をそれぞれ最適値に選ぶことにより精度
のよいオーバーフロー防止を実現できるのであり、本発
明によれば既述した従来の問題点は良好に解決できる。

【図面の簡単な説明】

第１図は本発明のオーバーロード防止用ピーク表示装置
が適用された装置の一例構成を示すブロック図、第２図
は演算装置における演算結果がオーバーフローに応じて
検出パルスを発生しうるように構成されたオーバーフロ
ー検出パルス発生回路の一例構成を示すブロック図、第
３図はデジタル・シグナル・プロセッサ（DSP）の一例
構成を示すブロック図、第４図はデジタル・シグナル・
プロセッサ（DSP）の動作によって得られるべきフィル
タの構成を示すブロック図、第５図は本発明のオーバー
ロード防止用ピーク表示装置の動作説明用のタイミング
チャート、第６図は中央処理装置（CPU）の動作説明用
のフローチャートである。 １…デジタル信号の入力端子、２…出力端子、３…入力
端子、４…単位遅延演算子、5,13…乗算回路、６…加算
回路、7,10,11…出力端子、8,9…入力端子、RD…受信
部、PLL…フェーズ・ロックド・ループ、DSPl,DSPr…デ
ジタル・シグナル・プロセッサ、CID…特性設定入力
部、DPA…表示部、CPU…中央演算処理装置、ROM…リー
ド・オンリー・メモリ、RAM…ランダム・アクセス・メ
モリ、STD…シリアルコードの転送部、SCG…クロック信
号の発生回路、MPX…マルチプレクサ、TD…送信部、SDI
…シリアル・データの入力回路、IB…入力バッファ、NC
−RAM…係数RAM、TB…転送バッファ、PCD…パラメータ
制御部、Ｐ−RAM…プログラムRAM、SDO…シリアルデー
タの出力回路、SCI…シリアルコード・インターフェー
ス、Ｄ−RAM…データRAM、FN−ROM…定数のメモリ用RO
M、MUL…乗算器、ACC…アキュムレータ、REG…シフタ付
レジスタ、OB…出力バッファ、BCLK…データクロック信
号、LRCK…チャンネル識別信号、FLT1〜FLTn…同一構成
のｎ個のバイクワッドフィルタ部、OVFはオーバーフロ
ー検出回路、OLはオーバーフロー検出パルス発生回路、

Claims (1)

【特許請求の範囲】
1. 【請求項１】信号処理の対象にされているデジタル信号
   に所定の演算を行って得た演算結果を出力するデジタル
   演算手段と、前記のデジタル演算手段におけるオーバー
   フローの状態を検出するオーバーフロー状態の検出手段
   と、前記のオーバーフロー状態の検出手段の出力によっ
   てオーバーフローの状態を表示するオーバーフロー状態
   の表示手段とを備えている装置において、前記したデジ
   タル信号の演算手段の本来の演算結果が、オーバーフロ
   ーの状態よりも予め定められたオーバーロード防止用の
   余裕分をもたない大きな演算結果を出力した状態のとき
   に、前記したオーバーフロー状態の検出手段によりオー
   バーフロー状態の検出々力が発生できるような予め定め
   られた１より大きな数値を前記の演算結果に乗算する手
   段と、前記のオーバーフローの検出々力によって所定の
   時間長の表示信号を発生させる手段と、前記の表示信号
   をオーバーフロー状態の表示手段に供給して、オーバー
   ロードに近づいたことを表示させる手段とを設けてなる
   デジタル信号の演算装置におけるオーバーロード防止用
   ピーク表示装置