JPH067375B2

JPH067375B2 - 演算回路

Info

Publication number: JPH067375B2
Application number: JP60105533A
Authority: JP
Inventors: 隆夫西谷; 雄一川上
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-05-17
Filing date: 1985-05-17
Publication date: 1994-01-26
Anticipated expiration: 2009-01-26
Also published as: JPS61262925A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル信号処理用演算回路、特に、固定小
数点演算を行なうシグナルプロセッサの演算回路に関す
る。

（従来技術とその問題点）ディジタル信号処理の利点はアナログ技術では実現でき
ない様な高精度もしくは高安定性の保障されたフィルタ
や変復調装置が実現できること、さらに、アナログ信号
処理では考えられなかった時変適応フィルタ等が容易に
実現できることなどが挙げられる。さらに詳しいディジ
タル信号処理の利点等については電子通信学会誌1982年
12月号の1280頁より1284頁を参照されたい。

この様に多くの利点を有するディジタル信号処理も、ハ
ードウェアサイズ及び消費電力の点ではアナログ技術に
劣ることが多く、ディジタル信号処理が実用に供される
ようになって来たのは、急速に発展して来たディジタル
LSI回路が利用できる様になったごく最近のことであ
り、特にシグナルプロセッサと呼ばれるディジタル信号
処理用マイクロプロセッサが出現してからである。

この様なシグナルプロセッサは、ハードウェア規模を小
さくしつつアナログ回路で実現する微分、積分演算をデ
ィジタル領域で実現せねばならないために高速算術演算
能力が要求され、いわゆる汎用コンピユータや汎用マイ
クロプロセッサとは異なった発展を遂げている。詳しく
は情報処理学会誌昭和58年７月号の862頁より869頁に譲
り、以下現状のシグナルプロセッサの特徴について述べ
る。

シグナル・プロセッサでは高速算術演算能力を小さなハ
ードウェアで実現するために、数値表現は原則として固
定小数点表示で、かつ２の補数表現を用いることが多
い。また、シグナルプロセッサで扱う対象はA/D変換さ
れたアナログ信号であり、A/D変換器の許容最大振幅を
基準にしてディジタル表現を表わすのが便利であるため
最大振幅値を1.０とする。つまり、２の補数表現で固定
小数点の位置を示すと最上位ビットと次のビットの間に
固定小数点を置き、-1から+1までの数値として扱う。

この様な形式を用いる場合の乗算回路の入出力形式とし
てはアイイーイーイージャーナルオブソリ
ッドステートサーキッツ(IEEE Journal of Solid S
tate Circuits)第SC-16巻４号（1981年８月）の372頁よ
り376頁に掲載されたシグナルプロセッサに関する論文
の第２図に示した様に、Ｎビット２の補数表現固定小数
点データ間の積は2N-1ビットで得られ、固定小数点位置
は依然として最上位ビットと次のビットの間にある、形
式を用いるのが一般的である。このため、乗算器出力は
信号データと同じ形式になる様に上位Ｎビットを取り出
せば、信号のダイナミック・レンジを一定に保てる。

一方、FIRフィルタ等の演算では、時刻ｊの入力信号、
出力信号を各々x_j,y_jとすると、という演算が行なわれる。係数{a_i}はフィルタの特性を
決定するものであり、x_jが-1から+1の範囲の値であれば
平均的にy_jも-1から+1の範囲内の値となる様に係数は定
められる。しかしながら、係数a_iの値は必ずしも-1から
+1の範囲に限られる訳ではなく、このためy_jの計算途中
結果では-1から+1の範囲に納まらないこともしばしばで
ある。

従来の方法でこの様なFIRフィルタを実現する方法で
は、係数{a_i}を-1から+1までの乗算器に入力できる範囲
の値とするため、係数{a_i}の各々に係数の絶対値の最大
値より大きい２の巾乗数を選んで、この値で割り算を行
なった係数{b_i}を用いる。

つまり、 b_i＝a_i・2^-K (2) とし、式(1)は次の様にして求める式(3)より、b_iとx_j-iを乗算し、累算した後2k倍するこ
とでy_jを求めていた。固定小数点演算で式(3)を実現す
るとb_i及びx_j-iはいずれも-1より+1までの値であるから
b_ix_j-iは-1より+1までの値となり、前述した固定乗算器
が利用できる。しかし、b_ix_j-iをＮ項加算する場合、計
算の途中結果及び計算結果は-1から+1までの範囲にはな
い可能性がある。しかし、この場合でも、単精度加算器
を用いているシグナルプロセッサなどでは加算毎にオー
バーフローが発生した時に最大値に置換するハードウェ
アを設けるか、この様なオーバーフローの発生は無視
し、計算ノイズとして扱うことが常であった。

またFIRフィルタを実現している限りは、この様なオー
バーフローはシステムを不安定にすることはないが、II
Rフィルタの様に演算結果をフィードバックして用いる
システムではオーバーフローの問題はシステムの不安定
にもつながり、演算速度を犠牲にしてでもオーバーフロ
ー発生時には値を最大値に置換する必要がある。

以上の様に従来技術による演算方式では計算の途中結果
のオーバーフローを無視するか、１加算のオーバーフロ
ー発生毎に最大値に置換していたため、計算途中結果の
数値の取りうる範囲を充分大きくしてオーバーフローが
発生しないようにした場合には出力信号y_jは正規の-1よ
り+1の範囲の数値になる様な場合でも、小規模な回路で
実現しようとするとオーバーフローの無視、あるいはオ
ーバーフローした数値の最大値での修正が多発し、出力
値y_jは大きな誤差を含んでいることもしばしばであっ
た。

（発明の目的）本発明の目的は出力値y_jの計算精度を向上させうるシグ
ナルプロセッサ用演算回路を提供することにある。

（発明の構成）本発明は２組の単精度ビット数のデータを入力とし倍精
度ビット数の積を出力する固定小数点乗算器と、前記固
定小数点乗算器出力を少くとも下位方向に複数ビットシ
フトを行なえる倍精度ビット数のバレルシフタと、前記
バレルシフタの出力と後述するシフタの出力に対し算術
論理演算を行なう倍精度ビット数のALUと、前記ALUもし
くは後述するシフタの演算においてオーバーフローが発
生したか否かを検出するオーバーフロー検出器と、前記
オーバーフロー検出器が前記ALUもしくは後述するシフ
タがオーバーフロー発生を検出した時前記ALU出力をオ
ーバーフローの方向（正または負）の最大値に置換する
オーバーフロー訂正器と、前記オーバーフロー訂正器出
力を格納する倍精度ビット数のレジスタと、前記倍精度
ビット数のレジスタの上位単精度ビット数分を出力する
出力端子と、前記倍精度ビット数のレジスタの内容を少
くとも上位ビット方向にシフトするシフタとから少くと
も構成されている。

（本発明の原理）本発明の原理は固定小数点乗算器出力が倍精度ビット長
であること、よって、倍精度ビット長乗算結果を小数点
位置とともに下位方向にビットシフトしても、シフトし
た結果をシフト前のビット数で表現しても、ビットシフ
トにより切り捨てられるデータによっても倍精度ビット
長で表現されたデータに対しては精度不足を起さないこ
と、小数点位置を下位ビット方向に移動させたため、累
算時のダイナミック・レンジは-1より+1という従来の範
囲より大幅に拡大されること、累算結果は平均的に-1か
ら+1の従来の範囲にあるから小数点とともに上位方向に
ビットシフトすることにより、正確な値を得る様にした
点にある。以下、これを詳しく説明する。

いま、式(1)を計算するにあたり、a_iおよびx_jが各々Ｎ
ビットで以下の様に２の補数表現されていたとする。

つまり、a_iは-2^kより2^kまでの範囲の値を取り得るが、x
_jはこれまでにも述べて来た様に-1より+1までの範囲で
あったとする。この時式(1)の積の項Z_jはと表現できる。つまり、-2^kより2^kまでの範囲の値a_iに-
1より+1までの範囲の値x_jを乗ずると-2^kより2_kまでの範
囲の値となり、かつ、Ｎビット数同志の積であるから、
積は2N-1ビットとなる。式(1)ではこの項をＭ項累算す
る必要があり、ダイナミックレンジは最大log₂Mビット
拡大する可能性があるから、log₂Mより大きい最小の整
数をＬとおいて、小数点位置を含めて式(5)で与えられ
る数値をＬビット下位方向にづらせる。つまり、この様
にＬビットZ_iを下位方向にづらせた2N-1ビットのデータ
Z_i ^*は上位Ｌビットは極性符号ビット(Z₀ ⁱ)と一致しとなり下位Ｌビット分の誤差を生づる。

式(1)の計算はこのZ_i ^*をＭ項加算すれば良く、となる。ここでy_jは平均的に-1より+1の範囲の数値とな
っているはずであるから、多くの場合 y^j ₀＝y^j ₁＝……… ＝y^j _K+L
(8) となっており、上位K+L-1ビットを省略しても２の補数
表現としては同じ値を与える。よって(7)で示される2N-
1ビットデータを上位方向にK+L-1ビットシフトし、シフ
トあふれした後のデータから上位Ｎビットを取り出せば
x_jと同様-1より+1までのダイナミックレンジを有するy_j
が得られることになる。もし、(8)式が成立していない
時は求められたy_jは-1より+1までの範囲になく、よって
正規のy_jは求められないから、この場合はオーバーフロ
ーとして正もしくは負の最大値にy_jの値をするとよい。
2N-1ビット表現された式(7)はオーバーフローしている
心配はないから、正もしくは負の最大値にy_jの値を設定
する場合はy₀ ^jを見れば長く、y₀ ^j＝０の時は正のオーバ
ーフロー、y₀ ^j＝１の時は負のオーバーフローとすれば
良い。この様な計算を行なうと出力信号y_jに誤差が加わ
る可能性は式(5)より式(6)へ移す時の2N-1ビット表現さ
れた信号の下位Ｌビット分がＭ回加算されて発生する誤
差もしくはオーバーフローによる誤差のみである。上記
下位Ｌビット分がＭ回Ｌビット相当加算されて発生する
誤差は式(5)と同じ表現で評価すると2Lビット分であ
り、y_jを出力するにあたりK+L-1ビット上位方向にシフ
トすることを考慮しても高々K+3L-1ビット分である。ま
た、y_jの出力としてＮビットに丸めるため丸めによる切
り捨てビットN-1がこのK+3L-1より大の時、つまり、 N-1＞K+3L-1 (9) であれば、上記の計算途中結果のためにダイナミック・
レンジを拡大するために発生する丸め誤差は事実上表わ
れて来ないことになる。

以上の説明では式(1)を計算するときにＭ項加算では最
大Ｌビット分のダイナミック・レンジの拡大があり、こ
の最大ダイナミック・レンジの発生時にも充分対処する
様にしたが、もともと出力信号y_jの取りうる値の範囲は
-1より+1に定まっているため、累算時にはＬビットより
小さいＬ′ビット分だけダイナミック・レンジを拡大し
ておき、累算時にもオーバーフローは発生する可能性は
あるものの、従来方式よりはオーバーフローの発生は小
さくすることも可能である。この様にすることにより、
累算前の式(6)の値の精度を向上でき、累算時のオーバ
ーフローの発生がない時はy_jを精度よく計算できる。こ
のため、累算器へ入力する前のシフト量を可変にし、個
々の応用毎に変えられることが望ましい。

（実施例）次に本発明の実施例について図面を参照しながら詳細に
説明する。第１図は乗数入力端子１，被乗数入力端子
２，レジスタ3,4,12，乗算器５，バレルシフタ７，算術
論理ユニット(ALU)８，シフタ９，オーバーフロー検出
器10，オーバーフロー訂正器11，シフト量制御端子6,1
3，出力端子14より構成される。ここでレジスタ3,4,12
は1985年テキサスインスツルメンツ社発行の「ザバ
イポーラディジタルインテグレーティドサーキッ
ツデータブック(The Bipolar Digital Iutegrated
Circuits Data Book)」の7-234頁から7-239頁に、またA
LUは同文献の7-252頁から7-262頁に記載されたICが利用
できる。乗算器５は1984年TRW社発行のデバイス・カタ
ログTMC2110に記載されたものが利用できる。バレルシ
フタ７およびシフタ９は1977年AMD社発行の「ショット
キーアンドローパワーショットキーデータブ
ックインクルーディングディジタルシグナルプ
ロセッシィングハンドブック(Schottky and Lowpower
Schottky Data Book Including Digital Signal Proce
ssing Handbook)」の4-37頁から4-46頁記載のICが利用
できる。オーバーフロー検出器10およびオーバーフロー
11の詳細については後述する。

いま式(1)の計算のためにレジスタ12は０にクリヤされ
ているものとし、a_oが端子１からx_jが端子２から入力さ
れているとし、a_o，x_jの各々は式(4)で与えられる通り
であるとする。端子１及び端子２に各々加えられたa_i及
びx_jはレジスタ３及びレジスタ４へ格納される。乗算器
５はレジスタ３及びレジスタ４の内容の積を2N-1ビット
として式(5)の様に与える。バレルシフタ７ではlog₂Mを
包含する整数Ｌだけ下位方向にシフトすべく端子６よ
り″Ｌ″が入力されている。このため、乗算器５の出力
で2N-1ビットのデータはバレルシフタ７によりＬビット
下位方向にシフトされやはり2N-1ビットで表現される式
(6)Z_i ^*が得られる。2N-1ビット長のALU８ではバレルシ
フタ７の出力Z_i ^*とレジスタ12の内容（この場合はゼ
ロ）がシフタ９を介してと加算される。シフタ９は式
(1)の最終出力y_jの計算を出力する時のみＫ＋Ｌビット
シフトさせる様に端子13からシフト量制御信号を加える
もので、今の場合式(1)の第１項の計算中であるから、
シフト量０が端子13より加えられており、このため、AL
U８にはゼロが入力され、バレルシフタ７の出力Z_i ^*と計
算されるためALUはZ_i ^*を出力する。当然シフタ９による
オーバーフローは発生しない。ALU８の加算でも０とZ_i ^*
の加算であるからオーバーフローは発生せずこのためオ
ーバーフロー検出器10はオーバーフロー否発生をオーバ
ーフロー訂正器11に伝え、このため、ALU８の出力Z_j ^*は
そのままオーバーフロー訂正器11の出力となる。この2N
-1ビットの出力Z_jはレジスタ12に蓄えることにより式
(1)の第１項計算a_ox_jが終了する。

次に端子１及び２にはa₁とx_j-1が加えられレジスタ３及
び４にa₁，x_j-1が蓄えられる。乗算器５はa₁x_j-1を式
(5)の形式で与え、バレルシフタ７により累算時にオー
バーフローが発生しない様下位方向にＬビットシフトす
る。ALU８ではレジスタ12に蓄えられたa₀x_jがシフタ９
でシフトされた結果とバレルシフタ７の出力であるa₁x
_j-1が加算される。シフタ９の端子13には今回もゼロが
入力されており、シフタ出力はa₀x_jであり、バレルシフ
タ６で2N-1ビットの乗算器出力をＬビット下方シフトし
た結果と加算するためシフタ９及びALU８ではオーバー
フローは発生しない。ALU８もシフタ９もオーバーフロ
ーを起こさないため、オーバーフロー検出器10はオーバ
ーフロー否発生をオーバーフロー訂正器11に伝えるため
今回もオーバーフロー訂正器11はALU８の出力をレジス
タ12へ伝えるだけであり、このため、レジスタ12はa₀x_j
＋a₁x_j-1の計算値を保持する。以下Ｍ回目までは２回目
と同じ動作のくり返しである。

次にレジスタ12に蓄えられたを出力するにあたり、上位方向にＫ＋Ｌビット分シフト
する動作を説明する。この時シフタ９のシフト量入力端
子13にはＫ＋Ｌが入力される。この場合レジスタ12の上
位ビットが式(8)を満すか否かにより、オーバーフロー
を起さないか起すかが決まる。いま、式(8)が満足され
ており、オーバーフローを起こさない場合を考える。こ
の場合オーバーフロー検出器10はALU８もシフタ９もオ
ーバーフローしていないため、オーバーフロー否発生を
オーバーフロー訂正器11に伝え、オーバーフロー訂正器
はy_jをＫ＋Ｌビット上位方向にビットシフトされたALU
８の出力をレジスタ12に伝える。レジスタ12の上位Ｎビ
ットが出力端子14に伝えられ、-1から+1までの範囲の値
を持ったＮビット出力y_jが端子14に得られる。

一方、レジスタ12の出力は式(8)を満足しておらずオー
バーフローとなった時を考える。この場合、オーバーフ
ロー検出器10はオーバーフロー発生及びオーバーフロー
の発生方向（正又は負）をオーバーフロー訂正器11に伝
え、オーバーフロー訂正器11はALU８の出力の代りに正
または負の最大値である+1または-1をレジスタ12へ伝え
る。このため、レジスタ12の上位Ｎビットを出力とする
出力端子14にはオーバーフローの方向に従ってＮビット
表現された+1または-1が得られる。

以上の説明は式(1)のＭの値が小さい時の場合で、この
場合は容易に式(9)が成立する。このため、出力y_jはシ
フタ９による最終シフトでオーバーフローしない限り、
正しい値を与えており、演算精度もＮビット分存在す
る。

一方式(1)のＭの値が大きい時式(9)が成立しなくなる。
この場合、端子６に加える下方シフト量をＬではなく、
Ｌより小さく式(9)が成立するＬ′を与えると式(1)の演
算中にオーバーフローを発生する危険性が０ではなくな
るものの演算精度を高く保てる。ただし、この場合、自
明のことであるが端子13に与えるシフト量も第１回目よ
り第Ｍ回目までは０と先例と同じで良いが、y_j出力時に
はＫ＋Ｌ′とする必要がある。以下この様な場合の第Ｐ
回目にALU８がオーバーフローした場合について説明す
る。第P-1回目までは先の例と同じであり、レジスタ12
にはが格納されているものとする。

第Ｐ回目には端子1,2を介してレジスタ3,4には各々a_p，
x_j-pが格納される。乗算器５はレジスタ3,4よりa_p，x
_j-pを入力され出力a_px_j-pを出力する。バレルシフタ７
によりＬ′ビット下方ビットシフトされたa_px_j-pはレジ
スタ12に蓄えられたがシフタ９を介してシフトされた値とALU８により加算
されるがシフタ９はこの場合端子13にゼロを加えられて
いるためシフトしない。この加算においてオーバーフロ
ーを発生する。いまオーバーフローが正の方向で起こっ
たとすればALU８の出力は負の値となる。オーバーフロ
ー検出器10はALU８がオーバーフローしていることを検
出し、オーバーフロー発生及び正側オーバーフローであ
ることをオーバーフロー訂正器11に知らせる。このため
オーバーフロー訂正器11はALU８からの負の出力データ
を無視し、正の最大値をレジスタ12に伝える。よって、
レジスタ12には正の最大値がとして蓄えられALUのオーバーフローの影響を軽減して
いる。

第２図はオーバーフロー検出器10の一構成例であり、シ
フタの入力が５ビットの場合を考えており、端子100，1
01，102，103，109はシフタの入力Z₀ ^*，Z₁ ^*，Z₂ ^*，
Z₃ ^*，Z₄ ^*の入力端子、排他的論理ノアゲート110，111，
112，113，論理オアゲート120，121，122，123，アンド
ゲート130，200，読出専用メモリ150，シフトビット数
入力端子７，オーバーフロー検出端子160，オーバーフ
ロー方向端子170反転ALUオーバーフロー入力端子190，A
LU反転最上位ビット端子180，選択回路210より構成され
る。ここで読出専用メモリ150はアドレスに端子13が接
続され表１で示されるデータを格納している。つまり表
１は端子13より加えられるシフト量(K+L)に従って最上位ビット方向か
ら論理０の連が続くものである。ALU回路には前述した
文献にも記載されている様にオーバーフロー発生を知ら
せる端子がすでに存在し、かつ、最上位ビットを別途出
力する端子があるため、これを各々ビット反転して端子
190および180に加える。選択回路210は前述したテキサ
スインスツルメンツ社の文献の7-146頁より7-151頁記載
のICが利用できる。

ALUのオーバーフローに関しては前述した様にALU内部に
オーバーフロー検出機構があるので以下主にシフタのオ
ーバーフロー検出について述べ、最後にALUとシフタ双
方のオーバーフローに関して述べる。

いま、２ビットシフト指定が端子13より入力され、シフ
タの入力が1,1,1,0,1として端子100，101，102，103，1
04の各々に加わったとすると、ゲート110，111，112，1
13には各々1,1,0,0が出力される。この時のROMの出力は
表１より0,0,1,1であり、ROM出力とゲート110，111，11
2，113の出力がゲート120，121，122，123でオアを取ら
れる。比較すべき上位２ビット以下はROM出力が１であ
るためゲート120，121，122，123の出力は全て１とな
る。このため、ゲート130は１を出力し、オーバーフロ
ーがなかったこと、換言すれば端子100，101，102に加
えられたZ₀，Z₁，Z₂が同一内容であることを示してい
る。

一方、同じ２ビットシフト指定か端子13より入力され、
シフタの入力が1,1,0,0,1として端子100，101，102，10
3，104の各々に加わったとすると、ゲート110，111，11
2，113の各々には1,0,1,0が出力される。この結果ゲー
ト120，121，122，123には1,0,1,1が得られ、ゲート121
が０を出力するためゲート130は０を出力しオーバーフ
ローが発生することを示す。この時のオーバーフローの
方向は端子100から加えられたシフタの入力の最上位ビ
ットが１であるから２ビットシフトにより負方向のオー
バーフローが発生することが検出できる。正方向のオー
バーフローの検出も同様である。

以上の説明より、ゲート130が０の時はシフタのオーバ
ーフローが発生しており、また、端子190が０の時はALU
のオーバーフローが発生していることがわかる。よって
ゲート200により、どちらか一方でも０となると端子160
に０を出力し、オーバーフローが発生していることを知
らせる。ALUとシフタは同時にオーバーフローとならな
い事を仮定しているためゲート130がゼロの時はシフタ
のオーバーフローであるから端子100に加えられた極性
符号ビットを、ゲート130が１の時は少くともシフタの
オーバーフローではないから反転したALUの最上位ビッ
ト出力を選択回路210で選択して端子170に出力する。AL
Uオーバーフローの時ALUの最上位ビットを出力するの
は、オーバーフローにより極性（最上位ビット）が反転
するためである。

第３図はオーバーフロー訂正器の一構成図で、選択回路
300，正の最大値入力端子301，負の最大値入力端子30
2，シフタ出力入力端子303，訂正出力端子304からオー
バーフロー発生入力端子160，オーバーフロー方向端子1
70から構成されている。

第２図の説明より、オーバーフロー検出信号出力端子16
0はゼロの時オーバーフローを、オーバーフロー方向信
号出力端子170は１の時負方向０の時正方向のオーバー
フローを示すから、４入力１出力選択回路を用いて、表
２に示す様に接続すればよい。

この様に接続するとオーバーフローが発生し、かつ正方
向オーバーフローの時は端子301に加えられた正の最大
値011…1が、また、オーバーフローが発生し、かつ、負
方向オーバーフローの時は端子301に加えられた負の最
大値100…0が、さらにオーバーフローが発生していない
場合は端子303に加えられた入力信号がそのまま選択回
路300の出力として与えられる。

（本発明の効果）以上の様に本発明に従えば、FIRディジタルフィルタ等
の演算を精度良く実行するシグナルプロセッサなどに適
した小型の固定小数点演算回路を実現できる。

また、本発明に従えば入出力のダイナミックレンジが同
じ数値演算であっても途中結果のダイナミックレンジが
大きくなるものには、演算精度とオーバーフロー発生の
トレードオフを任意に選択できる回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はオーバー
フロー検出器の構成例を示す図、第３図はオーバーフロ
ー訂正器の構成例を示す図である。図において、１…入力端子，２…他の入力端子，３…レジスタ，４…
他のレジスタ，５…乗算器，６…下位シフト量入力端
子，７…バレルシフタ，８…算術論理ユニット，９…シ
フタ，10…オーバーフロー検出器，11…オーバーフロー
訂正器，12…レジスタ，13…上位方向シフト量入力端
子，14…出力端子である。

Claims

【特許請求の範囲】

【請求項１】２組の単精度ビット数のデータを入力とし
倍精度ビット数の積を出力する固定小数点乗算器と、前
記固定小数点乗算器出力を少くとも下位方向に複数ビッ
トシフトを行う倍精度ビット数のバレルシフタと、前記
バレルシフタの出力と後記シフタの出力に対し算術論理
演算を行なう倍精度ビット数のALUと、前記ALUもしくは
後述するシフタの演算においてオーバーフローが発生し
たか否かを検出するオーバーフロー検出器と、前記オー
バーフロー検出器が前記ALUもしくは後記シフタがオー
バーフロー発生を検出した時前記ALU出力をオーバーフ
ローの方向（正または負）の最大値に置換するオーバー
フロー訂正器と、前記オーバーフロー訂正器出力を格納
する倍精度ビット数のレジスタと、前記倍精度ビット数
のレジスタの上位単精度ビット数分を出力する出力端子
と、前記倍精度ビット数のレジスタの内容を少くとも上
位ビット方向にシフトするシフタとから少くとも構成さ
れることを特徴とした演算回路。