JPH0770962B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH0770962B2 JPH0770962B2 JP63322611A JP32261188A JPH0770962B2 JP H0770962 B2 JPH0770962 B2 JP H0770962B2 JP 63322611 A JP63322611 A JP 63322611A JP 32261188 A JP32261188 A JP 32261188A JP H0770962 B2 JPH0770962 B2 JP H0770962B2
- Authority
- JP
- Japan
- Prior art keywords
- gain correction
- digital filter
- output
- overflow
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は回転体の制御などに用いられる低域補償用のデ
ィジタルフィルタに関するものである。
ィジタルフィルタに関するものである。
従来の技術 回転体の制御などで用いられる低域補償用のフィルタは
これまではアナログ回路で構成されていた。第３図
（ａ）にその構成を、第３図（ｂ）にその特性を示す。
第３図（ａ）において、301は入力端子であり、ブロッ
ク302によりゲイン補正が行なわれ、ブロック303により
低域補償動作が行なわれ、出力端子304より信号が出力
される。
これまではアナログ回路で構成されていた。第３図
（ａ）にその構成を、第３図（ｂ）にその特性を示す。
第３図（ａ）において、301は入力端子であり、ブロッ
ク302によりゲイン補正が行なわれ、ブロック303により
低域補償動作が行なわれ、出力端子304より信号が出力
される。
ブロック302では抵抗分圧によりゲイン補正が行なわ
れ、ここでは（１）式で表される。
れ、ここでは（１）式で表される。
ｋ＝R2/（R1＋R2） ……（１） ブロック３では積分補償が行なわれ、（２）式で表す周
波数F1以下で積分領域となる。
波数F1以下で積分領域となる。
F1＝1/（２×π×Ｃ×R3） ……（２） したがって、このフィルタの特性は第３図（ｂ）のよう
になり、折点周波数はF1となる。
になり、折点周波数はF1となる。
また、このフィルタの伝達関数は（３）式で表される。
ここで、Ｓはラプラス演算子である。
次に、（３）式で表されるアナログフィルタをディジタ
ルで構成する。ここでは連続系から離散値系への変換に
（４）式で表される後進差分を用いる。
ルで構成する。ここでは連続系から離散値系への変換に
（４）式で表される後進差分を用いる。
ここで、Z-1は１サンプル遅延を表し、Ｔはサンプリン
グ時間である。
グ時間である。
（３）式で表されるフィルタを（４）式を用いて離散値
系で表すと（５）式のようになる。
系で表すと（５）式のようになる。
ここで、ａは1/（Ｃ×R3）である。
第４図は（５）式で表されるディジタルフィルタをブロ
ック図で表したものである。401は入力端子であり、ブ
ロック402はゲイン補正ｋを行ない、ブロック403ではブ
ロック401でゲイン補正されたデータの累積を行ない、
その結果はメモリ（図示せず）に格納される。すなわ
ち、ブロック403では1/（１−Z-1）で表される積分動作
を行なっていることになる。ブロック404ではブロック4
03の累積結果にａ×Ｔを乗じている。405ではブロック4
02とブロック404の出力を加算し、その結果を出力端子4
06から出力する。
ック図で表したものである。401は入力端子であり、ブ
ロック402はゲイン補正ｋを行ない、ブロック403ではブ
ロック401でゲイン補正されたデータの累積を行ない、
その結果はメモリ（図示せず）に格納される。すなわ
ち、ブロック403では1/（１−Z-1）で表される積分動作
を行なっていることになる。ブロック404ではブロック4
03の累積結果にａ×Ｔを乗じている。405ではブロック4
02とブロック404の出力を加算し、その結果を出力端子4
06から出力する。
以上の処理により、（５）式で表されるディジタルフィ
ルタが構成されたことになる。サンプリング周波数がフ
ィルタの折点周波数より充分高い周波数では、このフィ
ルタの特性も第３図（ａ）で表されるアナログフィルタ
の特性と同じになり、第３図（ｂ）のようになる。
ルタが構成されたことになる。サンプリング周波数がフ
ィルタの折点周波数より充分高い周波数では、このフィ
ルタの特性も第３図（ａ）で表されるアナログフィルタ
の特性と同じになり、第３図（ｂ）のようになる。
アナログフィルタをディジタルフィルタに置き換えると
きにはアナログ処理をそのままディジタル処理に置き換
えることが多く、特開昭57−20805号公報に示されてい
るようにゲイン補正した後、累積演算を行なっている。
きにはアナログ処理をそのままディジタル処理に置き換
えることが多く、特開昭57−20805号公報に示されてい
るようにゲイン補正した後、累積演算を行なっている。
発明が解決しようとする課題 しかしながら上記のような構成では、入力データをゲイ
ン補正した後で累積しているので、ゲイン補正の値が１
より小さい場合には、ゲイン補正のブロックで桁落ちを
おこし、その桁落ち後のデータを累積するので正確な累
積ができなくなる。すなわち、フィルタの積分動作が正
確に行なわれないという問題があった。
ン補正した後で累積しているので、ゲイン補正の値が１
より小さい場合には、ゲイン補正のブロックで桁落ちを
おこし、その桁落ち後のデータを累積するので正確な累
積ができなくなる。すなわち、フィルタの積分動作が正
確に行なわれないという問題があった。
課題を解決するための手段 上記問題点を解決するために本発明のディジタルフィル
タは、入力データを定数倍してゲイン補正を行なう第１
のゲイン補正手段と、前記入力データを累積加算する累
積加算手段と、前記累積加算手段の出力データを定数倍
してゲイン補正を行なう第２のゲイン補正手段と、前記
第１のゲイン補正手段の出力データと前記第２のゲイン
補正手段の出力データを加算する加算手段と、前記累積
加算手段がオーバーフローしたことを検出するオーバー
フロー検出手段を具備し、前記オーバーフロー検出手段
の出力信号と前記加算手段の出力データをディジタルフ
ィルタの出力データとしたことを特徴とするものであ
る。
タは、入力データを定数倍してゲイン補正を行なう第１
のゲイン補正手段と、前記入力データを累積加算する累
積加算手段と、前記累積加算手段の出力データを定数倍
してゲイン補正を行なう第２のゲイン補正手段と、前記
第１のゲイン補正手段の出力データと前記第２のゲイン
補正手段の出力データを加算する加算手段と、前記累積
加算手段がオーバーフローしたことを検出するオーバー
フロー検出手段を具備し、前記オーバーフロー検出手段
の出力信号と前記加算手段の出力データをディジタルフ
ィルタの出力データとしたことを特徴とするものであ
る。
作用 本発明は上記した構成によって、ゲイン補正の前に入力
データの累積を行なうので、桁落ちのない正確な累積、
すなわち、正確な積分動作を行なうことができる。そし
て、累積のあとでゲイン補正を含めて乗算を行なうよう
にしているので、これまでと同様の特性のディジタルフ
ィルタを得ることができる。また、乗算の回数が同じで
あるので、必要なディジタル処理も同じになる。さら
に、ディジタルフィルタの累積結果を格納するメモリが
オーバーフローした場合には、外部にオーバーフロー信
号を出力するので、オーバーフローへの対応を容易に行
なうことができる。
データの累積を行なうので、桁落ちのない正確な累積、
すなわち、正確な積分動作を行なうことができる。そし
て、累積のあとでゲイン補正を含めて乗算を行なうよう
にしているので、これまでと同様の特性のディジタルフ
ィルタを得ることができる。また、乗算の回数が同じで
あるので、必要なディジタル処理も同じになる。さら
に、ディジタルフィルタの累積結果を格納するメモリが
オーバーフローした場合には、外部にオーバーフロー信
号を出力するので、オーバーフローへの対応を容易に行
なうことができる。
実施例 以下、本発明の一実施例のディジタルフィルタについて
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の一実施例を示したブロック図であり、
１は入力端子であり、ブロック２ではゲイン補正ｋを行
なう。ブロック３では入力データそのものの累積を行な
い、その結果をメモリ（図示せず）に格納する。すなわ
ち、ブロック３では1/（１−Z-1）で表される積分動作
を行なっていることになる。また、ブロック３では累積
結果を格納するメモリがオーバーフローしているかどう
かの判別を行ない、オーバーフローしていればオーバー
フローの極性を含めたオーバーフロー信号を出力端子７
より出力する。ブロック４ではブロック３の累積結果に
ｋ×ａ×Ｔを乗じている。５ではブロック２とブロック
４の出力を加算し、その結果を出力端子６から出力す
る。
１は入力端子であり、ブロック２ではゲイン補正ｋを行
なう。ブロック３では入力データそのものの累積を行な
い、その結果をメモリ（図示せず）に格納する。すなわ
ち、ブロック３では1/（１−Z-1）で表される積分動作
を行なっていることになる。また、ブロック３では累積
結果を格納するメモリがオーバーフローしているかどう
かの判別を行ない、オーバーフローしていればオーバー
フローの極性を含めたオーバーフロー信号を出力端子７
より出力する。ブロック４ではブロック３の累積結果に
ｋ×ａ×Ｔを乗じている。５ではブロック２とブロック
４の出力を加算し、その結果を出力端子６から出力す
る。
第２図は、以上の処理をソフトウェアで実現した場合の
フローチャートであり、処理201において入力端子１に
入力されたデータD1をメモリM1に格納する。処理202で
は、メモリM1のデータと定数ｋを乗算し、その乗算結果
をメモリM2に格納する。処理203ではこれまでの累積結
果が格納されているメモリM1と入力データD1の加算を行
ない、その加算結果をメモリM1に再格納する。処理204
では、メモリM1に格納された加算結果が、メモリM1が格
納できる最大または最小値を越えているかどうか、すな
わちオーバーフローしているかどうかの判断を行なって
いる。メモリM1がオーバーフローしていなければ処理20
5に移行し、累積結果であるメモリM1のデータと定数ａ
×Ｔを乗算し、その乗算結果をメモリM3に格納する。そ
して、処理206ではメモリM2とメモリM3のデータを加算
して、その加算結果をディジタルフィルタの出力データ
として出力端子６より出力する。
フローチャートであり、処理201において入力端子１に
入力されたデータD1をメモリM1に格納する。処理202で
は、メモリM1のデータと定数ｋを乗算し、その乗算結果
をメモリM2に格納する。処理203ではこれまでの累積結
果が格納されているメモリM1と入力データD1の加算を行
ない、その加算結果をメモリM1に再格納する。処理204
では、メモリM1に格納された加算結果が、メモリM1が格
納できる最大または最小値を越えているかどうか、すな
わちオーバーフローしているかどうかの判断を行なって
いる。メモリM1がオーバーフローしていなければ処理20
5に移行し、累積結果であるメモリM1のデータと定数ａ
×Ｔを乗算し、その乗算結果をメモリM3に格納する。そ
して、処理206ではメモリM2とメモリM3のデータを加算
して、その加算結果をディジタルフィルタの出力データ
として出力端子６より出力する。
処理204において、メモリM1がオーバーフローしていれ
ば処理207に移行し、オーバーフローが最大または最小
値のどちらを越えたかを判断する。すなわち、オーバー
フローの極性を判断している。メモリM1のオーバーフロ
ーが最大値であるときには処理208に移行し、メモリM1
の値を最大値にセットし、さらに正のオーバーフロー信
号を出力端子７から出力する。そのあと、処理205に移
行する。メモリM1のオーバーフローが最小値であるとき
には処理209に移行し、メモリM1の値を最小値にセット
し、さらに負のオーバーフロー信号が出力端子７から出
力する。そのあと、処理205に移行する。
ば処理207に移行し、オーバーフローが最大または最小
値のどちらを越えたかを判断する。すなわち、オーバー
フローの極性を判断している。メモリM1のオーバーフロ
ーが最大値であるときには処理208に移行し、メモリM1
の値を最大値にセットし、さらに正のオーバーフロー信
号を出力端子７から出力する。そのあと、処理205に移
行する。メモリM1のオーバーフローが最小値であるとき
には処理209に移行し、メモリM1の値を最小値にセット
し、さらに負のオーバーフロー信号が出力端子７から出
力する。そのあと、処理205に移行する。
以上のようにしてソフトウェアでディジタルフィルタの
処理が行なわれる。このようにディジタルフィルタを構
成することにより、桁落ちのない積分動作を実現するこ
とができる。
処理が行なわれる。このようにディジタルフィルタを構
成することにより、桁落ちのない積分動作を実現するこ
とができる。
本発明のディジタルフィルタではゲイン補正を行なう前
に累積演算を行なっているので、累積結果を格納するメ
モリがオーバーフローし易くなり、ディジタルフィルタ
の動作範囲が狭くなるが、オーバーフロー検出手段を具
備することにより、ディジタルフィルタのオーバーフロ
ー状態を外部装置へ出力することができるので、外部装
置はディジタルフィルタのオーバーフローに容易に対応
することができ、何等問題は生じない。
に累積演算を行なっているので、累積結果を格納するメ
モリがオーバーフローし易くなり、ディジタルフィルタ
の動作範囲が狭くなるが、オーバーフロー検出手段を具
備することにより、ディジタルフィルタのオーバーフロ
ー状態を外部装置へ出力することができるので、外部装
置はディジタルフィルタのオーバーフローに容易に対応
することができ、何等問題は生じない。
発明の効果 以上のように本発明は、入力データを定数倍してゲイン
補正を行なう第１のゲイン補正手段と、前記入力データ
を累積加算する累積加算手段と、前記累積加算手段の出
力データを定数倍してゲイン補正を行なう第２のゲイン
補正手段と、前記第１のゲイン補正手段の出力データと
前記第２のゲイン補正手段の出力データを加算する加算
手段と、前記累積加算手段がオーバーフローしたことを
検出するオーバーフロー検出手段を具備し、前記オーバ
ーフロー検出手段の出力信号と前記加算手段の出力デー
タをディジタルフィルタの出力データとしたことによ
り、ゲイン補正の前に入力データの累積を行なうので、
桁落ちのない正確な累積、すなわち、正確な積分動作を
行なうことができる。また、ディジタルフィルタの累積
結果を格納するメモリがオーバーフローした場合には、
外部にオーバーフロー信号を出力するので、オーバーフ
ローへの対応を容易に行なうことができる。
補正を行なう第１のゲイン補正手段と、前記入力データ
を累積加算する累積加算手段と、前記累積加算手段の出
力データを定数倍してゲイン補正を行なう第２のゲイン
補正手段と、前記第１のゲイン補正手段の出力データと
前記第２のゲイン補正手段の出力データを加算する加算
手段と、前記累積加算手段がオーバーフローしたことを
検出するオーバーフロー検出手段を具備し、前記オーバ
ーフロー検出手段の出力信号と前記加算手段の出力デー
タをディジタルフィルタの出力データとしたことによ
り、ゲイン補正の前に入力データの累積を行なうので、
桁落ちのない正確な累積、すなわち、正確な積分動作を
行なうことができる。また、ディジタルフィルタの累積
結果を格納するメモリがオーバーフローした場合には、
外部にオーバーフロー信号を出力するので、オーバーフ
ローへの対応を容易に行なうことができる。
第１図は本発明の一実施例におけるディジタルフィルタ
のブロック図、第２図はディジタルフィルタをソフトウ
ェアで構成した場合のフローチャート、第３図（ａ）は
アナログフィルタの構成図、第３図（ｂ）はアナログフ
ィルタの特性図、第４図は従来のディジタルフィルタの
ブロック図である。 １……入力端子、2,4……ゲイン補正手段、３……累積
加算手段、６……出力端子、７……オーバーフロー出力
端子。
のブロック図、第２図はディジタルフィルタをソフトウ
ェアで構成した場合のフローチャート、第３図（ａ）は
アナログフィルタの構成図、第３図（ｂ）はアナログフ
ィルタの特性図、第４図は従来のディジタルフィルタの
ブロック図である。 １……入力端子、2,4……ゲイン補正手段、３……累積
加算手段、６……出力端子、７……オーバーフロー出力
端子。
Claims (2)
- 【請求項１】入力データを定数倍してゲイン補正を行な
う第１のゲイン補正手段と、前記入力データを累積加算
する累積加算手段と、前記累積加算手段の出力データを
定数倍してゲイン補正を行なう第２のゲイン補正手段
と、前記第１のゲイン補正手段の出力データと前記第２
のゲイン補正手段の出力データを加算する加算手段と、
前記累積加算手段がオーバーフローしたことを検出する
オーバーフロー検出手段を具備し、前記オーバーフロー
検出手段の出力信号と前記加算手段の出力データをディ
ジタルフィルタの出力データとしたことを特徴とするデ
ィジタルフィルタ。 - 【請求項２】オーバーフロー検出手段は、正負の極性を
示すことを特徴とする請求項（１）記載のディジタルフ
ィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322611A JPH0770962B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322611A JPH0770962B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166913A JPH02166913A (ja) | 1990-06-27 |
| JPH0770962B2 true JPH0770962B2 (ja) | 1995-07-31 |
Family
ID=18145649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322611A Expired - Fee Related JPH0770962B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770962B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9352935B2 (en) | 1998-02-26 | 2016-05-31 | Otis Elevator Company | Tension member for an elevator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242408A (ja) * | 1985-04-19 | 1986-10-28 | Matsushita Graphic Commun Syst Inc | 離散型二次移相回路 |
| JPH067375B2 (ja) * | 1985-05-17 | 1994-01-26 | 日本電気株式会社 | 演算回路 |
-
1988
- 1988-12-21 JP JP63322611A patent/JPH0770962B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9352935B2 (en) | 1998-02-26 | 2016-05-31 | Otis Elevator Company | Tension member for an elevator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166913A (ja) | 1990-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4590458A (en) | Offset removal in an analog to digital conversion system | |
| JPH0311038B2 (ja) | ||
| JP4403132B2 (ja) | 受信機 | |
| JPH0125444B2 (ja) | ||
| JPH0770962B2 (ja) | ディジタルフィルタ | |
| US5281968A (en) | DC offset correction circuit for A/D converter | |
| JP2563997B2 (ja) | 後輪においても操舵される車両用能動後軸運動機構 | |
| JPS6218095B2 (ja) | ||
| JPS6131560B2 (ja) | ||
| JPH0732350B2 (ja) | デイジタルフイルタ | |
| SU1439628A1 (ru) | Множительное устройство | |
| JPH0720166A (ja) | 入力装置 | |
| JPS6336574B2 (ja) | ||
| JPH09312549A (ja) | レート変換回路 | |
| JPS61284116A (ja) | バイアス除去装置 | |
| JPH0770958B2 (ja) | ディジタルフィルタ | |
| SU1615752A1 (ru) | Интегратор | |
| JPH0738553B2 (ja) | 音響装置のラウドネスコントロール回路 | |
| JPS62142420A (ja) | デジタルレベル検出回路 | |
| JPH01228061A (ja) | 補間回路 | |
| JPS58186841A (ja) | 対数変換装置 | |
| JPH04342309A (ja) | 巡回型デジタルフィルタ | |
| JPH0732351B2 (ja) | デイジタルフイルタ | |
| JPS6150535B2 (ja) | ||
| JPS63187716A (ja) | デイジタルフイルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |