JPS6131560B2 - - Google Patents
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- Publication number
- JPS6131560B2 JPS6131560B2 JP56047687A JP4768781A JPS6131560B2 JP S6131560 B2 JPS6131560 B2 JP S6131560B2 JP 56047687 A JP56047687 A JP 56047687A JP 4768781 A JP4768781 A JP 4768781A JP S6131560 B2 JPS6131560 B2 JP S6131560B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- circuit
- input
- hold
- voltage
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明はアナログ入力信号を標本化し、その
標本化信号電圧を保持するサンプルホールド回路
に関し、特にその標準化の際のアナログゲート自
身が発生する位相雑音を低減しようとするもので
ある。
標本化信号電圧を保持するサンプルホールド回路
に関し、特にその標準化の際のアナログゲート自
身が発生する位相雑音を低減しようとするもので
ある。
サンプルホールド回路では、アナログ入力信号
を標本化し、その標本化した電圧をホールドする
が標本化の際に発生する位相雑音により標本化時
刻がゆらぐ、この標本化時刻のゆらぎは、アパー
チヤジツタが存在すると、ホールドコンデンサに
充電される電圧の値がアパーチヤジツタのない場
合に比べて異なり、その電圧差が誤差となつてサ
ンプルホールド回路の後段で行う信号処理に悪影
響を与える。
を標本化し、その標本化した電圧をホールドする
が標本化の際に発生する位相雑音により標本化時
刻がゆらぐ、この標本化時刻のゆらぎは、アパー
チヤジツタが存在すると、ホールドコンデンサに
充電される電圧の値がアパーチヤジツタのない場
合に比べて異なり、その電圧差が誤差となつてサ
ンプルホールド回路の後段で行う信号処理に悪影
響を与える。
従来、サンプルホールド回路は、第１図に示す
ように構成されており、アナログ信号入力端子１
から入力アナログ信号が入力段バツフア増幅器２
へ供給され、その増幅器２の出力はアナログゲー
トスイツチ３で標本化されてホールドコンデンサ
４に蓄えられる。コンデンサ４に保持されたアナ
ログ電圧は出力段バツフア増幅器５を通じて出力
端子６へ供給される。アナログゲートスイツチ３
は制御パルス入力端子７のパルスにより制御され
る。
ように構成されており、アナログ信号入力端子１
から入力アナログ信号が入力段バツフア増幅器２
へ供給され、その増幅器２の出力はアナログゲー
トスイツチ３で標本化されてホールドコンデンサ
４に蓄えられる。コンデンサ４に保持されたアナ
ログ電圧は出力段バツフア増幅器５を通じて出力
端子６へ供給される。アナログゲートスイツチ３
は制御パルス入力端子７のパルスにより制御され
る。
従来のこの種のサンプルホールド回路において
アパーチヤジツタの量を低減する唯一の方策は、
アナログゲートスイツチ３自体の雑音特性を改善
し、標本化時刻のゆらぎを押さえようとするもの
であつた。しかしアナログゲートスイツチ３自体
の雑音を低減するには限度があり、したがつて、
アパーチヤジツタの影響を低く抑えるには限界が
あつた。
アパーチヤジツタの量を低減する唯一の方策は、
アナログゲートスイツチ３自体の雑音特性を改善
し、標本化時刻のゆらぎを押さえようとするもの
であつた。しかしアナログゲートスイツチ３自体
の雑音を低減するには限度があり、したがつて、
アパーチヤジツタの影響を低く抑えるには限界が
あつた。
この発明は入力段バツフア増幅器、アナログゲ
ートスイツチ、ホールドコンデンサよりなる直列
回路をＮ段（Ｎは２以上の整数）並列に設け、こ
れらＮ段の直列回路に同一のアナログ入力信号を
同時に印加し、これら直列回路の出力電圧の加算
平均をとることによりアパーチヤジツタの影響を
低減することを特徴とするものである。
ートスイツチ、ホールドコンデンサよりなる直列
回路をＮ段（Ｎは２以上の整数）並列に設け、こ
れらＮ段の直列回路に同一のアナログ入力信号を
同時に印加し、これら直列回路の出力電圧の加算
平均をとることによりアパーチヤジツタの影響を
低減することを特徴とするものである。
例えば第２図に示すように入力段バツフア増幅
器２とアナログゲートスイツチ３とホールドコン
デンサ４との直列回路が１１，１２，１３段設け
られる。この直列回路１１，１２，１３の入力
側、つまり各入力段バツフア増幅器２の入力側は
共通の入力端子１に接続され、各アナログゲート
スイツチ３は共通の制御パルス入力端子７のパル
スにより制御される。直列回路１１，１２，１３
の出力、つまり各ホールドコンデンサ４に保持さ
れたアナログ電圧は加算回路１４で加算される。
加算回路１４は３分の１重み付き加算を行うもの
で、これは加算回路の各入力端子につき３分の１
の利得をもつ演算増幅器よりなる加算回路、或い
は各入力端子について利得が１の加算回路の出力
を利得が３分の１の増幅器へ供給する構成でもよ
い。加算回路１４の出力は出力端子６へ与えられ
る。
器２とアナログゲートスイツチ３とホールドコン
デンサ４との直列回路が１１，１２，１３段設け
られる。この直列回路１１，１２，１３の入力
側、つまり各入力段バツフア増幅器２の入力側は
共通の入力端子１に接続され、各アナログゲート
スイツチ３は共通の制御パルス入力端子７のパル
スにより制御される。直列回路１１，１２，１３
の出力、つまり各ホールドコンデンサ４に保持さ
れたアナログ電圧は加算回路１４で加算される。
加算回路１４は３分の１重み付き加算を行うもの
で、これは加算回路の各入力端子につき３分の１
の利得をもつ演算増幅器よりなる加算回路、或い
は各入力端子について利得が１の加算回路の出力
を利得が３分の１の増幅器へ供給する構成でもよ
い。加算回路１４の出力は出力端子６へ与えられ
る。
いま図に示すように直列回路１１，１２，１３
の各ホールドコンデンサ４のホールド電圧をＶ＋
ｖi １，Ｖ＋ｖi ２，Ｖ＋ｖi ３とする。こゝでＶは
アパーチヤジツタが存在しないときのホールド電
圧、ｖi １，ｖi ２，ｖi ３はアパーチヤジツタによ
る誤差電圧、ｉは整数である。出力端子、サンプ
ルホールド回路出力電圧Ｖpは Ｖp＝｛(V+vi 1)＋(V+vi 2)＋(V+vi 3)｝／３ ＝Ｖ＋（ｖi １＋ｖi ２＋ｖi ３）／３ となる。こゝでｖi １，ｖi ２，ｖi ３は互いに無相
関なランダム変数で、その無限時間平均μは０、
分散σ２は互いに等しいと考えて差し支えない。
即ち、 と書ける。このような場合には広く知られている
ように、 （ｖi １＋ｖi ２＋ｖi ３）／３ の分散はσ２／３となる。即ち、サンプルホール
ド回路の入力段バツフア増幅器、アナログゲート
スイツチ、ホールドコンデンサの直列回路を３段
並列に設け、各直列回路の出力電圧を1/3重み付
き加算回路１４に加えることにより、アパーチヤ
ジツタにより電圧誤差分布の分散を並列回路形式
にしない従来の場合に比べて1/3にすることがで
きる。
の各ホールドコンデンサ４のホールド電圧をＶ＋
ｖi １，Ｖ＋ｖi ２，Ｖ＋ｖi ３とする。こゝでＶは
アパーチヤジツタが存在しないときのホールド電
圧、ｖi １，ｖi ２，ｖi ３はアパーチヤジツタによ
る誤差電圧、ｉは整数である。出力端子、サンプ
ルホールド回路出力電圧Ｖpは Ｖp＝｛(V+vi 1)＋(V+vi 2)＋(V+vi 3)｝／３ ＝Ｖ＋（ｖi １＋ｖi ２＋ｖi ３）／３ となる。こゝでｖi １，ｖi ２，ｖi ３は互いに無相
関なランダム変数で、その無限時間平均μは０、
分散σ２は互いに等しいと考えて差し支えない。
即ち、 と書ける。このような場合には広く知られている
ように、 （ｖi １＋ｖi ２＋ｖi ３）／３ の分散はσ２／３となる。即ち、サンプルホール
ド回路の入力段バツフア増幅器、アナログゲート
スイツチ、ホールドコンデンサの直列回路を３段
並列に設け、各直列回路の出力電圧を1/3重み付
き加算回路１４に加えることにより、アパーチヤ
ジツタにより電圧誤差分布の分散を並列回路形式
にしない従来の場合に比べて1/3にすることがで
きる。
以上は、入力段バツフア増幅器、アナログゲー
トスイツチ、ホールドコンデンサよりなる直列回
路を３段並列に接続したＮ＝３の場合の説明であ
るが、この直列回路を一般にＮ段並列に設け、そ
れぞれの出力電圧を１／Ｎ重み付き加算回路で加
算した場合には、アパーチヤジツタによる誤差電
圧の分散はσ２／Ｎになり、並列回路形式をとら
ない従来の場合に比べてアパーチヤジツタによる
電圧誤差分布の分散を１／Ｎに抑えることができ
る。
トスイツチ、ホールドコンデンサよりなる直列回
路を３段並列に接続したＮ＝３の場合の説明であ
るが、この直列回路を一般にＮ段並列に設け、そ
れぞれの出力電圧を１／Ｎ重み付き加算回路で加
算した場合には、アパーチヤジツタによる誤差電
圧の分散はσ２／Ｎになり、並列回路形式をとら
ない従来の場合に比べてアパーチヤジツタによる
電圧誤差分布の分散を１／Ｎに抑えることができ
る。
以上説明したように、サンプルホールド回路に
おいて、入力段バツフア増幅器、アナログゲート
スイツチ、ホールドコンデンサよりなる直列回路
をＮ段並列に設け、それぞれの出力を１／Ｎ重み
付き加算回路に加えることにより、アパーチヤジ
ツタによる電圧誤差分布の分散を１／Ｎに低減す
ることができる。即ち、電圧誤差の標準偏差は
１／√であり、アパーチヤジツタによる電圧の
バラツキを１／√に軽減することが可能とな
る。従つて、サンプルホールド回路を必要とする
デイジタル信号処理システムがアナログデータ信
号収集装置において、この発明を適用したサンプ
ルホールド回路を使用することにより、アパーチ
ヤジツタに基づく電圧誤差を低減でき、サンプル
ホールド回路以降の信号処理における誤りを小さ
く抑えることができる。
おいて、入力段バツフア増幅器、アナログゲート
スイツチ、ホールドコンデンサよりなる直列回路
をＮ段並列に設け、それぞれの出力を１／Ｎ重み
付き加算回路に加えることにより、アパーチヤジ
ツタによる電圧誤差分布の分散を１／Ｎに低減す
ることができる。即ち、電圧誤差の標準偏差は
１／√であり、アパーチヤジツタによる電圧の
バラツキを１／√に軽減することが可能とな
る。従つて、サンプルホールド回路を必要とする
デイジタル信号処理システムがアナログデータ信
号収集装置において、この発明を適用したサンプ
ルホールド回路を使用することにより、アパーチ
ヤジツタに基づく電圧誤差を低減でき、サンプル
ホールド回路以降の信号処理における誤りを小さ
く抑えることができる。
第１図は従来のサンプルホールド回路を示すブ
ロツク図、第２図はこの発明によるサンプルホー
ルド回路の一実施例を示すブロツク図である。 １……アナログ信号入力端子、２……入力段バ
ツフア増幅器、３……アナログゲートスイツチ、
４……ホールドコンデンサ、５……出力段バツフ
ア増幅器、６……サンプルホールド信号出力端
子、７……アナログゲートスイツチ制御パルス入
力端子、１４……１／Ｎ重み付き電圧加算器。
ロツク図、第２図はこの発明によるサンプルホー
ルド回路の一実施例を示すブロツク図である。 １……アナログ信号入力端子、２……入力段バ
ツフア増幅器、３……アナログゲートスイツチ、
４……ホールドコンデンサ、５……出力段バツフ
ア増幅器、６……サンプルホールド信号出力端
子、７……アナログゲートスイツチ制御パルス入
力端子、１４……１／Ｎ重み付き電圧加算器。
Claims (1)
- １ 入力段バツフア増幅器、アナログゲートスイ
ツチ、ホールドコンデンサよりなる直列回路がＮ
個（Ｎは２以上の整数）設けられ、これらＮ個直
列回路の入力側は同一のアナログ入力信号端子に
接続され、出力側は１／Ｎ重み付き加算回路の入
力側に接続され、かつ上記Ｎ個の直列回路の各ア
ナログゲートスイツチに対する制御側は共通の制
御端子に接続されているサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047687A JPS57162185A (en) | 1981-03-30 | 1981-03-30 | Sample holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047687A JPS57162185A (en) | 1981-03-30 | 1981-03-30 | Sample holding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162185A JPS57162185A (en) | 1982-10-05 |
| JPS6131560B2 true JPS6131560B2 (ja) | 1986-07-21 |
Family
ID=12782188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047687A Granted JPS57162185A (en) | 1981-03-30 | 1981-03-30 | Sample holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174765U (ja) * | 1986-04-01 | 1987-11-06 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698222B2 (ja) * | 1991-03-25 | 1998-01-19 | シャープ株式会社 | サンプルホールド回路 |
| DE4236947C2 (de) * | 1992-11-02 | 1997-05-22 | Krohne Messtechnik Kg | Abtast-Halte-Schaltung |
| JP2000315949A (ja) * | 1999-04-08 | 2000-11-14 | Texas Instr Inc <Ti> | 開口ひずみを減らす方法と回路 |
-
1981
- 1981-03-30 JP JP56047687A patent/JPS57162185A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174765U (ja) * | 1986-04-01 | 1987-11-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162185A (en) | 1982-10-05 |
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