JP2698222B2 - サンプルホールド回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はサンプルホールド回路に
関するものである。
関するものである。
【０００２】
【従来の技術】図５に従来のサンプルホールド回路の一
例を示す。この回路は例えばアクティブマトリクス液晶
駆動方式の液晶表示装置に用いるものである。同図にお
いて、サンプルホールドすべき例えば映像信号などのア
ナログ信号は入力信号線２５から入力される。コンデン
サ１３、１７（回路の浮遊容量も含む）はそれぞれアナ
ログ信号Ｙの電圧を保持するためのものであり、一端は
共にグランドに接続され、他端にはそれぞれアナログス
イッチ１２、１６を通じてアナログ信号Ｙが入力されて
いる。コンデンサ１３、１７が保持する電圧はそれぞれ
アナログスイッチ１４、１８を介してオペアンプ１９の
非反転入力に入力されている。オペアンプ１９の非反転
入力とグランドとの間にはコンデンサ１５とＭＯＳトラ
ンジスタからなるアナログスイッチ２１とが接続され、
またバッファ２０の出力とグランドとの間にはＭＯＳト
ランジスタからなるアナログスイッチ２２が接続されて
いる。そしてトランジスタ２１、２２のゲートには共に
信号線１０を通じて制御信号Ｒが入力されている。
例を示す。この回路は例えばアクティブマトリクス液晶
駆動方式の液晶表示装置に用いるものである。同図にお
いて、サンプルホールドすべき例えば映像信号などのア
ナログ信号は入力信号線２５から入力される。コンデン
サ１３、１７（回路の浮遊容量も含む）はそれぞれアナ
ログ信号Ｙの電圧を保持するためのものであり、一端は
共にグランドに接続され、他端にはそれぞれアナログス
イッチ１２、１６を通じてアナログ信号Ｙが入力されて
いる。コンデンサ１３、１７が保持する電圧はそれぞれ
アナログスイッチ１４、１８を介してオペアンプ１９の
非反転入力に入力されている。オペアンプ１９の非反転
入力とグランドとの間にはコンデンサ１５とＭＯＳトラ
ンジスタからなるアナログスイッチ２１とが接続され、
またバッファ２０の出力とグランドとの間にはＭＯＳト
ランジスタからなるアナログスイッチ２２が接続されて
いる。そしてトランジスタ２１、２２のゲートには共に
信号線１０を通じて制御信号Ｒが入力されている。
【０００３】オペアンプ１９は、図６に示すような差動
アンプによって構成されている。Ｎ４１、Ｎ４２は、ゲ
ートがオペアンプ１９の非反転入力および反転入力にそ
れぞれ接続されているＮチャンネルのＭＯＳトランジス
タである。トランジスタＮ４１は、グランドに接続され
ているＮチャンネルのＭＯＳトランジスタＮ４３と、電
源ＶＤＤに接続されているＰチャネルのＭＯＳトランジ
スタＰ４１との間に接続され、トランジスタＮ４２は、
トランジスタＮ４３と電源ＶＤＤに接続されているＰチ
ャンネルのＭＯＳトランジスタＰ４２との間に接続され
ている。トランジスタＮ４２とトランジスタＰ４２との
接続点がこのオペアンプの出力となっている。
アンプによって構成されている。Ｎ４１、Ｎ４２は、ゲ
ートがオペアンプ１９の非反転入力および反転入力にそ
れぞれ接続されているＮチャンネルのＭＯＳトランジス
タである。トランジスタＮ４１は、グランドに接続され
ているＮチャンネルのＭＯＳトランジスタＮ４３と、電
源ＶＤＤに接続されているＰチャネルのＭＯＳトランジ
スタＰ４１との間に接続され、トランジスタＮ４２は、
トランジスタＮ４３と電源ＶＤＤに接続されているＰチ
ャンネルのＭＯＳトランジスタＰ４２との間に接続され
ている。トランジスタＮ４２とトランジスタＰ４２との
接続点がこのオペアンプの出力となっている。
【０００４】このように構成されたサンプルホールド回
路は、入力信号Ｙを一定の周期でサンプルホールドする
際、図７のタイミングチャートに示すような制御信号Ｒ
及びＳ１〜Ｓ４が与えられ、次のように動作する。すな
わち、タイミングＴ１でハイレベルの制御信号Ｓ１が与
えられると、アナログスイッチ１２はオンして信号Ｙが
コンデンサ１３に印加され、コンデンサ１３は充電され
る。その後、信号Ｓ１がローレベルになってアナログス
イッチ１２がオフすると、コンデンサ１３はその直前の
信号Ｙの電圧Ｄ１を保持する。その後、ハイレベルの制
御信号Ｒが与えられると、トランジスタ２１、２２はオ
ンしてバッファ２０の出力はグランドレベルとなり、ま
たコンデンサ１５の電荷は放電される。次に、制御信号
Ｓ３がハイレベルになると、アナログスイッチ１４はオ
ンし、コンデンサ１３の電荷はコンデンサ１５に移動す
る。その結果、これらコンデンサ１３、１５の両端の電
圧は、２つのコンデンサの容量比によって決る値Ｄ１´
となる。この電圧はオペアンプ１９とバッファ２０とを
介して出力される。
路は、入力信号Ｙを一定の周期でサンプルホールドする
際、図７のタイミングチャートに示すような制御信号Ｒ
及びＳ１〜Ｓ４が与えられ、次のように動作する。すな
わち、タイミングＴ１でハイレベルの制御信号Ｓ１が与
えられると、アナログスイッチ１２はオンして信号Ｙが
コンデンサ１３に印加され、コンデンサ１３は充電され
る。その後、信号Ｓ１がローレベルになってアナログス
イッチ１２がオフすると、コンデンサ１３はその直前の
信号Ｙの電圧Ｄ１を保持する。その後、ハイレベルの制
御信号Ｒが与えられると、トランジスタ２１、２２はオ
ンしてバッファ２０の出力はグランドレベルとなり、ま
たコンデンサ１５の電荷は放電される。次に、制御信号
Ｓ３がハイレベルになると、アナログスイッチ１４はオ
ンし、コンデンサ１３の電荷はコンデンサ１５に移動す
る。その結果、これらコンデンサ１３、１５の両端の電
圧は、２つのコンデンサの容量比によって決る値Ｄ１´
となる。この電圧はオペアンプ１９とバッファ２０とを
介して出力される。
【０００５】一方、タイミングＴ２でハイレベルの制御
信号Ｓ２が与えられると、アナログスイッチ１６はオン
して信号Ｙがコンデンサ１７に印加され、コンデンサ１
７は充電される。その後、信号Ｓ２がローレベルになっ
てアナログスイッチ１６がオフすると、コンデンサ１７
はその直前の信号Ｙの電圧Ｄ２を保持する。その後、ハ
イレベルの制御信号Ｒが与えられると、トランジスタ２
１、２２はオンしてバッファ２０の出力はグランドレベ
ルとなり、またコンデンサ１５の電荷は放電される。次
に、制御信号Ｓ４がハイレベルになると、アナログスイ
ッチ１８はオンし、コンデンサ１７の電荷はコンデンサ
１５に移動する。その結果、これらコンデンサ１７、１
５の両端の電圧は、２つのコンデンサの容量比によって
決る値Ｄ２´となる。この電圧はオペアンプ１９とバッ
ファ２０とを介して出力される。以後、アナログスイッ
チ１２、１６が交互にオンして信号Ｙの電圧Ｄ３、Ｄ
４、…がサンプリングされてコンデンサ１３、１７およ
びコンデンサ１５に保持されて、電圧Ｄ３、Ｄ４、・・・
に対応する電圧Ｄ３´、Ｄ４´、…が出力される。
信号Ｓ２が与えられると、アナログスイッチ１６はオン
して信号Ｙがコンデンサ１７に印加され、コンデンサ１
７は充電される。その後、信号Ｓ２がローレベルになっ
てアナログスイッチ１６がオフすると、コンデンサ１７
はその直前の信号Ｙの電圧Ｄ２を保持する。その後、ハ
イレベルの制御信号Ｒが与えられると、トランジスタ２
１、２２はオンしてバッファ２０の出力はグランドレベ
ルとなり、またコンデンサ１５の電荷は放電される。次
に、制御信号Ｓ４がハイレベルになると、アナログスイ
ッチ１８はオンし、コンデンサ１７の電荷はコンデンサ
１５に移動する。その結果、これらコンデンサ１７、１
５の両端の電圧は、２つのコンデンサの容量比によって
決る値Ｄ２´となる。この電圧はオペアンプ１９とバッ
ファ２０とを介して出力される。以後、アナログスイッ
チ１２、１６が交互にオンして信号Ｙの電圧Ｄ３、Ｄ
４、…がサンプリングされてコンデンサ１３、１７およ
びコンデンサ１５に保持されて、電圧Ｄ３、Ｄ４、・・・
に対応する電圧Ｄ３´、Ｄ４´、…が出力される。
【０００６】
【発明が解決しようとする課題】しかしこのような従来
のサンプルホールド回路では、コンデンサ１３、１７の
電荷は、その一部がコンデンサ１５に移動するため、サ
ンプリングされた信号Ｙの電圧（Ｄ１、Ｄ２、・・・ ）は
減衰してしまう。ここで例えば、コンデンサ１３の電荷
量をＱ０、コンデンサ１３の静電容量をＣ１とすると、
コンデンサ１３の両端の電圧Ｖ０は次式によって表され
る。
のサンプルホールド回路では、コンデンサ１３、１７の
電荷は、その一部がコンデンサ１５に移動するため、サ
ンプリングされた信号Ｙの電圧（Ｄ１、Ｄ２、・・・ ）は
減衰してしまう。ここで例えば、コンデンサ１３の電荷
量をＱ０、コンデンサ１３の静電容量をＣ１とすると、
コンデンサ１３の両端の電圧Ｖ０は次式によって表され
る。
【０００７】Ｖ０＝Ｑ０／Ｃ１ そして、コンデンサ１３の電荷量がＱ０の状態でアナロ
グスイッチ１４がオンすると、コンデンサ１３、１５は
並列に接続されるのでその両端の電圧Ｖ１は、コンデン
サ１５の静電容量をＣ２とすると、次式によって表され
る。
グスイッチ１４がオンすると、コンデンサ１３、１５は
並列に接続されるのでその両端の電圧Ｖ１は、コンデン
サ１５の静電容量をＣ２とすると、次式によって表され
る。
【０００８】Ｖ１＝Ｑ０／（Ｃ１＋Ｃ２） 従って、Ｖ１＜Ｖ０となり、オペアンプに入力される電
圧はコンデンサ１３に保持された電圧より低い値とな
る。コンデンサ１７に電圧が保持される場合も同様であ
り、アナログスイッチ１８がオンしてコンデンサ１５が
並列に接続された段階で、電圧は低下し、従ってオペア
ンプに入力される電圧はコンデンサ１７に保持された電
圧より低い値となる。
圧はコンデンサ１３に保持された電圧より低い値とな
る。コンデンサ１７に電圧が保持される場合も同様であ
り、アナログスイッチ１８がオンしてコンデンサ１５が
並列に接続された段階で、電圧は低下し、従ってオペア
ンプに入力される電圧はコンデンサ１７に保持された電
圧より低い値となる。
【０００９】本発明の目的は、このような問題を解決
し、サンプリングした電圧を減衰させることなくそのま
ま出力でき、さらに回路構成が簡素なサンプルホールド
回路を提供することにある。
し、サンプリングした電圧を減衰させることなくそのま
ま出力でき、さらに回路構成が簡素なサンプルホールド
回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の前記目的は、入
力信号線に夫々アナログスイッチを介して接続されてお
り入力信号電圧を保持するための２つのコンデンサと、
該２つのコンデンサに保持された電圧を読み込むべく前
記２つのコンデンサと夫々直接に接続された２つの非反
転入力端子と前記２つの非反転入力端子を選択する制御
信号を入力する制御端子と増幅された前記非反転入力端
子を介して読み込まれた電圧を外部に出力する出力端子
と該出力端子に接続された反転入力端子とを有した増幅
回路とを備えており、前記増幅回路は前記制御端子を介
して入力される前記制御信号に従って前記２つの非反転
入力端子を介して読み込んだ電圧を交互に増幅して出力
するように構成されていることを特徴とするサンプルホ
ールド回路によって達成される。
力信号線に夫々アナログスイッチを介して接続されてお
り入力信号電圧を保持するための２つのコンデンサと、
該２つのコンデンサに保持された電圧を読み込むべく前
記２つのコンデンサと夫々直接に接続された２つの非反
転入力端子と前記２つの非反転入力端子を選択する制御
信号を入力する制御端子と増幅された前記非反転入力端
子を介して読み込まれた電圧を外部に出力する出力端子
と該出力端子に接続された反転入力端子とを有した増幅
回路とを備えており、前記増幅回路は前記制御端子を介
して入力される前記制御信号に従って前記２つの非反転
入力端子を介して読み込んだ電圧を交互に増幅して出力
するように構成されていることを特徴とするサンプルホ
ールド回路によって達成される。
【００１１】
【作用】増幅回路は２つのコンデンサにそれぞれ保持さ
れている電圧を夫々コンデンサと直接に接続された非反
転入力端子を介して読み込み、制御端子を介して入力さ
れる制御信号に従って２つの非反転入力端子のいずれか
一方の電圧を交互に選択して出力する。この選択された
電圧は外部に出力される。上記各コンデンサと増幅回路
の非反転入力端子とは直結されており、コンデンサに保
持されている電圧は減衰されることなく増幅回路に供給
され、信号の伝達精度が向上する。
れている電圧を夫々コンデンサと直接に接続された非反
転入力端子を介して読み込み、制御端子を介して入力さ
れる制御信号に従って２つの非反転入力端子のいずれか
一方の電圧を交互に選択して出力する。この選択された
電圧は外部に出力される。上記各コンデンサと増幅回路
の非反転入力端子とは直結されており、コンデンサに保
持されている電圧は減衰されることなく増幅回路に供給
され、信号の伝達精度が向上する。
【００１２】
【実施例】次に本発明の実施例を詳細に説明する。図１
は本発明によるサンプルホールド回路の一実施例の回路
図である。この回路は例えばアクティブマトリクス液晶
駆動方式の液晶表示装置に用いられる。図中、図５の回
路と同一の機能を有する構成要素には同一の符号を付し
ている。コンデンサ１３、１７（回路の浮遊容量も含
む）はそれぞれアナログ信号Ｙの電圧を保持するための
もので、その一方の端子はそれぞれアナログスイッチ１
２、１６を介して入力信号線２５に接続され、他方の端
子は共にグランドに接続されている。
は本発明によるサンプルホールド回路の一実施例の回路
図である。この回路は例えばアクティブマトリクス液晶
駆動方式の液晶表示装置に用いられる。図中、図５の回
路と同一の機能を有する構成要素には同一の符号を付し
ている。コンデンサ１３、１７（回路の浮遊容量も含
む）はそれぞれアナログ信号Ｙの電圧を保持するための
もので、その一方の端子はそれぞれアナログスイッチ１
２、１６を介して入力信号線２５に接続され、他方の端
子は共にグランドに接続されている。
【００１３】オペアンプ１９０の出力端子１９０ｃはバ
ッファ２０の入力に、バッファ２０の出力はオペアンプ
１９０の反転入力端子１９０ｄにそれぞれ接続されてい
る。オペアンプ１９０は２つの非反転入力端子１９０
ａ、１９０ｂを備え、入力端子１９０ａはコンデンサ１
３の一方の端子に接続され、入力端子１９０ｂはコンデ
ンサ１７の一方の端子に接続されている。オペアンプ１
９０の制御端子には、制御信号Ｓ３、Ｓ４が入力され
る。バッファ２０の出力とグランドとの間に接続された
ＭＯＳトランジスタ２２はアナログスイッチとして機能
し、そのゲートには制御信号Ｒが入力される。
ッファ２０の入力に、バッファ２０の出力はオペアンプ
１９０の反転入力端子１９０ｄにそれぞれ接続されてい
る。オペアンプ１９０は２つの非反転入力端子１９０
ａ、１９０ｂを備え、入力端子１９０ａはコンデンサ１
３の一方の端子に接続され、入力端子１９０ｂはコンデ
ンサ１７の一方の端子に接続されている。オペアンプ１
９０の制御端子には、制御信号Ｓ３、Ｓ４が入力され
る。バッファ２０の出力とグランドとの間に接続された
ＭＯＳトランジスタ２２はアナログスイッチとして機能
し、そのゲートには制御信号Ｒが入力される。
【００１４】オペアンプ１９０は基本的には差動アンプ
であり、図２に示す構成を有している。同図において、
ＮチャンネルのＭＯＳトランジスタＮ５７の一端はグラ
ンドに接続され、またゲートには所定の電圧Ｖｂが印加
されている。ＰチャンネルのＭＯＳトランジスタＰ５
１、Ｐ５２の一端は共に電源ＶＤＤに接続され、また各
ゲートはいずれもトランジスタＰ５１の他端に接続され
ている。
であり、図２に示す構成を有している。同図において、
ＮチャンネルのＭＯＳトランジスタＮ５７の一端はグラ
ンドに接続され、またゲートには所定の電圧Ｖｂが印加
されている。ＰチャンネルのＭＯＳトランジスタＰ５
１、Ｐ５２の一端は共に電源ＶＤＤに接続され、また各
ゲートはいずれもトランジスタＰ５１の他端に接続され
ている。
【００１５】ＮチャンネルのＭＯＳトランジスタＮ５
６、Ｎ５３の一端は共にトランジスタＮ５７の他端に接
続され、トランジスタＮ５６、Ｎ５３の他端はそれぞ
れ、ＭＯＳトランジスタＮ５５、Ｎ５１を介してトラン
ジスタＰ５１の他端に接続されている。そしてトランジ
スタＮ５６、Ｎ５３のゲートはそれぞれ非反転入力端子
１９０ａ、１９０ｂに接続され、トランジスタＮ５５、
Ｎ５１のゲートには制御信号Ｓ３、Ｓ４がそれぞれ入力
されている。また、ゲートがオペアンプの反転入力端子
１９０ｄに接続されているＮチャンネルのＭＯＳトラン
ジスタＮ５４は、ＮチャンネルのＭＯＳトランジスタＮ
５２を介してトランジスタＰ５２の他端とトランジスタ
Ｎ５７の上記他端との間に接続され、トランジスタＮ５
２及びＰ５２の接続点がオペアンプ１９０の出力端子１
９０ｃに接続されている。そしてトランジスタＮ５２の
ゲートは電源ＶＤＤに接続されている。
６、Ｎ５３の一端は共にトランジスタＮ５７の他端に接
続され、トランジスタＮ５６、Ｎ５３の他端はそれぞ
れ、ＭＯＳトランジスタＮ５５、Ｎ５１を介してトラン
ジスタＰ５１の他端に接続されている。そしてトランジ
スタＮ５６、Ｎ５３のゲートはそれぞれ非反転入力端子
１９０ａ、１９０ｂに接続され、トランジスタＮ５５、
Ｎ５１のゲートには制御信号Ｓ３、Ｓ４がそれぞれ入力
されている。また、ゲートがオペアンプの反転入力端子
１９０ｄに接続されているＮチャンネルのＭＯＳトラン
ジスタＮ５４は、ＮチャンネルのＭＯＳトランジスタＮ
５２を介してトランジスタＰ５２の他端とトランジスタ
Ｎ５７の上記他端との間に接続され、トランジスタＮ５
２及びＰ５２の接続点がオペアンプ１９０の出力端子１
９０ｃに接続されている。そしてトランジスタＮ５２の
ゲートは電源ＶＤＤに接続されている。
【００１６】このように構成されたサンプルホールド回
路は、入力信号Ｙを一定の周期でサンプルホールドする
際、図３のタイミングチャートに示すような制御信号Ｒ
及びＳ１〜Ｓ４が与えられ、次のように動作する。
路は、入力信号Ｙを一定の周期でサンプルホールドする
際、図３のタイミングチャートに示すような制御信号Ｒ
及びＳ１〜Ｓ４が与えられ、次のように動作する。
【００１７】アナログスイッチ１２、１６は、交互に所
定の周期でハイレベルの制御信号Ｓ１、Ｓ２が入力され
てそれぞれオンし、そのときの信号Ｙの電圧がコンデン
サ１３、１７に保持される。すなわち、タイミングＴ１
でハイレベルの制御信号Ｓ１がアナログスイッチ１２に
入力されると、アナログ・スイッチ１２はオンし、信号
Ｙがコンデンサ１３に印加される。そして制御信号Ｓ１
がローレベルになると、アナログスイッチ１２はオフ
し、コンデンサ１３はその直前の信号Ｙの電圧Ｄ１を保
持する。この電圧Ｄ１はオペアンプ１９０の非反転入力
１９０ａに入力される。その後、制御信号Ｓ３がハイレ
ベルになると、トランジスタＮ５５がオンし、トランジ
スタＮ５６がトランジスタＮ５７とトランジスタＰ５１
との間に接続されることになり、図２の回路は入力端子
１９０ａと入力端子１９０ｄとの間の電位差を増幅する
差動アンプとして動作する。
定の周期でハイレベルの制御信号Ｓ１、Ｓ２が入力され
てそれぞれオンし、そのときの信号Ｙの電圧がコンデン
サ１３、１７に保持される。すなわち、タイミングＴ１
でハイレベルの制御信号Ｓ１がアナログスイッチ１２に
入力されると、アナログ・スイッチ１２はオンし、信号
Ｙがコンデンサ１３に印加される。そして制御信号Ｓ１
がローレベルになると、アナログスイッチ１２はオフ
し、コンデンサ１３はその直前の信号Ｙの電圧Ｄ１を保
持する。この電圧Ｄ１はオペアンプ１９０の非反転入力
１９０ａに入力される。その後、制御信号Ｓ３がハイレ
ベルになると、トランジスタＮ５５がオンし、トランジ
スタＮ５６がトランジスタＮ５７とトランジスタＰ５１
との間に接続されることになり、図２の回路は入力端子
１９０ａと入力端子１９０ｄとの間の電位差を増幅する
差動アンプとして動作する。
【００１８】次にタイミングＴ２でハイレベルの制御信
号Ｓ２がアナログスイッチ１６に入力されると、アナロ
グスイッチ１６はオンし、信号Ｙがコンデンサ１７に印
加される。そして制御信号Ｓ２がローレベルになると、
アナログスイッチ１６はオフし、コンデンサ１７はその
直前の信号Ｙの電圧Ｄ２を保持する。この電圧Ｄ２はオ
ペアンプ１９０の非反転入力１９０ｂに入力される。そ
の後、制御信号Ｓ４がハイレベルになると、トランジス
タＮ５１がオンし、トランジスタＮ５３がトランジスタ
Ｎ５７とトランジスタＰ５１との間に接続されることに
なり、図２の回路は入力端子１９０ｂと入力端子１９０
ｄとの間の電位差を増幅する差動アンプとして動作す
る。以後、同様にして、ハイレベルの制御信号Ｓ１、Ｓ
２が与えられるごとに信号Ｙの電圧（Ｄ３、Ｄ４、・・・
）がサンプルされてコンデンサ１３、１７に保持さ
れ、バッファを介して出力される。
号Ｓ２がアナログスイッチ１６に入力されると、アナロ
グスイッチ１６はオンし、信号Ｙがコンデンサ１７に印
加される。そして制御信号Ｓ２がローレベルになると、
アナログスイッチ１６はオフし、コンデンサ１７はその
直前の信号Ｙの電圧Ｄ２を保持する。この電圧Ｄ２はオ
ペアンプ１９０の非反転入力１９０ｂに入力される。そ
の後、制御信号Ｓ４がハイレベルになると、トランジス
タＮ５１がオンし、トランジスタＮ５３がトランジスタ
Ｎ５７とトランジスタＰ５１との間に接続されることに
なり、図２の回路は入力端子１９０ｂと入力端子１９０
ｄとの間の電位差を増幅する差動アンプとして動作す
る。以後、同様にして、ハイレベルの制御信号Ｓ１、Ｓ
２が与えられるごとに信号Ｙの電圧（Ｄ３、Ｄ４、・・・
）がサンプルされてコンデンサ１３、１７に保持さ
れ、バッファを介して出力される。
【００１９】なお、トランジスタ２２は、制御信号Ｓ
３、Ｓ４が共にローレベルとなる間にハイレベルの制御
信号Ｒがゲートに与えられてオンし、バッファ２０の出
力をグランドにショートする。従ってバッファの出力電
圧は、コンデンサ１３が保持する電圧からコンデンサ１
７が保持する電圧に、あるいはコンデンサ１７が保持す
る電圧からコンデンサ１３が保持する電圧に切り替わる
際、一定の期間、グランドレベルとなる。
３、Ｓ４が共にローレベルとなる間にハイレベルの制御
信号Ｒがゲートに与えられてオンし、バッファ２０の出
力をグランドにショートする。従ってバッファの出力電
圧は、コンデンサ１３が保持する電圧からコンデンサ１
７が保持する電圧に、あるいはコンデンサ１７が保持す
る電圧からコンデンサ１３が保持する電圧に切り替わる
際、一定の期間、グランドレベルとなる。
【００２０】上記実施例では、オペアンプ１９０の差動
アンプの定電流回路をＮチャンネルのＭＯＳトランジス
タで構成したが、これをＰチャンネルのＭＯＳトランジ
スタによって構成してもよく、その場合のオペアンプの
回路図を図４に示す。定電流回路を構成するＰチャンネ
ルのＭＯＳトランジスタＰ７１の一端は電源ＶＤＤに接
続され、またゲートには所定の電圧Ｖｂｂが印加されて
いる。ＮチャンネルのＭＯＳトランジスタＮ１、Ｎ２の
一端は共にグランドに接続され、また各ゲートはいずれ
もトランジスタＮ１の他端に接続されている。
アンプの定電流回路をＮチャンネルのＭＯＳトランジス
タで構成したが、これをＰチャンネルのＭＯＳトランジ
スタによって構成してもよく、その場合のオペアンプの
回路図を図４に示す。定電流回路を構成するＰチャンネ
ルのＭＯＳトランジスタＰ７１の一端は電源ＶＤＤに接
続され、またゲートには所定の電圧Ｖｂｂが印加されて
いる。ＮチャンネルのＭＯＳトランジスタＮ１、Ｎ２の
一端は共にグランドに接続され、また各ゲートはいずれ
もトランジスタＮ１の他端に接続されている。
【００２１】ＰチャンネルのＭＯＳトランジスタＰ７
７、Ｐ７４の一端は共にトランジスタＮ１の上記他端に
接続され、トランジスタＰ７７、Ｐ７４の他端はそれぞ
れ、アナログスイッチとして機能するＰチャンネルのＭ
ＯＳトランジスタＰ７６、Ｐ７２を介してトランジスタ
Ｐ７１の他端に接続されている。そしてトランジスタＰ
７７、Ｐ７４のゲートはそれぞれ非反転入力端子１９０
ａ、１９０ｂに接続され、トランジスタＰ７６、Ｐ７２
のゲートには制御信号Ｓ４、Ｓ３がそれぞれ入力されて
いる。また、ゲートがオペアンプの反転入力端子１９０
ｄに接続されているＰチャンネルのＭＯＳトランジスタ
Ｐ７５はＰチャネルのＭＯＳトランジスタＰ７３を介し
てトランジスタＰ７１の他端とトランジスタＮ２の他端
との間に接続され、トランジスタＰ７５及びＮ２の接続
点がオペアンプの出力端子１９０ｃに接続されている。
そしてトランジスタＰ７３のゲートはグランドに接続さ
れている。
７、Ｐ７４の一端は共にトランジスタＮ１の上記他端に
接続され、トランジスタＰ７７、Ｐ７４の他端はそれぞ
れ、アナログスイッチとして機能するＰチャンネルのＭ
ＯＳトランジスタＰ７６、Ｐ７２を介してトランジスタ
Ｐ７１の他端に接続されている。そしてトランジスタＰ
７７、Ｐ７４のゲートはそれぞれ非反転入力端子１９０
ａ、１９０ｂに接続され、トランジスタＰ７６、Ｐ７２
のゲートには制御信号Ｓ４、Ｓ３がそれぞれ入力されて
いる。また、ゲートがオペアンプの反転入力端子１９０
ｄに接続されているＰチャンネルのＭＯＳトランジスタ
Ｐ７５はＰチャネルのＭＯＳトランジスタＰ７３を介し
てトランジスタＰ７１の他端とトランジスタＮ２の他端
との間に接続され、トランジスタＰ７５及びＮ２の接続
点がオペアンプの出力端子１９０ｃに接続されている。
そしてトランジスタＰ７３のゲートはグランドに接続さ
れている。
【００２２】このような構成のオペアンプは図２のオペ
アンプ１９０と全く同一の機能を果たすので、図１のオ
ペアンプ１９０をこのオペアンプで置き換えることが可
能である。
アンプ１９０と全く同一の機能を果たすので、図１のオ
ペアンプ１９０をこのオペアンプで置き換えることが可
能である。
【００２３】
【発明の効果】以上説明したように本発明のサンプルホ
ールド回路では、サンプリングした信号電圧を保持する
コンデンサの電圧は直接にコンデンサと接続されたオペ
アンプの非反転入力端子に入力される。従って、従来の
ようにコンデンサの電荷を他のコンデンサに移す必要が
なく、サンプリングされた信号電圧は減衰することなく
そのまま出力される。さらに、必要とされるコンデンサ
の数が少なくなり、またコンデンサの削減に伴って２つ
のアナログスイッチおよびＭＯＳトランジスタも不要と
なるので、回路構成は簡素となり、回路の小型化、低コ
スト化、ならびに低消費電力化が可能となる。また、回
路を集積回路とする場合にはそのチップ面積を縮小する
ことができる。
ールド回路では、サンプリングした信号電圧を保持する
コンデンサの電圧は直接にコンデンサと接続されたオペ
アンプの非反転入力端子に入力される。従って、従来の
ようにコンデンサの電荷を他のコンデンサに移す必要が
なく、サンプリングされた信号電圧は減衰することなく
そのまま出力される。さらに、必要とされるコンデンサ
の数が少なくなり、またコンデンサの削減に伴って２つ
のアナログスイッチおよびＭＯＳトランジスタも不要と
なるので、回路構成は簡素となり、回路の小型化、低コ
スト化、ならびに低消費電力化が可能となる。また、回
路を集積回路とする場合にはそのチップ面積を縮小する
ことができる。
【図１】本発明のサンプルホールド回路の一実施例の回
路図である。
路図である。
【図２】図１のサンプルホールド回路のオペアンプの詳
細な構成を示す回路図である。
細な構成を示す回路図である。
【図３】図１のサンプルホールド回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】図１のサンプルホールド回路のオペアンプの他
の構成例を示す回路図である。
の構成例を示す回路図である。
【図５】従来のサンプルホールド回路の回路図である。
【図６】図５のサンプルホールド回路のオペアンプの詳
細な構成を示す回路図である。
細な構成を示す回路図である。
【図７】図５のサンプルホールド回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１０ 制御信号線 １２、１６ アナログスイッチ １３、１５、１７ コンデンサ ２０ バッファ ２１、２２ ＭＯＳトランジスタ ２５ 入力信号線 １９、１９０ オペアンプ Ｎ１、Ｎ２、Ｎ５１〜Ｎ５７ ＮチャンネルＭＯＳトラ
ンジスタ Ｐ５１、Ｐ５２、Ｐ７１〜Ｐ７７ ＰチャンネルＭＯＳ
トランジスタ
ンジスタ Ｐ５１、Ｐ５２、Ｐ７１〜Ｐ７７ ＰチャンネルＭＯＳ
トランジスタ
Claims (1)
- 【請求項１】 入力信号線に夫々アナログスイッチを介
して接続されており入力信号電圧を保持するための２つ
のコンデンサと、該２つのコンデンサに保持された電圧
を読み込むべく前記２つのコンデンサと夫々直接に接続
された２つの非反転入力端子と前記２つの非反転入力端
子を選択する制御信号を入力する制御端子と増幅された
前記非反転入力端子を介して読み込まれた電圧を外部に
出力する出力端子と該出力端子に接続された反転入力端
子とを有した増幅回路とを備えており、前記増幅回路は
前記制御端子を介して入力される前記制御信号に従って
前記２つの非反転入力端子を介して読み込んだ電圧を交
互に増幅して出力するように構成されていることを特徴
とするサンプルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060200A JP2698222B2 (ja) | 1991-03-25 | 1991-03-25 | サンプルホールド回路 |
| US07/855,677 US5296751A (en) | 1991-03-25 | 1992-03-23 | Sample-and-hold circuit |
| EP92302539A EP0506344B1 (en) | 1991-03-25 | 1992-03-25 | Sample-and-hold circuit |
| DE69220274T DE69220274T2 (de) | 1991-03-25 | 1992-03-25 | Abtast- und Halteschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060200A JP2698222B2 (ja) | 1991-03-25 | 1991-03-25 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04295699A JPH04295699A (ja) | 1992-10-20 |
| JP2698222B2 true JP2698222B2 (ja) | 1998-01-19 |
Family
ID=13135279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060200A Expired - Fee Related JP2698222B2 (ja) | 1991-03-25 | 1991-03-25 | サンプルホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5296751A (ja) |
| EP (1) | EP0506344B1 (ja) |
| JP (1) | JP2698222B2 (ja) |
| DE (1) | DE69220274T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642255B2 (ja) * | 1991-04-25 | 1997-08-20 | シャープ株式会社 | サンプルホールド回路 |
| JP2002368592A (ja) * | 2001-06-11 | 2002-12-20 | Oki Electric Ind Co Ltd | サンプル・ホールド回路 |
| TWI300936B (en) * | 2006-07-03 | 2008-09-11 | Novatek Microelectronics Corp | A high-accuracy sample and hold circuit |
| US8952729B2 (en) * | 2013-04-03 | 2015-02-10 | BAE Systems Imaging Solutions Inc. | Sample and hold circuit with reduced noise |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS57162185A (en) * | 1981-03-30 | 1982-10-05 | Nippon Telegr & Teleph Corp <Ntt> | Sample holding circuit |
| JPS59124505A (ja) * | 1982-12-30 | 1984-07-18 | Tsuda Kogyo Kk | 解放機構付き回転駆動伝達装置およびボ−ル盤等の自動送り装置 |
| JPS619900A (ja) * | 1984-06-25 | 1986-01-17 | Nippon Gakki Seizo Kk | サンプル・ホ−ルド回路 |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| WO2000000600A2 (en) * | 1997-09-22 | 2000-01-06 | Chang Lung Ji | Lentiviral vectors, comprising modified major donor splice sites and major packaging signals |
-
1991
- 1991-03-25 JP JP3060200A patent/JP2698222B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-23 US US07/855,677 patent/US5296751A/en not_active Expired - Lifetime
- 1992-03-25 EP EP92302539A patent/EP0506344B1/en not_active Expired - Lifetime
- 1992-03-25 DE DE69220274T patent/DE69220274T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69220274D1 (de) | 1997-07-17 |
| DE69220274T2 (de) | 1998-01-02 |
| JPH04295699A (ja) | 1992-10-20 |
| US5296751A (en) | 1994-03-22 |
| EP0506344A3 (en) | 1993-01-13 |
| EP0506344A2 (en) | 1992-09-30 |
| EP0506344B1 (en) | 1997-06-11 |
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