JPS62180613A

JPS62180613A - 光電変換装置

Info

Publication number: JPS62180613A
Application number: JP2328486A
Authority: JP
Inventors: Katsunori Hatanaka; 勝則畑中; Shunichi Uzawa; 鵜澤　俊一; Katsumi Nakagawa; 克己中川; Toshiyuki Komatsu; 利行小松
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1986-02-04
Filing date: 1986-02-04
Publication date: 1987-08-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は光電変換装置に係り、特に並：動入力信号１を
ｉ列出力信号に変換子□るためあス渣ツチアレイを有す
る光電変換装置に関する。　　□「ｉ米技門ｊ第４図は、□従来の光電変換装置のＬｍ”′を示す概略
品−路図である。　　　　′　　□ 商図におＪくて、光センサＳｉ　（ｉ＝１’、２．パ・
・・）には入射光量に対応した光電流が流れ、□それに
よって電−蓄ｍＡコンデンサＣｉに重置が蓄積される。

続いて、”ｖ；　）レジスタ７′０２の一タ曜出力端子
Ｑｉから順＆Ｈし現ルが出力され、アナ晶夛スイッチＳ
Ｗ、ｉ４−次ＯＮ族態とする。アナ。グオ斗ッチ５Ｗｔ
ｉがｏＮｉｍに赫フことで、電荷−積用□コンデンサＣ
ｉに蓄積されている電荷が共通信号線７０１を通して流
れ、その電流が増幅器７０３によって増幅されて出力さ
れる。

なお、ここでは電荷蓄積用コンデンサＣｉおよび共通信
号線７０１をリセットするためのスイッチ手段は省略さ
れているが、コンデンサＣｉからの読出しが終了すると
、共通信号線７０１はリセットされ、続いてコンデンサ
Ｃｉ＋１からの読出しが行われる。

［発明が解決しようとする問題点］しかしながら、このような従来の光電変換装置では、ア
ナログスイッチ５Ｗｔｉのゲート・ソース間容量による
ノイズ成分が共通信号線７０１および増幅器７０３を通
して出力されるために、シリアルに出力される信号のＳ
／Ｎ値が低下するという問題点を有していた。

［問題点を解決するための手段］本発明による光電変換装置は、配列された複数個の光電
変換素子の各々に対して設けられたコンデンサに蓄積さ
れた電荷をマトリクス転送し、マトリクス転送された信
号をスイッチアレイ手段によって直列出力する光電変換
装置において、前記マトリクス転送を行うためのマトリ
クス配線部は、前記コンデンサの信号線に交差しないよ
うに前記光電変換素子に対して反対側に配置され、前記スイッチアレイ手段は、マトリクス転送された信号
を順次転送するための第一のスイッチ手段と、該第−の
スイッチ手段によって転送された入力信号を読出すため
の第一・の読出し手段と、前記第一のスイッチ手段に対
応して設けられ、各々対応する第一のスイッチ手段と同
時に動作する第二のスイッチ手段と、該第二のスイッチ
手段からの出力を読出すための第二の読出し手段と、前
記第一および第二の読出し手段の各出力を入力して、そ
の差に対応する信号を出力する差動手段とを有すること
を特徴とする。

［作用］このように、各々対応する第一のスイッチ手段と同時に
動作する第二のスイッチ手段によって第一のスイッチ手
段と同様のノイズを発生させ、このノイズを上記差動手
段によ、って消去することができる。

さらに、上記マトリクス配線部は、上記コンブチ、すの
信号線に交差しないように設けられているために、クロ
ストークのない鼻好な読出し信号を得ることができる。

［実施例］以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明による光電変換装置の一実施一の全体
的な構成を示す回路図である。

同図において、光電変換素子部ｌに配列された光電変換
素子は、ここでは光導電型素子が用いられている。電荷
蓄積用コンデンサ部２は各光電変換素子に流れる光電流
に対応した電荷を蓄積すそ・フイ・チ素子部３には・各
電荷蓄積用″′デンサ毎に二個のスイッチ素子、（転送
用スイッチ素子５およびリセット用スイッチ素子６）が
接続され、このスイッチ素子として本実施例ではＴＰＴ
（薄膜トランジスタ）を使用している。マトリクス部４
は、スイッチ素子部３の各トランジスタのゲートのスイ
ッチ動作を行わせるためのものであり、各スイッチ素子
から引出されたゲート線は、ｍ木ずつｎブロックに分割
されている。そして、各ブロックにおいて１ビツト、２
ビツト・ｅ１ｍビットとして同番号ビットが共通ゲート
線に各々接続されている。

転送用スイッチ５は電荷蓄積用コンデンサに蓄積された
電荷を転送するためのものであり、リセット用スイッチ
素子６はその転送用スイッチ素子５により電荷を転送し
た後、電荷蓄積用コンデンサのリフレッシュを行う。

コンデンサ部７の各コンデンサは、ブロック毎に共通接
続された転送用スイッチ素子６に各々接続され、スイッ
チ素子６を通して転送された電荷を蓄積する。また、光
電変換素子に駆動電圧を印加するための電源８、スイッ
チ素子５および６を動作させるためのゲートドライバ９
、電荷蓄積用コンデンサをリセ・ン卜するためのリセッ
ト用スイッチ素子６に印加されたリセットバイアス１０
、コンデンサ部７に転送された電荷をシリアルに出力す
るためのスイッチアレイ１１（後述する。）、スイッチ
アレイ１１の二個の出力端子に接続された差動増幅器１
２とを有している。

このような構成は、スイッチ素子部３のゲート駆動マト
リクス部４を、電荷蓄積用コンデンサ部２からの信号線
に交差しないように、光電変換素子部１よりも上方に配
置しているために、クロストークが少ないという効果を
有する。

、上記構成において、電源８より駆動電圧が印加された
光電変換素子部１に光電流が流れ、その出力に応じた電
荷が電荷蓄積用コンデンサ部２の各コンデンサに蓄積さ
れる。

次いで、ゲートドライバ９によりスイッチ素子部３のゲ
ートを各ブロックにつき順次１木ずつ０￥させ、これに
より転送用スイッチ素子５がＯＮするとともに前ビット
のリセット用スイッチ素子６がＯＮする。その結果、電
荷蓄積用コンデンサの電荷が転送用スイッチ素子５を通
してコンデンサ７に各々蓄積されるとともに、前ビット
の電荷蓄積用コンデンサカリフレッシュされる。コンデ
ンサ７に蓄積された電荷は、スイッチアレイ１１により
次に述べるようにしてシリアルに差動増幅器１２へ出力
される。

第２図は、本実施例におけるスイッチアレイの一例を示
す回路図である。

同図において、信号入力端子８１〜ＳＩｌは、それぞれ
リセット用アナログスイッチＳＷｄ　ｔ　”、ＳＷｄｍ
を介してリセットバイアス端子１０１に接続され、リセ
ットバイアス端子１０１には電圧ｖｂｔが印加されてい
る。さらに、信号入力端子Ｓ１〜Ｓｍは、それぞれアナ
ログスイッチＳＷｔ　、〜ＳＷｔ、ｑを介して共通信号
線１０２に接続されている。　　、　　　　。

また、アナログスイッチｓｗｔ　１．〜ＳＷｔｍに各々
に対応してアナログスイッチＳＷｒ　１〜ＳＷｒｍが設
けられ、それらの一端は共通にリセットバイアス端子１
０１に接続され、他端は共通線１０３に接続されている
。

アナログスイッチＳＷｔ　１〜ＳＷｔ、１１およびＳＷ
ｒ　１〜！ｌｌｉＷｒｍの各対応するビットの制御端子
は、共通にゲート回路ＧＴ１〜ＧＴｍの出力端子に接続
されている：。また、リセット用のアナログスイッチＳ
Ｗｄ　１〜８Ｗｄｍの制御端子は、それぞ１れ次にビッ
トのゲート回路ＧＴ２〜ＧＴｍ＋１の出力端子に接続さ
れている。

ゲート回路ＧＴＩ〜ＧＴｍ＋１の論理的に否定されてい
ない入力端子には、それぞれシフトレジスタ１．０４の
並列出力端子０１〜Ｑｍ＋　１に接続され、また論理的
に否定された入力端子には、共通にディセイ、プル信号
φｄが入力する。

末だ、ディセイブツ信号φｄは、アナログスイッチ１０
５および１０１３の制御端子にも入力する。

アナログスイッチ１０５および１０Ｂの一端は、それぞ
れ、共湧信号線１０２および共通線１０３に接続され１
．他端は共通にリセットバイアス端子１０１に接続、さ
れている。　　　　　　　　：：さらに、共通信号線１
０２および共通線１０３は、各７　トランジスタ１０７
および１０８のドレイン端子に接続され、両トランジス
タのソース端子には電圧Ｖｓｓが印加されている。トラ
ンジスタ１０７および１０８のゲート端子はフリップフ
ロップ（以下、ＦＦという。）１０９のＱ端子に接続□
され、Ｑ端子からチップイネーブル信□号ＧＥが出力さ
れる。Ｆ＃ｔｏｓのセット端子Ｓはシフトレジスタ１０
４の出力１端子Ｑ１に接続され、ＦＦ１０９のリセ′芽
ト端子Ｒは同じく出力端子Ｑ１１＋１に接続されている
。

さらに、共通信号線１０２および共通線１０３は、ソー
スホロワの電界効果型トランジスタ１１０′および１１
１のゲート端子に各々接続され・ている。これらトラン
ジスタ１１０および１１１のドレイン端子には電圧Ｖｄ
ｄが印加され、ソース端子１はＳｉｇ端子およびＣｏｍ
ｐ端子にそれぞれ接・続されている。後述するように、
Ｓｉｇ端子には信、号入力端子Ｓ、ｉ〜Ｓ１１の信号お
よびアナログスッチ５Ｗｔ１〜ＳＷｔｍのゲート・ソー
ス容量によるノイズが順次現、われ、、Ｃｏｍｐ端子に
はアナログスイッチＳＷｒ　１〜５Ｉ１１．ｒ■のゲー
ト・、ソース容量によるノイズが順次現わ１れる。

Ｓｉｇ端子およびＣａｍｐ端子は差動アンプ１１２の非
反転端子および反転端子に各々接続され、アナログスッ
チｓｗｔ　１〜ＳＷｔｍのゲート・ソース容量によるノ
イズとアナログスイッチＳＷｒ　１〜ＳＷｒｍのゲート
・ソース容量によるノイズとがキャンセルされて、信号
入力端子Ｓ１〜５ｆｆｌの信号が出力端子から出力され
る。

また、トランジスタ１１０および１１１は、リセットバ
イアス電圧ｖｂｔによってバイアスされて動作するため
に、電圧ｖｂｔを適当に設定することによて、トランジ
スタ１１０および１１１をトランジスタ特性の直線性の
良い領域で動作させることができる。

また、共通信号線１０２および共通線１０３に現われる
電圧を読出す方式であるために、各アナログスイッチの
コンダクタンスｇｍがある値以上であれば、そのバラツ
キによってＳ／Ｎが低下することはない。更に、電圧読
出し方式であるために、上記アナログスイッチのゲート
・ソース容量によるノイズが電圧シフトとして現われ、
それらノイズをキャンセルすることが容易となる。

また、後述するように、ソースホロワのトランジスタ１
１０および１１１がバッファとなっているために、本実
施例を多数接続する場合に、Ｓｉｇ端子およびＣｏｍｐ
端子をワイヤードオアで接続し、差動アンプ１１２に入
力させることができる。

次に、このような構成を有するスイッチアレイの動作を
第３図を参照しながら説明する。

第３図は、スイッチアレイの動作を説明するための波形
図である。

まず、クロックパルスＣｐがシフトレジスタ１０４およ
びＦＦ１０９に入力し、クロックパルスＣｐに同期しパ
ルス幅の小さいディセイブル信号φｄがゲー）回Ｌｔ８
０Ｔｚ〜ＧＴｍ＋１　とアナログスイッチ１０５および
１０６に入力しているものとする。

この状態で、シフトレジスタ１０４のＳｉｎ端子に開始
パルスが入力すると、クロックパルスＣｐのタイミング
で先ず出力端子Ｑ１からＨレベルが出力される。

これによって、ゲート回路ＧＴ、にＨレベルが入力する
が、この時点ではディセイブル信号φｄがＨレベルであ
るためにゲート回路ＧＴ、はＯＦＦ状態であり、したが
って、アナログスイッチｓｗｔ　１およびＳＷｒ　１は
ＯＦＦ状態のままである。また、Ｈレベルのディセイブ
ル信号φｄによってアナログスイッチ１０５および１０
８はＯＮ状態となり、共通信号線１０２および共通線１
０３をリセットバイアス電圧ｖｂｔに設定する。

これと同時に、出力端子Ｑ１からＨレベルはＦＦ１０８
のセット端子Ｓに入力し、これによりＦＦ１０９の□出
力端子Ｑからはチップイネーブル信号ＧＥとして、Ｌレ
ベルが出力され、トランジスタ１０７および１σ８をＯ
ＦＦ状態にする。

・続いて、ディセイブル信号φｄが立下がると、ゲート
回路ＧＴ、はＯＮ状態、アナログスイッチ１０５および
１０ＢをＯＦＦ状態となる。

・□これによって、シフトレジスタ１０４の出力端子Ｑ
１からのＨレベルがゲート回路ＧＴ、を通してアナログ
スイッチｓｗｔ　１およびＳＷｒ　１の制御端子に入力
し、これらアナログスイッチをＯＮ状態とする。アナロ
グスイッチＳＷｔ　、がＯＮ状態となることで、信号入
力端子Ｓ１に入力されている光導電型センサの出力電圧
が共通信号線１０２に読出される。また同時にアナログ
スイッチＳＷｒ　１がＯＮ状態となることで、アナログ
スイッチＳＷｔ　１　と同等のノイズがリセットバイア
ス電圧ｖｂｔからの電圧シフトとして共通線１０３′に
現われる。

そして、共通信号線１０２に現われた電圧はトランジス
タ１１０を介して差動アンプ１１２に、共通線１０３に
現われた電圧はトランジスタ１１１を介して差動アンプ
１１２に各々入力し、それらの差をとることで、アナロ
グスイッチによるノイズがキャンセルされた信号入力端
子Ｓ１の第１ビツトの信号が出力される。

続いて、シフトレジスタ１０４の出力端子Ｑ２からＨレ
ベルが出力され、：第１ビツトと同様に信号入力端子Ｓ
２の第２ビツトの信号が出力される。

ただし、その際、ゲート回路ＧＴ２の出力によって第１
ビツトのアナログスイッチＳＷｄ　１がＯＮ状態となり
、信号入力端子Ｓ１が電圧ｖｂｔにリセットされる。

以上の動作が信号入力端子Ｓｙａの第ｍビットまで順次
繰返され、光導電型センサの出力が順次シリアルに出力
される。その際、シフトレジスタ１０４の出力端子Ｑｍ
からＨレベルが出力されると、５Ｏｕｔ端子から次段に
接続されたスイッチアレイ装置のＳｉｎ端子へＨレベル
が出力される。

そして最後にシフトレジスタ１０４の出力端子ＱＢ＋１
からＨレベルが出力されると、アナログスイッチＳＷｄ
ｍがＯＮ状態となり信号入力端子Ｓ１１が電圧ｖｂｔに
リセットされるとともに、ＦＦ１０９がリセットされ、
チップイネーブル信号ＧＥとしてＨレベルが出力され、
トランジスタ１０７および１０８をＯＮ状態とする。こ
れによって共通信号線１０２および共通線１０３が電圧
Ｖｓｓ　　（ここでは接地電位）に固定され、ソースホ
ロワのトランジスタ１１０および１１１がＯＦＦ状態と
なる。

なお、ここではディセイブル信号φｄおよびチップイネ
ーブル信号ＣＥによってトランジスタ１０５および１０
６とトランジスタ１０７および１０８とが共にＯＮ状態
となる場合があるが、トランジスタ１１０および１１１
がＯＦＦ状態を維持すればよく、勿論、チップイネーブ
ル信号ＧＥがＨレベルの時はトランジスタ１０５および
１０６を常にＯＦＦ状態とするように構成してもよい。

［発明の効果］以上詳細に説明したように、本発明による光電変換装置
は、各々対応する第一のスイッチ手段と同時に動作する
第二のスイッチ手段によって第一のスイッチ手段と同様
のノイズを発生させ、このノイズを上記差動手段によっ
て消去するために、上記差動手段からの出力は、上記マ
トリクス転送された信号に正確に対応したＳ／Ｎ値の良
好な直列読出し信号となる。

また、上記マトリクス配線部は、上記コンデンサの信号
線に交差しなｄ・ようにシＬ杏られているために、クロ
ストークのない良好な読出し信号を得ることができる。

【図面の簡単な説明】

第１図は、本発明による光電変換装置の一実施例の回路
図、第２図は、本実施例におけるスイッチアレイの一例を示
す回路図、第３図は、スイッチアレイの動作を説明するための波形
図、第４図は、従来の光電変換装置の一部を示す概略的回路
図である。１０２−−・共通信号線１０３　・・−共通線１０４−・Φシフトレジスタ１０５　、１０１１１　・・・リセット用アナログスイ
ッチ１０？　、　１０８　・・・トランジスタ１０８　
・・φフリップフロップ１１０　、１１１　・・・バッファ用トランジスタ１１
２−・φ差動アンプＳ１〜Ｓ１１＋１争・信号入力端子ＳＷｄ　１〜ＳＷｄ腸・・・リセット用シナログスイッ
チ：　・ｓｗｔ　１〜ＳＷｔｍ・・・信号転送用オナログスイッ
チＳＷｒ　１〜ｓＷｒｍｅ　＊　ｅアナログスイ１チ手
続補正書（方式）昭和６１年　５月１５日特許庁長官　　宇　賀　道　部　　殿１４　事件の表示特願昭６１−２３２８４号２、　発明の名称光電変換装置３、　補正をする者事件との関係　　　特許出願人名　　称　（１００）キャノン株式会社ｊ０代理人住所　東京都港区虎ノ門五丁目１３番１号虎ノ門４０森
ビル昭和６１年　４月２２日６、　補正の対象図面及び委任状

Claims

【特許請求の範囲】

（１）配列された複数個の光電変換素子の各々に対して
設けられたコンデンサに蓄積された電荷をマトリクス転
送し、マトリクス転送された信号をスイッチアレイ手段
によって直列出力する光電変換装置において、前記マトリクス転送を行うためのマトリクス配線部は、前記コンデンサの信号線に交差しないよ
うに前記光電変換素子に対して反対側に配置され、前記スイッチアレイ手段は、マトリクス転送された信号を順次転送するための第一のスイッチ手
段と、該第一のスイッチ手段によって転送された入力信
号を読出すための第一の読出し手段と、前記第一のスイ
ッチ手段に対応して設けられ、各々対応する第一のスイ
ッチ手段と同時に動作する第二のスイッチ手段と、該第
二のスイッチ手段からの出力を読出すための第二の読出
し手段と、前記第一および第二の読出し手段の各出力を
入力して、その差に対応する信号を出力する差動手段と
を有することを特徴とする光電変換装置。