JPS6313581A

JPS6313581A - 固体撮像装置

Info

Publication number: JPS6313581A
Application number: JP61156002A
Authority: JP
Inventors: Shigeki Nishizawa; 重喜西澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1988-01-20
Anticipated expiration: 2013-07-16
Also published as: JP2776804B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、固体撮像装置に関するもので、例えば、光
電変換素子により形成される画素信号をＭＯＳＦＥＴ　
（絶縁ゲート形電界効果トランジスタ）を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。

〔従来の技術〕

従来より、フォトダイオードとスイッチＭＯ３ＦＥＴと
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭５９−６
３８９２号公報がある。

この固体撮像装置は、半ピツチ水平方向にずれかつ同時
に選択される垂直方向受光素子列の奇数列と偶数列の出
力の差をとることにより、カラー映像信号から垂直スメ
ア信号を除去するものである。

〔発明が解決しようとする問題点〕

上記固体撮像装置において、強烈な入射光に対してフォ
トダイオードからあふれ出す成分、すなわち、プルーミ
ングの量が大きくすぎると、それが非選択状態の隣接す
る垂直信号線にのるとともに一対の垂直信号線に対する
ブルーミング量が均一にならないこと、及びセンスアン
プ等の回路系で飽和することによって上記垂直スメア信
号を抑圧し得な（なるという問題が生じる。なお、上記
偽信号（スメア、ブルーミング）に関しては、例えば、
特開昭５７−１７２７６号公報に詳細に述べられている
。

この発明の目的は、簡単な構成により高品質の画像信号
を得ることのできる固体撮像装置を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、光電変換素子と、垂直走査線にその制御端子
が結合されるスイッチ素子とからなる画素セルと、同じ
列に配置された画素セルの出力ノードが共通に結合され
る垂直信号線と、水平走査線にその制御端子が結合され
、上記水平信号線を出力信号線に結合させるスイッチ素
子をマトリックス配置して画素アレイを構成し、上記水
平走査線を水平帰線期間に全てを選択状態にさせるよう
に　　　　　゛するものである。

〔作　用〕

上記した手段によれば、水平帰線期間において画素セル
を非選択状態にしておいて全垂直信号線を一定のプリチ
ャージレベルすることによって垂直信号線に含まれる偽
信号をクリアした状態からその読み出しを行うことがで
きる。

〔実施例〕

第１図には、この発明に係る固体撮像装置の一実施例の
要部回路図が示されている。同図の各回路素子は、公知
の半導体集積回路の製造技術によって、特に制限されな
いが、単結晶シリンコンのような１個の半導体基板上に
おいて形成される。

１つの画素セルは、フォトダイオードＤ１と垂直走査線
にそのゲートが結合されたスイッチＭＯＳＦＥＴＱＩか
ら構成される。上記フォトダイオードＤ１及びスイッチ
ＭＯＳＦＥＴＱＩからなる画素セルと同じ行（横方向）
に配置される他の同様な画素セルのスイッチＭＯＳＦＥ
ＴＱ２．Ｑ３等のゲートは、上記垂直走査線ｖ１に結合
される。

このことは、他の行（垂直走査線ｖ２ないしＶｍ）に配
置される画素セルにおいても同様である。

なお、同図では、２行分の画素セルに対してのみ回路記
号が付加されている。

上記垂直走査線Ｖｌに対応して設けられるフォトダイオ
ードＤ１とＭＯＳＦＥＴＱＩからなる画素セルの出力ノ
ードは、縦方向に延長される垂直信号線ＶＳ２に結合さ
れる。この垂直信号線ＶＳ２には、奇数番目の垂直走査
線Ｆ３等に対応して配置される同じ列（縦方向）の画素
セルの出力ノードが共通に結合される。また、垂直走査
線ｖ２に対応して設けられるフォトダイオードＤ４とＭ
ＯＳＦＥＴＱ４からなる画素セルの出力ノードは、同様
に縦方向に延長される水平信号線ＶＳＩに結合される。

この垂直信号線ＶＳＩには、偶数番目の垂直走査ｖＡＶ
４ないしＶｍに対応して配置される同じ列（縦方向）の
画素セルの出力ノードが共通に結合される。

上記垂直信号線ＶＳＩとＶＳ２は一対とされ、水平走査
線Ｈ１にそのゲートが共通に結合されたスイッチＭＯＳ
ＦＥＴＱＩ　ＯとＱｌｌを介してそれぞれ一対の出力信
号線Ｈ３２及びＨ３Ｉに結合される。

他の垂直信号線ＶＳ３とＶＳ４ないしＶＳｎ−１とＶｎ
もそれぞれ対とされ、上記同様に画素セルの出力ノード
が結合される。また、上記垂直信号線ＶＳ３とＶＳ４な
いしＶＳｎ−１とＶｎもそれぞれ水平走査線Ｈ２ないし
Ｈｎ”にそのゲートが共通に結合されるスイッチＭＯＳ
ＦＥＴＱ１２とＧ１３ないしＧ１４とＧ１５を介して上
記一対の出力信号線Ｈ３２とＨ３Ｉに結合される。上記
水平走査線Ｈ１ないしＨｎ’　には、水平シフトレジス
タＨ３Ｈにより形成される時系列的な選択信号が供給さ
れる。なお、上記水平走査線の数は、一対の垂直信号線
に対して共通に配置されるため、垂直信号線の数の半分
の数にされる。言い換えると、垂直信号線ＶＳｎに付加
された数値ｎに対して、水平走査線Ｈｎ°に付加された
数値ｎ”は１／２となる。

上記出力信号線Ｈ８２とＨ３Ｉとバイアス電圧ＶＢとの
間には、読み出し用の負荷抵抗Ｒ２，Ｒ１がそれぞれが
設けられる。これらの負荷抵抗２１、Ｒ１を通して、画
素セルが選択されたとき、フォトダイオードに蓄積され
た光信号に対応した電流が流れることによって、その画
素セルからの読み出し動作と、次の読み出し動作のため
のリセット（プリチャージ）動作とが同時に行われる。

上記負荷抵抗Ｒ２，Ｒ１により得られた電圧信号は、そ
れぞれ後述するようなプリアンプによって増幅され、信
号処理回路によりその差分が出力信号として送出される
。

この実施例では、特に制限されないが、上記各行の垂直
信号線ＶＳＩないしＶＳｎには、スメア、ブルーミング
等の偽信号を除去するために、上記垂直走査線ｖ１ない
しＶｎの選択動作は、次のように行われる。

垂直シフトレジスタＶＳＲは、垂直走査信号を形成する
。この垂直シフトレジスタＶＳＲの出力信号は、インタ
ーレス回路ＩＮＴＧに供給される。

このインターレス回路ＩＮＴＧの出力信号は、ゲート回
路Ｇ１ないしＧｍを介して各垂直走査線Ｖ１ないしＶｍ
に伝えられる。上記ゲート回路Ｇ１ないしＧｍの制御端
子は、１つ置きに共通化されて、フィールド制御端子Ｆ
１とＦ２に結合される。

すなわち、奇数番目のゲート回路Ｇ１．０３等の制御端
子は、奇数フィールド制御端子Ｆ１に結合され、偶数番
目のゲート回路Ｇ２、Ｇ４ないしＧｍ等のＷＩＩ１１１
１端子は、偶数フィールド制御端子Ｆ２に結合される。

奇数フィールド制御端子Ｆ１に選択信号が与えられると
、最初の水平走査期間にインターレス回路ＩＮＴＧから
ゲート回路Ｇ１と０２に与えられる垂直走査線選択信号
は、ゲート回路Ｇ１を介して垂直走査線ｖ１のみに供給
される。この結果、垂直走査線ｖ１の選択信号によって
、偶数番目の垂直信号線ＶＳ２、ＶＳ４ないしＶＳｎに
結合される第１行目のフォトダイオードＤＩないしＤ３
の光信号のみが出力信号線Ｈ３Ｉ側に伝えられる。

この間、ゲート回路Ｇ２が閉じられることによって垂直
走査線ｖ２が非選択状態に置かれるとによって奇数番目
の垂直信号線ＶＳＩ、ＶＢ３ないしＶＳｎ−１には第２
行目のフォトダイオードＤ４ないしＤ６が結合されない
ことにより、これらの垂直信号線ｖＳ１、ＶＢ３ないし
ＶＳｎ−１には、上記偽信号のみが現れる。それ故、上
記出力信号Ｈ３１とＨ３２の差分をとることによって、
上記偶数番目の各垂直信号線ＶＳｎないしＶＳｎから得
られる光信号に含まれる上記偽信号を、上記垂直信号線
ＶＳＩＶＳ３ないしＶＳｎ−１から得られる偽信号によ
り相殺させることができる。

また、偶数フィールド制御端子Ｆ２に選択信号が与えら
れると、最初の水平走査期間にインターレス回路ＩＮＴ
Ｇからゲート回路Ｇ１と０２に与えられる垂直走査線選
択信号は、ゲート回路Ｇ２を介して垂直走査＆１ＩＶ２
のみに供給される。この結果、垂直走査線Ｖ２の選択信
号によって、奇数番目の垂直信号線ＶＳＩ、ＶＢ３ない
しＶＳｎ−１に結合される第２行目のフォトダイオード
Ｄ４ないしＤ６の光信号のみが出力信号線Ｉ（３２側に
伝えられる。この間、ゲート回路Ｇ１が閉じられること
によって垂直走査線■１が非選択状態に置かれるとによ
って偶数番目の垂直信号線ＶＳ２、ＶＢ４ないしＶＳｎ
には第１行目のフォトダイオードＤＩないしＤ３が結合
されないことにより、これらの垂直信号線ＶＳ２、ＶＢ
４ないしＶＳｎには上記偽信号のみが現れる。これによ
り、上記同様に上記垂直信号線ＶＳＩ、ＶＢ３ないしＶ
Ｓｎ−１から得られる光信号に含まれる偽信号を相殺さ
せることができる。

第４図には、上記プリアンプを含む信号処理回路の一実
施例を示すブロック図が示されている。

上記構成の固体撮像回路ＳＢからの一対の出力Ｈ３１，
！：Ｈ３２は、それぞれプリアンプＦＡＩとＰＡ２によ
って増幅される。上記プリアンプＰＡＩの出力信号は、
演算増幅回路ＯＰＩの非反転入力端子（＋）に供給され
る。この演算増幅回路ａｐｌの反転入力端子（−）には
、上記プリアンプＰＡ２の出力信号が供給されることに
よって、その差分の出力信号を形成する。この演算増幅
回路ＯＰ１の出力信号は、タイミング発生回路ＴＧによ
り形成される奇数フィールド信号Ｆ１により制御される
スイッチ回路Ｓ１を介して出力される。これによって、
奇数フィールドＦ１では、出力信号Ｈ３Ｉにおける偽信
号を含む光信号から、出力信号Ｈ３２の同様な偽信号を
減算することによって得られる光信号のみが得られる。

また、上記プリアンプＰＡ２の出力信号は、演算増幅回
路ＯＰ２の非反転入力端子（＋）に供給される。この演
算増幅回路ＯＰ２の反転入力端子（−）には、上記プリ
アンプＰＡＩの出力信号が供給されることによって、そ
の差分の出力信号を形成する。この演算増幅回路ＯＰ２
の出力信号は、タイミング発生回路ＴＧにより形成され
る偶数フィールド信号Ｆ２により制御されるスイッチ回
路Ｓ２を介して出力される。これによって、偶数フィー
ルドでは、出力信号Ｈ３２における偽信号を含む光信号
から、出力信号Ｈ３Ｉの同様な偽信号を減算することに
よって得られる光信号のみが得られるものとなる。

しかしながら、前述のように強烈な入射光に対しては、
フォトダイオードからあふれ出す成分、すなわち、ブル
ーミングの量が大きすぎるため、それを抑圧し得なくな
る。

そこで、この実施例では、上記水平走査線Ｈ１ないしＨ
ｎ’を、水平期間期間において全てハイレベルとして、
各スイッチＭＯＳＦＥＴＱＩ　ＯないしＱ１５を全てオ
ン状態にさせる。これにより、水平帰線期間において、
すわなち、全ての垂直走査線ｖｌないしＶｍが非選択状
態のときに、各垂直信号線ＶＳＩないしＶＳｎをプリチ
ャージレベル（ＶＢ）にすることができる、これによっ
て、ある行の読み出し動作において、上記プルーミング
によってあふれ出した偽信号が隣接する垂直信号線に現
れるものであっても、次の行の読み出し開始前に、リセ
ットさせることができるから高品質の画像信号を得るこ
とができる。

上記水平帰線期間におけるリセット動作は、例えば、水
平シフトレジスタＨ３Ｈの出力端子に、切り換えゲート
回路を設けて、水平帰線期間において水平シフトレジス
タＨ３Ｈの出力に無関係に全出力をハイレベルの選択状
態にさせることができる。

しかし、上記ゲート回路を設けると、その素子数が太き
（なることより、この実施例では、特に制限されないが
、次に説明するようなシフトレジスタが利用される。

第２図には、上記リセット機能を付加した水平シフトレ
ジスタＨ３Ｒの一実施例の具体的回路図が示されている
。

シフトレジスタＨ５Ｒを構成する前段の半ビツト回路は
、次の各回路素子により構成される。入力信号は、その
ドレインにシフトクロック信号ＣＫ２が供給される入力
ＭＯＳＦＥＴＱ２１のゲートに供給される。このＭＯＳ
ＦＥＴＱ２１のソースには、そのソース出力を伝達する
ダイオード形態のＭＯＳＦＥＴＱ２２が設けられる。こ
のダイオード形態のＭＯＳＦＥＴＣ２２のソース（カソ
ード側）と回路の接地電位Ｖｓｓとの間には、１ビット
分後段の回路の出力信号を受けるＭＯＳＦＥＴＣ２４が
設けられる。また、上記入力ＭＯＳＦＥＴＱ２１のソー
スと回路の接地電位Ｖｓｓとの間には、シフトクロック
信号ＣＫ２を受けるＭＯＳＦＥＴＱ２１が設けられる。

上記入力ＭＯＳＦＥＴＱ２１のゲートには、上記シフト
クロック信号ＣＫ１を受ける伝送ゲートＭＯＳＦＥＴＱ
２０を介して、初期信号ＩＮが供給される。上記前段の
半ビツト回路と対をなす後段の半ビツト回路は、上記類
似のＭＯＳＦＥＴＣ２５ないしＱ２Ｂから構成される。

ただし、後段側の入力ＭＯＳ　Ｆ　ＥＴＱ２５のドレイ
ンには、シフトクロック信号ＣＫｌが供給され、ＭＯＳ
ＦＥＴＱ２Ｂのゲートには、シフトクロック信号ＣＫ２
が供給される。上記入力ＭＯＳＦＥＴＱ２１とＣ２５の
ゲート、ソース間には、特に制限されないが、ブートス
トラップ容量Ｃ１，Ｃ２がそれぞれ設けられる。上記Ｍ
ＯＳＦＥＴＱ２３、Ｃ２７、Ｃ３１、Ｃ３９及びＣ４３
等には、それぞれ並列形態にされたリセット用ＭＯＳＦ
ＥＴＱ４５ないしＣ５０等が設けられる。これらの各Ｍ
ＯＳＦＥＴＱ４５ないしＣ５０のゲートには、初期信号
（入力信号）ＩＮが共通に供給される。

なお、上記回路の接地電位Ｖｓｓにそのソースが結合さ
れるＭＯＳＦＥＴＣ２３とＣ２４及びＣ２７とＱ２Ｂ並
びにＣ４５とＣ４６等は、初期設定と水平帰線期間にお
いて、その全出力をハイレベルにするため、特に制限さ
れないが、独立したＰ型のウェル領域に形成される。す
なわち、シフトレジスタを構成する上記同様なＮチャン
ネル間Ｏ３ＦＥＴは、第１図に示した画素アレイを構成
するＮチャンネルＭＯ５ＦＥＴとは別のＰ型ウェル領域
に形成される。

上記対とされる半ビツト回路による１ビット分の単位回
路が縦列形態にされることによって、上記水平シフトレ
ジスタＨ３Ｒが構成される。この実施例では、第２段目
の回路から、順に水平走査線Ｈ１ないしＨｎ’に対応し
た各出力信号が形成される。

次に、この実施例回路の動作を第３図に示したタイミン
グ図を参照して次に説明する。

シフトレジスタ水平帰線期間において電源電圧のようなハイレベルにさ
れる．このとき、ＭＯＳＦＥＴＣ２３．Ｃ２４等のソー
スと基板（ウェル領域）とが順バイアス状態にされるの
を回避するため、これらのＭＯＳＦＥＴＣ２３，Ｃ２４
等が形成されるＰ型のウェル領域は、電源電圧のような
ハイレベルにされる。また、上記シフトクロック信号Ｃ
ＫＩ及びＣＫ２もハイレベルにされる．これによって、
上記水平帰線期間においては、ＭＯＳＦＥＴＱ２　１及
びＣ２３，Ｃ２４がオン状態になって、上記クロック信
号ＣＫＩ及びＧＫ２及びハイレベルにされた端子Ｖｓｓ
により、各半ビツト回路の出力信号がハイレベルにされ
る。

したがって、各水平走査線Ｈ　ｔないしＨｎｏは、全て
ハイレベルにされることによって、上記画素アレ・ｆの
全垂直信号線ＶＳＩないしＶＳｎのリセット、言い換え
るならば、信号線ＶＳＩ等における偽信号の掃く出しが
行われる。

次に、先ず端子Ｖｓｓが回路の接地電位のようなＢロウレベルにされることによって、オン状態を維持する
ＭＯＳＦＥＴＱ２４、Ｑ２Ｂ等によって上記出力信号Ｈ
１ないしＨｎ゛等は全てハイレベルからロウレベルにさ
れる。そして、上記ハイレベルにされた各信号ＣＫＩＣ
Ｋ２が口うレベルにされると、シフトレジスタを構成す
る全てのＭＯＳＦＥＴがオフ状態にされる。このような
初期状態において、その水平走査の選択動作に先立って
、シフトクロック信号ＣＫ１のハイレベルに同期して入
力信号ＩＮがハイレベルにされる。これによって、ＭＯ
ＳＦＥＴＱ２０を介して入力ＭＯＳＦＥＴＱ２１のゲー
トにハイレベルが伝えられる。

上記ゲート電圧のハイレベルによってＭＯＳＦＥＴＱ２
１がオン状態にされる。これとともに、上記リセット用
ＭＯＳＦＥＴＱ４５ないしＱ５０とがオン状態になって
、上記キャパシタＣ１を除く全てのキャパシタＣ２ない
し０６等に残っていた電荷をリセットさせる。

次に、クロック信号ＣＫ２がハイレベルにされると、こ
のクロック信号ＣＫ２のハイレベルは上記ＭＯＳＦＥＴ
Ｑ２１を介してそのソース側に出力される。このとき、
上記ＭＯＳＦＥＴＱ２１のゲートとチャンネル間のゲー
ト容量及びプートストランプ容量Ｃ１により、そのゲー
ト電位が昇圧されることによって、上記クロック信号Ｃ
Ｋ２のハイレベルは、ＭＯＳＦＥＴＱ２１の持つしきい
値電圧によるレベル損失なくソース側に伝えられる。こ
のとき、クロック信号ＣＫＩのロウレベルによってＭＯ
ＳＦＥＴＱ２０はオフ状態にされているので、上記ＭＯ
ＳＦＥＴＱ２１の昇圧されたゲート電圧が入力信号ＩＮ
側に抜けてしまうことがない。このＭＯＳＦＥＴＱ２１
のソース電位のハイレベルは、ダイオード形態のＭＯＳ
　Ｆ　ＥＴＱ２２を介して次段の入力ＭＯＳＦＥＴＱ２
５のゲートに伝えられる。

次に、クロック信号ＣＫ２がロウレベルにされた後にク
ロック信号ＣＫＩがハイレベルにされると、上記同様な
動作によって、上記後段側の入力ＭＯＳＦＥＴＱ２５を
介して、クロック信号ＣＫ１のハイレベルが次段回路に
伝えられる。このとき、上記初段回路のキャパシタＣ１
は、クロック信号ＣＫＩのハイレベルによってオン状態
にされるＭＯＳＦＥＴＱ２４を通したロウレベルと、入
力信号ＩＮのロウレベルによりロウレベルにリセットさ
れる。このように前段回路の出力がロウレベルにされる
が、後段側の入力端子とはダイオードＭＯＳＦＥＴＱ２
２により結合されているので、上記後段側回路の入力Ｍ
ＯＳＦＥＴＱ２５における昇圧されたゲート電圧が抜け
てしまうことはない、このようにしてクロック信号ＣＫ
ＩとＣＫ２とにより１ビツトのシフト動作が行われる。

以下、同様な動作の繰り返しによって、次のシストクロ
ック信号ＣＫＩとＣＫ２にそれぞれ同期して、最初の水
平走査線Ｈ１に供給される選択信号から順に形成される
。すなわち、例示的に示された水平走査線１（１，Ｈ２
等に供給される各選択信号は、それぞれ順にクロック信
号ＣＫＩのハイレベルに同期してハイレベルにされ、ク
ロック信号ＣＫ２のハイレベルに同期してロウレベルに
されるものとなる。

この実施例では、上記ダイナミック構成のシフトレジス
タを用いるとともに、その回路の接地電位をクロック信
号や入力信号とともに水平帰線期間において共にハイレ
ベルにすることによって、その出力部にゲート回路等を
付加することなく簡単な構成によって全ての水平走査線
をハイレベルにすることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、１１）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして、画素セルの出力ノードが結
合される垂直信号線を出力信号線に結合させることによ
り、そのプリチャージ（リセット）動作を行わせること
ができる。これによって、強烈な入射光によりフォトダ
イオードからあふれ出した偽信号が存在しても、その読
み出し前にリセットさせることができるから、高画質の
映像信号を得ることができるという効果が得られる。

（２）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして画素セルの読み出し動作に用
いられる水平走査スイッチＭＯ３ＦＥＴを介して、上記
リセット動作を行わせるものであるため、その素子定数
のバラツキの影響を受けることなく垂直信号線からの信
号を精度良（取り出すことができるという効果が得られ
る。

（３）水平シフトレジスタとして、その回路の接地電位
及びクロック信号を共にハイレベルにして、上記全出力
を選択レベルにすることによって、簡単な回路により、
上記水平帰線期間での垂直信号線のリセット動作を行わ
せることができるという効果が得られる。

（４）上記口）ないしく２）と、半ピツチ水平方向にず
れかつ同時に選択される垂直方向受光素子列の奇数列と
偶数列の出力の差をとる信号処理回路とを組み合わせる
ことによって、より高品質の映像信号を得ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、水平帰線期間において比較的大きな寄生
容量を持つようにされた全垂直信号線及び出力線のリセ
ット（プリチャージ）を高速に行わせるため、出力線Ｈ
８ｌと１（３２には、抵抗Ｒ１，Ｒ２より小さな抵抗値
を持つ抵抗又は直接バイアス電圧ＶＢを供給するものと
してもよい、また、第１図の実施例回路において、垂直
走査線は、奇数フィールドと偶数フィールドとで１本分
づらせて一対づつ選択状態にするようにしてもよい、こ
れにより、インタレースに対して空間的重心を上下に移
動させた画像信号を得ることができる。また、各スイッ
チ素子は、ＭＯＳ　Ｆ　ＥＴのように制御端子を持ち、
アナログスイッチ動作を行うものであれば何であっても
よい。また、上記画素アレとシフトレジスタを構成する
各回路素子を、Ｐ型の半導体基板上に形成するものであ
ってせよい、この場合には、Ｐ型基板は、回路の接地電
位に固定される。

この発明は、固体撮像装置として広（利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、水平帰線期間において、全水平走査線を選
択状態にして全垂直信号線をリセットさせることにより
、強烈な入射光に対する偽信号があってもそれをその読
み出し前に排除することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す要因回路図、第２図は、その水平シフトレジスタの一実施例を示す回
路図、第３図は、その動作を説明するためのタイミング図、第４図は、上記第１図に示した画素アレイの出力信号の
信号処理回路の一実施例を示すブロック図である。３Ｂ・・画素アレイ、ＰＡｌ、ＰＡ２・・プリアンプ、
ＶＳＲ・・垂直シフトレジスタ、ＩＮＴＧ・・インター
レス回路、Ｈ３Ｒ・・水平シフトレジスタ、ＰＣ・・タ
イミング発生回路、ＯＰｌ。ＯＦ２・・演算増幅回路、Ｓｌ、３２・・スイッチ回路

Claims

【特許請求の範囲】１、光電変換素子と、垂直走査線にその制御端子が結合
されるスイッチ素子とからなる画素セルと、同じ列に配
置された画素セルの出力ノードが共通に結合される垂直
信号線と、水平走査線にその制御端子が結合され、上記
水平信号線を出力信号線に結合させるスイッチ素子から
なるマトリックス構成の画素アレイと、上記水平走査線
を択一的に選択状態にする水平走査信号と、水平帰線期
間に全てを選択状態にさせるクリア信号とを形成する水
平走査線選択回路とを含むことを特徴とする固体撮像装
置。２、上記水平信号線は、互いに隣接して配置される奇数
列と偶数列が一対とされ、共通の水平走査線の信号によ
り一対の出力線に結合されるものであり、第１フィール
ドおいて選択される各垂直走査線に対応して上記一方の
列の水平信号線に画素セルが配置され、第２フィールド
おいて選択される各垂直走査線に対応して上記他方の列
の水平信号線に画素セルが配置され、上記一対の出力線
から得られる信号の差分が出力信号とされるものである
ことを特徴とする特許請求の範囲第１項記載の固体撮像
装置。３、上記水平走査線選択回路は、そのゲートに入力信号
が供給され、ドレインに第２のクロック信号が供給され
るＭＯＳＦＥＴＱ２１と、このＭＯＳＦＥＴＱ２１のソ
ースと回路の接地電位との間に設けられ、そのゲートに
第１のクロック信号が供給され、ウェル領域に形成され
たＭＯＳＦＥＴＱ２４と、上記ＭＯＳＦＥＴＱ２１のソ
ースの信号を出力させるダイオード形態のＭＯＳＦＥＴ
Ｑ２２と、上記ＭＯＳＦＥＴＱ２２と回路の接地電位点
との間に設けられ、１ビット分後段の出力信号を受け、
ウェル領域に形成されたＭＯＳＦＥＴＱ２３からなる前
段回路と、そのゲートに上記前段回路からの出力信号が
供給され、ドレインに第１のクロック信号が供給される
ＭＯＳＦＥＴＱ２５と、このＭＯＳＦＥＴＱ２５のソー
スと回路の接地電位との間に設けられ、そのゲートに第
１のクロック信号が供給され、ウェル領域に形成された
ＭＯＳＦＥＴＱ２８と、上記ＭＯＳＦＥＴＱ２５のソー
スの信号を出力させるダイオード形態のＭＯＳＦＥＴＱ
２６と、上記ＭＯＳＦＥＴＱ２６と回路の接地電位点と
の間に設けられ、１ビット分後段の出力信号を受け、ウ
ェル領域に形成されたＭＯＳＦＥＴＱ２７からなる後段
回路とからなる単位回路が縦列形態にされたシフトレジ
スタであり、水平帰線期間において、上記第１及び第２
のクロック信号及び上記回路の接地電位及び上記ウェル
領域がハイレベルにされるものであることを特徴とする
特許請求の範囲第１又は第２項記載の固体撮像装置。