JP2776804B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2776804B2 JP2776804B2 JP61156002A JP15600286A JP2776804B2 JP 2776804 B2 JP2776804 B2 JP 2776804B2 JP 61156002 A JP61156002 A JP 61156002A JP 15600286 A JP15600286 A JP 15600286A JP 2776804 B2 JP2776804 B2 JP 2776804B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、固体撮像装置に関するもので、例えば、
光電変換素子により形成される画素信号をMOSFET（絶縁
ゲート形電界効果トランジスタ）を介して取り出す方式
の固体撮像装置に利用して有効な技術に関するものであ
る。 〔従来の技術〕 従来より、フォトダイオードとスイッチMOSFETとの組
み合わせからなる固体撮像装置が公知である。このよう
な固体撮像装置に関しては、例えば特開昭59−63892号
公報である。 この固体撮像装置は、半ピッチ水平方向にずれかつ同
時に選択される垂直方向受光素子列の奇数列と偶数列の
出力の差をとることにより、カラー映像信号から垂直ス
メア信号を除去するものである。 〔発明が解決しようとする問題点〕 上記固体撮像装置において、強烈な入射光に対してフ
ォトダイオードからあふれ出す成分、すなわち、ブルー
ミングの量が大きすぎると、それが非選択状態の隣接す
る垂直信号線にのるとともに一対の垂直信号線に対する
ブルーミング量が均一にならないこと、及びセンスアン
プ等の回路系で飽和することによって上記垂直スメア信
号を抑圧し得なくなるという問題が生じる。なお、上記
偽信号（スメア、ブルーミング）に関しては、例えば、
特開昭57−17276号公報に詳細に述べられている。 この発明の目的は、簡単の構成により高品質の画像信
号を得ることのできる固体撮像装置を提供することにあ
る。 この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的のものの概
要を簡単に説明すれば、下記の通りである。すなわち、
光電変換素子と、垂直走査線にその制御端子が結合され
るスイッチ素子とからなる画素セルと、同じ列に配置さ
れた画素セルの出力ノードが共通に結合される垂直信号
線と、垂直走査線にその制御端子が結合され、上記水平
信号線を出力信号線に結合させるスイッチ素子をマトリ
ックス配置して画素アレイを構成し、上記水平走査線を
水平帰線期間に全てを選択状態にさせるようにするもの
である。 また、垂直信号線に共通に結合された画素セルの列
は、互いに隣接して配置される奇数列と偶数列が一対と
され、第１フィールドにおいて選択される各垂直走査線
に対応して奇数列の画素セルが選択され、第２フィール
ドにおいて選択される各垂直走査線に対応して偶数列の
画素セルが選択されるように構成し、奇数列と偶数列の
画素セルの列は、共通の水平走査線にその制御端子が結
合した、一対のスイッチ素子により、偶数列の画素セル
の列は第１の出力信号に結合され、奇数列の画素セルの
列は第２の出力信号線に結合されるように構成し、水平
走査線に信号を出力する水平走査線選択回路を、スイッ
チ素子と同一の基板上に設けられたMOSFETからなるシフ
トレジスタで構成し、水平走査線選択回路は、水平走査
線を択一的に選択状態にする水平走査信号と、水平帰線
期間に全てを選択状態にするクリア信号とを形成し、該
クリア信号は水平走査線選択回路の接地電位をハイレベ
ルにすることで形成され、前記クリア信号を形成するた
めに、水平走査選択回路を構成するMOSFETのうち接地電
位にそのソースが結合されるMOSFETは、スイッチ素子が
設けられたウェル領域から独立したウェル領域に形成さ
れ、第１フィールドにおいては、第１の出力信号線から
得られる信号と、第２の出力信号線から得られる偽信号
の差分を出力信号とし、第２フィールドにおいては、第
２の出力信号線から得られる信号と、第１の出力信号線
から得られる偽信号の差分を出力信号とする。 〔作 用〕 上記した手段によれば、水平帰線期間において画素セ
ルを非選択状態にしておいて全垂直信号線を一定のプリ
チャージレベルすることによって垂直信号線に含まれる
偽信号をクリアした状態からその読み出しを行うことが
できる。 また、水平走査線選択回路を構成するMOSFETが設けら
れるウェル領域を、光電変換素子と垂直信号線とを結合
するスイッチMOSFETや、垂直信号線を出力信号線の結合
するスイッチMOSFETの設けられるウェル領域から独立し
て形成することで、水平帰線期間に、水平走査線の全て
を選択状態にするクリア信号の形成を、水平線選択回路
の接地電位をハイレベルにするといった、水平線選択回
路に特別な回路を付加することのない簡単な構成で行う
ことができる。 〔実施例〕 第１図には、この発明に係る固体撮像装置の一実施例
の要部回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリンコンのような１個の半導体基板上
において形成される。 １つの画素セルは、フォトダイオードD1と垂直走査線
にそのゲートが結合されたスイッチMOSFETQ1から構成さ
れる。上記フォトダイオードD1及びスイッチMOSFETQ1か
らなる画素セルと同じ行（横方向）に配置される他の同
様な画素セルのスイッチMOSFETQ2,Q3等のゲートは、上
記垂直走査線V1に結合される。このことは、他の行（垂
直走査線V2ないしVm）に配置される画素セルにおいても
同様である。なお、同図では、２行分の画素セルに対し
てのみ回路記号が付加されている。 上記垂直走査線V1に対応して設けられるフォトダイオ
ードD1とMOSFETQ1からなる画素セルの出力ノードは、縦
方向に延長される垂直信号線VS2に結合される。この垂
直信号線VS2には、奇数番目の垂直走査線V3等に対応し
て配置される同じ列（縦方向）の画素セルの出力ノード
が共通に係合される。また、垂直走査線V2に対応して設
けられるフォトダイオードD4とMOSFETQ4からなる画素セ
ルの出力ノードは、同様に縦方向に延長される垂直信号
線VS1に結合される。この垂直信号線VS1には、偶数番目
の垂直走査線V4ないしVmに対応して配置される同じ列
（縦方向）の画素セルの出力ノードが共通に結合され
る。 上記垂直信号線VS1とVS2は一対とされ、水平走査線H1
にそのゲートが共通に結合されたスイッチMOSFETQ10とQ
11を介してそれぞれ一対の出力信号線HS2及びHS1に結合
される。 他の垂直信号線VS3とVS4ないしVSn−１とVnもそれぞ
れ対とされ、上記同様に画素セルの出力ノードが結合さ
れる。また、上記垂直信号線VS3とVS4ないしVSn−１とV
nもそれぞれ水平走査線H2ないしHn′にそのゲートが共
通に結合されるスイッチMOSFETQ12とQ13ないしQ14とQ15
を介して上記一対の出力信号線HS2とHS1に結合される。
上記水平走査線H1ないしHn′には、水平シフトレジスタ
HSRにより形成される時系列的な選択信号が供給され
る。なお、上記水平走査線の数は、一対の垂直信号線に
対して共通に配置されるため、垂直信号線の数の半分の
数にされる。言い換えると、垂直信号線VSnに付加され
た数値ｎに対して、水平走査線Hn′に付加された数値
ｎ′は1/2となる。 上記出力信号線HS2とHS1とバイアス電圧VBとの間に
は、読み出し用の負荷抵抗R2,R1がそれぞれ設けられ
る。これらの負荷抵抗R2,R1を通して、画素セルが選択
されたとき、フォトダイオードに蓄積された光信号に対
応した電流が流れることによって、その画素セルからの
読み出し動作と、次の読み出し動作のためのリセット
（プリチャージ）動作とが同時に行われる。上記負荷抵
抗R2,R1により得られた電圧信号は、それぞれ後述する
ようなプリアンプによって増幅され、信号処理回路によ
りその差分が出力信号として送出される。 この実施例では、特に制限されないが、上記各行の垂
直信号線VS1ないしVSnには、スメア、ブルーミング等の
偽信号を除去するために、上記垂直走査線V1ないしVnの
選択動作は、次のように行われる。 垂直シフトレジスタVSRは、垂直走査信号を形成す
る。この垂直シフトレジスタVSRの出力信号は、インタ
ーレス回路INTGに供給される。このインターレス回路IN
TGの出力信号は、ゲート回路G1ないしGmを介して各垂直
走査線V1ないしVmに伝えられる。上記ゲート回路G1ない
しGmの制御端子は、１つ置きに共通化されて、フィール
ド制御端子F1とF2に結合される。すなわち、奇数番目の
ゲート回路G1、G3等の制御端子は、奇数フィールド制御
端子F1に結合され、偶数番目のゲート回路G2、G4ないし
Gm等の制御端子は、偶数フィールド制御端子F2に結合さ
れる。 奇数フィールド制御端子F1に選択信号が与えられる
と、最初の水平走査期間にインターレス回路INTGからゲ
ート回路G1とG2に与えられる垂直走査選択信号は、ゲー
ト回路G1を介して垂直走査線V1のみに供給される。この
結果、垂直走査線V1の選択信号によって、偶数番目の垂
直信号線VS2、VS4ないしVSnに結合される第１行目のフ
ォトダイオードD1ないしD3の光信号のみが出力信号線HS
1側に伝えられる。この間、ゲート回路G2が閉じられる
ことによって垂直走査線V2が非選択状態に置かれること
によって奇数番目の垂直信号線VS1、VS3ないしVSn−１
には第２行目のフォトダイオードD4ないしD6が結合され
ないことにより、これらの垂直信号線VS1、VS3ないしVS
n−１には、上記偽信号のみが現れる。それ故、上記出
力信号HS1とHS2との差分をとることによって、上記偶数
番目の各垂直信号線VS2ないしVSnから得られる光信号に
含まれる上記偽信号を、上記垂直信号線VS1、VS3ないし
VSn−１から得られる偽信号により相殺させることがで
きる。 また、偶数フィールド制御端子F2に選択信号が与えら
れると、最初の水平走査期間にインターレス回路INTGか
らゲート回路G1とG2に与えられる垂直走査線選択信号
は、ゲート回路G2を介して垂直走査線V2のみに供給され
る。この結果、垂直走査線V2の選択信号によって、奇数
番目の垂直信号線VS1、VS3ないしVSn−１に結合される
第２行目のフォトダイオードD4ないしD6の光信号のみが
出力信号線HS2側に伝えられる。この間、ゲート回路G1
が閉じられることによって垂直走査線V1が非選択状態に
置かれるとによって偶数番目の垂直信号線VS2、VS4ない
しVSnには第１行目のフォトダイオードD1ないしD3が結
合されないことにより、これらの垂直信号線VS2、VS4な
いしVSnには上記偽信号のみが現れる。これにより、上
記同様に上記垂直信号線VS1、VS3ないしVSn−１から得
られる光信号に含まれる偽信号を相殺させることができ
る。 第４図には、上記プリアンプを含む信号処理回路の一
実施例を示すブロック図が示されている。上記構成の固
体撮像回路SBからの一対の出力HS1とHS2は、それぞれプ
リアンプPA1とPA2によって増幅される。上記プリアンプ
PA1の出力信号は、演算増幅回路OP1の非反転入力端子
（＋）に供給される。この演算増幅回路OP1の反転入力
端子（−）には、上記プリアンプPA2の出力信号が供給
されることによって、その差分の出力信号を形成する。
この演算増幅回路OP1の出力信号は、タイミング発生回
路PGにより形成される奇数フィールド信号F1により制御
されるスイッチ回路S1を介して出力される。これによっ
て、奇数フィールドF1では、出力信号HS1における偽信
号を含む光信号から、出力信号HS2の同様な偽信号を減
算することによって得られる光信号のみが得られる。ま
た、上記プリアンプPA2の出力信号は、演算増幅回路OP2
の非反転入力端子（＋）に供給される。この演算増幅回
路OP2の反転入力端子（−）には、上記プリアンプPA1の
出力信号が供給されることによって、この差分の出力信
号を形成する。この演算増幅回路OP2の出力信号は、タ
イミング発生回路PGにより形成される偶数フィールド信
号F2により制御されるスイッチ回路S2を介して出力され
る。これによって、偶数フィールドでは、出力信号HS2
における偽信号を含む光信号から、出力信号HS1の同様
な偽信号を減算することによって得られる光信号のみが
得られるものとなる。 しかしながら、前述のように強烈な入射光に対して
は、フォトダイオードからあふれ出す成分、すなわち、
ブルーミングの量が大きすぎるたけ、それを抑止し得な
くなる。 そこで、この実施例では、上記水平走査線H1ないしH
n′を、水平帰線期間において全てハイレベルとして、
各スイッチMOSFETQ10ないしQ15を全てオン状態にさせ
る。これにより、水平帰線期間において、すなわち、全
ての垂直走査線V1ないしVmが非選択状態のときに、各垂
直信号線VS1ないしVSnをプリチャージレベル（VB）にす
ることができる。これによって、ある行の読み出し動作
において、上記ブルーミングによってあふれ出した偽信
号が隣接する垂直信号線に現れるものであっても、次の
行の読み出し開始前に、リセットさせることができるか
ら高品質の画像信号を得ることができる。 上記水平帰線期間におけるリセット動作は、例えば、
水平シフトレジスタHSRの出力端子に、切り換えゲート
回路を設けて、水平帰線期間において水平シフトレジス
タHSRの出力に無関係に全出力をハイレベルの選択状態
にさせることができる。 しかし、上記ゲート回路を設けると、その素子数が大
きくなることにより、この実施例では、特に制限されな
いが、次に説明するようにシフトレジストが利用され
る。 第２図には、上記リセット機能を付加した水平シフト
レジスタHSRの一実施例の具体的回路図が示されてい
る。 シフトレジスタHSRを構成する前段の半ビット回路
は、次の各回路素子により構成される。入力信号は、そ
のドレインにシフトクロック信号CK2が供給される入力M
OSFETQ21のゲートに供給される。このMOSFETQ21のソー
スには、そのソース出力を伝達するダイオード形態のMO
SFETQ22が設けられる。このダイオード形態のMOSFETQ22
のソース（カソード側）と回路の接地電位Vssとの間に
は、１ビット分後段の回路の出力信号を受けるMOSFETQ2
4が設けられる。また、上記入力MOSFETQ21のソースと回
路の接地電位Vssとの間には、シフトクロック信号CK2を
受けるMOSFETQ21が設けられる。上記入力MOSFETQ21のゲ
ートには、上記シフトクロック信号CK1を受ける伝送ゲ
ートMOSFETQ20を介して、初期信号INが供給される。上
記前段の半ビット回路と対をなす後段の半ビット回路
は、上記類似のMOSFETQ25ないしQ28から構成される。た
だし、後段側の入力MOSFETQ25のドレインには、シフト
クロック信号CK1が供給され、MOSFETQ28のゲートには、
シフトクロック信号CK2が供給される。上記入力MOSFETQ
21とQ25のゲート，ソース間には、特に制限されない
が、ブートストラップ容量C1,C2がそれぞれ設けられ
る。上記MOSFETQ23、Q27、Q31、Q39及びQ43等には、そ
れぞれ並列形態にされたリセット用MOSFETQ45ないしQ50
等が設けられる。これらの各MOSFETQ45ないしQ50のゲー
トには、初期信号（入力信号）INが共通に供給される。 なお、上記回路の接地電位Vssにそのソースが結合さ
れるMOSFETQ23とQ24及びQ27とQ28並びにQ45とQ46等は、
初期設定と水平帰線期間において、その全出力をハイレ
ベルにするため、特に制限されないが、独立したＰ型の
ウェル領域に形成される。すなわち、シフトレジスタを
構成する上記同様なＮチャンネルMOSFETは、第１図に示
した画素アレイを構成するＮチャンネルMOSFETとは別の
Ｐ型ウェル領域に形成される。 上記対とされる半ビット回路による１ビット分の単位
回路が縦列形態にされることによって、上記水平シフト
レジスタHSRが構成される。この実施例では、第２段目
の回路から、順に水平走査線H1ないしHn′に対応した各
出力信号が形成される。 次に、この実施例回路の動作を第３図に示したタイミ
ング図を参照して次に説明する。 シフトレジスタHSRの回路の接地電位Vssは、水平帰線
期間において電源電圧のようなハイレベルにされる。こ
のとき、MOSFETQ23,Q24等のソースと基板（ウェル領
域）とが順バイアス状態にされるのを回避するため、こ
れらのMOSFETQ23,Q24等が形成されるＰ型のウェル領域
は、電源電圧のようなハイレベルにされる。また、上記
シフトクロック信号CK1及びCK2もハイレベルにされる。
これによって、上記水平帰線期間においては、MOSFETQ2
1及びQ23,Q24がオン状態になって、上記クロック信号CK
1及びCK2及びハイレベルにされた端子Vssにより、各半
ビット回路の出力信号がハイレベルにされる。 したがって、各水平走査線H1ないしHn′は、全てハイ
レベルにされることによって、上記画素アレイの全垂直
信号線VS1ないしVSnのリセット、言い換えるならば、信
号線VS1等における偽信号の掃く出しが行われる。 次に、先ず端子Vssが回路の接地電位のようなロウレ
ベルにされることによって、オン状態を維持するMOSFET
Q24、Q28等によって上記出力信号H1ないしHn′等は全て
ハイレベルからロウレベルにされる。そして、上記ハイ
レベルにされた各信号CK1CK2がロウレベルにされると、
シフトレジスタを構成する全てのMOSFETがオフ状態にさ
れる。このような初期状態において、その水平走査の選
択動作に先立って、シフトクロック信号CK1のハイレベ
ルに同期して入力信号INがハイレベルにされる。これに
よって、MOSFETQ20を介して入力MOSFETQ21のゲートにハ
イレベルが伝えられる。上記ゲート電圧のハイレベルに
よってMOSFETQ21がオン状態にされる。これとともに、
上記リセット用MOSFETQ45ないしQ50とがオン状態になっ
て、上記キャパシタC1を除く全てのキャパシタC2ないし
C6等に残っていた電荷をリセットさせる。 次に、クロック信号CK2がハイレベルにされると、こ
のクロック信号CK2のハイレベルは上記MOSFETQ21を介し
てそのソース側に出力される。このとき、上記MOSFETQ2
1のゲートとチャンネル間のゲート容量及びブートスト
ラップ容量C1により、そのゲート電位が昇圧されること
によって、上記クロック信号CK2のハイレベルは、MOSFE
TQ21の持つしきい値電圧によるレベル損失なくソース側
に伝えられる。このとき、クロック信号CK1のロウレベ
ルによってMOSFETQ20はオフ状態にされているので、上
記MOSFETQ21の昇圧されたゲート電圧が入力信号IN側に
抜けてしまうことがない。このMOSFETQ21のソース電位
のハイレベルは、ダイオード形態のMOSFETQ22を介して
次段の入力MOSFETQ25のゲートに伝えられる。 次に、クロック信号CK2がロウレベルにされた後にク
ロック信号CK1がハイレベルにされると、上記同様な動
作によって、上記後段側の入力MOSFETQ25を介して、ク
ロック信号CK1のハイレベルが次段回路に伝えられる。
このとき、上記初段回路のキャパシタC1は、クロック信
号CK1のハイレベルによってオン状態にされるMOSFETQ24
を通したロウレベルと、入力信号INのロウレベルにより
ロウレベルにリセットされる。このように前段回路の出
力がロウレベルにされるが、後段側の入力端子とはダイ
オードMOSFETQ22により結合されているので、上記後段
側回路の入力MOSFETQ25における昇圧されたゲート電圧
が抜けてしまうことはない。このようにしてクロック信
号CK1とCK2とにより１ビットのシフト動作が行われる。 以下、同様な動作の繰り返しによって、次のシフトク
ロック信号CK1とCK2にそれぞれ同期して、最初の水平走
査線H1に供給される選択信号から順に形成される。すな
わち、例示的に示された水平走査線H1,H2等に供給され
る各選択信号は、それぞれ順にクロック信号CK1のハイ
レベルに同期してハイレベルにされ、クロック信号CK2
のハイレベルに同期してロウレベルされるものとなる。 この実施例では、上記ダイナミック構成のシフトレジ
スタを用いるとともに、その回路の接地電位をクロック
信号や入力信号とともに水平帰線期間において共にハイ
レベルにすることによって、その出力部にゲート回路等
を付加することなく簡単な構成によって全ての水平走査
線をハイレベルにすることができる。 上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして、画素セルの出力ノードが結
合される垂直信号線を出力信号線に結合させることによ
り、そのプリチャージ（リセット）動作を行わせること
ができる。これによって、強烈な入射光によりフォトダ
イオードからあふれ出した偽信号が存在しても、その読
み出し前にリセットさせることができるから、高画質の
映像信号を得ることができるという効果が得られる。 （２）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして画素セルの読み出し動作に用
いられる水平走査スイッチMOSFETを介して、上記リセッ
ト動作を行わせるものであるため、その素子定数のバラ
ツキの影響を受けることなく垂直信号線からの信号を精
度良く取り出すことができるという効果が得られる。 （３）水平シフトレジスタとして、その回路の接地電位
及びクロック信号を共にハイレベルにして、上記全出力
を選択レベルにすることによって、簡単な回路により、
上記水平帰線期間での垂直信号線のリセット動作を行わ
せることができるという効果が得られる。 （４）上記（１）ないし（２）と、半ピッチ水平方向に
ずれかつ同時に選択される垂直方向受光素子列の奇数列
と偶数列の出力の差をとる信号処理回路とを組み合わせ
ることによって、より高品質の映像信号を得ることがで
きるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、水平帰線期間において比較的大きな寄
生容量を持つようにされた全垂直信号線及び出力線のリ
セット（プリチャージ）を高速に行わせるため、出力線
HS1とHS2には、抵抗R1,R2より小さな抵抗値を持つ抵抗
又は直接バイアス電圧VBを供給するものとしてもよい。
また、第１図の実施例回路において、垂直走査線は、奇
数フィールドと偶数フィールドとで１本分づらせて一対
づつ選択状態にするようにしてもよい。これにより、イ
ンタレースに対して空間的重心を上下に移動させた画像
信号を得ることができる。また、各スイッチ素子は、MO
SFETのように制御端子を持ち、アナログスイッチ動作を
行うものであれば何であってもよい。また、上記画素ア
レイとシフトレジスタを構成する各回路素子を、Ｐ型の
半導体基板上に形成するものであってせよい。この場合
には、Ｐ型基板は、回路の接地電位に固定される。 この発明は、固体撮像装置として広く利用できるもの
である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、水平帰線期間において、全水平走査線を
選択状態にして全垂直信号線をリセットさせることによ
り、強烈な入射光に対する偽信号があってもそれをその
読み出し前に排除することができる。 また、水平走査線選択回路を構成するMOSFETが設けら
れるウェル領域を、光電変換素子と垂直信号線とを結合
するスイッチMOSFETや、垂直信号線を出力信号線の結合
するスイッチMOSFETの設けられるウェル領域から独立し
て形成することで、水平帰線期間に、水平走査線の全て
を選択状態にするクリア信号の形成を、水平線選択回路
の接地電位をハイレベルにするといった、水平線選択回
路に特別な回路を付加することのない簡単な構成で行う
ことができる。また接地電位がハイレベルにされる場合
に、ソースが接地電位に結合されるMOSFETを独立したウ
ェル領域に設けるため、ソースと基板が順バイアス状態
にされるのを防ぐといった効果がある。
光電変換素子により形成される画素信号をMOSFET（絶縁
ゲート形電界効果トランジスタ）を介して取り出す方式
の固体撮像装置に利用して有効な技術に関するものであ
る。 〔従来の技術〕 従来より、フォトダイオードとスイッチMOSFETとの組
み合わせからなる固体撮像装置が公知である。このよう
な固体撮像装置に関しては、例えば特開昭59−63892号
公報である。 この固体撮像装置は、半ピッチ水平方向にずれかつ同
時に選択される垂直方向受光素子列の奇数列と偶数列の
出力の差をとることにより、カラー映像信号から垂直ス
メア信号を除去するものである。 〔発明が解決しようとする問題点〕 上記固体撮像装置において、強烈な入射光に対してフ
ォトダイオードからあふれ出す成分、すなわち、ブルー
ミングの量が大きすぎると、それが非選択状態の隣接す
る垂直信号線にのるとともに一対の垂直信号線に対する
ブルーミング量が均一にならないこと、及びセンスアン
プ等の回路系で飽和することによって上記垂直スメア信
号を抑圧し得なくなるという問題が生じる。なお、上記
偽信号（スメア、ブルーミング）に関しては、例えば、
特開昭57−17276号公報に詳細に述べられている。 この発明の目的は、簡単の構成により高品質の画像信
号を得ることのできる固体撮像装置を提供することにあ
る。 この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的のものの概
要を簡単に説明すれば、下記の通りである。すなわち、
光電変換素子と、垂直走査線にその制御端子が結合され
るスイッチ素子とからなる画素セルと、同じ列に配置さ
れた画素セルの出力ノードが共通に結合される垂直信号
線と、垂直走査線にその制御端子が結合され、上記水平
信号線を出力信号線に結合させるスイッチ素子をマトリ
ックス配置して画素アレイを構成し、上記水平走査線を
水平帰線期間に全てを選択状態にさせるようにするもの
である。 また、垂直信号線に共通に結合された画素セルの列
は、互いに隣接して配置される奇数列と偶数列が一対と
され、第１フィールドにおいて選択される各垂直走査線
に対応して奇数列の画素セルが選択され、第２フィール
ドにおいて選択される各垂直走査線に対応して偶数列の
画素セルが選択されるように構成し、奇数列と偶数列の
画素セルの列は、共通の水平走査線にその制御端子が結
合した、一対のスイッチ素子により、偶数列の画素セル
の列は第１の出力信号に結合され、奇数列の画素セルの
列は第２の出力信号線に結合されるように構成し、水平
走査線に信号を出力する水平走査線選択回路を、スイッ
チ素子と同一の基板上に設けられたMOSFETからなるシフ
トレジスタで構成し、水平走査線選択回路は、水平走査
線を択一的に選択状態にする水平走査信号と、水平帰線
期間に全てを選択状態にするクリア信号とを形成し、該
クリア信号は水平走査線選択回路の接地電位をハイレベ
ルにすることで形成され、前記クリア信号を形成するた
めに、水平走査選択回路を構成するMOSFETのうち接地電
位にそのソースが結合されるMOSFETは、スイッチ素子が
設けられたウェル領域から独立したウェル領域に形成さ
れ、第１フィールドにおいては、第１の出力信号線から
得られる信号と、第２の出力信号線から得られる偽信号
の差分を出力信号とし、第２フィールドにおいては、第
２の出力信号線から得られる信号と、第１の出力信号線
から得られる偽信号の差分を出力信号とする。 〔作 用〕 上記した手段によれば、水平帰線期間において画素セ
ルを非選択状態にしておいて全垂直信号線を一定のプリ
チャージレベルすることによって垂直信号線に含まれる
偽信号をクリアした状態からその読み出しを行うことが
できる。 また、水平走査線選択回路を構成するMOSFETが設けら
れるウェル領域を、光電変換素子と垂直信号線とを結合
するスイッチMOSFETや、垂直信号線を出力信号線の結合
するスイッチMOSFETの設けられるウェル領域から独立し
て形成することで、水平帰線期間に、水平走査線の全て
を選択状態にするクリア信号の形成を、水平線選択回路
の接地電位をハイレベルにするといった、水平線選択回
路に特別な回路を付加することのない簡単な構成で行う
ことができる。 〔実施例〕 第１図には、この発明に係る固体撮像装置の一実施例
の要部回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリンコンのような１個の半導体基板上
において形成される。 １つの画素セルは、フォトダイオードD1と垂直走査線
にそのゲートが結合されたスイッチMOSFETQ1から構成さ
れる。上記フォトダイオードD1及びスイッチMOSFETQ1か
らなる画素セルと同じ行（横方向）に配置される他の同
様な画素セルのスイッチMOSFETQ2,Q3等のゲートは、上
記垂直走査線V1に結合される。このことは、他の行（垂
直走査線V2ないしVm）に配置される画素セルにおいても
同様である。なお、同図では、２行分の画素セルに対し
てのみ回路記号が付加されている。 上記垂直走査線V1に対応して設けられるフォトダイオ
ードD1とMOSFETQ1からなる画素セルの出力ノードは、縦
方向に延長される垂直信号線VS2に結合される。この垂
直信号線VS2には、奇数番目の垂直走査線V3等に対応し
て配置される同じ列（縦方向）の画素セルの出力ノード
が共通に係合される。また、垂直走査線V2に対応して設
けられるフォトダイオードD4とMOSFETQ4からなる画素セ
ルの出力ノードは、同様に縦方向に延長される垂直信号
線VS1に結合される。この垂直信号線VS1には、偶数番目
の垂直走査線V4ないしVmに対応して配置される同じ列
（縦方向）の画素セルの出力ノードが共通に結合され
る。 上記垂直信号線VS1とVS2は一対とされ、水平走査線H1
にそのゲートが共通に結合されたスイッチMOSFETQ10とQ
11を介してそれぞれ一対の出力信号線HS2及びHS1に結合
される。 他の垂直信号線VS3とVS4ないしVSn−１とVnもそれぞ
れ対とされ、上記同様に画素セルの出力ノードが結合さ
れる。また、上記垂直信号線VS3とVS4ないしVSn−１とV
nもそれぞれ水平走査線H2ないしHn′にそのゲートが共
通に結合されるスイッチMOSFETQ12とQ13ないしQ14とQ15
を介して上記一対の出力信号線HS2とHS1に結合される。
上記水平走査線H1ないしHn′には、水平シフトレジスタ
HSRにより形成される時系列的な選択信号が供給され
る。なお、上記水平走査線の数は、一対の垂直信号線に
対して共通に配置されるため、垂直信号線の数の半分の
数にされる。言い換えると、垂直信号線VSnに付加され
た数値ｎに対して、水平走査線Hn′に付加された数値
ｎ′は1/2となる。 上記出力信号線HS2とHS1とバイアス電圧VBとの間に
は、読み出し用の負荷抵抗R2,R1がそれぞれ設けられ
る。これらの負荷抵抗R2,R1を通して、画素セルが選択
されたとき、フォトダイオードに蓄積された光信号に対
応した電流が流れることによって、その画素セルからの
読み出し動作と、次の読み出し動作のためのリセット
（プリチャージ）動作とが同時に行われる。上記負荷抵
抗R2,R1により得られた電圧信号は、それぞれ後述する
ようなプリアンプによって増幅され、信号処理回路によ
りその差分が出力信号として送出される。 この実施例では、特に制限されないが、上記各行の垂
直信号線VS1ないしVSnには、スメア、ブルーミング等の
偽信号を除去するために、上記垂直走査線V1ないしVnの
選択動作は、次のように行われる。 垂直シフトレジスタVSRは、垂直走査信号を形成す
る。この垂直シフトレジスタVSRの出力信号は、インタ
ーレス回路INTGに供給される。このインターレス回路IN
TGの出力信号は、ゲート回路G1ないしGmを介して各垂直
走査線V1ないしVmに伝えられる。上記ゲート回路G1ない
しGmの制御端子は、１つ置きに共通化されて、フィール
ド制御端子F1とF2に結合される。すなわち、奇数番目の
ゲート回路G1、G3等の制御端子は、奇数フィールド制御
端子F1に結合され、偶数番目のゲート回路G2、G4ないし
Gm等の制御端子は、偶数フィールド制御端子F2に結合さ
れる。 奇数フィールド制御端子F1に選択信号が与えられる
と、最初の水平走査期間にインターレス回路INTGからゲ
ート回路G1とG2に与えられる垂直走査選択信号は、ゲー
ト回路G1を介して垂直走査線V1のみに供給される。この
結果、垂直走査線V1の選択信号によって、偶数番目の垂
直信号線VS2、VS4ないしVSnに結合される第１行目のフ
ォトダイオードD1ないしD3の光信号のみが出力信号線HS
1側に伝えられる。この間、ゲート回路G2が閉じられる
ことによって垂直走査線V2が非選択状態に置かれること
によって奇数番目の垂直信号線VS1、VS3ないしVSn−１
には第２行目のフォトダイオードD4ないしD6が結合され
ないことにより、これらの垂直信号線VS1、VS3ないしVS
n−１には、上記偽信号のみが現れる。それ故、上記出
力信号HS1とHS2との差分をとることによって、上記偶数
番目の各垂直信号線VS2ないしVSnから得られる光信号に
含まれる上記偽信号を、上記垂直信号線VS1、VS3ないし
VSn−１から得られる偽信号により相殺させることがで
きる。 また、偶数フィールド制御端子F2に選択信号が与えら
れると、最初の水平走査期間にインターレス回路INTGか
らゲート回路G1とG2に与えられる垂直走査線選択信号
は、ゲート回路G2を介して垂直走査線V2のみに供給され
る。この結果、垂直走査線V2の選択信号によって、奇数
番目の垂直信号線VS1、VS3ないしVSn−１に結合される
第２行目のフォトダイオードD4ないしD6の光信号のみが
出力信号線HS2側に伝えられる。この間、ゲート回路G1
が閉じられることによって垂直走査線V1が非選択状態に
置かれるとによって偶数番目の垂直信号線VS2、VS4ない
しVSnには第１行目のフォトダイオードD1ないしD3が結
合されないことにより、これらの垂直信号線VS2、VS4な
いしVSnには上記偽信号のみが現れる。これにより、上
記同様に上記垂直信号線VS1、VS3ないしVSn−１から得
られる光信号に含まれる偽信号を相殺させることができ
る。 第４図には、上記プリアンプを含む信号処理回路の一
実施例を示すブロック図が示されている。上記構成の固
体撮像回路SBからの一対の出力HS1とHS2は、それぞれプ
リアンプPA1とPA2によって増幅される。上記プリアンプ
PA1の出力信号は、演算増幅回路OP1の非反転入力端子
（＋）に供給される。この演算増幅回路OP1の反転入力
端子（−）には、上記プリアンプPA2の出力信号が供給
されることによって、その差分の出力信号を形成する。
この演算増幅回路OP1の出力信号は、タイミング発生回
路PGにより形成される奇数フィールド信号F1により制御
されるスイッチ回路S1を介して出力される。これによっ
て、奇数フィールドF1では、出力信号HS1における偽信
号を含む光信号から、出力信号HS2の同様な偽信号を減
算することによって得られる光信号のみが得られる。ま
た、上記プリアンプPA2の出力信号は、演算増幅回路OP2
の非反転入力端子（＋）に供給される。この演算増幅回
路OP2の反転入力端子（−）には、上記プリアンプPA1の
出力信号が供給されることによって、この差分の出力信
号を形成する。この演算増幅回路OP2の出力信号は、タ
イミング発生回路PGにより形成される偶数フィールド信
号F2により制御されるスイッチ回路S2を介して出力され
る。これによって、偶数フィールドでは、出力信号HS2
における偽信号を含む光信号から、出力信号HS1の同様
な偽信号を減算することによって得られる光信号のみが
得られるものとなる。 しかしながら、前述のように強烈な入射光に対して
は、フォトダイオードからあふれ出す成分、すなわち、
ブルーミングの量が大きすぎるたけ、それを抑止し得な
くなる。 そこで、この実施例では、上記水平走査線H1ないしH
n′を、水平帰線期間において全てハイレベルとして、
各スイッチMOSFETQ10ないしQ15を全てオン状態にさせ
る。これにより、水平帰線期間において、すなわち、全
ての垂直走査線V1ないしVmが非選択状態のときに、各垂
直信号線VS1ないしVSnをプリチャージレベル（VB）にす
ることができる。これによって、ある行の読み出し動作
において、上記ブルーミングによってあふれ出した偽信
号が隣接する垂直信号線に現れるものであっても、次の
行の読み出し開始前に、リセットさせることができるか
ら高品質の画像信号を得ることができる。 上記水平帰線期間におけるリセット動作は、例えば、
水平シフトレジスタHSRの出力端子に、切り換えゲート
回路を設けて、水平帰線期間において水平シフトレジス
タHSRの出力に無関係に全出力をハイレベルの選択状態
にさせることができる。 しかし、上記ゲート回路を設けると、その素子数が大
きくなることにより、この実施例では、特に制限されな
いが、次に説明するようにシフトレジストが利用され
る。 第２図には、上記リセット機能を付加した水平シフト
レジスタHSRの一実施例の具体的回路図が示されてい
る。 シフトレジスタHSRを構成する前段の半ビット回路
は、次の各回路素子により構成される。入力信号は、そ
のドレインにシフトクロック信号CK2が供給される入力M
OSFETQ21のゲートに供給される。このMOSFETQ21のソー
スには、そのソース出力を伝達するダイオード形態のMO
SFETQ22が設けられる。このダイオード形態のMOSFETQ22
のソース（カソード側）と回路の接地電位Vssとの間に
は、１ビット分後段の回路の出力信号を受けるMOSFETQ2
4が設けられる。また、上記入力MOSFETQ21のソースと回
路の接地電位Vssとの間には、シフトクロック信号CK2を
受けるMOSFETQ21が設けられる。上記入力MOSFETQ21のゲ
ートには、上記シフトクロック信号CK1を受ける伝送ゲ
ートMOSFETQ20を介して、初期信号INが供給される。上
記前段の半ビット回路と対をなす後段の半ビット回路
は、上記類似のMOSFETQ25ないしQ28から構成される。た
だし、後段側の入力MOSFETQ25のドレインには、シフト
クロック信号CK1が供給され、MOSFETQ28のゲートには、
シフトクロック信号CK2が供給される。上記入力MOSFETQ
21とQ25のゲート，ソース間には、特に制限されない
が、ブートストラップ容量C1,C2がそれぞれ設けられ
る。上記MOSFETQ23、Q27、Q31、Q39及びQ43等には、そ
れぞれ並列形態にされたリセット用MOSFETQ45ないしQ50
等が設けられる。これらの各MOSFETQ45ないしQ50のゲー
トには、初期信号（入力信号）INが共通に供給される。 なお、上記回路の接地電位Vssにそのソースが結合さ
れるMOSFETQ23とQ24及びQ27とQ28並びにQ45とQ46等は、
初期設定と水平帰線期間において、その全出力をハイレ
ベルにするため、特に制限されないが、独立したＰ型の
ウェル領域に形成される。すなわち、シフトレジスタを
構成する上記同様なＮチャンネルMOSFETは、第１図に示
した画素アレイを構成するＮチャンネルMOSFETとは別の
Ｐ型ウェル領域に形成される。 上記対とされる半ビット回路による１ビット分の単位
回路が縦列形態にされることによって、上記水平シフト
レジスタHSRが構成される。この実施例では、第２段目
の回路から、順に水平走査線H1ないしHn′に対応した各
出力信号が形成される。 次に、この実施例回路の動作を第３図に示したタイミ
ング図を参照して次に説明する。 シフトレジスタHSRの回路の接地電位Vssは、水平帰線
期間において電源電圧のようなハイレベルにされる。こ
のとき、MOSFETQ23,Q24等のソースと基板（ウェル領
域）とが順バイアス状態にされるのを回避するため、こ
れらのMOSFETQ23,Q24等が形成されるＰ型のウェル領域
は、電源電圧のようなハイレベルにされる。また、上記
シフトクロック信号CK1及びCK2もハイレベルにされる。
これによって、上記水平帰線期間においては、MOSFETQ2
1及びQ23,Q24がオン状態になって、上記クロック信号CK
1及びCK2及びハイレベルにされた端子Vssにより、各半
ビット回路の出力信号がハイレベルにされる。 したがって、各水平走査線H1ないしHn′は、全てハイ
レベルにされることによって、上記画素アレイの全垂直
信号線VS1ないしVSnのリセット、言い換えるならば、信
号線VS1等における偽信号の掃く出しが行われる。 次に、先ず端子Vssが回路の接地電位のようなロウレ
ベルにされることによって、オン状態を維持するMOSFET
Q24、Q28等によって上記出力信号H1ないしHn′等は全て
ハイレベルからロウレベルにされる。そして、上記ハイ
レベルにされた各信号CK1CK2がロウレベルにされると、
シフトレジスタを構成する全てのMOSFETがオフ状態にさ
れる。このような初期状態において、その水平走査の選
択動作に先立って、シフトクロック信号CK1のハイレベ
ルに同期して入力信号INがハイレベルにされる。これに
よって、MOSFETQ20を介して入力MOSFETQ21のゲートにハ
イレベルが伝えられる。上記ゲート電圧のハイレベルに
よってMOSFETQ21がオン状態にされる。これとともに、
上記リセット用MOSFETQ45ないしQ50とがオン状態になっ
て、上記キャパシタC1を除く全てのキャパシタC2ないし
C6等に残っていた電荷をリセットさせる。 次に、クロック信号CK2がハイレベルにされると、こ
のクロック信号CK2のハイレベルは上記MOSFETQ21を介し
てそのソース側に出力される。このとき、上記MOSFETQ2
1のゲートとチャンネル間のゲート容量及びブートスト
ラップ容量C1により、そのゲート電位が昇圧されること
によって、上記クロック信号CK2のハイレベルは、MOSFE
TQ21の持つしきい値電圧によるレベル損失なくソース側
に伝えられる。このとき、クロック信号CK1のロウレベ
ルによってMOSFETQ20はオフ状態にされているので、上
記MOSFETQ21の昇圧されたゲート電圧が入力信号IN側に
抜けてしまうことがない。このMOSFETQ21のソース電位
のハイレベルは、ダイオード形態のMOSFETQ22を介して
次段の入力MOSFETQ25のゲートに伝えられる。 次に、クロック信号CK2がロウレベルにされた後にク
ロック信号CK1がハイレベルにされると、上記同様な動
作によって、上記後段側の入力MOSFETQ25を介して、ク
ロック信号CK1のハイレベルが次段回路に伝えられる。
このとき、上記初段回路のキャパシタC1は、クロック信
号CK1のハイレベルによってオン状態にされるMOSFETQ24
を通したロウレベルと、入力信号INのロウレベルにより
ロウレベルにリセットされる。このように前段回路の出
力がロウレベルにされるが、後段側の入力端子とはダイ
オードMOSFETQ22により結合されているので、上記後段
側回路の入力MOSFETQ25における昇圧されたゲート電圧
が抜けてしまうことはない。このようにしてクロック信
号CK1とCK2とにより１ビットのシフト動作が行われる。 以下、同様な動作の繰り返しによって、次のシフトク
ロック信号CK1とCK2にそれぞれ同期して、最初の水平走
査線H1に供給される選択信号から順に形成される。すな
わち、例示的に示された水平走査線H1,H2等に供給され
る各選択信号は、それぞれ順にクロック信号CK1のハイ
レベルに同期してハイレベルにされ、クロック信号CK2
のハイレベルに同期してロウレベルされるものとなる。 この実施例では、上記ダイナミック構成のシフトレジ
スタを用いるとともに、その回路の接地電位をクロック
信号や入力信号とともに水平帰線期間において共にハイ
レベルにすることによって、その出力部にゲート回路等
を付加することなく簡単な構成によって全ての水平走査
線をハイレベルにすることができる。 上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして、画素セルの出力ノードが結
合される垂直信号線を出力信号線に結合させることによ
り、そのプリチャージ（リセット）動作を行わせること
ができる。これによって、強烈な入射光によりフォトダ
イオードからあふれ出した偽信号が存在しても、その読
み出し前にリセットさせることができるから、高画質の
映像信号を得ることができるという効果が得られる。 （２）水平帰線期間において水平シフトレジスタの全出
力信号を選択レベルにして画素セルの読み出し動作に用
いられる水平走査スイッチMOSFETを介して、上記リセッ
ト動作を行わせるものであるため、その素子定数のバラ
ツキの影響を受けることなく垂直信号線からの信号を精
度良く取り出すことができるという効果が得られる。 （３）水平シフトレジスタとして、その回路の接地電位
及びクロック信号を共にハイレベルにして、上記全出力
を選択レベルにすることによって、簡単な回路により、
上記水平帰線期間での垂直信号線のリセット動作を行わ
せることができるという効果が得られる。 （４）上記（１）ないし（２）と、半ピッチ水平方向に
ずれかつ同時に選択される垂直方向受光素子列の奇数列
と偶数列の出力の差をとる信号処理回路とを組み合わせ
ることによって、より高品質の映像信号を得ることがで
きるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、水平帰線期間において比較的大きな寄
生容量を持つようにされた全垂直信号線及び出力線のリ
セット（プリチャージ）を高速に行わせるため、出力線
HS1とHS2には、抵抗R1,R2より小さな抵抗値を持つ抵抗
又は直接バイアス電圧VBを供給するものとしてもよい。
また、第１図の実施例回路において、垂直走査線は、奇
数フィールドと偶数フィールドとで１本分づらせて一対
づつ選択状態にするようにしてもよい。これにより、イ
ンタレースに対して空間的重心を上下に移動させた画像
信号を得ることができる。また、各スイッチ素子は、MO
SFETのように制御端子を持ち、アナログスイッチ動作を
行うものであれば何であってもよい。また、上記画素ア
レイとシフトレジスタを構成する各回路素子を、Ｐ型の
半導体基板上に形成するものであってせよい。この場合
には、Ｐ型基板は、回路の接地電位に固定される。 この発明は、固体撮像装置として広く利用できるもの
である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、水平帰線期間において、全水平走査線を
選択状態にして全垂直信号線をリセットさせることによ
り、強烈な入射光に対する偽信号があってもそれをその
読み出し前に排除することができる。 また、水平走査線選択回路を構成するMOSFETが設けら
れるウェル領域を、光電変換素子と垂直信号線とを結合
するスイッチMOSFETや、垂直信号線を出力信号線の結合
するスイッチMOSFETの設けられるウェル領域から独立し
て形成することで、水平帰線期間に、水平走査線の全て
を選択状態にするクリア信号の形成を、水平線選択回路
の接地電位をハイレベルにするといった、水平線選択回
路に特別な回路を付加することのない簡単な構成で行う
ことができる。また接地電位がハイレベルにされる場合
に、ソースが接地電位に結合されるMOSFETを独立したウ
ェル領域に設けるため、ソースと基板が順バイアス状態
にされるのを防ぐといった効果がある。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す要図回路図、
第２図は、その水平シフトレジスタの一実施例を示す回
路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、上記第１図に示した画素アレイの出力信号の
信号処理回路の一実施例を示すブロック図である。 SB……画素アレイ、PA1,PA2……プリアンプ、VSR……垂
直シフトレジスタ、INTG……インターレス回路、HSR…
…水平シフトレジスタ、PG……タイミング発生回路、OP
1,OP2……演算増幅回路、S1,S2……スイッチ回路
路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、上記第１図に示した画素アレイの出力信号の
信号処理回路の一実施例を示すブロック図である。 SB……画素アレイ、PA1,PA2……プリアンプ、VSR……垂
直シフトレジスタ、INTG……インターレス回路、HSR…
…水平シフトレジスタ、PG……タイミング発生回路、OP
1,OP2……演算増幅回路、S1,S2……スイッチ回路
Claims (1)
- (57)【特許請求の範囲】 １．光電変換素子と、垂直走査線と、水平走査線と、垂
直信号線と、出力信号線と、 上記垂直走査線にその制御端子が結合される第１のスイ
ッチMOSFETにより上記光電変換素子と上記垂直信号線が
結合された画素セルと、 上記水平走査線に信号を出力する水平走査線選択回路
と、 上記水平走査線にその制御端子が結合され、上記垂直信
号線を出力信号線に結合させる第２のスイッチMOSFETを
有し、 上記垂直信号線に画素セルの出力ノードが共通に結合さ
れて、画素セルの列が形成され、該画素セルの列は、互
いに隣接して配置される奇数列と偶数列が一対とされ、
第１フィールドにおいて選択される各垂直走査線に対応
して上記奇数列の画素セルが選択され、第２フィールド
において選択される各垂直走査線に対応して上記偶数列
の画素セルが選択され、上記奇数列と偶数列の画素セル
の列は、共通の水平走査線にその制御端子が結合した、
一対の上記第２のスイッチMOSFETにより、偶数列の画素
セルの列は第１の上記出力信号線に結合され、奇数列の
画素セルの列は第２の上記出力信号線に結合されるもの
であり、 上記水平走査線選択回路は、上記第１及び第２のスイッ
チMOSFETと同じ基板上に設けられたMOSFETからなるシフ
トレジスタで構成され、上記水平走査線を択一的に選択
状態にする水平走査信号と、水平帰線期間に全てを選択
状態にするクリア信号とを形成し、上記クリア信号は上
記水平走査線選択回路の接地電位をハイレベルにするこ
とで形成され、上記水平走査線選択回路を構成するMOSF
ETのうち上記接地電位にそのソースが結合されるMOSFET
は、上記第１及び第２のスイッチMOSFETが設けられたウ
ェル領域から独立したウェル領域に形成され、 第１フィールドにおいては、上記第１の出力信号線から
得られる信号と、上記第２の出力信号線から得られる偽
信号の差分を出力信号とし、 第２フィールドにおいては、上記第２の出力信号線から
得られる信号と、上記第１の出力信号線から得られる偽
信号の差分を出力信号とすることを特徴とする固体撮像
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156002A JP2776804B2 (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156002A JP2776804B2 (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313581A JPS6313581A (ja) | 1988-01-20 |
| JP2776804B2 true JP2776804B2 (ja) | 1998-07-16 |
Family
ID=15618183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156002A Expired - Fee Related JP2776804B2 (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776804B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205593B2 (en) | 2002-09-13 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | MOS image pick-up device and camera incorporating the same |
| WO2017056160A1 (ja) * | 2015-09-28 | 2017-04-06 | オリンパス株式会社 | イメージセンサおよびイメージセンサの駆動方法 |
| CN117250416B (zh) * | 2023-11-20 | 2024-04-09 | 上海海栎创科技股份有限公司 | 多相信号扫描检测电路及检测方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480908A (en) * | 1977-12-12 | 1979-06-28 | Nakagawa Corrosion Protect | Automatic barrier |
| JPS5963892A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | 固体カラ−撮像装置 |
-
1986
- 1986-07-04 JP JP61156002A patent/JP2776804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313581A (ja) | 1988-01-20 |
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