JP2511867B2 - 固体撮像装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/70—SSIS architectures; Circuits associated therewith
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像装置に関するもので、例えば、
光電変換素子により形成される画素信号をMOSFET（絶縁
ゲート形電界効果トランジスタ）を介して取り出す方式
の固体撮像装置に利用して有効な技術に関するものであ
る。
光電変換素子により形成される画素信号をMOSFET（絶縁
ゲート形電界効果トランジスタ）を介して取り出す方式
の固体撮像装置に利用して有効な技術に関するものであ
る。
従来より、フォトダイオードとスイッチMOSFETとの組
み合わせからなる固体撮像装置が公知である。このよう
な固体撮像装置に関しては、例えば特開昭56−152382号
公報がある。
み合わせからなる固体撮像装置が公知である。このよう
な固体撮像装置に関しては、例えば特開昭56−152382号
公報がある。
本願発明者は、この発明に先立って第３図に示すよう
な固体撮像装置に用いられる画素アレイを開発した。こ
の画素アレイにおいては、インタレースモードでの画像
信号を得るため、垂直走査信号を形成する垂直シフトレ
ジスタVSRにより形成される１つの垂直走査信号V1,V2等
をそれぞれ第１フィールド信号F1によりオン状態にされ
るスイッチMOSFETQ35、Q37及びQ39、Q41等を介して、同
図の第１行目と第２行目及び第３行目と第４行目をそれ
ぞれ一対として供給するものである。すなわち、第１フ
ィールドにおいては、垂直走査信号V1がハイレベルにな
ると第１と第２行目が同時に選択状態にされ、次いで垂
直走査信号V2がハイレベルに切り替わると、第３行と第
４行目が上記第１行と第２行目に代わって選択状態にさ
れる。また、第２フィールドにおいては、第２フィール
ド信号F2のハイレベルによりスイッチMOSFETQ36及びQ3
8、Q40等がオン状態にされるため、同図の第１行目及び
第２行目と第３行目のように対となる行の組み合わせが
異なる。このようにすることによって、第１と第２フィ
ールドとで得られる画像信号の空間的重心を上下にシフ
トさせることができる。
な固体撮像装置に用いられる画素アレイを開発した。こ
の画素アレイにおいては、インタレースモードでの画像
信号を得るため、垂直走査信号を形成する垂直シフトレ
ジスタVSRにより形成される１つの垂直走査信号V1,V2等
をそれぞれ第１フィールド信号F1によりオン状態にされ
るスイッチMOSFETQ35、Q37及びQ39、Q41等を介して、同
図の第１行目と第２行目及び第３行目と第４行目をそれ
ぞれ一対として供給するものである。すなわち、第１フ
ィールドにおいては、垂直走査信号V1がハイレベルにな
ると第１と第２行目が同時に選択状態にされ、次いで垂
直走査信号V2がハイレベルに切り替わると、第３行と第
４行目が上記第１行と第２行目に代わって選択状態にさ
れる。また、第２フィールドにおいては、第２フィール
ド信号F2のハイレベルによりスイッチMOSFETQ36及びQ3
8、Q40等がオン状態にされるため、同図の第１行目及び
第２行目と第３行目のように対となる行の組み合わせが
異なる。このようにすることによって、第１と第２フィ
ールドとで得られる画像信号の空間的重心を上下にシフ
トさせることができる。
このようなインタレースモードでの画像信号の出力時
に、ランダム雑音が増加することが本願発明者の研究に
よって明らかにされた。
に、ランダム雑音が増加することが本願発明者の研究に
よって明らかにされた。
すなわち、上記各行には水平スイッチMOSFETQ2と垂直
スイッチMOSFETQ1及びフォトダイオードD1等からなる多
数の画素セルが配置されるものであるため、上記画素セ
ルの出力ノードが結合される水平信号線HS1,HS2等には
水平スイッチMOSFETのドレイン接合容量や配線容量等か
らなる比較的大きな寄生容量（浮遊容量）を持つものと
される。
スイッチMOSFETQ1及びフォトダイオードD1等からなる多
数の画素セルが配置されるものであるため、上記画素セ
ルの出力ノードが結合される水平信号線HS1,HS2等には
水平スイッチMOSFETのドレイン接合容量や配線容量等か
らなる比較的大きな寄生容量（浮遊容量）を持つものと
される。
画像信号の出力時に素子内部で発生するランダム雑音
は、上記センスアンプSAの入力側に付加される容量の容
量値に従い増加する。したがって、上記のようなインタ
レースモードでの画像信号の出力動作においては、一対
の水平信号線が垂直出力スイッチMOSFETQ17,Q18等を介
して共通の出力信号線VSに結合される。このため、セン
スアンプSAの入力側には、大きな容量値を持つキャパシ
タが接続される結果、そのランダム雑音が増加するもの
となる。
は、上記センスアンプSAの入力側に付加される容量の容
量値に従い増加する。したがって、上記のようなインタ
レースモードでの画像信号の出力動作においては、一対
の水平信号線が垂直出力スイッチMOSFETQ17,Q18等を介
して共通の出力信号線VSに結合される。このため、セン
スアンプSAの入力側には、大きな容量値を持つキャパシ
タが接続される結果、そのランダム雑音が増加するもの
となる。
この発明の目的は、インタレースモードでのランダム
雑音の低減化を実現した固体撮像装置を提供することに
ある。
雑音の低減化を実現した固体撮像装置を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔問題点を解決するための手段」 本発明では、複数の光電変換素子がマトリックス状に
配置され、複数の読み出し手段が設けられた固体撮像装
置において、上記複数の光電変換素子のうち隣接する２
つの光電変換素子の信号を同一の読み出し手段から読み
出し、かつ、上記隣接する２つの光電変換素子の組み合
せは、第１フィールドと第２フィールドとで異なること
とした。
配置され、複数の読み出し手段が設けられた固体撮像装
置において、上記複数の光電変換素子のうち隣接する２
つの光電変換素子の信号を同一の読み出し手段から読み
出し、かつ、上記隣接する２つの光電変換素子の組み合
せは、第１フィールドと第２フィールドとで異なること
とした。
２つの光電変換素子の読み出しが同一の読み出し手段
により行われることにより、ランダム雑音を低減でき
る。
により行われることにより、ランダム雑音を低減でき
る。
第１図には、この発明の一実施例の要部回路図が示さ
れている。同図では、４行、２列分の回路が代表として
例示的に示されている。同図の各回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されない
が、単結晶シリンコンのような１個の半導体基板上にお
いて形成される。
れている。同図では、４行、２列分の回路が代表として
例示的に示されている。同図の各回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されない
が、単結晶シリンコンのような１個の半導体基板上にお
いて形成される。
１つの画素セルは、フォトダイオードD1と垂直走査線
にそのゲートが結合されたスイッチMOSFETQ1と、水平走
査線にそのゲートが結合されたスイッチMOSFETQ2の直列
回路から構成される。上記フォトダイオードD1及びスイ
ッチMOSFETQ1,Q2からなる画素セルと同じ行（水平方
向）に配置される他の同様な画素セル（D2,Q3,Q4）等の
出力ノードは、同図において横方向に延長される水平信
号線HS1に結合される。他の行についても上記同様な画
素セルが同様に結合される。上記水平信号線HS1等に
は、それに対応した垂直走査線V11が平行して配置され
る。この垂直走査線V11には、それに対応した画素セル
のスイッチMOSFETQ1、Q2等が結合される。このことは、
例示的に示されている他の行V12、V21及びV22において
も同様である。
にそのゲートが結合されたスイッチMOSFETQ1と、水平走
査線にそのゲートが結合されたスイッチMOSFETQ2の直列
回路から構成される。上記フォトダイオードD1及びスイ
ッチMOSFETQ1,Q2からなる画素セルと同じ行（水平方
向）に配置される他の同様な画素セル（D2,Q3,Q4）等の
出力ノードは、同図において横方向に延長される水平信
号線HS1に結合される。他の行についても上記同様な画
素セルが同様に結合される。上記水平信号線HS1等に
は、それに対応した垂直走査線V11が平行して配置され
る。この垂直走査線V11には、それに対応した画素セル
のスイッチMOSFETQ1、Q2等が結合される。このことは、
例示的に示されている他の行V12、V21及びV22において
も同様である。
水平走査線は、同図において縦方向に延長され、同じ
列に配置される画素セルのスイッチMOSFETQ2,Q6,Q10及
びQ14等のゲートは、共通の水平走査線H1に結合され
る。他の列に配置される画素セルも上記同様に対応する
水平走査線H2等に結合される。
列に配置される画素セルのスイッチMOSFETQ2,Q6,Q10及
びQ14等のゲートは、共通の水平走査線H1に結合され
る。他の列に配置される画素セルも上記同様に対応する
水平走査線H2等に結合される。
上記垂直走査線V11、V12、V21及びV22は、上記水平信
号線HS1ないしHS4を縦（垂直）方向に延長される出力線
VSに結合させるスイッチMOSFETQ17ないしQ20のゲートに
も結合される。この出力線VSとバイアス電圧VBとの間に
は、読み出し用の負荷抵抗Ｒが設けられる。この負荷抵
抗Ｒを通して、画素セルが選択されたとき、フォトダイ
オードに蓄積された光信号に対応した電流が流れること
によって、その画素セルからの読み出し動作と、次の読
み出し動作のめのリセット（プリチャージ）動作とが同
時に行われる。上記負荷抵抗Ｒにより得られた電圧信号
は、センスアンプSAによって増幅され、図示しない出力
回路に伝えられる。
号線HS1ないしHS4を縦（垂直）方向に延長される出力線
VSに結合させるスイッチMOSFETQ17ないしQ20のゲートに
も結合される。この出力線VSとバイアス電圧VBとの間に
は、読み出し用の負荷抵抗Ｒが設けられる。この負荷抵
抗Ｒを通して、画素セルが選択されたとき、フォトダイ
オードに蓄積された光信号に対応した電流が流れること
によって、その画素セルからの読み出し動作と、次の読
み出し動作のめのリセット（プリチャージ）動作とが同
時に行われる。上記負荷抵抗Ｒにより得られた電圧信号
は、センスアンプSAによって増幅され、図示しない出力
回路に伝えられる。
この実施例では、特に制限されないが、上記各行の水
平信号線HS1ないしHS4には、水平帰線期間において発生
されるリセット信号RSによってオン状態にされるMOSFET
Q21ないしQ24が設けられる。これらのMOSFETQ21ないしQ
24のオン状態によって、一定のバイアス電圧VBが各水平
信号線HS1ないしHS4に与えられる。上記のようなリセッ
ト用MOSFETQ21ないしQ24が設けられる理由は、次の通り
である。上記水平信号線HS1ないしHS4に結合されるスイ
ッチMOSFETのドレイン等の半導体領域も感光性を持つこ
とがあり、このような寄生フォトダイオードにより形成
される偽信号（スメア，ブルーミング）が、非選択時に
フローティング状態にされる水平信号線に蓄積される。
そこでこの実施例では、上述のように水平帰線期間Ｔに
おいて、全ての水平信号線HS1ないしHS4を所定のバイア
ス電圧VBにリセットするものである。これにより、選択
される水平信号線に関しては、常に上記偽信号をリセッ
トした状態から画素信号を取り出すものであるため、出
力される画像信号に含まれる偽信号を大幅に低減でき
る。なお、上記偽信号（スメア、ブルーミング）に関し
ては、例えば、特開昭57−17276号公報に詳細に述べら
れている。
平信号線HS1ないしHS4には、水平帰線期間において発生
されるリセット信号RSによってオン状態にされるMOSFET
Q21ないしQ24が設けられる。これらのMOSFETQ21ないしQ
24のオン状態によって、一定のバイアス電圧VBが各水平
信号線HS1ないしHS4に与えられる。上記のようなリセッ
ト用MOSFETQ21ないしQ24が設けられる理由は、次の通り
である。上記水平信号線HS1ないしHS4に結合されるスイ
ッチMOSFETのドレイン等の半導体領域も感光性を持つこ
とがあり、このような寄生フォトダイオードにより形成
される偽信号（スメア，ブルーミング）が、非選択時に
フローティング状態にされる水平信号線に蓄積される。
そこでこの実施例では、上述のように水平帰線期間Ｔに
おいて、全ての水平信号線HS1ないしHS4を所定のバイア
ス電圧VBにリセットするものである。これにより、選択
される水平信号線に関しては、常に上記偽信号をリセッ
トした状態から画素信号を取り出すものであるため、出
力される画像信号に含まれる偽信号を大幅に低減でき
る。なお、上記偽信号（スメア、ブルーミング）に関し
ては、例えば、特開昭57−17276号公報に詳細に述べら
れている。
上記水平走査線H1ないしH2等には、水平シフトレジス
タHSRにより形成された水平走査信号が供給される。ま
た、インタレースモードでの垂直選択動作を行うため、
垂直走査線V11ないしV22には、隣接する垂直走査線V11
とV12及びV21とV22がそれぞれ一対とされ、特に制限さ
れないが、第２フィールド信号F2によって制御されるス
イッチMOSFETQ25とQ27、第１フィールド信号F1によって
スイッチMOSFETQ26とQ28をそれぞれ介して、垂直シフト
レジスタVSRにより形成された垂直走査信号V1,V2がフィ
ールド毎に交互に供給される。これによって、一対の水
平信号線HS1とHS2は、その一方のみが交互に出力線VSに
結合されるものとなる。これによって、上記センスアン
プSAの入力側に結合される容量の容量値を減少させるこ
とができる。
タHSRにより形成された水平走査信号が供給される。ま
た、インタレースモードでの垂直選択動作を行うため、
垂直走査線V11ないしV22には、隣接する垂直走査線V11
とV12及びV21とV22がそれぞれ一対とされ、特に制限さ
れないが、第２フィールド信号F2によって制御されるス
イッチMOSFETQ25とQ27、第１フィールド信号F1によって
スイッチMOSFETQ26とQ28をそれぞれ介して、垂直シフト
レジスタVSRにより形成された垂直走査信号V1,V2がフィ
ールド毎に交互に供給される。これによって、一対の水
平信号線HS1とHS2は、その一方のみが交互に出力線VSに
結合されるものとなる。これによって、上記センスアン
プSAの入力側に結合される容量の容量値を減少させるこ
とができる。
しかしながら、このままではインタレーフモードでの
読み出しが出来ないため、同じ水平位置に配置されるフ
ォトダイオード、例えばD1とD3、D3とD5のカソード側間
には、スイッチMOSFETQ29,Q31が設けられる。このこと
は、同じ水平位置に配置される全フォトダイオードにつ
いても同様である。
読み出しが出来ないため、同じ水平位置に配置されるフ
ォトダイオード、例えばD1とD3、D3とD5のカソード側間
には、スイッチMOSFETQ29,Q31が設けられる。このこと
は、同じ水平位置に配置される全フォトダイオードにつ
いても同様である。
例えば、水平信号線HS2に結合される画素セルについ
て説明するならば、フォトダイオードD3、D4のカソード
は、１つ上の水平信号線HS1に結合される画素セルであ
って、同じ水平位置に配置されるフォトダイオードD1、
D2のカソードとスイッチMOSFETQ29、Q30によって結合さ
れる。これらのスイッチMOSFETQ29とQ30のゲートは、上
記水平信号線HS2に対応した垂直走査線V12に結合され
る。
て説明するならば、フォトダイオードD3、D4のカソード
は、１つ上の水平信号線HS1に結合される画素セルであ
って、同じ水平位置に配置されるフォトダイオードD1、
D2のカソードとスイッチMOSFETQ29、Q30によって結合さ
れる。これらのスイッチMOSFETQ29とQ30のゲートは、上
記水平信号線HS2に対応した垂直走査線V12に結合され
る。
また、上記フォトダイオードD3、D4のカソードは、１
つ下の水平信号線HS3に結合される画素セルであって、
同じ水平位置に配置されるフォトダイオードD5、D6のカ
ソードとスイッチMOSFETQ31、Q32によって結合される。
これらのスイッチMOSFETQ31とQ32のゲートは、上記水平
信号線HS3に対応した垂直走査線V21に結合される。以
下、類似の構成によって、各隣接する水平信号線に結合
され、同じ水平位置に配置されるフォトダイオードのカ
ソード側を相互に結合させる。言い換えるならば、２つ
のフォトダイオードを並列形態に接続させるスイッチMO
SFETがそれぞれに設けられるものである。
つ下の水平信号線HS3に結合される画素セルであって、
同じ水平位置に配置されるフォトダイオードD5、D6のカ
ソードとスイッチMOSFETQ31、Q32によって結合される。
これらのスイッチMOSFETQ31とQ32のゲートは、上記水平
信号線HS3に対応した垂直走査線V21に結合される。以
下、類似の構成によって、各隣接する水平信号線に結合
され、同じ水平位置に配置されるフォトダイオードのカ
ソード側を相互に結合させる。言い換えるならば、２つ
のフォトダイオードを並列形態に接続させるスイッチMO
SFETがそれぞれに設けられるものである。
この実施例回路の動作の概略を第２図に示したタイミ
ング図を参照して次に説明する。
ング図を参照して次に説明する。
同図において、第１フィールド信号F1と第２フィール
ド信号F2は、図示されていないが、最初は、第１フィー
ルド信号F1がハイレベルのときについて説明する。
ド信号F2は、図示されていないが、最初は、第１フィー
ルド信号F1がハイレベルのときについて説明する。
垂直シフトレジスタVSRの出力信号V1がハイレベルと
き、上記第１フィールド信号F1のハイレベルによってMO
SFETQ26がオン状態にされているため、垂直走査線V12が
ハイレベルの選択状態にされる。これによって、第２行
目の水平信号線HS2に関する画素セルの各スイッチMOSFE
TQ5,Q7等と、この水平信号線HS2を出力線VSに結合され
るスイッチMOSFETQ18、及び第１行目と上記第２行目の
画素セルであって、対応する水平位置に配置されたフォ
トダイオードD3とD1、D4とD2を並列接続するスイッチMO
SFETQ29、Q30がオン状態にされる。
き、上記第１フィールド信号F1のハイレベルによってMO
SFETQ26がオン状態にされているため、垂直走査線V12が
ハイレベルの選択状態にされる。これによって、第２行
目の水平信号線HS2に関する画素セルの各スイッチMOSFE
TQ5,Q7等と、この水平信号線HS2を出力線VSに結合され
るスイッチMOSFETQ18、及び第１行目と上記第２行目の
画素セルであって、対応する水平位置に配置されたフォ
トダイオードD3とD1、D4とD2を並列接続するスイッチMO
SFETQ29、Q30がオン状態にされる。
そして、水平シフトレジスタHSRによって、水平走査
線H1がハイレベルされると、スイッチMOSFETQ6がオン状
態になって、上記フォトダイオードD3及びスイッチMOSF
ETQ29を介して並列接続されるフォトダイオードD1の読
み出し動作を行う。これによって、実質的には、第１行
と第２行に配置された２つのフォトダイオードの信号が
合成されて出力される。
線H1がハイレベルされると、スイッチMOSFETQ6がオン状
態になって、上記フォトダイオードD3及びスイッチMOSF
ETQ29を介して並列接続されるフォトダイオードD1の読
み出し動作を行う。これによって、実質的には、第１行
と第２行に配置された２つのフォトダイオードの信号が
合成されて出力される。
以下、上記水平シフトレジスタHSRのシフト動作に従
い、次々に水平走査線H2・・・Hnがハイレベルに選択状
態にされることによって、上記同様な２つのフォトダイ
オードD4とD2・・・・・・の信号が合成されて順次出力
されるものとなる。
い、次々に水平走査線H2・・・Hnがハイレベルに選択状
態にされることによって、上記同様な２つのフォトダイ
オードD4とD2・・・・・・の信号が合成されて順次出力
されるものとなる。
水平帰線期間Ｔにおいて、上記垂直シフトレジスタVS
Rは、１ビットのシフト動作を行い、出力信号V1に代
え、出力信号V2をハイレベルにする。また、この水平帰
線期間Ｔにおいて、リセット信号RSが発生され、各水平
信号線HS1ないしHS4をバイアス電圧にリセットする。
Rは、１ビットのシフト動作を行い、出力信号V1に代
え、出力信号V2をハイレベルにする。また、この水平帰
線期間Ｔにおいて、リセット信号RSが発生され、各水平
信号線HS1ないしHS4をバイアス電圧にリセットする。
上記シフト動作により垂直シフトレジスタVSRの出力
信号V2がハイレベルとき、上記第１フィールド信号F1の
ハイレベルによってMOSFETQ28がオン状態にされている
ため、垂直走査線V22が選択状態にされる。これによっ
て、第４行目の水平信号線HS4に関する画素セルの各ス
イッチMOSFETQ13,Q15等と、この水平信号線HS4を出力線
VSに結合されるスイッチMOSFETQ20、及び第３行目と上
記第４行目の画素セルであって、対応する水平位置に配
置されたフォトダイオードD7とD5、D8とD6を並列接続す
るスイッチMOSFETQ33,Q34がオン状態にされる。
信号V2がハイレベルとき、上記第１フィールド信号F1の
ハイレベルによってMOSFETQ28がオン状態にされている
ため、垂直走査線V22が選択状態にされる。これによっ
て、第４行目の水平信号線HS4に関する画素セルの各ス
イッチMOSFETQ13,Q15等と、この水平信号線HS4を出力線
VSに結合されるスイッチMOSFETQ20、及び第３行目と上
記第４行目の画素セルであって、対応する水平位置に配
置されたフォトダイオードD7とD5、D8とD6を並列接続す
るスイッチMOSFETQ33,Q34がオン状態にされる。
そして、水平シフトレジスタHSRによって、水平走査
線H1がハイレベルにされると、スイッチMOSFETQ14がオ
ン状態になって、上記フォトダイオードD7及びスイッチ
MOSFETQ33を介して並列接続されるフォトダイオードD5
の読み出し動作を行う。これによって、実質的には、第
３行と第４行に配置された２つのフォトダイオードの信
号が合成されて出力される。
線H1がハイレベルにされると、スイッチMOSFETQ14がオ
ン状態になって、上記フォトダイオードD7及びスイッチ
MOSFETQ33を介して並列接続されるフォトダイオードD5
の読み出し動作を行う。これによって、実質的には、第
３行と第４行に配置された２つのフォトダイオードの信
号が合成されて出力される。
以下、上記水平シフトレジスタHSRのシフト動作に従
い、次々に水平走査線H2・・・Hnがハイレベルに選択さ
れて、上記同様な２つのフォトダイオードD8とD6・・・
の信号が合成されて順次出力されるものとなる。
い、次々に水平走査線H2・・・Hnがハイレベルに選択さ
れて、上記同様な２つのフォトダイオードD8とD6・・・
の信号が合成されて順次出力されるものとなる。
なお、上記組み合わせ以外の垂直走査線と水平走査線
に結合される各スイッチMOSFETは、上記垂直走査線又は
水平走査線の一方が非選択のロウレベルにされるためオ
フ状態にされる結果、上記の組み合わせによって選択さ
れた画素セルに対してのみその読み出し動作が行われ
る。
に結合される各スイッチMOSFETは、上記垂直走査線又は
水平走査線の一方が非選択のロウレベルにされるためオ
フ状態にされる結果、上記の組み合わせによって選択さ
れた画素セルに対してのみその読み出し動作が行われ
る。
次に、図示しないが、第２フィールド信号F2がハイレ
ベルのときについて説明する。
ベルのときについて説明する。
垂直シフトレジスタVSRの出力信号V1がハイレベルと
き、上記第２フィールド信号F2のハイレベルによってMO
SFETQ25がオン状態にされているため、垂直走査線V11が
選択状態にされる。これによって、第１行目の水平信号
線HS1に関する画素セルの各スイッチMOSFETQ1,Q3等と、
この水平信号線HS1を出力線VSに結合されるスイッチMOS
FETQ17がオン状態にされる。
き、上記第２フィールド信号F2のハイレベルによってMO
SFETQ25がオン状態にされているため、垂直走査線V11が
選択状態にされる。これによって、第１行目の水平信号
線HS1に関する画素セルの各スイッチMOSFETQ1,Q3等と、
この水平信号線HS1を出力線VSに結合されるスイッチMOS
FETQ17がオン状態にされる。
そして、水平シフトレジスタHSRによって、水平走査
線H1がハイレベルにされると、スイッチMOSFETQ2がオン
状態になって、上記フォトダイオードD1の読み出し動作
を行う。これによって、第２フィールドの最初の行で
は、第１行フォトダイオードの信号のみが出力される。
線H1がハイレベルにされると、スイッチMOSFETQ2がオン
状態になって、上記フォトダイオードD1の読み出し動作
を行う。これによって、第２フィールドの最初の行で
は、第１行フォトダイオードの信号のみが出力される。
以下、上記水平シフトレジスタHSRのシフト動作に従
い、次々に水平走査線H2・・・Hnがハイレベルの選択状
態にされるため、上記１行分のフォトダイオードD2・・
・・・の信号が順次出力されるものとなる。
い、次々に水平走査線H2・・・Hnがハイレベルの選択状
態にされるため、上記１行分のフォトダイオードD2・・
・・・の信号が順次出力されるものとなる。
水平帰線期間Ｔにおいて、上記垂直シフトレジスタVS
Rは、１ビットのシフト動作を行い、出力信号V1に代
え、出力信号V2をハイレベルにする。また、この水平帰
線期間Ｔにおいて、リセット信号RSが発生され、各水平
信号線HS1ないしHS4をバイアス電圧にリセットする。
Rは、１ビットのシフト動作を行い、出力信号V1に代
え、出力信号V2をハイレベルにする。また、この水平帰
線期間Ｔにおいて、リセット信号RSが発生され、各水平
信号線HS1ないしHS4をバイアス電圧にリセットする。
上記シフト動作により垂直シフトレジスタVSRの出力
信号V2がハイレベルとき、上記第２フィールド信号F2の
ハイレベルによってMOSFETQ27がオン状態にされている
ため、垂直走査線V21が選択状態にされる。これによっ
て、第３行目の水平信号線HS3に関する画素セルの各ス
イッチMOSFETQ9,Q11等と、この水平信号線HS3を出力線V
Sに結合されるスイッチMOSFETQ19及び第３行目と上記第
２行目の画素セルであって、対応する水平位置に配置さ
れたフォトダイオードD5とD3、D6とD4を並列接続するス
イッチMOSFETQ31、Q32がオン状態にされる。
信号V2がハイレベルとき、上記第２フィールド信号F2の
ハイレベルによってMOSFETQ27がオン状態にされている
ため、垂直走査線V21が選択状態にされる。これによっ
て、第３行目の水平信号線HS3に関する画素セルの各ス
イッチMOSFETQ9,Q11等と、この水平信号線HS3を出力線V
Sに結合されるスイッチMOSFETQ19及び第３行目と上記第
２行目の画素セルであって、対応する水平位置に配置さ
れたフォトダイオードD5とD3、D6とD4を並列接続するス
イッチMOSFETQ31、Q32がオン状態にされる。
そして、水平シフトレジスタHSRによって、水平走査
線H1がハイレベルにされると、スイッチMOSFETQ10がオ
ン状態になって、上記フォトダイオードD5及びスイッチ
MOSFETQ31を介して並列接続されるフォトダイオードD3
の読み出し動作を行う。これによって、実質的には第２
行と第３行に配置された２つのフォトダイオードの信号
が合成された出力される。
線H1がハイレベルにされると、スイッチMOSFETQ10がオ
ン状態になって、上記フォトダイオードD5及びスイッチ
MOSFETQ31を介して並列接続されるフォトダイオードD3
の読み出し動作を行う。これによって、実質的には第２
行と第３行に配置された２つのフォトダイオードの信号
が合成された出力される。
以下、上記水平シフトレジスタHSRのシフト動作に従
い、次々に水平走査線H2・・・Hnがハイレベルの選択状
態にされるため、上記同様な２つのフォトダイオードD6
とD4・・・・・の信号が合成されて順次出力されるもの
となる。
い、次々に水平走査線H2・・・Hnがハイレベルの選択状
態にされるため、上記同様な２つのフォトダイオードD6
とD4・・・・・の信号が合成されて順次出力されるもの
となる。
上記のように２つのフィールド信号F1とF21画面毎に
交互にハイレベルの選択レベルにされることに応じて、
出力される行の組み合わせが１行分上下にシフトされる
ことにより、空間的重心の上下シフト、言い換えるなら
ば、インタレースモードが実現される。
交互にハイレベルの選択レベルにされることに応じて、
出力される行の組み合わせが１行分上下にシフトされる
ことにより、空間的重心の上下シフト、言い換えるなら
ば、インタレースモードが実現される。
この場合、出力線VSに結合される水平信号線は、２行
分の画素信号を得るにもかかわらずに、常に一本のみし
か結合されない。これによって、比較的大きな寄生容量
を持つ水平信号線の数が、第３図の回路に比べて半分に
することができるので、センスアンプSAの入力側に結合
される容量の容量値が半減できる。これによって、ラン
ダム雑音を大幅に低減できるものとなる。
分の画素信号を得るにもかかわらずに、常に一本のみし
か結合されない。これによって、比較的大きな寄生容量
を持つ水平信号線の数が、第３図の回路に比べて半分に
することができるので、センスアンプSAの入力側に結合
される容量の容量値が半減できる。これによって、ラン
ダム雑音を大幅に低減できるものとなる。
ちなみに、タンダム雑音のパワーIn2は、次式によっ
て求められる。
て求められる。
In2＝4kT〔fH（CPD＋CVG） ＋４π2B3/3｛RHCH 2＋RCH 2 ＋RV（CH 2＋CVCH＋CV 2/3）｝〕 ここで、ｋはボルツマン定数、Ｔは絶対温度、fHは水
平シフトレジスタのクロック周波数、CPDは、フォトダ
イオードの接合容量、CVGは垂直スイッチMOSFETのゲー
ト容量、Ｂは周波数帯域、RHは水平信号線の等価抵抗、
CHは水平信号線の寄生容量、Ｒは読み出しスイッチMOSF
ETのオン抵抗、RVは出力信号線の等価抵抗、CVは出力信
号線の寄生容量である。上記式から明らかなように、出
力動作状態における水平信号線の寄生容量CHを減らすこ
とによって、ランダム雑音In2を大幅に低減できるもの
となる。
平シフトレジスタのクロック周波数、CPDは、フォトダ
イオードの接合容量、CVGは垂直スイッチMOSFETのゲー
ト容量、Ｂは周波数帯域、RHは水平信号線の等価抵抗、
CHは水平信号線の寄生容量、Ｒは読み出しスイッチMOSF
ETのオン抵抗、RVは出力信号線の等価抵抗、CVは出力信
号線の寄生容量である。上記式から明らかなように、出
力動作状態における水平信号線の寄生容量CHを減らすこ
とによって、ランダム雑音In2を大幅に低減できるもの
となる。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）フォトダイオードと垂直走査線にそのゲートが結
合されるスイッチMOSFET及び水平走査線にそのゲートが
結合されるスイッチMOSFETからなる画素セルがマトリッ
クス配置されてなる画素アレイに対し、第１フィールド
と第２フィールドとで隣接する一対の垂直走査線の一方
を選択状態にさせるとともに、その垂直選択信号により
オン状態にされるスイッチMOSFETにより、互いに隣接し
対応する水平位置に配置されるフォトダイオードをパラ
レルに接続することによって、１本の水平信号線を通し
て２個分のフォトダイオードの出力信号を得ることがで
きる。これによって、インタレースモードを実現しつ
つ、センスアンプの入力側に接続される水平信号線が１
本だけとなる結果、その容量値の低減に伴いランダム雑
音も大幅に低減できるという効果が得られる。
ある。すなわち、 （１）フォトダイオードと垂直走査線にそのゲートが結
合されるスイッチMOSFET及び水平走査線にそのゲートが
結合されるスイッチMOSFETからなる画素セルがマトリッ
クス配置されてなる画素アレイに対し、第１フィールド
と第２フィールドとで隣接する一対の垂直走査線の一方
を選択状態にさせるとともに、その垂直選択信号により
オン状態にされるスイッチMOSFETにより、互いに隣接し
対応する水平位置に配置されるフォトダイオードをパラ
レルに接続することによって、１本の水平信号線を通し
て２個分のフォトダイオードの出力信号を得ることがで
きる。これによって、インタレースモードを実現しつ
つ、センスアンプの入力側に接続される水平信号線が１
本だけとなる結果、その容量値の低減に伴いランダム雑
音も大幅に低減できるという効果が得られる。
（２）水平信号線を水平帰線期間内にリセットさせるこ
とによって、スメア及びブルーミングによる偽信号を低
減することができる。これにより、上記（１）のランダ
ム雑音の低減と相俟って、高品質の画像信号を得ること
ができるという効果が得られる。
とによって、スメア及びブルーミングによる偽信号を低
減することができる。これにより、上記（１）のランダ
ム雑音の低減と相俟って、高品質の画像信号を得ること
ができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、半分の垂直走査信号線は、フローティ
ング状態で非選択レベルにされてしまうことを防ぐた
め、スイッチMOSFETQ25ないしQ28に代え、論理ゲート回
路により垂直シフトレジスタVSRの出力信号を選択的に
一対とされた一方の垂直走査線に供給するものとしても
よい。また、水平帰線期間内に水平信号線をリセットす
るためのリセット回路は、特に必要とされるものではな
い。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、半分の垂直走査信号線は、フローティ
ング状態で非選択レベルにされてしまうことを防ぐた
め、スイッチMOSFETQ25ないしQ28に代え、論理ゲート回
路により垂直シフトレジスタVSRの出力信号を選択的に
一対とされた一方の垂直走査線に供給するものとしても
よい。また、水平帰線期間内に水平信号線をリセットす
るためのリセット回路は、特に必要とされるものではな
い。
また、スイッチ素子は、MOSFETのように制御端子を持
ち、アナログスイッチ動作を行うものであれば何であっ
てもよい。
ち、アナログスイッチ動作を行うものであれば何であっ
てもよい。
この発明は、固体撮像装置として広く利用できるもの
である。
である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、光電変換素子と垂直走査線にその制御端
子が結合されるスイッチ素子及び水平走査線にその制御
端子が結合されるスイッチ素子からなる画素セルがマト
リックス配置されてなる画素アレイに対し、第１フィー
ルドと第２フィールドとで隣接する一対の垂直走査線の
一方を選択状態にさせるとともに、その垂直選択信号に
よりオン状態にされるスイッチ素子により、互いに隣接
し対応する水平位置に配置される光電変換素子をパラレ
ルに接続することによって、１本の水平信号線を通して
２個分の光電変換素子の出力信号を得ることできる。こ
れによって、インタレースモードを実現しつつ、センス
アンプの入力側に接続される水平信号線が１本だけとな
る結果、その容量値の低減に伴いランダム雑音を大幅に
低減できるものとなる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、光電変換素子と垂直走査線にその制御端
子が結合されるスイッチ素子及び水平走査線にその制御
端子が結合されるスイッチ素子からなる画素セルがマト
リックス配置されてなる画素アレイに対し、第１フィー
ルドと第２フィールドとで隣接する一対の垂直走査線の
一方を選択状態にさせるとともに、その垂直選択信号に
よりオン状態にされるスイッチ素子により、互いに隣接
し対応する水平位置に配置される光電変換素子をパラレ
ルに接続することによって、１本の水平信号線を通して
２個分の光電変換素子の出力信号を得ることできる。こ
れによって、インタレースモードを実現しつつ、センス
アンプの入力側に接続される水平信号線が１本だけとな
る結果、その容量値の低減に伴いランダム雑音を大幅に
低減できるものとなる。
第１図は、この発明の一実施例を示す要図回路図、 第２図は、その概略動作の一例を説明するためのタイミ
ング図、 第３図は、本願発明者等によりこの発明に先立って開発
された固体撮像装置の要部回路図である。 VSR……垂直シフトレジスタ、HSR……水平シフトレジス
タ、SA……センスアンプ
ング図、 第３図は、本願発明者等によりこの発明に先立って開発
された固体撮像装置の要部回路図である。 VSR……垂直シフトレジスタ、HSR……水平シフトレジス
タ、SA……センスアンプ
Claims (1)
- 【請求項１】複数の光電変換素子がマトリックス状に配
置され、少なくとも第１及び第２の読み出し手段が設け
られ、上記読み出し手段を挟んで隣接する２つの光電変
換素子が単一の組を構成し、それら２つの光電変換素子
の信号が、上記読み出し手段により読み出される固体撮
像装置であって、 上記読み出し手段は、複数の上記光電変換素子の組と結
合され、 上記光電変換素子の組は、第１フィールドでは、上記第
１の読み出し手段を挟んだｎ−１行目の光電変換素子と
ｎ行目の光電変換素子の組で、第２フィールドでは、上
記第２の読み出し手段を挟んだｎ行目の光電変換素子と
ｎ＋１行目の光電変換素子の組であることを特徴とする
固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054781A JP2511867B2 (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054781A JP2511867B2 (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213483A JPS62213483A (ja) | 1987-09-19 |
| JP2511867B2 true JP2511867B2 (ja) | 1996-07-03 |
Family
ID=12980314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054781A Expired - Fee Related JP2511867B2 (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511867B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164354A (ja) * | 1984-02-06 | 1985-08-27 | Victor Co Of Japan Ltd | 固体撮像装置 |
-
1986
- 1986-03-14 JP JP61054781A patent/JP2511867B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213483A (ja) | 1987-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |