JPS62213482A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS62213482A JPS62213482A JP61054780A JP5478086A JPS62213482A JP S62213482 A JPS62213482 A JP S62213482A JP 61054780 A JP61054780 A JP 61054780A JP 5478086 A JP5478086 A JP 5478086A JP S62213482 A JPS62213482 A JP S62213482A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Landscapes
- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
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- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、固体撮像装置に関するもので、例えば、光
電変換素子により形成される画素信号をＭＯＳＦＥＴ
（絶縁ゲート形電界効果トランジスタ）を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。
電変換素子により形成される画素信号をＭＯＳＦＥＴ
（絶縁ゲート形電界効果トランジスタ）を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。
従来より、フォトダイオードとスイッチＭＯ３ＦＥＴと
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭５６−１
５２３８２号公報がある。
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭５６−１
５２３８２号公報がある。
本願発明者は、この発明に先立って第３図に示すような
固体撮像装置に用いられる画素アレイを開発した。１つ
の画素セルは、フォトダイオードＤ１と垂直走査線にそ
のゲートが結合されたスイッチＭＯ３ＦＥＴＱＩと、水
平走査線にそのゲ−トが結合されたスイッチＭＯ３ＦＥ
ＴＱ２の直列回路から構成される。上記フォトダイオー
ドＤ１及びスイッチＭＯ３ＦＥＴＱＩ、Ｑ２からなる画
素セルと同じ行（水平方向）に配置される他の同様な画
素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは、同図に
おいて横方向に延長される水平信号線Ｈ３Ｉに結合され
る。他の行についても上記同様な画素セルが同様に結合
される。上記水平信号線Ｈ３Ｉ等には、それに対応した
垂直走査線■１１が平行して配置される。この垂直走査
線ｖ１には、それに対応した画素セルのスイッチＭＯ３
ＦＥＴＱＩ、Ｑ３等が結合される。このことは、例示的
に示されている他の行の垂直走査線ｖ２、■３等におい
ても同様である。
固体撮像装置に用いられる画素アレイを開発した。１つ
の画素セルは、フォトダイオードＤ１と垂直走査線にそ
のゲートが結合されたスイッチＭＯ３ＦＥＴＱＩと、水
平走査線にそのゲ−トが結合されたスイッチＭＯ３ＦＥ
ＴＱ２の直列回路から構成される。上記フォトダイオー
ドＤ１及びスイッチＭＯ３ＦＥＴＱＩ、Ｑ２からなる画
素セルと同じ行（水平方向）に配置される他の同様な画
素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは、同図に
おいて横方向に延長される水平信号線Ｈ３Ｉに結合され
る。他の行についても上記同様な画素セルが同様に結合
される。上記水平信号線Ｈ３Ｉ等には、それに対応した
垂直走査線■１１が平行して配置される。この垂直走査
線ｖ１には、それに対応した画素セルのスイッチＭＯ３
ＦＥＴＱＩ、Ｑ３等が結合される。このことは、例示的
に示されている他の行の垂直走査線ｖ２、■３等におい
ても同様である。
水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチＭＯ３ＦＥＴＱ２．Ｑ
６及びＱＩＯ等のゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。
に配置される画素セルのスイッチＭＯ３ＦＥＴＱ２．Ｑ
６及びＱＩＯ等のゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。
上記垂直走査線■１、ｖ２、及び■３は、上記水平信号
線Ｈ３ＩないしＨ３３を縦（垂直）方向に延長される出
力線ｖＳに結合させるスイッチＭＯ３ＦＥＴＱＩ ３な
いしＱ１５のゲートにも結合される。この出力線ｖＳと
バイアス電圧ＶＢとの間には、読み出し用の負荷抵抗Ｒ
が設けられる。
線Ｈ３ＩないしＨ３３を縦（垂直）方向に延長される出
力線ｖＳに結合させるスイッチＭＯ３ＦＥＴＱＩ ３な
いしＱ１５のゲートにも結合される。この出力線ｖＳと
バイアス電圧ＶＢとの間には、読み出し用の負荷抵抗Ｒ
が設けられる。
この負荷抵抗Ｒを通して、画素セルが選択されたとき、
フォトダイオードに蓄積された光信号に対応した電流が
流れることによって、その画素セルからの読み出し動作
と、次の読み出し動作のためのリセット（プリチャージ
）動作とが同時に行われる。上記負荷抵抗Ｒにより得ら
れた電圧信号は、センスアンプＳＡによって増幅され、
図示しない出力回路に伝えられる。
フォトダイオードに蓄積された光信号に対応した電流が
流れることによって、その画素セルからの読み出し動作
と、次の読み出し動作のためのリセット（プリチャージ
）動作とが同時に行われる。上記負荷抵抗Ｒにより得ら
れた電圧信号は、センスアンプＳＡによって増幅され、
図示しない出力回路に伝えられる。
上記各行の水平信号線）ＩＳＩないしＨＳ ３には、水
平帰線期間において発生されるリセット信号Ｒ８によっ
てオン状態にされるＭＯ３ＦＥＴＱ２０ないしＱ２２が
設けられる。これらのＭＯ３ＦＥＴＱ２０ないしＱ２２
のオン状態によって、一定のバイアス電圧ＶＢが各水平
信号ＩＨ３ＩないしＨＳ３に与えられる。このようなＭ
Ｏ３ＦＥＴＱ２０ないしＱ２２が設けられる理由は、次
の通りである。上記水平信号線Ｈ３ＩないしＨ３３に結
合されるスイッチＭＯＳ Ｆ ＥＴのドレイン等の半導
体領域も感光性を持つことがあり、第４図に示すように
、寄生フォトダイオード等により形成される偽信号（ス
メア、プルーミング）Ｎｌが、非選択時にフローティン
グ状態にされる水平信号線Ｈ５２に蓄積される。この回
路では上記スイッチＭＯ３ＦＥＴＱ２０ないしＱ２２に
より水平帰線期間において、全ての水平信号線ＨＳＩな
いしＨ８３を所定のバイアス電圧ＶＢにリセットするも
のである。これにより、第４図に示すように、次に選択
される水平信号線Ｈ３２に関しては、常に上記偽信号を
リセットした状態から画素信号を取り出すものであるた
め、出力される画像信号に含まれる偽信号を大幅に低減
できる。
平帰線期間において発生されるリセット信号Ｒ８によっ
てオン状態にされるＭＯ３ＦＥＴＱ２０ないしＱ２２が
設けられる。これらのＭＯ３ＦＥＴＱ２０ないしＱ２２
のオン状態によって、一定のバイアス電圧ＶＢが各水平
信号ＩＨ３ＩないしＨＳ３に与えられる。このようなＭ
Ｏ３ＦＥＴＱ２０ないしＱ２２が設けられる理由は、次
の通りである。上記水平信号線Ｈ３ＩないしＨ３３に結
合されるスイッチＭＯＳ Ｆ ＥＴのドレイン等の半導
体領域も感光性を持つことがあり、第４図に示すように
、寄生フォトダイオード等により形成される偽信号（ス
メア、プルーミング）Ｎｌが、非選択時にフローティン
グ状態にされる水平信号線Ｈ５２に蓄積される。この回
路では上記スイッチＭＯ３ＦＥＴＱ２０ないしＱ２２に
より水平帰線期間において、全ての水平信号線ＨＳＩな
いしＨ８３を所定のバイアス電圧ＶＢにリセットするも
のである。これにより、第４図に示すように、次に選択
される水平信号線Ｈ３２に関しては、常に上記偽信号を
リセットした状態から画素信号を取り出すものであるた
め、出力される画像信号に含まれる偽信号を大幅に低減
できる。
しかしながら、上記回路においては、本願発明者の研究
により、上記スイッチＭＯ３ＦＥＴＱ２０ないしＱ２２
におけろゲートとソース間におけるオーバーラツプ容量
等の寄生容量が存在するためスイッチＭＯ３ＦＥＴＱ２
０ないしＱ２２がオン状態からオフ状態に切り替わると
き、言い換えるならば、次に読み出しが開始される水平
信号線Ｈ３２等に対してもカップリングノイズＮ２が発
生してしまうという新たな問題点の生じることが判明し
た。なお、上記偽信号（スメア、ブルーミング）に関し
ては、例えば、特開昭５７−１７２７６号公報に詳細に
述べられている。
により、上記スイッチＭＯ３ＦＥＴＱ２０ないしＱ２２
におけろゲートとソース間におけるオーバーラツプ容量
等の寄生容量が存在するためスイッチＭＯ３ＦＥＴＱ２
０ないしＱ２２がオン状態からオフ状態に切り替わると
き、言い換えるならば、次に読み出しが開始される水平
信号線Ｈ３２等に対してもカップリングノイズＮ２が発
生してしまうという新たな問題点の生じることが判明し
た。なお、上記偽信号（スメア、ブルーミング）に関し
ては、例えば、特開昭５７−１７２７６号公報に詳細に
述べられている。
この発明の目的は、簡単な構成により高品質の画像信号
を得ることのできる固体撮像装置を提供することにある
。
を得ることのできる固体撮像装置を提供することにある
。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、光電変換素子と垂直走査線にその制御端子が
結合されるスイッチ素子及び水平走査線にその制御端子
が結合されるスイッチ素子からなる画素セルがマトリッ
クス配置されてなる画素アレイにおいて、上記画素セル
の出力ノードが共通に結合される水平信号線に、その偽
信号によるレベル低下を補うような微少電流を供給する
電流供給手段を設けるものである。
結合されるスイッチ素子及び水平走査線にその制御端子
が結合されるスイッチ素子からなる画素セルがマトリッ
クス配置されてなる画素アレイにおいて、上記画素セル
の出力ノードが共通に結合される水平信号線に、その偽
信号によるレベル低下を補うような微少電流を供給する
電流供給手段を設けるものである。
上記した手段によれば、上記微少電流供給手段により、
非選択の水平信号線の偽信号を定常的に除去するもので
あるから、スイッチングによるリセット動作のようなカ
ップリングノイズの発生を防止できる。
非選択の水平信号線の偽信号を定常的に除去するもので
あるから、スイッチングによるリセット動作のようなカ
ップリングノイズの発生を防止できる。
（実施例〕
第１図には、この発明の一実施例の要部回路図が示され
ている。同図では、３行、２列分の回路が代表として例
示的に示されている。同図の各回路素子は、公知の半導
体集積回路の製造技術によって、特に制限されないが、
単結晶シリンコンのような１個の半導体基板上において
形成される。
ている。同図では、３行、２列分の回路が代表として例
示的に示されている。同図の各回路素子は、公知の半導
体集積回路の製造技術によって、特に制限されないが、
単結晶シリンコンのような１個の半導体基板上において
形成される。
１つの画素セルは、フォトダイオードＤｉと垂直走査線
にそのゲートが結合されたスイッチＭＯ３Ｆ ＥＴＱ
１と、水平走査線にそのゲートが結合されたスイッチＭ
Ｏ３ＦＥＴＱ２の直列回路から構成される。上記フォト
ダイオードＤ１及びスイッチＭＯＳＦＥＴＱＩ、Ｑ２か
らなる画素セルと同じ行（水平方向）に配置される他の
同様な画素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは
、同図において横方向に延長される水平信号線Ｈ３Ｉに
結合される。他の行についても上記同様な画素セルが同
様に結合される。上記水平信号線Ｈ３Ｉ等には、それに
対応した垂直走査線ｖ１が平行して配置される。この垂
直走査線Ｖｌには、それに対応した画素セルのスイッチ
ＭＯ３ＦＥＴＱＩ、Ｑ３等が結合される。このことは、
例示的に示されている他の行の垂直走査線Ｖ２及びｖ３
においても同様である。
にそのゲートが結合されたスイッチＭＯ３Ｆ ＥＴＱ
１と、水平走査線にそのゲートが結合されたスイッチＭ
Ｏ３ＦＥＴＱ２の直列回路から構成される。上記フォト
ダイオードＤ１及びスイッチＭＯＳＦＥＴＱＩ、Ｑ２か
らなる画素セルと同じ行（水平方向）に配置される他の
同様な画素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは
、同図において横方向に延長される水平信号線Ｈ３Ｉに
結合される。他の行についても上記同様な画素セルが同
様に結合される。上記水平信号線Ｈ３Ｉ等には、それに
対応した垂直走査線ｖ１が平行して配置される。この垂
直走査線Ｖｌには、それに対応した画素セルのスイッチ
ＭＯ３ＦＥＴＱＩ、Ｑ３等が結合される。このことは、
例示的に示されている他の行の垂直走査線Ｖ２及びｖ３
においても同様である。
水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチＭＯ３ＦＥＴＱ２．Ｑ
６．及びＱＩＯのゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。
に配置される画素セルのスイッチＭＯ３ＦＥＴＱ２．Ｑ
６．及びＱＩＯのゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。
上記垂直走査線ｖ１、ｖ２及びｖ３は、上記水平信号線
Ｈ３ＩないしＨ３３を縦（垂直）方向に延長される出力
線ｖＳに結合させるスイッチＭＯ３ＦＥＴＱ１３ないし
Ｑ１５のゲートにも結合される。この出力線ｖＳとバイ
アス電圧ＶＢとの間には、読み出し用の負荷抵抗Ｒが設
けられる。この負荷抵抗Ｒを通して、画素セルが選択さ
れたとき、フォトダイオードに蓄積された光信号に対応
した電流が流れることによって、その画素セルからの読
み出し動作と、次の読み出し動作のためのリセット（プ
リチャージ）動作とが同時に行われる。上記負荷抵抗Ｒ
により得られた電圧信号は、センスアンプＳＡによって
増幅され、図示しない出力回路に伝えられる。
Ｈ３ＩないしＨ３３を縦（垂直）方向に延長される出力
線ｖＳに結合させるスイッチＭＯ３ＦＥＴＱ１３ないし
Ｑ１５のゲートにも結合される。この出力線ｖＳとバイ
アス電圧ＶＢとの間には、読み出し用の負荷抵抗Ｒが設
けられる。この負荷抵抗Ｒを通して、画素セルが選択さ
れたとき、フォトダイオードに蓄積された光信号に対応
した電流が流れることによって、その画素セルからの読
み出し動作と、次の読み出し動作のためのリセット（プ
リチャージ）動作とが同時に行われる。上記負荷抵抗Ｒ
により得られた電圧信号は、センスアンプＳＡによって
増幅され、図示しない出力回路に伝えられる。
この実施例では、特に制限されないが、上記各行の水平
信号線Ｈ３ＩないしＨ３３には、スメア、ブルーミング
等の偽信号を除去するために、実質的にダイオード形態
にされるＭＯ３ＦＥＴＱ１６ないしＱｌＢが設けられる
。すなわち、上記ＭＯ３ＦＥＴＱ１６ないしＱｌＢのド
レインには、バイアス電圧ＶＢが与えられる。上記ＭＯ
Ｓ Ｆ ＥＴＱ１６ないしＱｌＢのゲートには、特に制
限されないが、バイアス電圧ＶＢ’が与えられる。これ
ら両バイアス電圧ＶＢとＶＢ’ とを等しく設定するこ
とにより、これらのＭＯ３ＦＥＴＱＩ ６ないしＱｌＢ
は、そのゲートとドレインに共通の電位が与えられるこ
とによってダイオード形態にされる。
信号線Ｈ３ＩないしＨ３３には、スメア、ブルーミング
等の偽信号を除去するために、実質的にダイオード形態
にされるＭＯ３ＦＥＴＱ１６ないしＱｌＢが設けられる
。すなわち、上記ＭＯ３ＦＥＴＱ１６ないしＱｌＢのド
レインには、バイアス電圧ＶＢが与えられる。上記ＭＯ
Ｓ Ｆ ＥＴＱ１６ないしＱｌＢのゲートには、特に制
限されないが、バイアス電圧ＶＢ’が与えられる。これ
ら両バイアス電圧ＶＢとＶＢ’ とを等しく設定するこ
とにより、これらのＭＯ３ＦＥＴＱＩ ６ないしＱｌＢ
は、そのゲートとドレインに共通の電位が与えられるこ
とによってダイオード形態にされる。
これらのＭＯ３ＦＥＴＱ１６ないしＱｌＢは、スイッチ
ＭＯ３ＦＥＴＱ１３ないしＱ１５に比べてそのコンダク
タンスが十分小さく形成される。
ＭＯ３ＦＥＴＱ１３ないしＱ１５に比べてそのコンダク
タンスが十分小さく形成される。
１い換えるならば、上記各ＭＯ３ＦＥＴＱＬ６ないしＱ
ｌＢのオン抵抗値は、上記ＭＯ３ＦＥＴＱ１３ないしＱ
１５に比べて十分大きな抵抗値に設定される。これによ
って、例えば第２図に示すように、垂直走査線Ｖ１がハ
イレベルの選択状態ににされると、これに応じて１つの
スイッチＭ Ｏ５ＦＥＴＱ１３と、この行に配置された
画素セルの各スイッチＭＯ５ＦＥＴＱＩ、Ｑ３等がオン
状態される。そして、水平走査ｆｉＨ１がハイレベルの
選択状態のとき、この列に対応した画素セルのスイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２、Ｑ６及びＱＩＯ等がオ
ン状態になって上記行列の交差点に配置される１つの画
素セルの読み出し動作を行う、このような読み出し動作
において、フォトダイオードＤ１に流れる光電変換電流
は、上記ダイオード形態の上記ＭＯ３ＦＥ’ｒＱ１６が
存在するにもかかわらず、上記負荷抵抗ＲとスイッチＭ
Ｏ３ＦＥＴＱＩ ３を通して流れるものとされる。これ
により、１ドツトの画素信号の読み出しが行われる。以
下、水平走査線が次々に選択され、１行分の画素信号の
読み出しが行われる。
ｌＢのオン抵抗値は、上記ＭＯ３ＦＥＴＱ１３ないしＱ
１５に比べて十分大きな抵抗値に設定される。これによ
って、例えば第２図に示すように、垂直走査線Ｖ１がハ
イレベルの選択状態ににされると、これに応じて１つの
スイッチＭ Ｏ５ＦＥＴＱ１３と、この行に配置された
画素セルの各スイッチＭＯ５ＦＥＴＱＩ、Ｑ３等がオン
状態される。そして、水平走査ｆｉＨ１がハイレベルの
選択状態のとき、この列に対応した画素セルのスイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２、Ｑ６及びＱＩＯ等がオ
ン状態になって上記行列の交差点に配置される１つの画
素セルの読み出し動作を行う、このような読み出し動作
において、フォトダイオードＤ１に流れる光電変換電流
は、上記ダイオード形態の上記ＭＯ３ＦＥ’ｒＱ１６が
存在するにもかかわらず、上記負荷抵抗ＲとスイッチＭ
Ｏ３ＦＥＴＱＩ ３を通して流れるものとされる。これ
により、１ドツトの画素信号の読み出しが行われる。以
下、水平走査線が次々に選択され、１行分の画素信号の
読み出しが行われる。
このような１行分（Ｖｌ）の画素信号の読み出し動作の
とき、非選択状態に置かれる他の行の水平信号線Ｈ５２
及びＨ３２等は、上記スイッチＭＯ５ＦＥＴＱＩ ４、
Ｑ１５がオフ状態にされることより、実質的にフローテ
ィング状態に置かれる。
とき、非選択状態に置かれる他の行の水平信号線Ｈ５２
及びＨ３２等は、上記スイッチＭＯ５ＦＥＴＱＩ ４、
Ｑ１５がオフ状態にされることより、実質的にフローテ
ィング状態に置かれる。
これらの水平信号線Ｈ３２ないしＨ３３等に結合される
スイッチＭＯ３ＦＥＴのドレイン等の半導体領域も感光
性を持つことがあり、このような寄生フォトダイオード
により形成される偽信号（スメア、ブルーミング）Ｎｌ
が上記フローティング状態の各水平信号ｖＡＨＳ２ない
しＨ５３等に蓄積される。この実施例では、上記偽信号
Ｎ１の発生によって、第２図に示すように非選択状態の
水平信号線Ｈ３２のレベルがプリチャージ（バイアス）
電圧ＶＢより上記ＭＯ３ＦＥＴＱＩ ？のしきい値電圧
ｖｔｈ分だけ低下すると、ＭＯＳＦＥＴＱＩ７がオン状
態になって偽信号Ｎｌを自動的にリセットさせるもので
ある。言い換えるならば、水平信号線ＨＳ ２における
偽信号Ｎ１のレベルをＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈのような微少電圧に制限するものである。これにより
、次に、選択される水平信号ａＨｓ２に関しては、常に
上記偽信号を実質的なリッセト状態にされたいる状態か
ら画素信号を取り出すものであるため、出力される画像
信号に含まれる偽信号を大幅に低減できる。
スイッチＭＯ３ＦＥＴのドレイン等の半導体領域も感光
性を持つことがあり、このような寄生フォトダイオード
により形成される偽信号（スメア、ブルーミング）Ｎｌ
が上記フローティング状態の各水平信号ｖＡＨＳ２ない
しＨ５３等に蓄積される。この実施例では、上記偽信号
Ｎ１の発生によって、第２図に示すように非選択状態の
水平信号線Ｈ３２のレベルがプリチャージ（バイアス）
電圧ＶＢより上記ＭＯ３ＦＥＴＱＩ ？のしきい値電圧
ｖｔｈ分だけ低下すると、ＭＯＳＦＥＴＱＩ７がオン状
態になって偽信号Ｎｌを自動的にリセットさせるもので
ある。言い換えるならば、水平信号線ＨＳ ２における
偽信号Ｎ１のレベルをＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈのような微少電圧に制限するものである。これにより
、次に、選択される水平信号ａＨｓ２に関しては、常に
上記偽信号を実質的なリッセト状態にされたいる状態か
ら画素信号を取り出すものであるため、出力される画像
信号に含まれる偽信号を大幅に低減できる。
この実施例では、上記偽信号の除去にパルス信号を用い
るものでないので、リセットパルスを用いるときのよう
なカップリングノイズが水平信号線に発生することが防
止できる。また、上記リセットパルスが不要になるため
、パルス発生回路の簡素化が図られる。
るものでないので、リセットパルスを用いるときのよう
なカップリングノイズが水平信号線に発生することが防
止できる。また、上記リセットパルスが不要になるため
、パルス発生回路の簡素化が図られる。
なお、第１図において、ＭＯＳＦＥＴＱＩ ６ないしＱ
ｌＢのゲートに供給されるバイアス電圧ＶＢ’ は、バ
イアス電圧ＶＢ＋Ｖｔｂにするものであってもよい。こ
の場合には、非選択状態の水平信号線のレベルがバイア
ス電圧ＶＢより少しでも低下すると、それに対応したＭ
ＯＳＦＥＴＱＩ ６ないしＱｌＢ等がオン状態になって
、非選択状態の水平信号線のレベルを常にプリチャージ
（バイアス）レベルに維持させることができる。これに
よって、偽信号を実質的に完全に除去することができる
。したがって、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １６な
いしＱｌＢ等は、高抵抗手段、例えばポリシリコン高抵
抗に訂き換えることができるものである。
ｌＢのゲートに供給されるバイアス電圧ＶＢ’ は、バ
イアス電圧ＶＢ＋Ｖｔｂにするものであってもよい。こ
の場合には、非選択状態の水平信号線のレベルがバイア
ス電圧ＶＢより少しでも低下すると、それに対応したＭ
ＯＳＦＥＴＱＩ ６ないしＱｌＢ等がオン状態になって
、非選択状態の水平信号線のレベルを常にプリチャージ
（バイアス）レベルに維持させることができる。これに
よって、偽信号を実質的に完全に除去することができる
。したがって、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １６な
いしＱｌＢ等は、高抵抗手段、例えばポリシリコン高抵
抗に訂き換えることができるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）水平信号線に比較的大きな抵抗値を持つダイオー
ド形態のＭＯＳＦＥＴないし高抵抗手段を介してバイア
ス電圧を供給することによって、非選択状態の水平信号
線に発生する偽信号を除去することができる。これによ
って、パルス信号によりスイッチ制御されるリセット用
ＭＯＳ Ｆ ＥＴを用いた場合のようなカップリングノ
イズが水平信号線に発生することを防止することができ
るから、上記偽信号の除去と相俟って、高品質の画素信
号を得ることができるという効果が得られる。
る。すなわち、 （１）水平信号線に比較的大きな抵抗値を持つダイオー
ド形態のＭＯＳＦＥＴないし高抵抗手段を介してバイア
ス電圧を供給することによって、非選択状態の水平信号
線に発生する偽信号を除去することができる。これによ
って、パルス信号によりスイッチ制御されるリセット用
ＭＯＳ Ｆ ＥＴを用いた場合のようなカップリングノ
イズが水平信号線に発生することを防止することができ
るから、上記偽信号の除去と相俟って、高品質の画素信
号を得ることができるという効果が得られる。
（２）延抗手段によって偽信号を除去するものであるた
め、タイミングパルスが不要となり、タイミング発生回
路の簡素化を図ることができるという効果が得られる。
め、タイミングパルスが不要となり、タイミング発生回
路の簡素化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第１図の実施例
回路において、垂直信号線は、奇数フィールドと偶数フ
ィールドとで１本分づらぜて一対づつ選択状態にするよ
うにしてもよい。これにより、インクレースに対して空
間的重心を上下に移動させた画像信号を得ることができ
る。この場合、上記のように一対づつ選択される水平信
号線に対応して一対からなる出力信号線を設けるものと
してもよい、また、各スイッチ素子は、ＭＯＳＦＥＴの
ように制御端子を持ち、アナログスイッチ動作を行うも
のであれば何であってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第１図の実施例
回路において、垂直信号線は、奇数フィールドと偶数フ
ィールドとで１本分づらぜて一対づつ選択状態にするよ
うにしてもよい。これにより、インクレースに対して空
間的重心を上下に移動させた画像信号を得ることができ
る。この場合、上記のように一対づつ選択される水平信
号線に対応して一対からなる出力信号線を設けるものと
してもよい、また、各スイッチ素子は、ＭＯＳＦＥＴの
ように制御端子を持ち、アナログスイッチ動作を行うも
のであれば何であってもよい。
この発明は、固体撮像装置として広く利用できるもので
ある。
ある。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、水平信号線に比較的大きな抵抗値を持つダ
イオード形態のＭＯＳＦＥＴないし高抵抗手段を介して
バイアス電圧を供給することによって、非選択状態の水
平信号線に発生する偽信号を除去することによって、パ
ルス信号によりスイッチ制御されるリセット用ＭＯ３Ｆ
ＥＴを用いた場合のようなカンプリングノイズが水平信
号線に発生することを防止することができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、水平信号線に比較的大きな抵抗値を持つダ
イオード形態のＭＯＳＦＥＴないし高抵抗手段を介して
バイアス電圧を供給することによって、非選択状態の水
平信号線に発生する偽信号を除去することによって、パ
ルス信号によりスイッチ制御されるリセット用ＭＯ３Ｆ
ＥＴを用いた場合のようなカンプリングノイズが水平信
号線に発生することを防止することができる。
第１図は、この発明の一実施例を示す要部回路図、
第２図は、その概略動作の一例を説明するためのタイミ
ング図、 第３図は、本願発明者等によりこの発明に先立って開発
された固体撮像装置の要部回路図、第４図は、その概略
動作の一例を説明すためのタイミング図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスフ、Ｓ Ａ・・センスアンプへ゛・、
ング図、 第３図は、本願発明者等によりこの発明に先立って開発
された固体撮像装置の要部回路図、第４図は、その概略
動作の一例を説明すためのタイミング図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスフ、Ｓ Ａ・・センスアンプへ゛・、
Claims (1)
- 【特許請求の範囲】 １、光電変換素子と垂直走査線にその制御端子が結合さ
れるスイッチ素子及び水平走査線にその制御端子が結合
されるスイッチ素子からなる画素セルと、同じ行に配置
された画素セルの出力ノードが共通に結合される水平信
号線と、上記垂直走査線にその制御端子が結合され、上
記水平信号線を出力信号線に結合させるスイッチ素子か
らなるマトリックス構成の画素アレイと、上記出力信号
線に負荷抵抗手段を介して直流バイアス電圧を供給する
負荷回路と、上記水平信号線に上記水平信号線を出力線
に結合させるスイッチ素子に比べて大きな抵抗値を持つ
ようにされた抵抗手段を介して直流バイアス電圧を供給
する抵抗手段とを含むことを特徴とする固体撮像装置。 ２、上記各スイッチ素子及び抵抗手段はＭＯＳＦＥＴで
あることを特徴とする特許請求の範囲第１項記載の固体
撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054780A JPS62213482A (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054780A JPS62213482A (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62213482A true JPS62213482A (ja) | 1987-09-19 |
Family
ID=12980284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054780A Pending JPS62213482A (ja) | 1986-03-14 | 1986-03-14 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62213482A (ja) |
-
1986
- 1986-03-14 JP JP61054780A patent/JPS62213482A/ja active Pending
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