JP4288346B2

JP4288346B2 - 撮像装置及び画素回路

Info

Publication number: JP4288346B2
Application number: JP2003295027A
Authority: JP
Inventors: 祥二川人
Original assignee: Shizuoka University NUC
Current assignee: Shizuoka University NUC
Priority date: 2003-08-19
Filing date: 2003-08-19
Publication date: 2009-07-01
Anticipated expiration: 2023-08-19
Also published as: US20050040485A1; JP2005065074A; EP1509038A2; US6963116B2; EP1509038B1; EP1509038A3; DE602004032294D1

Description

本発明は、高速CMOSイメージセンサの画素回路に関する。

CMOSイメージセンサの一般的な画素回路では、信号電荷の蓄積を行って読み出したのち、一水平ライン毎に信号電荷の初期化(リセット）を行う。リセットと信号蓄積の開始のタイミングが水平ライン毎に異なるため、動きの大きな画像に対してはひずみを生じる。これに対してCCDイメージセンサは、全画素一斉同時にリセットし、同時に信号蓄積を開始することができる。これは電子シャッタ動作またはグローバルシャッタと呼ばれる。
CMOSイメージセンサで電子シャッタ動作を行う従来の方法としては、文献[１]に開示されている方法、文献[２]に開示されている方法がある。しかし、これらの方法では、電子シャッタ動作を取り入れたがために、信号電荷を初期化する際に発生するリセットノイズを除去することができないという問題がある。
また、高速の画像を取得するため、短い蓄積時間で十分な感度と低雑音特性を得るために画素内で電圧増幅を行えれば理想的であるが、電子シャッタ動作、リセットノイズの除去、信号電圧増幅の３つの要求を満たすものはない。また、たとえできたとしても、回路が複雑になれば、画素面積が大きくなるとともに、フォトダイオードの開口率が小さくなり、感度が低下する。
文献一覧
[１] US Patent Number 5,986,297 Color active pixel sensor with electronic shuttering, anti-blooming, and low-cross-talk
[２] 特表2000-504489, 電子的シャッタ動作を備えた能動ピクセルセンサアレイ
米国特許第５，９８６，２９７号明細書特表２０００−５０４４８９号公報

高速イメージセンサは、最近のCMOSイメージセンサの発展により性能向上が著しいが、課題も少なくない。今後の高速イメージセンサには、特に画素部の機能・性能として以下が求められる。
(１) 全画素同時シャッタ機能
(２) ノイズレベルが低いこと
(３) 画素内で信号電圧を増幅でき、十分な感度を有すること
(４) 回路構成が簡単で、十分な開口率を確保できること
本発明は、これらの要求を満たす高速CMOSイメージセンサの画素回路を提供する。

画素内で電子シャッタ動作、リセットノイズ低減並びに電圧増幅を、簡単な回路で実現することができる。

本発明の具体的な回路を図１に示す。１の部分は、光電変換素子としてのフォトダイオードＰＤと転送ゲートトランジスタＭＴ、リセットトランジスタＭＲからなる。フォトダイオードのカソード部で光の照射により発生した電荷を蓄積し、制御線ＴＸ(以下「ＴＸ」という)を操作して、電荷ＱをＶ_FDとかかれた部分に転送する。このときＶ_FD部に寄生する容量をＣ_FDとするとＱ/Ｃ_FDに相当する信号電圧変化が生じる。この１の部分は、図２に示す従来の４トランジスタ画素回路の１の部分に相当する。このフォトダイオードの部分には、Pinned Photo diode を用いてもよい。従来の４トランジスタ画素回路では、このようにＶ_FDの電圧をｎチャネルのトランジスタMINとMXからなるバッファ回路及び、垂直信号線に接続される電流源負荷トランジスタを用いて直接読み出していた。本発明では、図１のように２の部分で、電子シャッタ動作、電圧増幅、リセットノイズ低減を行った信号を図１の３の部分のバッファ回路及び電流源負荷トランジスタを用いて読み出す。３のバッファ回路は、２の部分の出力電圧が低い電圧レベルにあるので、ｐチャネルトランジスタを用いている。制御線ＳＸはバッファ回路の出力ゲートを制御するためのものである。

１と２の回路を組み合わせた動作を説明する図を、図３に示す。説明を容易にするため、具体的な電圧を用いて説明するが、ここに用いる電圧に限定するものではない。まず最初制御線Ｒ(以下「Ｒ」という)が３ＶになっているとするとリセットトランジスタＭＲはオンでありＶ_FDの電圧は、リセット電圧Ｖ_R（この場合2.0Ｖ)にある。この状態で、制御線ＳＲ(以下「ＳＲ」という)を３Ｖから０Ｖに変化させ、Ｖ₁の電圧を、Ｖ_RS（約2.0Ｖ）にする。このとき、Ｖ₂の電圧もＶ_RSの電圧まで上昇する。その後ＳＲを３Ｖに戻し、Ｒを０Ｖにする。
このとき、Ｖ_FDの電圧は、フィードスルーによりリセット電圧Ｖ_Rよりやや下がった電圧になり、このときのＶ_FDの電圧をＶ_FD0とする。このＶ_FD0には、熱雑音により発生し、電荷として残留するリセットノイズ成分が含まれる。次いで制御線ＳＳ(以下「ＳＳ」という)を０Ｖから３Ｖにすることで、Ｖ₂の電圧は、０Ｖに下がり、これによって、ｐチャネルMOSトランジスタ４により形成された電位障壁を越えてＶ₁の部分にたまっている電荷がＶ₂の側に流れ出し、Ｖ₁の電圧が徐々に低下する。その後ＳＳを０Ｖに戻す。この段階で、信号増幅、電子シャッタ、リセットノイズ低減動作の準備が完了する。

次いでＴＸを1.5Ｖから2.5Ｖに上昇させると、フォトダイオードで蓄積された電荷がＶ_FD側に転送され、その電圧が下降する。その変化量をΔＶ_FDとする。これによって、ｐチャネルMOSトランジスタ４の電位障壁が低くなり、Ｖ₁からＶ₂への電荷の流れ出しが生じ、Ｖ₁の電圧が下降する。その変化量をΔＶ₁とすると理想的にはこれは、ΔＶ_FDと等しくしたいがｐチャネルMOSトランジスタ4のゲート電圧に対するチャネルの表面電位の変化率が１でないためにΔＶ_FDの変化よりも小さくなる。その比率をαとすると、

Ｖ₁の電圧の変化により流れ出す電荷量ΔＱ₁は、Ｖ₁の点の容量をＣ₁として、

この電荷が、Ｖ₂側へ流れ出すことによって生じるＶ₂の変化をΔＶ₂とし、Ｖ₂の点の容量をＣ₂として、

となる。したがって、

となる。

αは0.7〜0.8程度の値であるため、Ｃ₁とＣ₂の比率を大きく取ることにより信号電圧増幅が行える。さらに、Ｖ₂の変化は、Ｖ_FDの変化分に比例するため、Ｖ_FDで発生するリセットノイズが取り除かれることになる。つまり、ＴＸを開くまえのＶ_FD0にサンプルされて含まれているリセットノイズ成分は、ＴＸを開いて、ΔＶ_FD変化した後の電圧にも同じ量のリセットノイズが含まれているため、変化分ΔＶ_FDを取り出して増幅することによりリセットノイズが除かれる。また、Ｖ₂において信号をサンプルした後、Ｒを再び３Ｖに戻すことにより、ｐチャネルMOSトランジスタ４の電位障壁が高くなり、Ｖ₁部からの電荷注入はなくなり、Ｖ₂の電圧はそのまま保持される。つまり、記憶状態になる。これらの動作は、全ての画素において同じタイミングでなされ、また任意の蓄積時間に設定できるため、電子シャッタの機能を果たす。したがって、１フレーム内で同時に画素からの信号の取り込みがなされ、動画像のブレや歪みの少ない画像が得られる。
なお、ｐチャネルMOSトランジスタ４は、弱反転領域で動作することになり、この電荷の流れ出しはキャリアの拡散によって生じるため完全に流れ出しがゼロになるまでに長い時間を要する。これがゼロにならない状態で次の動作に入ると非線形性が生じる。そこで、Ｖ_Pに、初期電圧０Ｖから数10mＶ程度のパルス電圧を加え、Ｖ₁からの電荷の流れ出しを加速する方法も考えられる。

ここまでの説明において、ＭＯＳトランジスタ４，電源電圧ＶＲＳから点Ｖ₁へ電荷を供給するためのＭＯＳトランジスタ，及び出力バッファのＭＯＳトランジスタをｐチャネル型とし、その他のＭＯＳトランジスタをｎチャネル型とした。しかし、その多くは転送ゲートとして動作しており、ｐチャネル型に代えてｎチャネル型を使用できること、またその逆もあり得ることは当業者にとって明らかである。このことは Signal line のＭＯＳトランジスタにおいても同様である。
また、当然のことながら、導電型の異なるＭＯＳトランジスタを採用する際には、制御信号の極性を考慮する必要がある。

図１においてＣ₁は、ｎチャネルMOSトランジスタのゲート容量、Ｃ₂はｐチャネルMOSトランジスタのゲート容量で作ることで、前者のゲート電圧は、２〜３Ｖ近くの高い電圧で動作し、後者のゲート電圧は０Ｖから１Ｖ程度の低い電圧で動作するため、トランジスタが強反転状態で動作することになり、ゲート酸化膜容量を使用でき、電圧依存性の小さい容量とすることができる。
図４に、図２の回路を画素部に用いたイメージセンサ全体の構成を示す。また図５はそのタイミング図である。先に説明した動作により、Ｒ，ＴＸ，ＳＳの各制御信号により、電子シャッタ・増幅・ノイズキャンセル動作が行われ、その出力信号（図１のＶ２)を、垂直シフトレジスタから出される制御信号(ＳＳ_i，ＳＸ_i)により、垂直方向の読み出しと水平方向の読み出しを１行ごとに行い、外部に出力する。垂直方向読み出しの際、図２の３の部分のバッファアンプの特性ばらつきにより発生する固定パターン雑音を除去するノイズキャンセル処理を、ノイズキャンセル回路で行う。まず読み出しのための選択は、当該水平ラインの画素のＳＸを０Ｖにすることで行い、これによりＶ₂の電圧が読み出される。ノイズキャンセルのため、Ｖ₂の電圧を読み出したのち、電子シャッタ動作においても用いたＳＳにより、当該水平ラインのＳＳを３Ｖにすることで画素部のＶ₂を０Ｖにする。ノイズキャンセル回路により、読み出されたＶ₂の電圧と、Ｖ₂を０Ｖにしたときの電圧の差を求めることでＶ₂の電圧の変化分ΔＶ₂が取り出され、バッファアンプが発生する固定パターン雑音を除去することができる。ノイズキャンセル回路については、一般に用いられているイメージセンサ用のノイズキャンセル回路を用いることができ、ここでは特に特徴はないので説明を省略する。

なお、図１の回路により高速イメージセンサを実現する場合の構成を図７に示す。ノイズキャンセル後、水平走査を行うのではなく、多数のA/D変換器を並べて並列にA/D変換を行い、ディジタル出力をマルチプレクサを経由して、複数本の出力に時分割で割りあて、並列に出力する。
以上は、図７のようにフォトゲートを用いた場合にも同様に適用できる。但し、この場合は、ＴＸには、電荷蓄積時には高い電圧（例えば３Ｖ)、電荷転送時には低い電圧(例えば０Ｖ）を加える点が異なる。

電子シャッタ動作とリセットノイズ、固定パターンノイズ除去機能を有するもう１つの画素回路を図８に示す。
まず、ＲをHighにして、リセットトランジスタをＯＮし、ＶFDをリセット電圧ＶＲにする。このときの電圧をソースフォロワバッファを介して読み、ＳＲをHighにして、容量用トランジスタ１に記憶する。次に、ＴＸを開き、信号電荷をＶＦＤ部に転送することで、ＶＦＤの電圧が変化（低下）する。その電圧をソースフォロワバッファを介して読み、ＳＳをHighにして、容量用トランジスタ2に記憶する。この記憶動作は、全画素同時に行うことで電子シャッタ動作がなされる。この回路の場合でも、フォトダイオードをフォトゲートに置き換えた方式も考えられる。
なお、図８のＳは、読み出しを行わない場合に、ソースフォロワ回路に流れる電流をカットし、消費電力を下げるための制御信号であり、これが接続されているトランジスタはそのためのスイッチである。
２つの容量に記憶された信号は、それぞれのバッファ回路を介してイメージアレイの外部に信号を読み出す。読み出しのための選択はＲＳをHighにすることによって行う。この読み出し動作によって、回路のばらつきによる固定パターンノイズ、リセットノイズのキャンセルを行う。

カラムに並べてキャンセルを行うための回路例を図９に示す。
図９のＶin-、Ｖin+には、図８のＶoutR, ＶoutSをそれぞれ接続する。イメージセンサからの垂直読み出しにおいて、図８のＲＳをHighにして、ある一水平ラインの信号を読み出す。このときまず、図９のφ１をHighにして、これが与えられているスイッチをオンにする。容量Ｃ２は、参照電圧Ｖrefに接続しておく。次に、φ１をLowにしたのちに、φ２をHighにして、容量Ｃ２を出力に接続する。このあと、図８のＲＲをHighにすることで、図９の出力には、図８の１、２の容量に記憶された電圧の差に比例し、Ｃ１/Ｃ２の比で増幅された信号が現れる。同時に、図９の出力のソースフォロワの発生する固定パターン雑音がキャンセルされ、また１/ｆノイズを低減することができる。

なお、図８の回路は、図１０に示すように簡単化することができる。
これは、ＶFDのリセットレベルをサンプルするときは、ＳＳとＲＲを同時にHighにする
ことで、容量用トランジスタ２に、リセットレベルをサンプルし、またＶFDの信号レベル（ＴＸを開いたあと）をサンプルするときは、ＲＲを閉じておくことで、容量用トランジスタ１に、信号レベルがサンプルされることを利用する。リセットレベルのサンプル時には、２つの容量用トランジスタが並列に接続されることにより、この電圧記憶回路で発生する熱雑音によるランダムノイズを低減する効果がある。また、図８に比べてトランジスタの数を１個減らすことができる。

動作タイミングを図１１に示す。まず、ＶFD部の電圧をＲをHighにすることでリセット電圧（この場合２Ｖ）に初期化する。次いで、ＳをHighにし、最初のソースフォロワを動作させる。これによりＶFDの電圧変化がソースフォロワの出力に現れる。ＲＲはあらかじめHighにして、これが接続されたトランジスタがオンしており、ＳＳをHighにすることで、容量用トランジスタ１，２にリセットレベルが与えられ、その後ＲＲをLowに戻すことで、２の容量用トランジスタにリセットレベルが記憶（サンプル＆ホールド）される。次いで、ＴＸをHighにして、フォトダイオードからＶFD部に電荷転送を行うことで、ＶFDの電圧が変化（低下）する。これに伴って、容量用トランジスタ１の電圧が変化する。ＳＳを閉じることで、その電荷転送による信号レベルが記憶（サンプル＆ホールド）される。以上で、フォトダイオードに蓄積された電荷による信号を、電子シャッタ用容量に記憶する処理とノイズキャンセルのための準備が整う。

２つの容量に記憶された電圧をイメージアレイの外部に順次読み出すが、このときに実際には、ノイズキャンセル処理が行われる。イメージアレイの外部のカラムに置かれるノイズキャンセル回路は、図９が利用できる。
この場合のイメージセンサの全体の構成は、図１２のようになる。各画素から２線で垂直方向に信号が伝播する。図１２は、垂直方向読み出し後、水平走査がなされて、１つの出力で時系列信号として画像信号を外部に読乱す場合を描いているが高速に画像を読み出すために、高速のＡ/Ｄ変換器を複数個ならべて並列にＡ/Ｄ変換し、複数本のディジタル信号で並列に出力する図６と同様な構成も考えられる。

なお、１フレームの周期に対する、電子シャッタ動作、信号読み出し、信号電荷蓄積の時間的内訳は、例えば図１３のようになる。つまり、ｎ番目フレームの先頭で、ｎ−１番目のフレームにおいて蓄積された信号電荷に対して、電子シャッタ動作、信号電圧増幅、リセットノイズ低減処理を行い、ｎ番目のフレームの残りの期間を用いて画素部からの垂直、水平走査により、外部への信号読み出しを行う。同時にこの期間により、ｎ番目のフレームにおける信号電荷蓄積を行う。

この発明は、簡単な回路で電子シャッタ動作、リセットノイズ低減並びに電圧増幅を実現できるものであり、画素部分に設置することができる。また、ＣＭＯＳセンサにおいて、電子シャッタ動作を採用したことにより、高速画像取り込みが可能となる。

画素内で電圧増幅、ノイズ低減、電子シャッタ動作を行う画素回路従来の４トランジスタ画素回路図１の回路の電子シャッタ動作のタイミング同時一括電子シャッタ機能をもつイメージセンサ全体（単一出力）の構成図４の回路の動作タイミング電子シャッタ動作を有するイメージセンサの構成図（並列ディジタル出力）光電変換素子としてフォトゲートを用いた場合の電子シャッタ・電圧増幅・ノイズキャンセル機能をもつ画素回路電子シャッタ動作とノイズキャンセル機能を有する画素回路（その２）差動式ノイズキャンセル回路電子シャッタとノイズキャンセル機能を有する画素回路（その３）図１０の回路の動作タイミング図電子シャッタ動作を有するイメージセンサの構成図１フレームに対する電子シャッタ動作、信号読み出し、信号電荷蓄積の内訳

符号の説明

１光電変換回路
２電子シャッタ・電圧増幅・リセットノイズ低減回路
３バッファ回路
４ｐチャネルＭＯＳトランジスタ
５，６容量用トランジスタ
ＴＸ，Ｒ，Ｓ制御線
ＳＳ，ＳＲ，ＳＸ制御線
ＶＦＤ信号線
ＰＤフォトダイオード
ＭＲ，ＭＴトランジスタ
ＭＩＮ，ＭＸトランジスタ
ＶＰ基準電圧１
ＶＤＤ基準電圧２
ＶＲリセット電圧１
ＶＲＳリセット電圧２
Ｖref 参照電圧
Ｖbias バイアス電圧

Claims

光電変換を行う光電変換手段と、
該光電変換手段により発生した信号電荷を次段へ転送するゲート手段と、
該ゲート手段からの信号電荷を蓄積する蓄積手段と、
前記蓄積手段の信号電荷をリセットするリセット手段と、
前記蓄積手段からの信号を一時記憶する記憶手段と、
前記リセット手段によるリセット電圧と前記記憶手段に記憶された電圧に基づきリセットノイズを低減する手段とを画素内に備え、
前記ゲート手段，リセット手段及びリセットノイズ低減手段は、それぞれ、第１乃至第３のＭＯＳトランジスタにより構成されており、
前記光電変換手段の出力が転送ゲート用の前記第１のＭＯＳトランジスタのソースに接続され、
前記第１のＭＯＳトランジスタのドレインにはリセット用の前記第２のＭＯＳトランジスタのソースが接続され、
前記第２のＭＯＳトランジスタのドレインにはリセット電圧が印加され、
前記第１のＭＯＳトランジスタのドレインにはリセットノイズ低減用の前記第３のＭＯＳトランジスタのゲートが接続され、
前記第３のＭＯＳトランジスタのソース及びドレインにはそれぞれ第１，第２のキャパシタが第１，第２基準電圧との間に接続され、
前記第３のＭＯＳトランジスタのソース及びドレインにはそれぞれ前記第１，第２のキャパシタに対して充放電を行う第１，第２の充放電手段が接続されてなる撮像装置。
前記第１のキャパシタは、前記第２のキャパシタよりも容量が大きく設定され、前記第３のＭＯＳトランジスタにより、前記第１のキャパシタに記憶された信号電荷が前記第２のキャパシタに転送される際に、電荷転送に伴い電圧増幅がなされることを特徴とする請求項１記載の撮像装置。
前記第３のＭＯＳトランジスタのチャネルは、前記第２のＭＯＳトランジスタのチャネルとは異なるキャリアにより導電性を与えられたものである請求項１記載の撮像装置。
さらに、前記第１，第２の充放電手段、及び前記第１，第２のＭＯＳトランジスタの導通・非導通を制御する手段を設けてなる請求項１記載の撮像装置。
前記第３のＭＯＳトランジスタの前記ドレインが接続された前記第２のキャパシタ上の信号を出力するための出力バッファを更に備える請求項１〜４のいずれか一項に記載の撮像装置。
光電変換を行う光電変換手段と、
該光電変換手段により発生した信号電荷を次段へ転送するゲート手段と、
該ゲート手段からの信号電荷を蓄積する蓄積手段と、
前記蓄積手段の信号電荷をリセットするリセット手段と、
前記蓄積手段からの信号を一時記憶する記憶手段と、
前記リセット手段によるリセット電圧と前記記憶手段に記憶された電圧に基づきリセットノイズを低減する手段とを画素内に備え、
前記ゲート手段，リセット手段及びリセットノイズ低減手段は、それぞれ、第１乃至第３のＭＯＳトランジスタにより構成されており、
前記光電変換手段の出力が転送ゲート用の前記第１のＭＯＳトランジスタのソースに接続され、
前記第１のＭＯＳトランジスタのドレインにはリセット用の前記第２のＭＯＳトランジスタのソースが接続され、
前記第２のＭＯＳトランジスタのドレインにはリセット電圧が印加され、
前記第１のＭＯＳトランジスタのドレインにはリセットノイズ低減用の前記第３のＭＯＳトランジスタのゲートが接続され、
前記第３のＭＯＳトランジスタのソース及びドレインにはそれぞれ第１，第２のキャパシタが第１，第２基準電圧との間に接続され、
前記第３のＭＯＳトランジスタのソース及びドレインにはそれぞれ前記第１，第２のキャパシタに対して充放電を行う第１，第２の充放電手段が接続されてなる画素回路。