JP2887508B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2887508B2 JP2887508B2 JP2199324A JP19932490A JP2887508B2 JP 2887508 B2 JP2887508 B2 JP 2887508B2 JP 2199324 A JP2199324 A JP 2199324A JP 19932490 A JP19932490 A JP 19932490A JP 2887508 B2 JP2887508 B2 JP 2887508B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像装置に係わり、特に受光素子か
ら固定パターン雑音が除去された映像信号が得られるよ
うにした固体撮像装置に関するものである。
ら固定パターン雑音が除去された映像信号が得られるよ
うにした固体撮像装置に関するものである。
最近、増幅型受光素子を画素として用いた固体撮像装
置が提案されている。増幅型受光素子としては、例えば
電荷変調素子（Charge Modulation Device:以下CMDと略
称する）と呼ばれるものがある。このCMD受光素子は例
えば、1986年に開催されたInternational Electron Dev
ice Meeting（IEDM）の予稿集のP353〜356の“A NEW MO
S IMAGE SENSOR OPERATING IN A NON DESTRUCTIVE READ
OUT MODE"と題する論文に詳細に説明されている。
置が提案されている。増幅型受光素子としては、例えば
電荷変調素子（Charge Modulation Device:以下CMDと略
称する）と呼ばれるものがある。このCMD受光素子は例
えば、1986年に開催されたInternational Electron Dev
ice Meeting（IEDM）の予稿集のP353〜356の“A NEW MO
S IMAGE SENSOR OPERATING IN A NON DESTRUCTIVE READ
OUT MODE"と題する論文に詳細に説明されている。
次にかかるCMD受光素子を画素として用いた固体撮像
装置の構成例を第11図に示す。各画素を構成するCMD51
−11,51−12,……51−mnをマトリックス状に配列し、そ
の各ドレインには共通にビデオ電圧VDD（＞０）を印加
する。Ｘ方向に配列された各行のCMD群のゲート端子は
行ライン52−1,52−2,……52−ｍにそれぞれ接続し、Ｙ
方向に配列された各列のCMD群のソース端子は列ライン5
3−1,53−2,……53−ｎにそれぞれ接続する。列ライン5
3−1,53−2,……53−ｎは、それぞれ列選択用トランジ
スタ54−1,54−2,……54−ｎ、及び反選択用トランジス
タ55−1,55−2,……55−ｎを介して、ビデオライン56及
びGNDに接地されたライン57にそれぞれ共通に接続す
る。ビデオライン56は入力が仮想接地された電流−電圧
変換型のプリアンプ58に接続され、プリアンプ58の出力
端59には負極性の映像信号が時系列で読み出されるよう
になっている。
装置の構成例を第11図に示す。各画素を構成するCMD51
−11,51−12,……51−mnをマトリックス状に配列し、そ
の各ドレインには共通にビデオ電圧VDD（＞０）を印加
する。Ｘ方向に配列された各行のCMD群のゲート端子は
行ライン52−1,52−2,……52−ｍにそれぞれ接続し、Ｙ
方向に配列された各列のCMD群のソース端子は列ライン5
3−1,53−2,……53−ｎにそれぞれ接続する。列ライン5
3−1,53−2,……53−ｎは、それぞれ列選択用トランジ
スタ54−1,54−2,……54−ｎ、及び反選択用トランジス
タ55−1,55−2,……55−ｎを介して、ビデオライン56及
びGNDに接地されたライン57にそれぞれ共通に接続す
る。ビデオライン56は入力が仮想接地された電流−電圧
変換型のプリアンプ58に接続され、プリアンプ58の出力
端59には負極性の映像信号が時系列で読み出されるよう
になっている。
また、行ライン52−1,52−2,……52−ｍは垂直走査回
路60に接続して、それぞれ信号φG1,φG2,……φGmを印
加し、列選択用トランジスタ54−1,54−2,……54−ｎ、
及び反選択用トランジスタ55−1,55−2,……55−ｎのゲ
ート端子は水平走査回路61に接続して、それぞれ信号φ
S1,φS2,……φSn及び各々の反転信号を印加するように
構成されている。なお、各CMDは同一基板上に形成さ
れ、その基板には電圧VSUB（＜０）を印加するようにな
っている。
路60に接続して、それぞれ信号φG1,φG2,……φGmを印
加し、列選択用トランジスタ54−1,54−2,……54−ｎ、
及び反選択用トランジスタ55−1,55−2,……55−ｎのゲ
ート端子は水平走査回路61に接続して、それぞれ信号φ
S1,φS2,……φSn及び各々の反転信号を印加するように
構成されている。なお、各CMDは同一基板上に形成さ
れ、その基板には電圧VSUB（＜０）を印加するようにな
っている。
第12図は、第11図に示した構成の固体撮像装置の動作
を説明するための信号波形図である。行ライン52−1,52
−2,……52−ｍに印加する信号φG1,φG2,……φGmは、
読み出しゲート電圧VRDとリセット電圧VRS,オーバーフ
ロー電圧VOF,蓄積電圧VINTよりなり、非選択行において
は水平帰線期間tBL中はVOF、水平映像有効期間tH中はV
INTとなり、選択行においては水平映像有効期間tH中はV
RD、それに引き続く水平帰線期間tBL中はVRSとなる。ま
た、列選択用トランジスタ541,54−2,……54−ｎのゲー
ト端子に印加する信号φS1,φS2,……φSnは列ライン53
−1,53−2,……53−ｎを選択するための信号で、その低
レベルは列選択用トランジスタ54−1,54−2,……54−ｎ
をオフ、反選択用トランジスタ55−1,55−2,……55−ｎ
をオンとし、その高レベルは列選択用トランジスタをオ
ン、反選択用トランジスタをオフとする電圧値になるよ
うに設定されている。
を説明するための信号波形図である。行ライン52−1,52
−2,……52−ｍに印加する信号φG1,φG2,……φGmは、
読み出しゲート電圧VRDとリセット電圧VRS,オーバーフ
ロー電圧VOF,蓄積電圧VINTよりなり、非選択行において
は水平帰線期間tBL中はVOF、水平映像有効期間tH中はV
INTとなり、選択行においては水平映像有効期間tH中はV
RD、それに引き続く水平帰線期間tBL中はVRSとなる。ま
た、列選択用トランジスタ541,54−2,……54−ｎのゲー
ト端子に印加する信号φS1,φS2,……φSnは列ライン53
−1,53−2,……53−ｎを選択するための信号で、その低
レベルは列選択用トランジスタ54−1,54−2,……54−ｎ
をオフ、反選択用トランジスタ55−1,55−2,……55−ｎ
をオンとし、その高レベルは列選択用トランジスタをオ
ン、反選択用トランジスタをオフとする電圧値になるよ
うに設定されている。
しかしながら、上記構成の固体撮像装置においては、
各画素毎のオフセット電流のばらつきにより、固定パタ
ーン雑音（FPN）が発生する。この問題点を解決する手
段として、上記雑音成分を素子外部の記憶装置に予め記
憶させておき、光蓄積された映像信号と減算する方法が
提案されているが、システムの構成が複雑となるという
問題点がある。この解決策として特開昭63−86471号公
報に記載されている光電変換装置がある。しかしなが
ら、上記公報開示の光電変換装置は、各画素からの信号
を電圧値として処理する場合のみ適用が可能であり、画
素信号を電流値として読み出す場合には適用できないと
いう問題点がある。
各画素毎のオフセット電流のばらつきにより、固定パタ
ーン雑音（FPN）が発生する。この問題点を解決する手
段として、上記雑音成分を素子外部の記憶装置に予め記
憶させておき、光蓄積された映像信号と減算する方法が
提案されているが、システムの構成が複雑となるという
問題点がある。この解決策として特開昭63−86471号公
報に記載されている光電変換装置がある。しかしなが
ら、上記公報開示の光電変換装置は、各画素からの信号
を電圧値として処理する場合のみ適用が可能であり、画
素信号を電流値として読み出す場合には適用できないと
いう問題点がある。
本発明は、増幅型受光素子を用いた固体撮像装置にお
ける上記問題点を解決するためになされたものであり、
各画素毎のオフセット電流のばらつきによる固定パター
ン雑音を除去できるようにした固体撮像装置を提供する
ことを目的とする。
ける上記問題点を解決するためになされたものであり、
各画素毎のオフセット電流のばらつきによる固定パター
ン雑音を除去できるようにした固体撮像装置を提供する
ことを目的とする。
上記問題点を解決するため、本発明は、入射光に応じ
た映像信号電流を出力する増幅型受光素子を画素として
該画素をマトリックス状に配置した受光部と、それぞれ
列及び行方向の選択、読み出しを行う水平走査回路及び
垂直走査回路とを備えてなる固体撮像装置において、前
記垂直走査回路により選択された行の各画素からの映像
信号電流を、列方向に配列された各画素の出力端子を共
通に接続した各列ライン毎に同一の極性で第１の電流記
憶手段に同時に記憶する手段と、前記選択された行の各
画素に蓄積された電荷を同時に排出するリセット手段
と、リセット直後の同一行の各画素からの暗時オフセッ
ト電流を各列ライン毎に前記映像信号電流とは反対の極
性で第２の電流記憶手段に同時に記憶する手段と、前記
第１の電流記憶手段及び第２の電流記憶手段に記憶され
た前記映像信号電流及び前記暗時オフセット電流を混合
して読み出す手段とを備えたことを特徴とするものであ
る。
た映像信号電流を出力する増幅型受光素子を画素として
該画素をマトリックス状に配置した受光部と、それぞれ
列及び行方向の選択、読み出しを行う水平走査回路及び
垂直走査回路とを備えてなる固体撮像装置において、前
記垂直走査回路により選択された行の各画素からの映像
信号電流を、列方向に配列された各画素の出力端子を共
通に接続した各列ライン毎に同一の極性で第１の電流記
憶手段に同時に記憶する手段と、前記選択された行の各
画素に蓄積された電荷を同時に排出するリセット手段
と、リセット直後の同一行の各画素からの暗時オフセッ
ト電流を各列ライン毎に前記映像信号電流とは反対の極
性で第２の電流記憶手段に同時に記憶する手段と、前記
第１の電流記憶手段及び第２の電流記憶手段に記憶され
た前記映像信号電流及び前記暗時オフセット電流を混合
して読み出す手段とを備えたことを特徴とするものであ
る。
このように構成した固体撮像装置において、各画素か
らの映像信号を同一の極性で第１の電流記憶手段に同時
に記憶させ、暗時オフセット電流を反対の極性で第２の
電流記憶手段に同時に記憶させ、前記第１及び第２の電
流記憶手段に記憶された前記映像信号電流及び暗時オフ
セット電流を混合して順次読み出すことにより、別途差
動手段を設けることなく両方の差分が得られ、固定パタ
ーン雑音が除去された高品質の映像信号を得ることが可
能となる。
らの映像信号を同一の極性で第１の電流記憶手段に同時
に記憶させ、暗時オフセット電流を反対の極性で第２の
電流記憶手段に同時に記憶させ、前記第１及び第２の電
流記憶手段に記憶された前記映像信号電流及び暗時オフ
セット電流を混合して順次読み出すことにより、別途差
動手段を設けることなく両方の差分が得られ、固定パタ
ーン雑音が除去された高品質の映像信号を得ることが可
能となる。
以下、本発明の実施例を、本発明に関連する構成例と
共に図面に基づいて説明する。第１図は、本発明に関連
する固体撮像装置の第１の構成例の回路構成図である。
この構成例では、説明を簡単にするため、３行３列のマ
トリックス構成のものを示している。各画素を構成する
CMD1−11,1−12,‥‥１−33をマトリックス状に配列
し、その各ドレイン端子には共通にビデオ電圧VDD（＞
０）を印加している。Ｘ方向に配列された各行のCMD群
のゲート端子は行ライン２−1,2−2,2−３にそれぞれ接
続され、Ｙ方向に配列された各列のCMD群のソース端子
は列ライン３−1,3−2,3−３にそれぞれ接続されてい
る。
共に図面に基づいて説明する。第１図は、本発明に関連
する固体撮像装置の第１の構成例の回路構成図である。
この構成例では、説明を簡単にするため、３行３列のマ
トリックス構成のものを示している。各画素を構成する
CMD1−11,1−12,‥‥１−33をマトリックス状に配列
し、その各ドレイン端子には共通にビデオ電圧VDD（＞
０）を印加している。Ｘ方向に配列された各行のCMD群
のゲート端子は行ライン２−1,2−2,2−３にそれぞれ接
続され、Ｙ方向に配列された各列のCMD群のソース端子
は列ライン３−1,3−2,3−３にそれぞれ接続されてい
る。
列ライン３−1,3−2,3−３は、それぞれリセット用，
明時用及び暗時用スイッチトランジスタ（Ｐ−MOSトラ
ンジスタ）４−1,4−2,4−3,5−1,5−2,5−３及び９−
1,9−2,9−３を介して、GNDに接地されたリセットライ
ン27、明時用電流記憶回路６−1,6−2,6−３の各入力端
子７−1,7−2,7−３及び暗時用電流記憶回路10−1,10−
2,10−３の各入力端子11−1,11−2,11−３に接続されて
いる。スイッチトランジスタ４−1,4−2,4−３、５−1,
5−2,5−３及び９−1,9−2,9−３のゲート端子は、それ
ぞれ制御信号線21,22及び23に接続されていて、制御信
号φCNT4,φCNT1,φCNT2が印加されるようになってい
る。また明時用電流記憶回路６−1,6−2,6−３の各制御
入力端子には制御信号線25が、暗時用電流記憶回路10−
1,10−2,10−３の各制御入力端子には制御信号線24が接
続されていて、それぞれ制御信号φMEM1,φMEM2が印加
されるようになっている。
明時用及び暗時用スイッチトランジスタ（Ｐ−MOSトラ
ンジスタ）４−1,4−2,4−3,5−1,5−2,5−３及び９−
1,9−2,9−３を介して、GNDに接地されたリセットライ
ン27、明時用電流記憶回路６−1,6−2,6−３の各入力端
子７−1,7−2,7−３及び暗時用電流記憶回路10−1,10−
2,10−３の各入力端子11−1,11−2,11−３に接続されて
いる。スイッチトランジスタ４−1,4−2,4−３、５−1,
5−2,5−３及び９−1,9−2,9−３のゲート端子は、それ
ぞれ制御信号線21,22及び23に接続されていて、制御信
号φCNT4,φCNT1,φCNT2が印加されるようになってい
る。また明時用電流記憶回路６−1,6−2,6−３の各制御
入力端子には制御信号線25が、暗時用電流記憶回路10−
1,10−2,10−３の各制御入力端子には制御信号線24が接
続されていて、それぞれ制御信号φMEM1,φMEM2が印加
されるようになっている。
明時用電流記憶回路６−1,6−2,6−３の各出力端子８
−1,8−2,8−３は、それぞれ明時選択用トランジスタ
（Ｎ−MOSトランジスタ）13−1,13−2,13−３及び明時
非選択用トランジスタ（Ｎ−MOSトランジスタ）14−1,1
4−2,14−３を介して、明時用ビデオライン30及び電圧V
Aに固定された非選択用ライン29にそれぞれ共通に接続
されている。暗時用電流記憶回路10−1,10−2,10−３の
各出力端子12−1,12−2,12−３は、それぞれ暗時選択用
トランジスタ（Ｎ−MOSトランジスタ）15−1,15−2,15
−３及び暗時非選択用トランジスタ（Ｎ−MOSトランジ
スタ）16−1,16−2,16−３を介して、暗時用ビデオライ
ン28及び前記非選択用ライン29にそれぞれ共通に接続さ
れている。ビデオライン28及び30は、入力端がVAに仮想
接続された電流−電圧変換型のプリアンプ31及び33に接
続され、そのそれぞれの出力端32及び34が差動アンプ35
に入力接続され、その出力端36より映像信号が時系列で
読み出されるようになっている。
−1,8−2,8−３は、それぞれ明時選択用トランジスタ
（Ｎ−MOSトランジスタ）13−1,13−2,13−３及び明時
非選択用トランジスタ（Ｎ−MOSトランジスタ）14−1,1
4−2,14−３を介して、明時用ビデオライン30及び電圧V
Aに固定された非選択用ライン29にそれぞれ共通に接続
されている。暗時用電流記憶回路10−1,10−2,10−３の
各出力端子12−1,12−2,12−３は、それぞれ暗時選択用
トランジスタ（Ｎ−MOSトランジスタ）15−1,15−2,15
−３及び暗時非選択用トランジスタ（Ｎ−MOSトランジ
スタ）16−1,16−2,16−３を介して、暗時用ビデオライ
ン28及び前記非選択用ライン29にそれぞれ共通に接続さ
れている。ビデオライン28及び30は、入力端がVAに仮想
接続された電流−電圧変換型のプリアンプ31及び33に接
続され、そのそれぞれの出力端32及び34が差動アンプ35
に入力接続され、その出力端36より映像信号が時系列で
読み出されるようになっている。
明時用電流記憶回路６−1,6−2,6−３及び暗時用電流
記憶回路10−1,10−2,10−３は、それぞれ制御信号線25
及び24に印加される制御信号φMEM1,φMEM2の電位によ
り、電流記憶・保持動作を行うように構成されている。
記憶回路10−1,10−2,10−３は、それぞれ制御信号線25
及び24に印加される制御信号φMEM1,φMEM2の電位によ
り、電流記憶・保持動作を行うように構成されている。
また、行ライン２−1,2−2,2−３は垂直走査回路19に
接続することにより、それぞれ信号φG1,φG2,φG3を印
加し、選択用トランジスタ13−1,13−2,13−３、15−1,
15−2,15−３及び非選択用トランジスタ14−1,14−2,14
−３、16−1,16−2,16−３の各ゲート端子は信号線17−
1,17−2,17−３を介して水平走査回路20に接続して、そ
れぞれ走査信号φS1,φS2,φS3及び各々の反転信号と制
御信号線26の制御信号φCNT3とのAND出力18−1,18−2,1
8−３を印加するように構成されている。なお、各CMDは
同一基板上に形成され、その基板には電圧VSUB（＜０）
を印加するようになっている。
接続することにより、それぞれ信号φG1,φG2,φG3を印
加し、選択用トランジスタ13−1,13−2,13−３、15−1,
15−2,15−３及び非選択用トランジスタ14−1,14−2,14
−３、16−1,16−2,16−３の各ゲート端子は信号線17−
1,17−2,17−３を介して水平走査回路20に接続して、そ
れぞれ走査信号φS1,φS2,φS3及び各々の反転信号と制
御信号線26の制御信号φCNT3とのAND出力18−1,18−2,1
8−３を印加するように構成されている。なお、各CMDは
同一基板上に形成され、その基板には電圧VSUB（＜０）
を印加するようになっている。
第２図は、第１図に示した構成の固体撮像装置の動作
を説明するためのタイミングチャートで、▲
▼は水平ブランキング信号である。行ライン２−1,2
−2,2−３に印加する信号φG1,φG2,φG3は、読み出し
電圧VRD,リセット電圧VRS,オーバーフロー電圧VOF及び
蓄積電圧VINTとで構成されている。そして、非選択行に
おいては、水平帰線期間中はVINT、水平映像期間中はV
OFとなる。一方、選択行においては、水平帰線期間中は
VRD→VRS→VRDの順で電位が与えられ、水平映像期間中
はVOFとなるように設定されている。
を説明するためのタイミングチャートで、▲
▼は水平ブランキング信号である。行ライン２−1,2
−2,2−３に印加する信号φG1,φG2,φG3は、読み出し
電圧VRD,リセット電圧VRS,オーバーフロー電圧VOF及び
蓄積電圧VINTとで構成されている。そして、非選択行に
おいては、水平帰線期間中はVINT、水平映像期間中はV
OFとなる。一方、選択行においては、水平帰線期間中は
VRD→VRS→VRDの順で電位が与えられ、水平映像期間中
はVOFとなるように設定されている。
次に動作について説明する。水平帰線期間の読み出し
期間に入ると制御信号線21（φCNT4）及び23（φCNT2）
が高レベル、22（φCNT1）が低レベルになり、CMDのソ
ース端子と明時用電流記憶回路６−1,6−2,6−３の各入
力端子７−1,7−2,7−３が接続される。行ラインには、
選択行はVRD、非選択行はVINTが印加され、選択された
行のCMDのソース電流が各明時用電流記憶回路６−1,6−
2,6−３に入力される。そして、制御信号線25
（φMEM1）が一旦高レベルになってから低レベルになる
ことにより、各明時用電流記憶回路６−1,6−2,6−３に
ソース電流が記憶される。
期間に入ると制御信号線21（φCNT4）及び23（φCNT2）
が高レベル、22（φCNT1）が低レベルになり、CMDのソ
ース端子と明時用電流記憶回路６−1,6−2,6−３の各入
力端子７−1,7−2,7−３が接続される。行ラインには、
選択行はVRD、非選択行はVINTが印加され、選択された
行のCMDのソース電流が各明時用電流記憶回路６−1,6−
2,6−３に入力される。そして、制御信号線25
（φMEM1）が一旦高レベルになってから低レベルになる
ことにより、各明時用電流記憶回路６−1,6−2,6−３に
ソース電流が記憶される。
次に、制御信号線21（φCNT4）を低レベル、22（φ
CNT1）を高ベルとし、各列ライン３−1,3−2,3−３をGN
Dに接続する。そして選択行の行ラインをVRSとして選択
行の各画素をリセットする。その後、選択行の行ライン
がVRDとなり、制御信号線21（φCNT4）を高レベル、23
（φCNT2）を低レベルとし、CMDのソース端子と暗時用
電流記憶回路10−1,10−2,10−３の各入力端子11−1,11
−2,11−３を接続する。そして、制御信号線24
（φMEM2）が一旦高レベルになってから低レベルになる
ことにより、各暗時用電流記憶回路10−1,10−2,10−３
に暗時オフセット分に相当するソース電流が記憶され
る。各列ライン毎に記憶された映像信号電流及び暗時オ
フセット電流は、引き続く水平映像期間中に、水平走査
回路20からの制御信号φS1,φS2,φS3により、ビデオラ
イン30及び28に順次読み出される。このとき、各行ライ
ンにはVOFが印加される。また制御信号線26（φCNT3）
は、水平帰線期間中は低レベル、水平映像期間中は高レ
ベルとなっている。
CNT1）を高ベルとし、各列ライン３−1,3−2,3−３をGN
Dに接続する。そして選択行の行ラインをVRSとして選択
行の各画素をリセットする。その後、選択行の行ライン
がVRDとなり、制御信号線21（φCNT4）を高レベル、23
（φCNT2）を低レベルとし、CMDのソース端子と暗時用
電流記憶回路10−1,10−2,10−３の各入力端子11−1,11
−2,11−３を接続する。そして、制御信号線24
（φMEM2）が一旦高レベルになってから低レベルになる
ことにより、各暗時用電流記憶回路10−1,10−2,10−３
に暗時オフセット分に相当するソース電流が記憶され
る。各列ライン毎に記憶された映像信号電流及び暗時オ
フセット電流は、引き続く水平映像期間中に、水平走査
回路20からの制御信号φS1,φS2,φS3により、ビデオラ
イン30及び28に順次読み出される。このとき、各行ライ
ンにはVOFが印加される。また制御信号線26（φCNT3）
は、水平帰線期間中は低レベル、水平映像期間中は高レ
ベルとなっている。
そしてビデオライン30及び28に読み出された映像信号
電流及び暗時オフセット電流は、プリアンプ33及び31に
より電流−電圧変換を受け、差動アンプ35で差動出力さ
れ、出力端36から固定パターン雑音が除去された映像信
号が得られる。
電流及び暗時オフセット電流は、プリアンプ33及び31に
より電流−電圧変換を受け、差動アンプ35で差動出力さ
れ、出力端36から固定パターン雑音が除去された映像信
号が得られる。
次に、上記第１の構成例で用いた各電流記憶回路の構
成例を第３図に示す。この回路は、S.J.DAUBERT等によ
りELECTRONICS LETTERS 8th December 1988 Vol 24 No.
25 p1560〜p1562に“CURRENT COPIER CELLS"と題する論
文で発表されているものである。図において、破線内の
回路が第１図の電流記憶回路６−1,6−2,6−３又は10−
1,10−2,10−３に、スイッチトランジスタ100が第１図
のスイッチトランジスタ５−1,5−2,5−３又は９−1,9
−2,9−３に、スイッチトランジスタ101は第１図のスイ
ッチトランジスタ13−1,13−2,13−３又は15−1,15−2,
15−３にそれぞれ対応する。また、スイッチトランジス
タ104のゲート入力信号線107は、第１図の制御信号線24
又は25に対応する。
成例を第３図に示す。この回路は、S.J.DAUBERT等によ
りELECTRONICS LETTERS 8th December 1988 Vol 24 No.
25 p1560〜p1562に“CURRENT COPIER CELLS"と題する論
文で発表されているものである。図において、破線内の
回路が第１図の電流記憶回路６−1,6−2,6−３又は10−
1,10−2,10−３に、スイッチトランジスタ100が第１図
のスイッチトランジスタ５−1,5−2,5−３又は９−1,9
−2,9−３に、スイッチトランジスタ101は第１図のスイ
ッチトランジスタ13−1,13−2,13−３又は15−1,15−2,
15−３にそれぞれ対応する。また、スイッチトランジス
タ104のゲート入力信号線107は、第１図の制御信号線24
又は25に対応する。
次に、動作について説明する。まず、スイッチトラン
ジスタ100及び104をオン、101をオフの状態にして、記
憶させる電流Irefを入力端105より流す。このとき、MOS
トランジスタ102のゲート端子には、Irefに応じた電位
が現れ、キャパシタ103を充電する。この状態でスイッ
チトランジスタ104をオフすれば、MOSトランジスタ102
のゲート電位はIrefを流し込むだけの電位に固定され
る。したがって、その後スイッチトランジスタ100をオ
フ、101をオンとすれば、トランジスタ101を介して出力
端109からIrefと等しい電流Icopyを吸い込むことができ
る。
ジスタ100及び104をオン、101をオフの状態にして、記
憶させる電流Irefを入力端105より流す。このとき、MOS
トランジスタ102のゲート端子には、Irefに応じた電位
が現れ、キャパシタ103を充電する。この状態でスイッ
チトランジスタ104をオフすれば、MOSトランジスタ102
のゲート電位はIrefを流し込むだけの電位に固定され
る。したがって、その後スイッチトランジスタ100をオ
フ、101をオンとすれば、トランジスタ101を介して出力
端109からIrefと等しい電流Icopyを吸い込むことができ
る。
第４図は、電流記憶回路の他の構成例を示す図で、こ
の回路は第３図に示した電流記憶回路でのチャネル長変
調による誤差を抑圧するものである。図において、破線
内の回路が第１図の電流記憶回路６−1,6−2,6−３又は
10−1,10−2,10−３に、スイッチトランジスタ200が第
１図のスイッチトランジスタ５−1,5−2,5−３又は９−
1,9−2,9−３に、スイッチトランジスタ201は第１図の
スイッチトランジスタ13−1,13−2,13−３又は15−1,15
−2,15−３にそれぞれ対応する。また、スイッチトラン
ジスタ207のゲート入力信号線210は、第１図の制御信号
線24又は25に対応する。
の回路は第３図に示した電流記憶回路でのチャネル長変
調による誤差を抑圧するものである。図において、破線
内の回路が第１図の電流記憶回路６−1,6−2,6−３又は
10−1,10−2,10−３に、スイッチトランジスタ200が第
１図のスイッチトランジスタ５−1,5−2,5−３又は９−
1,9−2,9−３に、スイッチトランジスタ201は第１図の
スイッチトランジスタ13−1,13−2,13−３又は15−1,15
−2,15−３にそれぞれ対応する。また、スイッチトラン
ジスタ207のゲート入力信号線210は、第１図の制御信号
線24又は25に対応する。
トランジスタ202は、記憶させる電流Irefの変化によ
るトランジスタ203のドレイン電位の変化を抑圧する効
果をもつものである。また、トランジスタ204及び205
は、トランジスタ203のゲート電位をシフトさせるため
のもので、これによりトランジスタ202及び203を飽和領
域で動作させることができる。なおゲート入力端211及
び212には、それぞれ適当なDCバイアスが与えられてい
る。
るトランジスタ203のドレイン電位の変化を抑圧する効
果をもつものである。また、トランジスタ204及び205
は、トランジスタ203のゲート電位をシフトさせるため
のもので、これによりトランジスタ202及び203を飽和領
域で動作させることができる。なおゲート入力端211及
び212には、それぞれ適当なDCバイアスが与えられてい
る。
第５図は、第４図に示した電流記憶回路での消費電力
を抑えるようにした他の構成例を示す図で、レベルシフ
ト回路を構成するトランジスタ304及び305と直列にスイ
ッチトランジスタ315を設けて、必要な時だけレベルシ
フト回路を動作させるようにしたものである。ゲート入
力端316をパルス駆動することによりスイッチトランジ
スタ315をオン・オフさせ、上記動作を行うようになっ
ている。
を抑えるようにした他の構成例を示す図で、レベルシフ
ト回路を構成するトランジスタ304及び305と直列にスイ
ッチトランジスタ315を設けて、必要な時だけレベルシ
フト回路を動作させるようにしたものである。ゲート入
力端316をパルス駆動することによりスイッチトランジ
スタ315をオン・オフさせ、上記動作を行うようになっ
ている。
第６図は、第３図に示した電流記憶回路での出力電流
Icopyの極性を反転するように構成したもので、破線内
の回路が第１図の電流記憶回路６−1,6−2,6−３又は10
−1,10−2,10−３に、スイッチトランジスタ400が第１
図のスイッチトランジスタ５−1,5−2,5−３又は９−1,
9−2,9−３に、スイッチトランジスタ401は第１図のス
イッチトランジスタ13−1,13−2,13−３又は15−1,15−
2,15−３にそれぞれ対応する。
Icopyの極性を反転するように構成したもので、破線内
の回路が第１図の電流記憶回路６−1,6−2,6−３又は10
−1,10−2,10−３に、スイッチトランジスタ400が第１
図のスイッチトランジスタ５−1,5−2,5−３又は９−1,
9−2,9−３に、スイッチトランジスタ401は第１図のス
イッチトランジスタ13−1,13−2,13−３又は15−1,15−
2,15−３にそれぞれ対応する。
動作について説明すると、まず、スイッチトランジス
タ400及び404をオン、401をオフの状態にして、記憶さ
せる電流Irefを流す。トランジスタ402及び403はカレン
トミラー回路を構成しており、Irefと等しい電流をトラ
ンジスタ406を介して電源から引き込む。この状態でス
イッチトランジスタ404をオフすれば、トランジスタ406
のゲート電位はIrefを流すだけの電位に固定される。し
たがって、その後スイッチトランジスタ400をオフ、401
をオンとすれば、トランジスタ401を介してIrefと等し
い電流Icopyを出力端411より流し出すことができる。
タ400及び404をオン、401をオフの状態にして、記憶さ
せる電流Irefを流す。トランジスタ402及び403はカレン
トミラー回路を構成しており、Irefと等しい電流をトラ
ンジスタ406を介して電源から引き込む。この状態でス
イッチトランジスタ404をオフすれば、トランジスタ406
のゲート電位はIrefを流すだけの電位に固定される。し
たがって、その後スイッチトランジスタ400をオフ、401
をオンとすれば、トランジスタ401を介してIrefと等し
い電流Icopyを出力端411より流し出すことができる。
第７図及び第８図は、第３図に示した電流記憶回路で
トランジスタ104がスイッチングされることによって起
こるキャパシタ103の電位変化（フィールドスルー）の
影響を緩和するように構成したものである。第７図にお
けるトランジスタ504と510、第８図におけるトランジス
タ604と610を逆相のパルスで駆動することにより、上記
の影響を緩和することができる。
トランジスタ104がスイッチングされることによって起
こるキャパシタ103の電位変化（フィールドスルー）の
影響を緩和するように構成したものである。第７図にお
けるトランジスタ504と510、第８図におけるトランジス
タ604と610を逆相のパルスで駆動することにより、上記
の影響を緩和することができる。
第９図は、第１図に示した第１の構成例において、CM
Dのソース電位を外部から任意に設定することを可能に
構成した第２の構成例の回路構成図である。第１の構成
例の回路構成と異なる点は、列ライン３−１とスイッチ
トランジスタ５−１及び９−１間、同じく列ライン３−
２とスイッチトランジスタ５−２及び９−２間、同じく
列ライン３−３とスイッチトランジスタ５−３及び９−
３間に、それぞれ直列にソース電位固定用トランジスタ
37−1,37−2,37−３を設けた点である。このソース電位
固定用トランジスタ37−1,37−2,37−３の各ゲート端子
には、共通の電圧VBが与えられ、VBの値によりソース電
位を設定することができるようになっている。また、こ
の実施例では、第１図に示した第１の構成例において制
御信号線21をφCNT4でパルス駆動していたのを、リセッ
ト及びオーバーフロー動作時に列ライン３−1,3−2,3−
３の電位が上昇することでスイッチトランジスタ４−1,
4−2,4−３がオンしはじめるような電位Vcに固定した構
成例を示している。
Dのソース電位を外部から任意に設定することを可能に
構成した第２の構成例の回路構成図である。第１の構成
例の回路構成と異なる点は、列ライン３−１とスイッチ
トランジスタ５−１及び９−１間、同じく列ライン３−
２とスイッチトランジスタ５−２及び９−２間、同じく
列ライン３−３とスイッチトランジスタ５−３及び９−
３間に、それぞれ直列にソース電位固定用トランジスタ
37−1,37−2,37−３を設けた点である。このソース電位
固定用トランジスタ37−1,37−2,37−３の各ゲート端子
には、共通の電圧VBが与えられ、VBの値によりソース電
位を設定することができるようになっている。また、こ
の実施例では、第１図に示した第１の構成例において制
御信号線21をφCNT4でパルス駆動していたのを、リセッ
ト及びオーバーフロー動作時に列ライン３−1,3−2,3−
３の電位が上昇することでスイッチトランジスタ４−1,
4−2,4−３がオンしはじめるような電位Vcに固定した構
成例を示している。
第10図は、本発明に係る固体撮像装置の実施例を示す
回路構成図で、第１図に示した第１の構成例と異なる点
は、電流記憶回路の構成及びそれに伴う読み出し方式で
ある。本実施例は、電流記憶回路の一方を第３図の構
成、他方を第６図の構成とすることにより、２つの電流
記憶回路の出力電流をそれぞれ反対の極性を持つ構成と
したものである。すなわち、明時用電流記憶回路６−1,
6−2,6−３に第３図の構成の回路を用い、一方、暗時用
電流記憶回路10−1,10−2,10−３に第６図の構成の回路
を用いて、明時用電流記憶回路の出力電流を入力電流と
同一の極性、暗時用電流記憶回路の出力電流を入力電流
と反対の極性とするものである。
回路構成図で、第１図に示した第１の構成例と異なる点
は、電流記憶回路の構成及びそれに伴う読み出し方式で
ある。本実施例は、電流記憶回路の一方を第３図の構
成、他方を第６図の構成とすることにより、２つの電流
記憶回路の出力電流をそれぞれ反対の極性を持つ構成と
したものである。すなわち、明時用電流記憶回路６−1,
6−2,6−３に第３図の構成の回路を用い、一方、暗時用
電流記憶回路10−1,10−2,10−３に第６図の構成の回路
を用いて、明時用電流記憶回路の出力電流を入力電流と
同一の極性、暗時用電流記憶回路の出力電流を入力電流
と反対の極性とするものである。
次に、この実施例の動作を説明すると、明時用電流記
憶回路６−1,6−2,6−３及び暗時用電流記憶回路10−1,
10−2,10−３に、それぞれ映像信号電流及び暗時オフセ
ット電流を記憶するまでは、第１の構成例と同様であ
る。その後、明時用電流記憶回路出力８−1,8−2,8−３
及び暗時用電流記憶回路出力12−1,12−2,12−３を混合
してから、水平走査回路20により選択用トランジスタ13
−1,13−2,13−３を介して映像信号電流を順次読み出す
ものである。ここで、明時用電流記憶回路６−1,6−2,6
−３及び暗時用電流記憶回路10−1,10−2,10−３の出力
電流は極性が異なるため、混合した時点で映像信号電流
から暗時オフセット電流が減算されたことになる。すな
わち、このような構成とすることにより、ビデオライン
30には暗時オフセット電流分が除去された映像信号電流
が出力されるようになっている。したがって、別途差動
手段を設けることなく、素子内部で映像信号電流と暗時
オフセット電流の差分をとることができる。
憶回路６−1,6−2,6−３及び暗時用電流記憶回路10−1,
10−2,10−３に、それぞれ映像信号電流及び暗時オフセ
ット電流を記憶するまでは、第１の構成例と同様であ
る。その後、明時用電流記憶回路出力８−1,8−2,8−３
及び暗時用電流記憶回路出力12−1,12−2,12−３を混合
してから、水平走査回路20により選択用トランジスタ13
−1,13−2,13−３を介して映像信号電流を順次読み出す
ものである。ここで、明時用電流記憶回路６−1,6−2,6
−３及び暗時用電流記憶回路10−1,10−2,10−３の出力
電流は極性が異なるため、混合した時点で映像信号電流
から暗時オフセット電流が減算されたことになる。すな
わち、このような構成とすることにより、ビデオライン
30には暗時オフセット電流分が除去された映像信号電流
が出力されるようになっている。したがって、別途差動
手段を設けることなく、素子内部で映像信号電流と暗時
オフセット電流の差分をとることができる。
なお上記実施例及び関連する各構成例では、画素とし
てCMDを用いたものを示したが、本発明は、静電誘導ト
ランジスタ（Static Induction Transistor:SITと略称
されている）を画素として用いた固体撮像装置にも適用
することが可能である。
てCMDを用いたものを示したが、本発明は、静電誘導ト
ランジスタ（Static Induction Transistor:SITと略称
されている）を画素として用いた固体撮像装置にも適用
することが可能である。
以上実施例に基づいて説明したように、本発明によれ
ば、各画素からの映像信号を同一の極性で第１の電流記
憶手段に同時に記憶させ、暗時オフセット電流を反対の
極性で第２の電流記憶手段に記憶させ、前記第１及び第
２の電流記憶手段に記憶された前記映像信号電流及び暗
時オフセット電流を混合して順次読み出すことにより、
別途差動手段を設けることなく両方の差分が得られ、固
定パターン雑音が除去された高品質の映像信号を得るこ
とができる。
ば、各画素からの映像信号を同一の極性で第１の電流記
憶手段に同時に記憶させ、暗時オフセット電流を反対の
極性で第２の電流記憶手段に記憶させ、前記第１及び第
２の電流記憶手段に記憶された前記映像信号電流及び暗
時オフセット電流を混合して順次読み出すことにより、
別途差動手段を設けることなく両方の差分が得られ、固
定パターン雑音が除去された高品質の映像信号を得るこ
とができる。
【図面の簡単な説明】 第１図は、本発明に係わる固体撮像装置に関連する第
１の構成例を示す回路構成図、第２図は、その動作を説
明するための信号波形図、第３図は、第１図における電
流記憶回路の構成例を示す図、第４図乃至第８図は、同
じく電流記憶回路の、それぞれ他の構成例を示す図、第
９図は、本発明に関連する第２の構成例を示す回路構成
図、第10図は、本発明に係る固体撮像装置の実施例を示
す回路構成図、第11図は、CMDを用いた従来の固体撮像
装置の一例を示す回路構成図、第12図は、その動作を説
明するための信号波形図である。 図において、１−11,1−12,‥‥１−33は画素を構成す
るCMD、２−1,2−2,2−３は行ライン、３−1,3−2,3−
３は列ライン、４−1,4−2,4−３はリセット用スイッチ
トランジスタ、５−1,5−2,5−３は明時用スイッチトラ
ンジスタ、６−1,6−2,6−３は明時用電流記憶回路、７
−1,7−2,7−３は明時用電流記憶回路の入力端子、８−
1,8−2,8−３は明時用電流記憶回路の出力端子、９−1,
9−2,9−３は暗時用スイッチトランジスタ、10−1,10−
2,10−３は暗時用電流記憶回路、11−1,11−2,11−３は
暗時用電流記憶回路の入力端子、12−1,12−2,12−３は
暗時用電流記憶回路の出力端子、13−1,13−2,13−３は
明時選択用スイッチトランジスタ、14−1,14−2,14−３
は明時非選択用スイッチトランジスタ、15−1,15−2,15
−３は暗時選択用スイッチトランジスタ、16−1,16−2,
16−３は暗時非選択用スイッチトランジスタ、19は垂直
走査回路、20は水平走査回路、21,22,23,24,25,26は制
御信号線、27はリセットライン、28は暗時用ビデオライ
ン、29は非選択用ライン、30は明時用ビデオライン、3
1,33は電流−電圧変換型プリアンプ、35は差動アンプ、
37−1,37−2,37−３はソース電位固定用トランジスタを
示す。
１の構成例を示す回路構成図、第２図は、その動作を説
明するための信号波形図、第３図は、第１図における電
流記憶回路の構成例を示す図、第４図乃至第８図は、同
じく電流記憶回路の、それぞれ他の構成例を示す図、第
９図は、本発明に関連する第２の構成例を示す回路構成
図、第10図は、本発明に係る固体撮像装置の実施例を示
す回路構成図、第11図は、CMDを用いた従来の固体撮像
装置の一例を示す回路構成図、第12図は、その動作を説
明するための信号波形図である。 図において、１−11,1−12,‥‥１−33は画素を構成す
るCMD、２−1,2−2,2−３は行ライン、３−1,3−2,3−
３は列ライン、４−1,4−2,4−３はリセット用スイッチ
トランジスタ、５−1,5−2,5−３は明時用スイッチトラ
ンジスタ、６−1,6−2,6−３は明時用電流記憶回路、７
−1,7−2,7−３は明時用電流記憶回路の入力端子、８−
1,8−2,8−３は明時用電流記憶回路の出力端子、９−1,
9−2,9−３は暗時用スイッチトランジスタ、10−1,10−
2,10−３は暗時用電流記憶回路、11−1,11−2,11−３は
暗時用電流記憶回路の入力端子、12−1,12−2,12−３は
暗時用電流記憶回路の出力端子、13−1,13−2,13−３は
明時選択用スイッチトランジスタ、14−1,14−2,14−３
は明時非選択用スイッチトランジスタ、15−1,15−2,15
−３は暗時選択用スイッチトランジスタ、16−1,16−2,
16−３は暗時非選択用スイッチトランジスタ、19は垂直
走査回路、20は水平走査回路、21,22,23,24,25,26は制
御信号線、27はリセットライン、28は暗時用ビデオライ
ン、29は非選択用ライン、30は明時用ビデオライン、3
1,33は電流−電圧変換型プリアンプ、35は差動アンプ、
37−1,37−2,37−３はソース電位固定用トランジスタを
示す。
Claims (1)
- 【請求項１】入射光に応じた映像信号電流を出力する増
幅型受光素子を画素として該画素をマトリックス状に配
置した受光部と、それぞれ列及び行方向の選択、読み出
しを行う水平走査回路及び垂直走査回路とを備えてなる
固体撮像装置において、前記垂直走査回路により選択さ
れた行の各画素からの映像信号電流を、列方向に配列さ
れた各画素の出力端子を共通に接続した各列ライン毎に
同一の極性で第１の電流記憶手段に同時に記憶する手段
と、前記選択された行の各画素に蓄積された電荷を同時
に排出するリセット手段と、リセット直後の同一行の各
画素からの暗時オフセット電流を各列ライン毎に前記映
像信号電流とは反対の極性で第２の電流記憶手段に同時
に記憶する手段と、前記第１の電流記憶手段及び第２の
電流記憶手段に記憶された前記映像信号電流及び前記暗
時オフセット電流を混合して読み出す手段とを備えたこ
とを特徴とする固体撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199324A JP2887508B2 (ja) | 1990-07-30 | 1990-07-30 | 固体撮像装置 |
| US07/999,665 US5276521A (en) | 1990-07-30 | 1992-12-30 | Solid state imaging device having a constant pixel integrating period and blooming resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199324A JP2887508B2 (ja) | 1990-07-30 | 1990-07-30 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0486167A JPH0486167A (ja) | 1992-03-18 |
| JP2887508B2 true JP2887508B2 (ja) | 1999-04-26 |
Family
ID=16405905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199324A Expired - Fee Related JP2887508B2 (ja) | 1990-07-30 | 1990-07-30 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2887508B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4129080B2 (ja) * | 1998-07-09 | 2008-07-30 | オリンパス株式会社 | 画像入力装置 |
| US6677997B1 (en) | 1998-11-05 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Amplifying solid-state imaging device, and method for driving the same |
| JP3969190B2 (ja) | 2002-05-30 | 2007-09-05 | ソニー株式会社 | 撮像信号処理方法、撮像信号処理装置、撮像装置 |
| JP2011199351A (ja) * | 2010-03-17 | 2011-10-06 | Mitsubishi Electric Corp | 撮像装置 |
-
1990
- 1990-07-30 JP JP2199324A patent/JP2887508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0486167A (ja) | 1992-03-18 |
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