JPH05227486A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH05227486A JPH05227486A JP4056076A JP5607692A JPH05227486A JP H05227486 A JPH05227486 A JP H05227486A JP 4056076 A JP4056076 A JP 4056076A JP 5607692 A JP5607692 A JP 5607692A JP H05227486 A JPH05227486 A JP H05227486A
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- 239000007787 solid Substances 0.000 title 1
- 238000003384 imaging method Methods 0.000 claims description 11
- 238000007599 discharging Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims description 3
- 230000001186 cumulative effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- NLZUEZXRPGMBCV-UHFFFAOYSA-N Butylhydroxytoluene Chemical compound CC1=CC(C(C)(C)C)=C(O)C(C(C)(C)C)=C1 NLZUEZXRPGMBCV-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 素子数を削減した垂直走査回路を備え、チッ
プサイズの縮小化を計った固体撮像装置を提供する。 【構成】 スイッチング動作でLow レベルが読み出し電
圧ＶRD、Highレベルがリセット電圧ＶRST となる第１パ
ルスを発生するスイッチング素子１，２と、スイッチン
グ動作でLow レベルが蓄積電圧ＶINT 、Highレベルがオ
ーバーフロー電圧ＶOFとなる第２パルスを発生するスイ
ッチング素子３，４からなるパルス発生回路と、各行ラ
イン毎に配置され、前記パルス発生回路で発生する第１
及び第２パルスがそれぞれ入力され、シフトレジスタ７
の出力によりスイッチングされて画素ゲート印加パルス
Ｇi を出力する第１及び第２スイッチング素子５，６と
で垂直走査回路部を構成する。
プサイズの縮小化を計った固体撮像装置を提供する。 【構成】 スイッチング動作でLow レベルが読み出し電
圧ＶRD、Highレベルがリセット電圧ＶRST となる第１パ
ルスを発生するスイッチング素子１，２と、スイッチン
グ動作でLow レベルが蓄積電圧ＶINT 、Highレベルがオ
ーバーフロー電圧ＶOFとなる第２パルスを発生するスイ
ッチング素子３，４からなるパルス発生回路と、各行ラ
イン毎に配置され、前記パルス発生回路で発生する第１
及び第２パルスがそれぞれ入力され、シフトレジスタ７
の出力によりスイッチングされて画素ゲート印加パルス
Ｇi を出力する第１及び第２スイッチング素子５，６と
で垂直走査回路部を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、光電変換素子とし
て、内部増幅機能を有し且つ非破壊読み出しが可能な電
荷変調素子（Charge Modulation Device，以下ＣＭＤと
略称する）を用いた固体撮像装置に関し、特にその垂直
走査回路部の構成に関する。
て、内部増幅機能を有し且つ非破壊読み出しが可能な電
荷変調素子（Charge Modulation Device，以下ＣＭＤと
略称する）を用いた固体撮像装置に関し、特にその垂直
走査回路部の構成に関する。
【０００２】
【従来の技術】従来、ＭＩＳ型受光・蓄積部を有する撮
像素子からなる固体撮像装置は種々のものが知られてい
るが、その中、ＭＩＳ型受光・蓄積部を有し、且つ内部
増幅機能を有する撮像素子を用いた固体撮像装置があ
る。
像素子からなる固体撮像装置は種々のものが知られてい
るが、その中、ＭＩＳ型受光・蓄積部を有し、且つ内部
増幅機能を有する撮像素子を用いた固体撮像装置があ
る。
【０００３】その一例として、本件出願人が提案したＣ
ＭＤ受光素子を用いた固体撮像装置があり、特開昭６１
−８４０５９号公報、及び1986年に開催されたInternat
ional Electron Devica Meeting （ＩＥＤＭ）の予稿集
の第353 〜356 頁の“A NEWMOS IMAGE SENSOR OPERATIN
G IN A NON-DESTRUCTIVE READOUT MODE”という題名の
論文で、その内容について開示がなされている。
ＭＤ受光素子を用いた固体撮像装置があり、特開昭６１
−８４０５９号公報、及び1986年に開催されたInternat
ional Electron Devica Meeting （ＩＥＤＭ）の予稿集
の第353 〜356 頁の“A NEWMOS IMAGE SENSOR OPERATIN
G IN A NON-DESTRUCTIVE READOUT MODE”という題名の
論文で、その内容について開示がなされている。
【０００４】かかるＣＭＤ受光素子を画素として用い行
列状に配置して構成する固体撮像装置の一構成例の１画
素部分の断面構造を図10に示す。図において、101 はｐ
- 基板、102 は基板101 上に形成されたエピタキシャル
層からなるチャネル層、103はｎ+ 拡散層からなるソー
ス領域、104 は浅いｎ+ 拡散層及び深いｎ+ 拡散層から
なり、光学的な分離領域としても機能するドレイン領
域、105 は絶縁膜、106は前記ソース領域103 を囲むよ
うに絶縁膜105 上に形成されたゲート電極である。107
は各ソース領域103 を共通に接続するソースラインであ
り、ゲート電極106 は図示しない共通のゲートラインで
接続されるようになっている。
列状に配置して構成する固体撮像装置の一構成例の１画
素部分の断面構造を図10に示す。図において、101 はｐ
- 基板、102 は基板101 上に形成されたエピタキシャル
層からなるチャネル層、103はｎ+ 拡散層からなるソー
ス領域、104 は浅いｎ+ 拡散層及び深いｎ+ 拡散層から
なり、光学的な分離領域としても機能するドレイン領
域、105 は絶縁膜、106は前記ソース領域103 を囲むよ
うに絶縁膜105 上に形成されたゲート電極である。107
は各ソース領域103 を共通に接続するソースラインであ
り、ゲート電極106 は図示しない共通のゲートラインで
接続されるようになっている。
【０００５】そして、受光及び読み出し時のＣＭＤ受光
素子は、バルクチャネルＭＯＳトランジスタとして動作
し、光照射により生成された正孔108 はゲート電極106
の直下に蓄積され、反転層が形成される。この反転層が
形成されていない時は、ゲート電極106 に印加した負電
位により、バルクチャネル中にポテンシャル障壁が形成
され、ソース領域103 からドレイン領域104 への電子電
流は流れない。これに対して光照射により反転層が形成
されると、バルクチャネル中のポテンシャル障壁の高さ
が引き下げられ、反転層中の正孔数に応じて変調された
電子電流109 が流れるようになっている。
素子は、バルクチャネルＭＯＳトランジスタとして動作
し、光照射により生成された正孔108 はゲート電極106
の直下に蓄積され、反転層が形成される。この反転層が
形成されていない時は、ゲート電極106 に印加した負電
位により、バルクチャネル中にポテンシャル障壁が形成
され、ソース領域103 からドレイン領域104 への電子電
流は流れない。これに対して光照射により反転層が形成
されると、バルクチャネル中のポテンシャル障壁の高さ
が引き下げられ、反転層中の正孔数に応じて変調された
電子電流109 が流れるようになっている。
【０００６】図11は、ＣＭＤ受光素子から映像信号を出
力する際、ＣＭＤ受光素子の各行の共通ゲートラインに
印加する信号φG1，φG2，φG3の波形を示す図である。
印加する電圧は、蓄積電圧ＶINT ，オーバーフロー電圧
ＶOF，読み出し電圧ＶRD，リセット電圧ＶRST の４種類
である。そして非選択行においては、映像信号の水平有
効期間中は蓄積電圧ＶINT 、水平帰線期間中はオーバー
フロー電圧ＶOFとなり（なお、このオーバーフロー電圧
ＶOFについては特開昭６１−１３６３８８号公報に詳述
されている）、選択行においては、映像信号の水平有効
期間中は読み出し電圧ＶRD、水平帰線期間中はリセット
電圧ＶRST となる。
力する際、ＣＭＤ受光素子の各行の共通ゲートラインに
印加する信号φG1，φG2，φG3の波形を示す図である。
印加する電圧は、蓄積電圧ＶINT ，オーバーフロー電圧
ＶOF，読み出し電圧ＶRD，リセット電圧ＶRST の４種類
である。そして非選択行においては、映像信号の水平有
効期間中は蓄積電圧ＶINT 、水平帰線期間中はオーバー
フロー電圧ＶOFとなり（なお、このオーバーフロー電圧
ＶOFについては特開昭６１−１３６３８８号公報に詳述
されている）、選択行においては、映像信号の水平有効
期間中は読み出し電圧ＶRD、水平帰線期間中はリセット
電圧ＶRST となる。
【０００７】以上のような信号をＣＭＤ受光素子のゲー
トに印加するために、図12に示すようなレベルミックス
回路を備えた垂直走査回路が用いられている。すなわち
従来のレベルミックス回路は、各行ライン用のビット毎
に、ゲートにクロックＶＣＫ２を印加するように接続さ
れた読み出し電圧ＶRDのスイッチング用トランジスタ20
1 と、シフトレジスタ206 からの出力をゲートに印加す
るように接続されたオーバーフロー電圧ＶOFのスイッチ
ング用トランジスタ202 と、シフトレジスタ206 の出力
のインバータ出力をゲートに印加するように接続したリ
セット電圧ＶRST のスイッチング用トランジスタ203
と、反転クロック／ＶＣＫ２をゲートに印加するように
接続された蓄積電圧ＶINT のスイッチング用トランジス
タ204 と、以上の各トランジスタを制御するコントロー
ルトランジスタ205 とを設けて形成された単位回路で構
成されている。なおシフトレジスタの各単位回路206
は、図示のようなクロックドＣＭＯＳタイプで構成され
ており、207-1 ，207-2 ，・・・207-m は、シフトレジス
タ及びレベルミックス回路の各行ライン毎の単位回路を
示している。
トに印加するために、図12に示すようなレベルミックス
回路を備えた垂直走査回路が用いられている。すなわち
従来のレベルミックス回路は、各行ライン用のビット毎
に、ゲートにクロックＶＣＫ２を印加するように接続さ
れた読み出し電圧ＶRDのスイッチング用トランジスタ20
1 と、シフトレジスタ206 からの出力をゲートに印加す
るように接続されたオーバーフロー電圧ＶOFのスイッチ
ング用トランジスタ202 と、シフトレジスタ206 の出力
のインバータ出力をゲートに印加するように接続したリ
セット電圧ＶRST のスイッチング用トランジスタ203
と、反転クロック／ＶＣＫ２をゲートに印加するように
接続された蓄積電圧ＶINT のスイッチング用トランジス
タ204 と、以上の各トランジスタを制御するコントロー
ルトランジスタ205 とを設けて形成された単位回路で構
成されている。なおシフトレジスタの各単位回路206
は、図示のようなクロックドＣＭＯＳタイプで構成され
ており、207-1 ，207-2 ，・・・207-m は、シフトレジス
タ及びレベルミックス回路の各行ライン毎の単位回路を
示している。
【０００８】
【発明が解決しようとする課題】ところで、図12に示し
た従来のレベルミックス回路では、単位回路全体で９個
のトランジスタを用いた回路構成となっている。このよ
うに単位回路を構成するトランジスタが多いために、狭
いピッチでレイアウトする際には、レベルミックス回路
は縦長のレイアウトとなり、固体撮像装置のチップサイ
ズの縮小は困難となる。例えば、１／３インチ光学サイ
ズで33万画素の固体撮像装置においては、画素ピッチは
約７μｍとなり、したがってレベルミックス回路もこの
ピッチでレイアウトすると、レベルミックス回路だけ
で、200 μｍとなりこれはチップの大きさの約１割を占
めることになる。
た従来のレベルミックス回路では、単位回路全体で９個
のトランジスタを用いた回路構成となっている。このよ
うに単位回路を構成するトランジスタが多いために、狭
いピッチでレイアウトする際には、レベルミックス回路
は縦長のレイアウトとなり、固体撮像装置のチップサイ
ズの縮小は困難となる。例えば、１／３インチ光学サイ
ズで33万画素の固体撮像装置においては、画素ピッチは
約７μｍとなり、したがってレベルミックス回路もこの
ピッチでレイアウトすると、レベルミックス回路だけ
で、200 μｍとなりこれはチップの大きさの約１割を占
めることになる。
【０００９】本発明は、従来の固体撮像装置における上
記問題点を解決するためになされたもので、構成の簡略
化により素子数を削減した垂直走査回路を備えた固体撮
像装置を提供することを目的とする。
記問題点を解決するためになされたもので、構成の簡略
化により素子数を削減した垂直走査回路を備えた固体撮
像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、光
照射により生成され蓄積された電荷量によりソース・ド
レイン電流が変調されるトランジスタを一画素の構成要
素として含み、該画素を行列状に配列し、その周辺部
に、該画素の蓄積電荷に対応する前記ソース・ドレイン
電流を読み出すための読み出し電圧と、該画素の蓄積電
荷を全て排出するためのリセット電圧と、該画素につい
てリセット後次の読み出しの前に蓄積電荷の一部を排出
するためのオーバーフロー電圧と、該画素について電荷
を蓄積するための蓄積電圧を選択的に該画素のゲートに
印加する駆動する手段を備えた固体撮像装置において、
前記駆動手段を、スイッチング動作によりLow レベルが
読み出し電圧ＶRD、Highレベルがリセット電圧ＶRST と
なる第１のパルスを発生するスイッチング素子１，２
と、スイッチング動作によりLow レベルが蓄積電圧Ｖ
INT 、Highレベルがオーバーフロー電圧ＶOFとなる第２
のパルスを発生するスイッチング素子３，４とからなる
パルス発生回路と、各行ライン毎に配置され、前記パル
ス発生回路で発生する第１及び第２のパルスがそれぞれ
入力され、シフトレジスタ７の出力によりスイッチング
されて画素ゲート印加パルスＧi を出力する第１及び第
２のスイッチング素子５，６とで構成するものである。
決するため、本発明は、図１の概念図に示すように、光
照射により生成され蓄積された電荷量によりソース・ド
レイン電流が変調されるトランジスタを一画素の構成要
素として含み、該画素を行列状に配列し、その周辺部
に、該画素の蓄積電荷に対応する前記ソース・ドレイン
電流を読み出すための読み出し電圧と、該画素の蓄積電
荷を全て排出するためのリセット電圧と、該画素につい
てリセット後次の読み出しの前に蓄積電荷の一部を排出
するためのオーバーフロー電圧と、該画素について電荷
を蓄積するための蓄積電圧を選択的に該画素のゲートに
印加する駆動する手段を備えた固体撮像装置において、
前記駆動手段を、スイッチング動作によりLow レベルが
読み出し電圧ＶRD、Highレベルがリセット電圧ＶRST と
なる第１のパルスを発生するスイッチング素子１，２
と、スイッチング動作によりLow レベルが蓄積電圧Ｖ
INT 、Highレベルがオーバーフロー電圧ＶOFとなる第２
のパルスを発生するスイッチング素子３，４とからなる
パルス発生回路と、各行ライン毎に配置され、前記パル
ス発生回路で発生する第１及び第２のパルスがそれぞれ
入力され、シフトレジスタ７の出力によりスイッチング
されて画素ゲート印加パルスＧi を出力する第１及び第
２のスイッチング素子５，６とで構成するものである。
【００１１】このように構成された固体撮像装置におい
ては、パルス発生回路で形成されたLow レベルが読み出
し電圧ＶRD、Highレベルがリセット電圧ＶRST となる第
１のパルスと、同じくLow レベルが蓄積電圧ＶINT 、Hi
ghレベルがオーバーフロー電圧ＶOFとなる第２のパルス
は、各行ライン毎に設けられた第１及び第２のスイッチ
ング素子５，６にそれぞれ入力され、そしてこれらの第
１及び第２のスイッチング素子５，６をシフトレジスタ
７の出力により駆動することにより、蓄積電圧ＶINT ，
オーバーフロー電圧ＶOF，読み出し電圧ＶRD及びリセッ
ト電圧ＶRST からなる画素ゲート印加パルスＧi が出力
される。これにより、より少ない素子数で駆動手段を実
現することができる。
ては、パルス発生回路で形成されたLow レベルが読み出
し電圧ＶRD、Highレベルがリセット電圧ＶRST となる第
１のパルスと、同じくLow レベルが蓄積電圧ＶINT 、Hi
ghレベルがオーバーフロー電圧ＶOFとなる第２のパルス
は、各行ライン毎に設けられた第１及び第２のスイッチ
ング素子５，６にそれぞれ入力され、そしてこれらの第
１及び第２のスイッチング素子５，６をシフトレジスタ
７の出力により駆動することにより、蓄積電圧ＶINT ，
オーバーフロー電圧ＶOF，読み出し電圧ＶRD及びリセッ
ト電圧ＶRST からなる画素ゲート印加パルスＧi が出力
される。これにより、より少ない素子数で駆動手段を実
現することができる。
【００１２】
【実施例】次に実施例について説明する。図２は、本発
明に係る固体撮像装置の第１実施例の垂直走査回路部の
回路構成図である。図２において、11，12はＰチャネル
型ＭＯＳトランジスタからなるＶRDスイッチング用トラ
ンジスタ及びＶRST スイッチング用トランジスタであ
り、ＶRDスイッチング用トランジスタ11のソースには読
み出し電圧ＶRD、ゲートにはクロックＶＣＫ２の反転ク
ロック／ＶＣＫ２が印加され、またＶRST スイッチング
用トランジスタ12のソースにはリセット電圧ＶRST 、ゲ
ートにはクロックＶＣＫ２が印加され、両スイッチング
用トランジスタ11，12の各ドレインは互いに接続されて
いる。同様に、13，14はＮチャネル型ＭＯＳトランジス
タからなるＶINT スイッチング用トランジスタ及びＶOF
スイッチング用トランジスタであり、ＶINT スイッチン
グ用トランジスタ13のソースには蓄積電圧ＶINT 、ゲー
トにはクロックＶＣＫ１の反転クロック／ＶＣＫ１ある
いはクロックＶＣＫ２が印加され、ＶOFスイッチング用
トランジスタ14のソースにはオーバーフロー電圧ＶOF、
ゲートにはクロックＶＣＫ１あるいはクロックＶＣＫ２
の反転クロック／ＶＣＫ２が印加され、両スイッチング
用トランジスタ13，14の各ドレインは共通に接続されて
いる。そして、これらの各スイッチング用トランジスタ
11，12，13，14でパルス発生回路を構成している。
明に係る固体撮像装置の第１実施例の垂直走査回路部の
回路構成図である。図２において、11，12はＰチャネル
型ＭＯＳトランジスタからなるＶRDスイッチング用トラ
ンジスタ及びＶRST スイッチング用トランジスタであ
り、ＶRDスイッチング用トランジスタ11のソースには読
み出し電圧ＶRD、ゲートにはクロックＶＣＫ２の反転ク
ロック／ＶＣＫ２が印加され、またＶRST スイッチング
用トランジスタ12のソースにはリセット電圧ＶRST 、ゲ
ートにはクロックＶＣＫ２が印加され、両スイッチング
用トランジスタ11，12の各ドレインは互いに接続されて
いる。同様に、13，14はＮチャネル型ＭＯＳトランジス
タからなるＶINT スイッチング用トランジスタ及びＶOF
スイッチング用トランジスタであり、ＶINT スイッチン
グ用トランジスタ13のソースには蓄積電圧ＶINT 、ゲー
トにはクロックＶＣＫ１の反転クロック／ＶＣＫ１ある
いはクロックＶＣＫ２が印加され、ＶOFスイッチング用
トランジスタ14のソースにはオーバーフロー電圧ＶOF、
ゲートにはクロックＶＣＫ１あるいはクロックＶＣＫ２
の反転クロック／ＶＣＫ２が印加され、両スイッチング
用トランジスタ13，14の各ドレインは共通に接続されて
いる。そして、これらの各スイッチング用トランジスタ
11，12，13，14でパルス発生回路を構成している。
【００１３】18-1，18-2，・・・ 18-mは、シフトレジスタ
及びレベルミックス回路の各行ラインに対応する単位回
路で、シフトレジスタの単位回路17と、Ｐチャネル型Ｍ
ＯＳトランジスタからなるスイッチング用トランジスタ
15，16とインバータ19とを有するレベルミックス回路の
単位回路とで構成されている。レベルミックス回路の単
位回路を構成するスイッチング用トランジスタ15のソー
スは、前記パルス発生回路のスイッチング用トランジス
タ11，12の共通接続されたドレインに接続され、またス
イッチング用トランジスタ16のソースは、同じくパルス
発生回路のスイッチング用トランジスタ13，14の共通接
続されたドレインに接続されている。そしてスイッチン
グ用トランジスタ15のゲートには、シフトレジスタの単
位回路17の出力ＳＲが印加され、またスイッチング用ト
ランジスタ16のゲートには、インバータ19を介してシフ
トレジスタの単位回路17の出力ＳＲが印加されるように
なっており、各スイッチング用トランジスタ15，16のド
レインは共通に接続され、そしてＣＭＤ受光素子を行列
状に配列したＣＭＤ画素アレイの各行に配列されたＣＭ
Ｄ受光素子のゲートを共通接続したゲートラインに、更
に接続されるようになっている。シフトレジスタの単位
回路17は、クロックドＣＭＯＳ回路で構成され、スター
トパルスＶＳＴ，走査用クロックＶＣＫ１，その反転ク
ロック／ＶＣＫ１，走査用クロックＶＣＫ２，及びその
反転クロック／ＶＣＫ２を入力するようになっている。
なお以下、実施例の説明においては、ＶINT スイッチン
グ用トランジスタ13のゲートにはクロックＶＣＫ１の反
転クロック／ＶＣＫ１が、ＶOFスイッチング用トランジ
スタ14のゲートにはクロックＶＣＫ１が印加された例に
ついて説明する。
及びレベルミックス回路の各行ラインに対応する単位回
路で、シフトレジスタの単位回路17と、Ｐチャネル型Ｍ
ＯＳトランジスタからなるスイッチング用トランジスタ
15，16とインバータ19とを有するレベルミックス回路の
単位回路とで構成されている。レベルミックス回路の単
位回路を構成するスイッチング用トランジスタ15のソー
スは、前記パルス発生回路のスイッチング用トランジス
タ11，12の共通接続されたドレインに接続され、またス
イッチング用トランジスタ16のソースは、同じくパルス
発生回路のスイッチング用トランジスタ13，14の共通接
続されたドレインに接続されている。そしてスイッチン
グ用トランジスタ15のゲートには、シフトレジスタの単
位回路17の出力ＳＲが印加され、またスイッチング用ト
ランジスタ16のゲートには、インバータ19を介してシフ
トレジスタの単位回路17の出力ＳＲが印加されるように
なっており、各スイッチング用トランジスタ15，16のド
レインは共通に接続され、そしてＣＭＤ受光素子を行列
状に配列したＣＭＤ画素アレイの各行に配列されたＣＭ
Ｄ受光素子のゲートを共通接続したゲートラインに、更
に接続されるようになっている。シフトレジスタの単位
回路17は、クロックドＣＭＯＳ回路で構成され、スター
トパルスＶＳＴ，走査用クロックＶＣＫ１，その反転ク
ロック／ＶＣＫ１，走査用クロックＶＣＫ２，及びその
反転クロック／ＶＣＫ２を入力するようになっている。
なお以下、実施例の説明においては、ＶINT スイッチン
グ用トランジスタ13のゲートにはクロックＶＣＫ１の反
転クロック／ＶＣＫ１が、ＶOFスイッチング用トランジ
スタ14のゲートにはクロックＶＣＫ１が印加された例に
ついて説明する。
【００１４】次に、このように構成された垂直走査回路
部の動作を、図３のタイミングチャートを参照しながら
説明する。シフトレジスタには、スタートパルスＶＳＴ
として、クロックＶＣＫ１の１周期分Highレベルを保持
したパルスを入力する。まず時刻ｔ1 において、クロッ
クＶＣＫ１はLow レベルからHighレベルになり、ＶOFス
イッチング用トランジスタ14がＯＮし、ＶINT スイッチ
ング用トランジスタ13はＯＦＦとなり、Ｂ点（スイッチ
ング用トランジスタ16のソース端）にはオーバーフロー
電圧ＶOFが現れる。時刻ｔ2 までクロックＶＣＫ１はHi
ghレベルを維持するため、Ｂ点の電位は時刻ｔ2 までオ
ーバーフロー電圧ＶOFとなる。時刻ｔ2においてクロッ
クＶＣＫ１はHighレベルからLow レベルになり、ＶINT
スイッチング用トランジスタ13がＯＮし、ＶOFスイッチ
ング用トランジスタ14はＯＦＦとなり、Ｂ点の電位は蓄
積電圧ＶINT となる。この状態は時刻ｔ3 まで維持され
ることになり、Ｂ点には、Low レベルが蓄積電圧
ＶINT 、Highレベルがオーバーフロー電圧ＶOFとなるク
ロックパルスが印加されることになる。
部の動作を、図３のタイミングチャートを参照しながら
説明する。シフトレジスタには、スタートパルスＶＳＴ
として、クロックＶＣＫ１の１周期分Highレベルを保持
したパルスを入力する。まず時刻ｔ1 において、クロッ
クＶＣＫ１はLow レベルからHighレベルになり、ＶOFス
イッチング用トランジスタ14がＯＮし、ＶINT スイッチ
ング用トランジスタ13はＯＦＦとなり、Ｂ点（スイッチ
ング用トランジスタ16のソース端）にはオーバーフロー
電圧ＶOFが現れる。時刻ｔ2 までクロックＶＣＫ１はHi
ghレベルを維持するため、Ｂ点の電位は時刻ｔ2 までオ
ーバーフロー電圧ＶOFとなる。時刻ｔ2においてクロッ
クＶＣＫ１はHighレベルからLow レベルになり、ＶINT
スイッチング用トランジスタ13がＯＮし、ＶOFスイッチ
ング用トランジスタ14はＯＦＦとなり、Ｂ点の電位は蓄
積電圧ＶINT となる。この状態は時刻ｔ3 まで維持され
ることになり、Ｂ点には、Low レベルが蓄積電圧
ＶINT 、Highレベルがオーバーフロー電圧ＶOFとなるク
ロックパルスが印加されることになる。
【００１５】一方、時刻ｔ5 において、クロックＶＣＫ
２はHighレベルからLow レベルになり、ＶRST スイッチ
ング用トランジスタ12がＯＮし、ＶRDスイッチング用ト
ランジスタ11はＯＦＦとなり、Ａ点（スイッチング用ト
ランジスタ15のソース端）にはリセット電圧ＶRST が現
れる。時刻ｔ6 までクロックＶＣＫ２はLow レベルとな
るため、Ａ点はリセット電圧ＶRST となる。時刻ｔ6 に
おいて、クロックＶＣＫ２はLow レベルからHighレベル
になり、これに伴い、ＶRDスイッチング用トランジスタ
11がＯＮし、ＶRST スイッチング用トランジスタ12はＯ
ＦＦとなり、Ａ点は読み出し電圧ＶRDとなる。時刻ｔ7
までクロックＶＣＫ２はHighレベルとなるため、Ａ点の
電位は読み出し電圧ＶRDが維持されることになり、Ａ点
にはLowレベルが読み出し電圧ＶRD、Highレベルがリセ
ット電圧ＶRST となるクロックパルスが印加されること
になる。
２はHighレベルからLow レベルになり、ＶRST スイッチ
ング用トランジスタ12がＯＮし、ＶRDスイッチング用ト
ランジスタ11はＯＦＦとなり、Ａ点（スイッチング用ト
ランジスタ15のソース端）にはリセット電圧ＶRST が現
れる。時刻ｔ6 までクロックＶＣＫ２はLow レベルとな
るため、Ａ点はリセット電圧ＶRST となる。時刻ｔ6 に
おいて、クロックＶＣＫ２はLow レベルからHighレベル
になり、これに伴い、ＶRDスイッチング用トランジスタ
11がＯＮし、ＶRST スイッチング用トランジスタ12はＯ
ＦＦとなり、Ａ点は読み出し電圧ＶRDとなる。時刻ｔ7
までクロックＶＣＫ２はHighレベルとなるため、Ａ点の
電位は読み出し電圧ＶRDが維持されることになり、Ａ点
にはLowレベルが読み出し電圧ＶRD、Highレベルがリセ
ット電圧ＶRST となるクロックパルスが印加されること
になる。
【００１６】また時刻ｔ2 において、シフトレジスタの
単位回路17の出力ＳＲは、クロックＶＣＫ１の立ち下が
りに同期してHighレベルからLow レベルになる。したが
って、時刻ｔ2 まではスイッチング用トランジスタ16が
ＯＮ、スイッチング用トランジスタ15がＯＦＦ状態とな
り、ＣＭＤ画素アレイのゲートラインには、時刻ｔ1ま
では蓄積電圧ＶINT が、時刻ｔ1 〜ｔ2 の間はオーバー
フロー電圧ＶOFが印加されることになる。時刻ｔ2 にお
いて、シフトレジスタの単位回路17の出力ＳＲがLow レ
ベルになるのに伴い、スイッチング用トランジスタ15が
ＯＮし、スイッチング用トランジスタ16がＯＦＦとなる
ため、ＣＭＤ画素アレイのゲートラインには、読み出し
電圧ＶRDが印加される。シフトレジスタの単位回路17の
出力ＳＲは、時刻ｔ4 までLow レベルを維持するため、
ＣＭＤ画素アレイのゲートラインには、時刻ｔ7 まで読
み出し電圧ＶRDが、時刻ｔ7 〜ｔ8 の間はリセット電圧
ＶRST が印加されることになる。したがってシフトレジ
スタの単位回路17の出力ＳＲがLow レベルの期間は、読
み出し電圧ＶRD及びリセット電圧ＶRST がＣＭＤ画素ア
レイのゲートラインに印加され、シフトレジスタの単位
回路17の出力ＳＲがHighレベルの期間は、蓄積電圧Ｖ
INT 及びオーバーフロー電圧ＶOFがＣＭＤ画素アレイの
ゲートラインに印加される。
単位回路17の出力ＳＲは、クロックＶＣＫ１の立ち下が
りに同期してHighレベルからLow レベルになる。したが
って、時刻ｔ2 まではスイッチング用トランジスタ16が
ＯＮ、スイッチング用トランジスタ15がＯＦＦ状態とな
り、ＣＭＤ画素アレイのゲートラインには、時刻ｔ1ま
では蓄積電圧ＶINT が、時刻ｔ1 〜ｔ2 の間はオーバー
フロー電圧ＶOFが印加されることになる。時刻ｔ2 にお
いて、シフトレジスタの単位回路17の出力ＳＲがLow レ
ベルになるのに伴い、スイッチング用トランジスタ15が
ＯＮし、スイッチング用トランジスタ16がＯＦＦとなる
ため、ＣＭＤ画素アレイのゲートラインには、読み出し
電圧ＶRDが印加される。シフトレジスタの単位回路17の
出力ＳＲは、時刻ｔ4 までLow レベルを維持するため、
ＣＭＤ画素アレイのゲートラインには、時刻ｔ7 まで読
み出し電圧ＶRDが、時刻ｔ7 〜ｔ8 の間はリセット電圧
ＶRST が印加されることになる。したがってシフトレジ
スタの単位回路17の出力ＳＲがLow レベルの期間は、読
み出し電圧ＶRD及びリセット電圧ＶRST がＣＭＤ画素ア
レイのゲートラインに印加され、シフトレジスタの単位
回路17の出力ＳＲがHighレベルの期間は、蓄積電圧Ｖ
INT 及びオーバーフロー電圧ＶOFがＣＭＤ画素アレイの
ゲートラインに印加される。
【００１７】以上のように、読み出し電圧ＶRDとリセッ
ト電圧ＶRST をスイッチングすることにより発生する、
Low レベルが読み出し電圧ＶRD、Highレベルがリセット
電圧ＶRST からなるクロックパルスと、蓄積電圧ＶINT
とオーバーフロー電圧ＶOFをスイッチングすることによ
り発生する、Low レベルが蓄積電圧ＶINT 、Highレベル
がオーバーフロー電圧ＶOFからなるクロックパルスを、
シフトレジスタの単位回路17からの出力信号ＳＲにより
スイッチング用トランジスタ15及び16をスイッチングす
ることにより、ＣＭＤ画素アレイのゲートラインに４種
類の電圧からなる画素ゲート印加パルスＧi を印加する
ことができ、行ラインの読み出し走査を行うことができ
る。
ト電圧ＶRST をスイッチングすることにより発生する、
Low レベルが読み出し電圧ＶRD、Highレベルがリセット
電圧ＶRST からなるクロックパルスと、蓄積電圧ＶINT
とオーバーフロー電圧ＶOFをスイッチングすることによ
り発生する、Low レベルが蓄積電圧ＶINT 、Highレベル
がオーバーフロー電圧ＶOFからなるクロックパルスを、
シフトレジスタの単位回路17からの出力信号ＳＲにより
スイッチング用トランジスタ15及び16をスイッチングす
ることにより、ＣＭＤ画素アレイのゲートラインに４種
類の電圧からなる画素ゲート印加パルスＧi を印加する
ことができ、行ラインの読み出し走査を行うことができ
る。
【００１８】次に図４に基づいて第２実施例を説明す
る。図４は第２実施例の垂直走査回路部の回路構成を示
す図で、この実施例は、レベルミックス回路の単位回路
を、ＣＭＯＳインバータ構成のＰチャネル型ＭＯＳトラ
ンジスタ21とＮチャネル型ＭＯＳトランジスタ22とで構
成した点が、第１実施例と相違するのみで、他の点は同
一であり、したがって読み出し電圧ＶRD，リセット電圧
ＶRST ，蓄積電圧ＶINT，オーバーフロー電圧ＶOFから
なるクロックパルスを発生するパルス発生回路は図示を
省略している。レベルミックス回路の単位回路を構成す
るＰチャネル型ＭＯＳトランジスタ21のソースには、Lo
w レベルが読み出し電圧ＶRD、Highレベルがリセット電
圧ＶRST となるクロックパルスが印加され、一方、Ｎチ
ャネル型ＭＯＳトランジスタ22のソースには、Low レベ
ルが蓄積電圧ＶINT 、Highレベルがオーバーフロー電圧
ＶOFとなるクロックパルスが印加されるように構成され
ている。またＰチャネル型ＭＯＳトランジスタ21とＮチ
ャネル型ＭＯＳトランジスタ22の各ゲートには、インバ
ータ構成をもつシフトレジスタの単位回路17の出力ＳＲ
が印加されるようになっており、シフトレジスタの単位
回路17には、スタートパルスＶＳＴ，走査用クロックＶ
ＣＫ１，その反転クロック／ＶＣＫ１，走査用クロック
ＶＣＫ２，及びその反転クロック／ＶＣＫ２がそれぞれ
入力されている。そして前記Ｐチャネル型ＭＯＳトラン
ジスタ21とＮチャネル型ＭＯＳトランジスタ22の各ドレ
インは共通に接続され、更にＣＭＤ画素アレイのゲート
ラインに接続し、画素ゲート印加パルス（ＣＭＯＳイン
バータ出力）Ｇi を印加するようになっている。
る。図４は第２実施例の垂直走査回路部の回路構成を示
す図で、この実施例は、レベルミックス回路の単位回路
を、ＣＭＯＳインバータ構成のＰチャネル型ＭＯＳトラ
ンジスタ21とＮチャネル型ＭＯＳトランジスタ22とで構
成した点が、第１実施例と相違するのみで、他の点は同
一であり、したがって読み出し電圧ＶRD，リセット電圧
ＶRST ，蓄積電圧ＶINT，オーバーフロー電圧ＶOFから
なるクロックパルスを発生するパルス発生回路は図示を
省略している。レベルミックス回路の単位回路を構成す
るＰチャネル型ＭＯＳトランジスタ21のソースには、Lo
w レベルが読み出し電圧ＶRD、Highレベルがリセット電
圧ＶRST となるクロックパルスが印加され、一方、Ｎチ
ャネル型ＭＯＳトランジスタ22のソースには、Low レベ
ルが蓄積電圧ＶINT 、Highレベルがオーバーフロー電圧
ＶOFとなるクロックパルスが印加されるように構成され
ている。またＰチャネル型ＭＯＳトランジスタ21とＮチ
ャネル型ＭＯＳトランジスタ22の各ゲートには、インバ
ータ構成をもつシフトレジスタの単位回路17の出力ＳＲ
が印加されるようになっており、シフトレジスタの単位
回路17には、スタートパルスＶＳＴ，走査用クロックＶ
ＣＫ１，その反転クロック／ＶＣＫ１，走査用クロック
ＶＣＫ２，及びその反転クロック／ＶＣＫ２がそれぞれ
入力されている。そして前記Ｐチャネル型ＭＯＳトラン
ジスタ21とＮチャネル型ＭＯＳトランジスタ22の各ドレ
インは共通に接続され、更にＣＭＤ画素アレイのゲート
ラインに接続し、画素ゲート印加パルス（ＣＭＯＳイン
バータ出力）Ｇi を印加するようになっている。
【００１９】次にこのように構成された垂直走査回路部
の動作を、図５のタイミングチャートに基づいて説明す
る。シフトレジスタの単位回路17には、スタートパルス
ＶＳＴとしてクロックＶＣＫ１の１周期分Highレベルを
保持したパルスを入力する。時刻ｔ1 において、シフト
レジスタの単位回路17の出力ＳＲは、クロックＶＣＫ１
の立ち下がりに同期してHighレベルからLow レベルにな
る。したがって、レベルミックス回路の単位回路を構成
するＣＭＯＳインバータのＰチャネル型ＭＯＳトランジ
スタ21がＯＮし、ＣＭＯＳインバータの出力Ｇi は読み
出し電圧ＶRDとなり、ＣＭＤ画素アレイのゲートライン
に読み出し電圧ＶRDが印加されることになる。時刻ｔ2
までシフトレジスタの単位回路17の出力ＳＲがLow レベ
ルに保持されるため、ＣＭＤ画素アレイのゲートライン
には読み出し電圧ＶRDが印加された後、クロックＶＣＫ
２に同期したリセット電圧ＶRST が印加される。時刻ｔ
2において、シフトレジスタの単位回路17の出力ＳＲがL
ow レベルからHighレベルになるとＣＭＯＳインバータ
のＰチャネル型ＭＯＳトランジスタ21がＯＦＦし、Ｎチ
ャネル型ＭＯＳトランジスタ22はＯＮとなるため、ＣＭ
ＯＳインバータの出力Ｇi は、クロックＶＣＫ１に同期
した蓄積電圧ＶINT とオーバーフロー電圧ＶOFのクロッ
クパルスとなり、ＣＭＤ画素アレイのゲートラインに印
加される。
の動作を、図５のタイミングチャートに基づいて説明す
る。シフトレジスタの単位回路17には、スタートパルス
ＶＳＴとしてクロックＶＣＫ１の１周期分Highレベルを
保持したパルスを入力する。時刻ｔ1 において、シフト
レジスタの単位回路17の出力ＳＲは、クロックＶＣＫ１
の立ち下がりに同期してHighレベルからLow レベルにな
る。したがって、レベルミックス回路の単位回路を構成
するＣＭＯＳインバータのＰチャネル型ＭＯＳトランジ
スタ21がＯＮし、ＣＭＯＳインバータの出力Ｇi は読み
出し電圧ＶRDとなり、ＣＭＤ画素アレイのゲートライン
に読み出し電圧ＶRDが印加されることになる。時刻ｔ2
までシフトレジスタの単位回路17の出力ＳＲがLow レベ
ルに保持されるため、ＣＭＤ画素アレイのゲートライン
には読み出し電圧ＶRDが印加された後、クロックＶＣＫ
２に同期したリセット電圧ＶRST が印加される。時刻ｔ
2において、シフトレジスタの単位回路17の出力ＳＲがL
ow レベルからHighレベルになるとＣＭＯＳインバータ
のＰチャネル型ＭＯＳトランジスタ21がＯＦＦし、Ｎチ
ャネル型ＭＯＳトランジスタ22はＯＮとなるため、ＣＭ
ＯＳインバータの出力Ｇi は、クロックＶＣＫ１に同期
した蓄積電圧ＶINT とオーバーフロー電圧ＶOFのクロッ
クパルスとなり、ＣＭＤ画素アレイのゲートラインに印
加される。
【００２０】この実施例においては、Low レベルが読み
出し電圧ＶRD、Highレベルがリセット電圧ＶRST からな
るクロックパルスと、Low レベルが蓄積電圧ＶINT 、Hi
ghレベルがオーバーフロー電圧ＶOFからなるクロックパ
ルスを、シフトレジスタの単位回路17からの出力信号Ｓ
Ｒにより、ＣＭＯＳインバータ構成のＰチャネル型ＭＯ
Ｓトランジスタ21とＮチャネル型ＭＯＳトランジスタ22
とでスイッチングすることにより、ＣＭＤ画素アレイの
ゲートラインに４種類の電圧からなる画素ゲート印加パ
ルスＧi を印加し、読み出し走査を行うことができる。
出し電圧ＶRD、Highレベルがリセット電圧ＶRST からな
るクロックパルスと、Low レベルが蓄積電圧ＶINT 、Hi
ghレベルがオーバーフロー電圧ＶOFからなるクロックパ
ルスを、シフトレジスタの単位回路17からの出力信号Ｓ
Ｒにより、ＣＭＯＳインバータ構成のＰチャネル型ＭＯ
Ｓトランジスタ21とＮチャネル型ＭＯＳトランジスタ22
とでスイッチングすることにより、ＣＭＤ画素アレイの
ゲートラインに４種類の電圧からなる画素ゲート印加パ
ルスＧi を印加し、読み出し走査を行うことができる。
【００２１】次に第３実施例について説明する。図６は
第３実施例の垂直走査回路部の構成を示す回路構成図で
ある。図において、31，32はＣＭＯＳインバータを構成
するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型
ＭＯＳトランジスタで、Ｐチャネル型ＭＯＳトランジス
タ31のソースには、第１実施例のパルス発生回路で発生
する、Low レベルが読み出し電圧ＶRD、Highレベルがリ
セット電圧ＶRST からなるクロックパルスが印加されて
いる。一方、Ｎチャネル型ＭＯＳトランジスタ32のソー
スは、オーバーフロー電圧ＶOFスイッチング用のＮチャ
ネル型ＭＯＳトランジスタ33のドレインと、蓄積電圧Ｖ
INT スイッチング用のＮチャネル型ＭＯＳトランジスタ
34のドレインに共通に接続されている。ＶOFスイッチン
グ用Ｎチャネル型ＭＯＳトランジスタ33のゲートにはク
ロックＶＣＫ１が、ＶINT スイッチング用Ｎチャネル型
ＭＯＳトランジスタ34のゲートにはクロックＶＣＫ１の
反転クロック／ＶＣＫ１がそれぞれ印加されている。ま
たＰチャネル型ＭＯＳトランジスタ31及びＮチャネル型
ＭＯＳトランジスタ32の各ゲートには、シフトレジスタ
の単位回路17の出力ＳＲが印加されており、該シフトレ
ジスタの単位回路17には、スタートパルスＶＳＴ，走査
用クロックＶＣＫ１，その反転クロック／ＶＣＫ１，走
査用クロックＶＣＫ２，及びその反転クロック／ＶＣＫ
２が入力されている。
第３実施例の垂直走査回路部の構成を示す回路構成図で
ある。図において、31，32はＣＭＯＳインバータを構成
するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型
ＭＯＳトランジスタで、Ｐチャネル型ＭＯＳトランジス
タ31のソースには、第１実施例のパルス発生回路で発生
する、Low レベルが読み出し電圧ＶRD、Highレベルがリ
セット電圧ＶRST からなるクロックパルスが印加されて
いる。一方、Ｎチャネル型ＭＯＳトランジスタ32のソー
スは、オーバーフロー電圧ＶOFスイッチング用のＮチャ
ネル型ＭＯＳトランジスタ33のドレインと、蓄積電圧Ｖ
INT スイッチング用のＮチャネル型ＭＯＳトランジスタ
34のドレインに共通に接続されている。ＶOFスイッチン
グ用Ｎチャネル型ＭＯＳトランジスタ33のゲートにはク
ロックＶＣＫ１が、ＶINT スイッチング用Ｎチャネル型
ＭＯＳトランジスタ34のゲートにはクロックＶＣＫ１の
反転クロック／ＶＣＫ１がそれぞれ印加されている。ま
たＰチャネル型ＭＯＳトランジスタ31及びＮチャネル型
ＭＯＳトランジスタ32の各ゲートには、シフトレジスタ
の単位回路17の出力ＳＲが印加されており、該シフトレ
ジスタの単位回路17には、スタートパルスＶＳＴ，走査
用クロックＶＣＫ１，その反転クロック／ＶＣＫ１，走
査用クロックＶＣＫ２，及びその反転クロック／ＶＣＫ
２が入力されている。
【００２２】次に、このように構成された垂直走査回路
部の動作を、図７に示すタイミングチャートを参照しな
がら説明する。まず、時刻ｔ1 において、クロックＶＣ
Ｋ１に同期してシフトレジスタの単位回路17の出力ＳＲ
がHighレベルからLow レベルになると、ＣＭＯＳインバ
ータを構成するＰチャネル型ＭＯＳトランジスタ31がＯ
Ｎとなり、ＣＭＤ画素アレイのゲートラインには読み出
し電圧ＶRDが印加された後、クロックＶＣＫ２に同期し
たリセット電圧ＶRST が印加される。時刻ｔ2におい
て、シフトレジスタの単位回路17の出力ＳＲがLow レベ
ルからHighレベルになると、ＣＭＯＳインバータのＮチ
ャネル型ＭＯＳトランジスタ32はＯＮとなる。図６にお
いてＡ点（Ｎチャネル型ＭＯＳトランジスタ32のソース
と、Ｎチャネル型ＭＯＳトランジスタ33，34の各ドレイ
ンとの接続点）には、クロックＶＣＫ１に同期したオー
バーフロー電圧ＶOFと反転クロック／ＶＣＫ１に同期し
た蓄積電圧ＶINT が、Ｎチャネル型ＭＯＳトランジスタ
33及び34により切り換えられ印加されている。したがっ
て、ＣＭＯＳインバータのＮチャネル型ＭＯＳトランジ
スタ32がＯＮすることにより、ＣＭＤ画素アレイのゲー
トラインには蓄積電圧ＶINT とオーバーフロー電圧ＶOF
が印加される。
部の動作を、図７に示すタイミングチャートを参照しな
がら説明する。まず、時刻ｔ1 において、クロックＶＣ
Ｋ１に同期してシフトレジスタの単位回路17の出力ＳＲ
がHighレベルからLow レベルになると、ＣＭＯＳインバ
ータを構成するＰチャネル型ＭＯＳトランジスタ31がＯ
Ｎとなり、ＣＭＤ画素アレイのゲートラインには読み出
し電圧ＶRDが印加された後、クロックＶＣＫ２に同期し
たリセット電圧ＶRST が印加される。時刻ｔ2におい
て、シフトレジスタの単位回路17の出力ＳＲがLow レベ
ルからHighレベルになると、ＣＭＯＳインバータのＮチ
ャネル型ＭＯＳトランジスタ32はＯＮとなる。図６にお
いてＡ点（Ｎチャネル型ＭＯＳトランジスタ32のソース
と、Ｎチャネル型ＭＯＳトランジスタ33，34の各ドレイ
ンとの接続点）には、クロックＶＣＫ１に同期したオー
バーフロー電圧ＶOFと反転クロック／ＶＣＫ１に同期し
た蓄積電圧ＶINT が、Ｎチャネル型ＭＯＳトランジスタ
33及び34により切り換えられ印加されている。したがっ
て、ＣＭＯＳインバータのＮチャネル型ＭＯＳトランジ
スタ32がＯＮすることにより、ＣＭＤ画素アレイのゲー
トラインには蓄積電圧ＶINT とオーバーフロー電圧ＶOF
が印加される。
【００２３】固体撮像装置の動作時において、ＣＭＤ画
素アレイの選択行以外は、全てオーバーフロー電圧ＶOF
と蓄積電圧ＶINT が印加されるため、本実施例のよう
に、各行ラインに対応する単位回路毎に、オーバーフロ
ー電圧ＶOFと蓄積電圧ＶINT スイッチング用のＮチャネ
ル型ＭＯＳトランジスタ33及び34を設けることにより、
レベルミックス回路の駆動能力を向上させることができ
る。
素アレイの選択行以外は、全てオーバーフロー電圧ＶOF
と蓄積電圧ＶINT が印加されるため、本実施例のよう
に、各行ラインに対応する単位回路毎に、オーバーフロ
ー電圧ＶOFと蓄積電圧ＶINT スイッチング用のＮチャネ
ル型ＭＯＳトランジスタ33及び34を設けることにより、
レベルミックス回路の駆動能力を向上させることができ
る。
【００２４】次に図８に基づいて第４実施例について説
明する。この実施例は、図６に示した第３実施例におい
て、更に読み出し電圧ＶRDスイッチング用のＰチャネル
型ＭＯＳトランジスタ35と、リセット電圧ＶRST スイッ
チング用のＰチャネル型ＭＯＳトランジスタ36とを各単
位回路に設けたものである。すなわちＣＭＯＳインバー
タを構成するＰチャネル型ＭＯＳトランジスタ31及びＮ
チャネル型ＭＯＳトランジスタ32の、Ｐチャネル型ＭＯ
Ｓトランジスタ31のソースは、読み出し電圧ＶRDスイッ
チング用のＰチャネル型ＭＯＳトランジスタ35及びリセ
ット電圧ＶRSTスイッチング用のＰチャネル型ＭＯＳト
ランジスタ36の各ドレインに接続されており、Ｐチャネ
ル型ＭＯＳトランジスタ35のゲートには反転クロック／
ＶＣＫ２が、Ｐチャネル型ＭＯＳトランジスタ36のゲー
トにはクロックＶＣＫ２がそれぞれ印加されている。そ
の他の構成は、図６に示した第３実施例と同様なので説
明を省略する。
明する。この実施例は、図６に示した第３実施例におい
て、更に読み出し電圧ＶRDスイッチング用のＰチャネル
型ＭＯＳトランジスタ35と、リセット電圧ＶRST スイッ
チング用のＰチャネル型ＭＯＳトランジスタ36とを各単
位回路に設けたものである。すなわちＣＭＯＳインバー
タを構成するＰチャネル型ＭＯＳトランジスタ31及びＮ
チャネル型ＭＯＳトランジスタ32の、Ｐチャネル型ＭＯ
Ｓトランジスタ31のソースは、読み出し電圧ＶRDスイッ
チング用のＰチャネル型ＭＯＳトランジスタ35及びリセ
ット電圧ＶRSTスイッチング用のＰチャネル型ＭＯＳト
ランジスタ36の各ドレインに接続されており、Ｐチャネ
ル型ＭＯＳトランジスタ35のゲートには反転クロック／
ＶＣＫ２が、Ｐチャネル型ＭＯＳトランジスタ36のゲー
トにはクロックＶＣＫ２がそれぞれ印加されている。そ
の他の構成は、図６に示した第３実施例と同様なので説
明を省略する。
【００２５】次に第４実施例の動作を図９のタイミング
チャートに基づいて説明する。図８において、Ａ点には
図６に示した第３実施例と同様に、クロックＶＣＫ１が
Highレベルの時にはオーバーフロー電圧ＶOF、反転クロ
ック／ＶＣＫ１がHighレベルの時、すなわちクロックＶ
ＣＫ１がLow レベルの時には蓄積電圧ＶINT が印加され
る。一方、Ｂ点（Ｐチャネル型ＭＯＳトランジスタ31の
ソースと、Ｐチャネル型ＭＯＳトランジスタ35及び36の
ドレインとの接続点）には、クロックＶＣＫ２がLow レ
ベルの時にはリセット電圧ＶRST が、反転クロック／Ｖ
ＣＫ２がLow レベルの時、すなわちクロックＶＣＫ２が
Highレベルの時には読み出し電圧ＶRDが印加される。し
たがって時刻ｔ1 において、シフトレジスタの単位回路
17からの出力信号ＳＲがHighレベルからLow レベルにな
ると、ＣＭＯＳインバータのＰチャネル型ＭＯＳトラン
ジスタ31がＯＮし、Ｂ点に印加されているクロックパル
スがＣＭＯＳインバータの出力Ｇi となる。時刻ｔ2 に
おいて、シフトレジスタの単位回路17の出力信号ＳＲが
Low レベルからHighレベルになると、ＣＭＯＳインバー
タのＮチャネル型ＭＯＳトランジスタ32がＯＮし、Ａ点
に印加されているクロックパルスがＣＭＯＳインバータ
の出力Ｇi となる。したがって、時刻ｔ1 〜ｔ2 のシフ
トレジスタの単位回路17の出力信号ＳＲがLow の期間だ
け、ＣＭＯＳインバータの出力Ｇi は読み出し電圧ＶRD
及びリセット電圧ＶRST となり、その他の期間は蓄積電
圧ＶINT 及びオーバーフロー電圧ＶOFとなる。
チャートに基づいて説明する。図８において、Ａ点には
図６に示した第３実施例と同様に、クロックＶＣＫ１が
Highレベルの時にはオーバーフロー電圧ＶOF、反転クロ
ック／ＶＣＫ１がHighレベルの時、すなわちクロックＶ
ＣＫ１がLow レベルの時には蓄積電圧ＶINT が印加され
る。一方、Ｂ点（Ｐチャネル型ＭＯＳトランジスタ31の
ソースと、Ｐチャネル型ＭＯＳトランジスタ35及び36の
ドレインとの接続点）には、クロックＶＣＫ２がLow レ
ベルの時にはリセット電圧ＶRST が、反転クロック／Ｖ
ＣＫ２がLow レベルの時、すなわちクロックＶＣＫ２が
Highレベルの時には読み出し電圧ＶRDが印加される。し
たがって時刻ｔ1 において、シフトレジスタの単位回路
17からの出力信号ＳＲがHighレベルからLow レベルにな
ると、ＣＭＯＳインバータのＰチャネル型ＭＯＳトラン
ジスタ31がＯＮし、Ｂ点に印加されているクロックパル
スがＣＭＯＳインバータの出力Ｇi となる。時刻ｔ2 に
おいて、シフトレジスタの単位回路17の出力信号ＳＲが
Low レベルからHighレベルになると、ＣＭＯＳインバー
タのＮチャネル型ＭＯＳトランジスタ32がＯＮし、Ａ点
に印加されているクロックパルスがＣＭＯＳインバータ
の出力Ｇi となる。したがって、時刻ｔ1 〜ｔ2 のシフ
トレジスタの単位回路17の出力信号ＳＲがLow の期間だ
け、ＣＭＯＳインバータの出力Ｇi は読み出し電圧ＶRD
及びリセット電圧ＶRST となり、その他の期間は蓄積電
圧ＶINT 及びオーバーフロー電圧ＶOFとなる。
【００２６】以上のように、読み出し電圧ＶRD及びリセ
ット電圧ＶRST スイッチング用のＰチャネル型ＭＯＳト
ランジスタ35及び36を、レベルミックス回路の各単位回
路内に設けることにより、レベルミックス回路の読み出
し電圧ＶRDとリセット電圧ＶRST のＣＭＤ画素アレイの
ゲートラインへの駆動能力が大きくなり、読み出し電圧
ＶRDの立ち上がりが速くなって、水平ブランキング期間
を短縮させることができる。
ット電圧ＶRST スイッチング用のＰチャネル型ＭＯＳト
ランジスタ35及び36を、レベルミックス回路の各単位回
路内に設けることにより、レベルミックス回路の読み出
し電圧ＶRDとリセット電圧ＶRST のＣＭＤ画素アレイの
ゲートラインへの駆動能力が大きくなり、読み出し電圧
ＶRDの立ち上がりが速くなって、水平ブランキング期間
を短縮させることができる。
【００２７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、シフトレジスタの出力信号により、Lo
w レベルが読み出し電圧ＶRD、Highレベルがリセット電
圧ＶRST となるクロックパルスと、Low レベルが蓄積電
圧ＶINT 、Highレベルがオーバーフロー電圧ＶOFとなる
クロックパルスをスイッチングすることにより画素ゲー
ト印加パルスを出力するように構成したので、少ない素
子数により駆動手段を構成することができる。
本発明によれば、シフトレジスタの出力信号により、Lo
w レベルが読み出し電圧ＶRD、Highレベルがリセット電
圧ＶRST となるクロックパルスと、Low レベルが蓄積電
圧ＶINT 、Highレベルがオーバーフロー電圧ＶOFとなる
クロックパルスをスイッチングすることにより画素ゲー
ト印加パルスを出力するように構成したので、少ない素
子数により駆動手段を構成することができる。
【図１】本発明に係る固体撮像装置の概念を説明するた
めの概念図である。
めの概念図である。
【図２】本発明の第１実施例の垂直走査回路部の構成を
示す回路構成図である。
示す回路構成図である。
【図３】第１実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図４】第２実施例の垂直走査回路部の構成を示す回路
構成図である。
構成図である。
【図５】第２実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図６】第３実施例の垂直走査回路部の構成を示す回路
構成図である。
構成図である。
【図７】第３実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図８】第４実施例の垂直走査回路部の構成を示す回路
構成図である。
構成図である。
【図９】第４実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図10】ＣＭＤ固体撮像装置の１画素部分の構成例を示
す断面斜視図である。
す断面斜視図である。
【図11】ＣＭＤ固体撮像装置のゲートラインに印加する
読み出し信号波形図である。
読み出し信号波形図である。
【図12】従来の垂直走査回路部の構成例を示す回路構成
図である。
図である。
１ 第１パルス発生用スイッチング素子 ２ 第１パルス発生用スイッチング素子 ３ 第２パルス発生用スイッチング素子 ４ 第２パルス発生用スイッチング素子 ５ 第１スイッチング素子 ６ 第２スイッチング素子 ７ シフトレジスタ
Claims (4)
- 【請求項１】 光照射により生成され蓄積された電荷量
によりソース・ドレイン電流が変調されるトランジスタ
を一画素の構成要素として含み、該画素を行列状に配列
し、その周辺部に、該画素の蓄積電荷に対応する前記ソ
ース・ドレイン電流を読み出すための読み出し電圧と、
該画素の蓄積電荷を全て排出するためのリセット電圧
と、該画素についてリセット後次の読み出しの前に蓄積
電荷の一部を排出するためのオーバーフロー電圧と、該
画素について電荷を蓄積するための蓄積電圧を選択的に
該画素のゲートに印加する駆動する手段を備えた固体撮
像装置において、前記駆動手段は、スイッチング動作に
よりLow レベルが読み出し電圧、Highレベルがリセット
電圧となる第１のパルスを発生するスイッチング素子
と、スイッチング動作によりLow レベルが蓄積電圧、Hi
ghレベルがオーバーフロー電圧となる第２のパルスを発
生するスイッチング素子とからなるパルス発生回路と、
各行ライン毎に配置され、前記パルス発生回路で発生す
る第１及び第２のパルスがそれぞれ入力され、シフトレ
ジスタの出力によりスイッチングされて画素ゲート印加
パルスを出力する第１及び第２のスイッチング素子とで
構成されていることを特徴とする固体撮像装置。 - 【請求項２】 前記第１及び第２のスイッチング素子
は、ＣＭＯＳインバータ構成をもつＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとで構
成されていることを特徴とする請求項１記載の固体撮像
装置。 - 【請求項３】 光照射により生成され蓄積された電荷量
によりソース・ドレイン電流が変調されるトランジスタ
を一画素の構成要素として含み、該画素を行列状に配列
し、その周辺部に、該画素の蓄積電荷に対応する前記ソ
ース・ドレイン電流を読み出すための読み出し電圧と、
該画素の蓄積電荷を全て排出するためのリセット電圧
と、該画素についてリセット後次の読み出しの前に蓄積
電荷の一部を排出するためのオーバーフロー電圧と、該
画素について電荷を蓄積するための蓄積電圧を選択的に
該画素のゲートに印加する駆動する手段を備えた固体撮
像装置において、前記駆動手段は、スイッチング動作に
よりLow レベルが読み出し電圧、Highレベルがリセット
電圧となる第１のパルスを発生するスイッチング素子か
らなる第１のパルス発生回路と、各行ライン毎に配置さ
れ、スイッチング動作によりLow レベルが蓄積電圧、Hi
ghレベルがオーバーフロー電圧となる第２のパルスを発
生するスイッチング素子とからなる第２のパルス発生回
路と、同じく各行ライン毎に配置され、前記第１のパル
ス発生回路の第１のパルスを一端に、前記第２のパルス
発生回路の第２のパルスを他端にそれぞれ入力し、シフ
トレジスタの出力によりスイッチングされるＣＭＯＳイ
ンバータ構成のＰチャネル型ＭＯＳトランジスタとＮチ
ャネル型ＭＯＳトランジスタとからなる第１及び第２の
スイッチング素子とで構成されていることを特徴とする
固体撮像装置。 - 【請求項４】 光照射により生成され蓄積された電荷量
によりソース・ドレイン電流が変調されるトランジスタ
を一画素の構成要素として含み、該画素を行列状に配列
し、その周辺部に、該画素の蓄積電荷に対応する前記ソ
ース・ドレイン電流を読み出すための読み出し電圧と、
該画素の蓄積電荷を全て排出するためのリセット電圧
と、該画素についてリセット後次の読み出しの前に蓄積
電荷の一部を排出するためのオーバーフロー電圧と、該
画素について電荷を蓄積するための蓄積電圧を選択的に
該画素のゲートに印加する駆動する手段を備えた固体撮
像装置において、前記駆動手段は、各行ライン毎に配置
され、スイッチング動作によりLow レベルが読み出し電
圧、Highレベルがリセット電圧となる第１のパルスを発
生するスイッチング素子からなる第１のパルス発生回路
と、同じく各行ライン毎に配置され、スイッチング動作
によりLow レベルが蓄積電圧、Highレベルがオーバーフ
ロー電圧となる第２のパルスを発生するスイッチング素
子からなる第２のパルス発生回路と、同じく各行ライン
毎に配置され、前記第１のパルス発生回路の第１のパル
スを一端に、前記第２のパルス発生回路の第２のパルス
を他端にそれぞれ入力し、シフトレジスタの出力により
スイッチングされるＣＭＯＳインバータ構成のＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタとからなる第１及び第２のスイッチング素子とで構
成されていることを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056076A JPH05227486A (ja) | 1992-02-07 | 1992-02-07 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056076A JPH05227486A (ja) | 1992-02-07 | 1992-02-07 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227486A true JPH05227486A (ja) | 1993-09-03 |
Family
ID=13016996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056076A Pending JPH05227486A (ja) | 1992-02-07 | 1992-02-07 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227486A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124888A (en) * | 1996-03-11 | 2000-09-26 | Olympus Optical Co., Ltd. | Image pickup apparatus capable of reading in optional reading mode |
| US9743022B2 (en) | 2014-10-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Image sensors and related methods and electronic devices |
-
1992
- 1992-02-07 JP JP4056076A patent/JPH05227486A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124888A (en) * | 1996-03-11 | 2000-09-26 | Olympus Optical Co., Ltd. | Image pickup apparatus capable of reading in optional reading mode |
| US9743022B2 (en) | 2014-10-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Image sensors and related methods and electronic devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |