JP4129080B2 - 画像入力装置 - Google Patents
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【発明の属する技術分野】
この発明は、画像入力装置に関し、特に明時固定パターンノイズ(fixed pattern noise :以下FPNと略称する)を抑圧した増幅型固体撮像素子を用いた画像入力装置に関する。
【0002】
【従来の技術】
従来より、画像入力装置には、CCDイメージセンサ等の固体撮像装置が広く利用されている。CCDイメージセンサにおいては、フォトダイオードで光電変換された電荷信号を、CCDシフトレジスタにより順次転送し、最終的にはチップ上に設けられた1つ又は複数の電荷検出アンプにより、低インピーダンスの映像信号として出力する構成が一般的に用いられている。CCDシフトレジスタの電荷伝送効率が高いCCDイメージセンサでは、フォトダイオードの開口率ばらつきや暗電流ばらつきを除くと、プロセス時に生じるCCD部のパターニングばらつきに起因する映像信号のFPNは存在しないため、低FPNの画像を得ることができる。
【0003】
しかしながら通常のCCDイメージセンサでは、電荷検出アンプで読み出した信号電荷をリセットしてしまうので、一度読み出した信号は破壊されてしまう。したがって、光情報を蓄積している途中で映像をモニターすることによって蓄積状態を確認したり、複数回の読み出しを行うといったことができない。またCCDイメージセンサでは、その構成上、画素へのランダムアクセスや、画像情報の一部のみを取り出すといった、特殊な機能を付加することが困難である。更にCCDの問題としては、CCDイメージセンサでは全てのCCDの転送ゲートをパルス駆動しなければならないので、多画素化したり高速動作をしようとすると、ゲート容量部で消費される電力が大きくなるということがある。
【0004】
それらの問題を解決するイメージセンサとして、例えばCMD,SIT,AMI等を用いたXYアドレス型の増幅型イメージセンサが知られている。これらのイメージセンサは、いずれも光電変換機能と信号増幅機能を各画素毎に有するものであり、更には信号電荷はリセットされない限り保存されているので、信号電荷の非破壊読み出しが可能である。
【0005】
上記構成の増幅型固体撮像装置は、CCDイメージセンサによっては得られない種々の動作を行わせることができるものであるが、各画素毎に信号の増幅機能があるために、プロセス時に生じるばらつきによる各画素の特性ばらつきが、FPNとして映像信号に混入し、画質を低下させるという問題がある。したがって、上記構成の増幅型固体撮像素子を用いた画像入力装置としては、何らかの方法によりFPNをキャンセルする方式がとられている。
【0006】
従来、FPNをキャンセルする方式としては、例えば、特開昭63−86471号公報には、光電変換素子の読み出し信号を蓄積する第1蓄積手段と、当該光電変換素子をリセットした後の残存信号を蓄積する第2蓄積手段と、第1及び第2蓄積手段に蓄積された読み出し信号と残存信号との差分処理を行う差分処理手段を設け、読み出し信号から残存信号を差し引くことによりFPNを除去するようにしたものについて開示がなされている。また、特開平6−78218号公報には、非破壊読み出し可能な光電変換素子を画素として用いた画素アレイの各画素から蓄積時間の異なる複数のビデオ信号を出力させる手段と、蓄積時間の異なる複数のビデオ信号の差信号を出力させる手段とを設けて、FPNを記憶させるためのフレームメモリ等の記憶手段を必要とせずに、FPNのキャンセルを行うことができるようにしたものについて開示がなされている。
【0007】
【発明が解決しようとする課題】
ところで、増幅型固体撮像素子における各画素の特性ばらつきによるFPNは、大きく分けてオフセットすなわち暗時出力ばらつき成分と、出力ゲインすなわち感度ばらつきの成分とに分けられる。上記各公報開示のFPN除去方式によれば、オフセット性のFPNの除去は可能であるが、画素毎の感度ばらつきによるFPNの除去ができず、したがって均一な光が入力されたときに、その出力にばらつきが生じるという問題点がある。
【0008】
本発明は、従来の固体撮像素子のFPN除去方式における上記問題点を解消するためになされたもので、画素の感度ばらつきにより生じるFPNを除去できるようにした画像入力装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、フォトダイオードと、このフォトダイオードで発生した光電荷を蓄積する蓄積部と、該蓄積部をリセットするリセット部と、前記蓄積部の電位を強制的に所定の参照電位にする参照電位生成部と、前記蓄積部の蓄積電荷による信号を増幅する増幅部とを備えた増幅型画素を有する2次元固体撮像素子を用いた画像入力装置において、前記蓄積部に光電荷を蓄積した後の画素出力信号(A)を記憶する第1記憶部と、前記蓄積部をリセットした直後の暗信号(B)を記憶する第2記憶部と、前記蓄積部の電位を強制的に所定の参照電位にした後の画素出力信号(C)を記憶する第3記憶部と、前記各記憶部に記憶された信号を用いて(A−B)/(C−B)を演算する演算部とを備えていることを特徴とするものである。
【0010】
このように2次元固体撮像素子の各画素に蓄積部の電位を強制的に所定の参照電位にする参照電位生成部を設け、光電荷蓄積後の画素出力信号(A)と、蓄積部をリセットした直後の暗信号(B)と、蓄積部を強制的に所定の参照電位にした後の画素出力信号(C)に基づいて、(A−B)/(C−B)を演算して規格化しビデオ信号を出力するようにしているので、オフセットと感度の両方のばらつきによるFPNが抑圧され、明時のS/Nを向上させた画像入力装置を実現することができる。
【0011】
【発明の実施の形態】
次に、実施の形態について説明する。図1は、本発明に係る画像入力装置の各実施の形態に共通の基本構成を示すブロック構成図である。図1において、1は電荷蓄積領域の電位を強制的に変化させることが可能な増幅型画素で、図1においては単一の画素のみを示しているが、実際には2次元状に配列され画素アレイを構成している。そして、水平方向に配列された行方向の各画素には共通に行選択線2,行リセット線3,画素電位変調線4がそれぞれ接続されており、垂直方向に配列されている各画素には共通に垂直信号線5が接続されている。また、行選択線2,行リセット線3,画素電位変調線4は垂直走査回路6に接続されていて、行選択線2には行選択信号φRDi ,行リセット線3にはリセット信号φRSi ,画素電位変調線4には画素電位変調信号φMODi が出力されるようになっている。
【0012】
7,8,9は各画素列毎に設けられ、垂直信号線5にそれぞれ接続された第1,第2及び第3ラインメモリで、第1ラインメモリ7にはサンプルホールド信号SH−1により光電荷蓄積後の画素出力信号が記憶され、第2ラインメモリ8にはサンプルホールド信号SH−2により画素をリセットした直後の画素出力信号すなわち暗信号が記憶され、第3ラインメモリ9にはサンプルホールド信号SH−3により画素電位変調信号印加時の画素出力が記憶されるようになっている。10は第1,第2及び第3ラインメモリ7,8,9に記憶されている画素出力信号、暗時オフセット信号、画素電位変調後の信号を、水平走査パルスにより同時に読み出す水平走査回路であり、11は規格化回路で、第1ラインメモリ7から読み出した画素出力信号Aと、第2ラインメモリ8から読み出した暗時オフセット信号Bと、第3ラインメモリ9から読み出した画素電位変調後の信号Cとを入力し、(A−B)/(C−B)の演算を行って規格し、画素オフセットばらつき及び感度ばらつきによるFPNを除去したビデオ信号を出力させるものである。ここで(A−B)は蓄積後の画素出力からオフセット信号を除去したものすなわち画素毎の光電変換信号成分であり、(C−B)は画素の蓄積電位を強制的に変調したときの画素出力とオフセット出力との差すなわち画素毎の感度係数に対応する。したがって(A−B)の値を(C−B)の値で規格化することにより、オフセットと感度との両方のばらつきを補正することが可能となる。
【0013】
次に、具体的な第1の実施の形態を、画素部の構成を示す図2に基づいて説明する。この実施の形態は、画素電位変調手段として容量変調方式を用いたもので、図2において、21は蓄積型のフォトダイオード、22は該フォトダイオード21に蓄積された光信号を増幅するMOSトランジスタ、23は増幅用トランジスタ22と垂直信号線5との間に配置され、ゲートを行選択信号線2に接続した選択用MOSトランジスタ、24はフォトダイオード21と電源間に配置され、ゲートを行リセット線3に接続したリセット用MOSトランジスタ、25は画素電位変調線4とフォトダイオード21と間に接続されたキャパシタで、画素電位変調線4に印加された画素電位変調信号φMODi をキャパシタ25を介してフォトダイオード21の電荷蓄積領域に印加するようになっている。
【0014】
次に、このように構成されている第1の実施の形態の動作を図3に示すタイミングチャートを参照しながら説明する。水平ブランキング期間において、時刻t1 で、行選択信号φRDi により選択用MOSトランジスタ23をONにして画素信号の読み出しを行い、該画素信号をサンプルホールドパルスSH−1により第1ラインメモリ7に取り込む。次に時刻t2 において、行選択信号φRDi により選択用MOSトランジスタ23をONにしたまま、リセット信号φRSi によりリセット用MOSトランジスタ24をONにして、リセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスSH−2により第2ラインメモリ8に取り込む。
【0015】
従来のFPN除去手法では、この時点で得られた2つの信号の差分を出力させることにより、オフセット成分を除去させた信号を得るようにしていたが、本発明においては、更に時刻t3 において、選択用MOSトランジスタ23をONにしたまま、画素電位変調信号φMODi をキャパシタ25を介してフォトダイオード21に印加して、フォトダイオード21の蓄積電荷領域の電位を強制的に変化させ、それにより変調された画素出力をサンプルホールドパルスSH−3により第3ラインメモリ9に取り込む。
【0016】
次いで、水平走査期間の時刻t4 において、前述のように各ラインメモリ7,8,9より各ラインメモリに蓄積されている信号を読み出して、規格化回路11で演算処理を行うことにより、画素の感度ばらつきを含むFPNの除去された出力信号が得られる。
【0017】
次に、第2の実施の形態を図4に示した画素部の構成に基づいて説明する。この実施の形態は、画素電位変調手段として電圧制御方式を用いるもので、図4に示すようにリセット用MOSトランジスタ24の一端を画素電位変調線4に接続し、画素電位変調線4は両端に電圧V1 ,V2 を印加した切換スイッチを構成する直列接続の2つのMOSトランジスタ31,32の中間接続点に接続する。そして、2つのMOSトランジスタ31,32のゲートには、画素電位変調信号φMODi とその反転信号をそれぞれに印加し、画素電位変調線4及びリセット用MOSトランジスタ24を介して、画素の電荷蓄積領域に、V1 とV2 に切り換えてバイアス電圧を印加するように構成されている。
【0018】
次に、このように構成されている第2の実施の形態の動作を図5に示すタイミングチャートを参照しながら説明する。水平ブランキング期間において、時刻t11で、行選択信号φRDi により選択用MOSトランジスタ23をONにしてフォトダイオード21の画素信号の読み出しを行い、該画素信号をサンプルホールドパルスSH−1により第1ラインメモリ7に取り込む。次に、時刻t12において、行選択信号φRDi により選択用MOSトランジスタ23をONにしたまま、リセット信号φRSi によりリセット用MOSトランジスタ24をONにして、フォトダイオード21のリセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスSH−2により第2ラインメモリ8に取り込む。なお、この際画素電位変調信号φMODi はLレベルで電圧V1 が画素電位変調線4に印加されている。次に、時刻t13において、選択用MOSトランジスタ23及びリセット用MOSトランジスタ24をONにしたまま、画素電位変調信号φMODi をHレベルにして画素電位変調線4に電圧V2 を印加し、この電圧V2 をリセット用MOSトランジスタ24を介してフォトダイオード21に印加し、フォトダイオード21の電荷蓄積領域の電位を強制的に変化させ、それにより変調された画素出力をサンプルホールドパルスSH−3により第3ラインメモリ9に取り込む。
【0019】
次いで、水平走査期間の時刻t14において、前述のように各ラインメモリ7,8,9より各ラインメモリに蓄積されている信号を読み出して、規格化回路11で演算処理を行うことにより、画素の感度ばらつきを含むFPNの除去された出力信号が得られる。
【0020】
第1の実施の形態においては、画素電位変調線をフォトダイオードに接続しているキャパシタが、各画素毎にばらつきがある場合には、そのばらつきによるFPNは残ってしまうが、この第2の実施の形態では、かかるキャパシタを用いていないので、キャパシタのばらつきによる影響は解消される。
【0021】
次に、第3の実施の形態を図6に示した画素部の構成に基づいて説明する。この実施の形態は、画素電位変調手段として電荷注入方式を用いるものである。すなわち、図6に示すように、直列接続した2つの転送用MOSトランジスタ41,42を備え、一端は電源に他端はフォトダイオードに接続されており、2つの転送用MOSトランジスタ41,42の中間接続点には電荷転送用キャパシタ43が接続されている。そして、第1及び第2の画素電位変調線4−1,4−2を備え、第1の画素電位変調線4−1は第1の転送用MOSトランジスタ41のゲートに、第2の画素電位変調線4−2は第2の転送用MOSトランジスタ42のゲートに接続されていて、各転送用MOSトランジスタ41,42に第1及び第2の画素電位変調信号φMOD1-i,φMOD2-iが、それぞれ印加されるように構成されている。
【0022】
次に、このように構成されている第3の実施の形態の動作について説明する。水平ブランキング期間において時刻t21で、行選択信号φRDi により選択用MOSトランジスタ23をONにしてフォトダイオード21の画素信号の読み出しを行い、該画素信号をサンプルホールドパルスSH−1により第1ラインメモリ7に取り込む。次に、時刻t22において、行選択信号φRDi により選択用MOSトランジスタ23をONにしたまま、リセット信号φRSi によりリセット用MOSトランジスタ24をONにして、フォトダイオード21のリセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスSH−2により第2ラインメモリ8に取り込む。
【0023】
次いで、時刻t23において選択用MOSトランジスタ23をONにしたまま、第1の画素電位変調信号φMOD1-iを第1の画素電位変調線4−1を介して第1の転送用MOSトランジスタ41へ印加し、該転送用MOSトランジスタ41をONにして電荷転送用キャパシタ43へ電荷を注入して蓄積し、次いで、時刻t24において選択用MOSトランジスタ23をONにしたまま、第2の画素電位変調信号φMOD2-iを第2の画素電位変調線4−2を介して第2の転送用MOSトランジスタ42へ印加し、該転送用MOSトランジスタ42をONにして電荷転送用キャパシタ43に蓄積されている電荷をフォトダイオード21の電荷蓄積領域へ転送して注入し、フォトダイオードの蓄積電位を強制的に変化させる。次いで、時刻t25において、選択用MOSトランジスタ23をONにしたまま、該電荷の注入により変調された画素出力をサンプルホールドパルスSH−3により第3ラインメモリ9に取り込む。次いで時刻t26において、選択用MOSトランジスタ23をOFFにすると共に、リセット信号φRSi によりリセット用MOSトランジスタ24を再びONにして、注入された余分な画素信号を除去するため再びフォトダイオード21のリセットを行う。
【0024】
次いで、水平走査期間の時刻t27において、前記各実施の形態と同様に、各ラインメモリ7,8,9より蓄積信号を読み出して、規格化回路で演算処理を行うことにより、画素の感度ばらつきを含むFPNを除去された出力信号が得られる。
【0025】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、2次元固体撮像素子の各画素に蓄積部の電位を強制的に所定の参照電位にする参照電位生成部を設け、光電荷蓄積後の画素出力信号(A)と、蓄積部をリセットした直後の暗信号(B)と、蓄積部を強制的に所定の参照電位にした後の画素出力信号(C)に基づいて、(A−B)/(C−B)を演算して規格化しビデオ信号を出力するようにしているので、オフセットと感度ばらつきによるFPNが低減され、明時のS/Nを向上させた増幅型固体撮像素子を用いた画像入力装置を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る画像入力装置の各実施の形態に共通の基本構成を示すブロック構成図である。
【図2】本発明の第1の実施の形態の画素部の構成を示す回路構成図である。
【図3】図2に示した第1の実施の形態の動作を説明するためのタイミングチャートである。
【図4】本発明の第2の実施の形態の画素部の構成を示す回路構成図である。
【図5】図4に示した第2の実施の形態の動作を説明するためのタイミングチャートである。
【図6】本発明の第3の実施の形態の画素部の構成を示す回路構成図である。
【図7】図6に示した第3の実施の形態の動作を説明するためのタイミングチャートである。
【符号の説明】
1 画素
2 行選択線
3 行リセット線
4 画素電位変調線
4−1 第1の画素電位変調線
4−2 第2の画素電位変調線
5 垂直信号線
6 垂直走査回路
7 第1ラインメモリ
8 第2ラインメモリ
9 第3ラインメモリ
10 水平走査回路
11 規格化回路
21 フォトダイオード
22 増幅用トランジスタ
23 選択用MOSトランジスタ
24 リセット用MOSトランジスタ
25 キャパシタ
31,32 MOSトランジスタ
41 第1の転送用MOSトランジスタ
42 第1の転送用MOSトランジスタ
43 電荷転送用キャパシタ
Claims (5)
- フォトダイオードと、このフォトダイオードで発生した光電荷を蓄積する蓄積部と、該蓄積部をリセットするリセット部と、前記蓄積部の電位を強制的に所定の参照電位にする参照電位生成部と、前記蓄積部の蓄積電荷による信号を増幅する増幅部とを備えた増幅型画素を有する2次元固体撮像素子を用いた画像入力装置において、
前記蓄積部に光電荷を蓄積した後の画素出力信号(A)を記憶する第1記憶部と、
前記蓄積部をリセットした直後の暗信号(B)を記憶する第2記憶部と、
前記蓄積部の電位を強制的に所定の参照電位にした後の画素出力信号(C)を記憶する第3記憶部と、
前記各記憶部に記憶された信号を用いて(A−B)/(C−B)を演算する演算部と、を備えていることを特徴とする画像入力装置。 - 前記参照電位生成部は、前記蓄積部に容量結合された配線を備え、該配線を介して電荷注入を行うように構成されていることを特徴とする請求項1に係る画像入力装置。
- 前記参照電位生成部は、前記蓄積部を初期化するスイッチ部に接続された可変バイアス電源を備え、該可変バイアス電源の電圧を変化させて前記蓄積部の電位を強制的に所定の参照電位にするように構成されていることを特徴とする請求項1に係る画像入力装置。
- 前記参照電位生成部は、電荷転送素子を備え、該電荷転送素子を介して画素の前記蓄積部へ電荷注入を行うように構成されていることを特徴とする請求項1に係る画像入力装置。
- 前記第3記憶部は、それぞれ前記2次元固体撮像素子の各画素列毎に設けたメモリセルを備え、水平ブランキング期間中に1行分の前記参照電位生成部による各画素の画素出力信号(C)を同時に並列に記憶するように構成されていることを特徴とする請求項1〜4のいずれか1項に係る画像入力装置。
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