JP2000032349A - 画像入力装置 - Google Patents
画像入力装置Info
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Abstract
(57)【要約】
【課題】 画素の感度ばらつきによるＦＰＮを除去可能
にした増幅型固体撮像素子を用いた画像入力装置を提供
する。 【解決手段】 光電荷蓄積領域の電位変調が可能な増幅
型画素１からなる画素アレイと、行方向の画素に共通接
続の行選択線２，行リセット線３及び画素電位変調線４
と、列方向の画素に共通接続の垂直信号線５と、行選択
信号線に行選択信号φＲＤi ，行リセット線にリセット
信号φＲＳi ，画素電位変調線に画素電位変調信号φＭ
ＯＤi を出力する垂直走査回路６と、画素列毎の垂直信
号線に接続された、画素出力信号を記憶する第１ライン
メモリ７，暗信号を記憶する第２ラインメモリ８，及び
画素電位変調信号印加時の画素出力変動量を記憶する第
３ラインメモリ９と、各ラインメモリの記憶信号を水平
走査回路10の走査により読み出し、画素出力信号を画素
出力変動量で規格化して出力する規格化回路11とで、画
像入力装置を構成する。
にした増幅型固体撮像素子を用いた画像入力装置を提供
する。 【解決手段】 光電荷蓄積領域の電位変調が可能な増幅
型画素１からなる画素アレイと、行方向の画素に共通接
続の行選択線２，行リセット線３及び画素電位変調線４
と、列方向の画素に共通接続の垂直信号線５と、行選択
信号線に行選択信号φＲＤi ，行リセット線にリセット
信号φＲＳi ，画素電位変調線に画素電位変調信号φＭ
ＯＤi を出力する垂直走査回路６と、画素列毎の垂直信
号線に接続された、画素出力信号を記憶する第１ライン
メモリ７，暗信号を記憶する第２ラインメモリ８，及び
画素電位変調信号印加時の画素出力変動量を記憶する第
３ラインメモリ９と、各ラインメモリの記憶信号を水平
走査回路10の走査により読み出し、画素出力信号を画素
出力変動量で規格化して出力する規格化回路11とで、画
像入力装置を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、画像入力装置に
関し、特に明時固定パターンノイズ（fixed pattern no
ise ：以下ＦＰＮと略称する）を抑圧した増幅型固体撮
像素子を用いた画像入力装置に関する。
関し、特に明時固定パターンノイズ（fixed pattern no
ise ：以下ＦＰＮと略称する）を抑圧した増幅型固体撮
像素子を用いた画像入力装置に関する。
【０００２】
【従来の技術】従来より、画像入力装置には、ＣＣＤイ
メージセンサ等の固体撮像装置が広く利用されている。
ＣＣＤイメージセンサにおいては、フォトダイオードで
光電変換された電荷信号を、ＣＣＤシフトレジスタによ
り順次転送し、最終的にはチップ上に設けられた１つ又
は複数の電荷検出アンプにより、低インピーダンスの映
像信号として出力する構成が一般的に用いられている。
ＣＣＤシフトレジスタの電荷伝送効率が高いＣＣＤイメ
ージセンサでは、フォトダイオードの開口率ばらつきや
暗電流ばらつきを除くと、プロセス時に生じるＣＣＤ部
のパターニングばらつきに起因する映像信号のＦＰＮは
存在しないため、低ＦＰＮの画像を得ることができる。
メージセンサ等の固体撮像装置が広く利用されている。
ＣＣＤイメージセンサにおいては、フォトダイオードで
光電変換された電荷信号を、ＣＣＤシフトレジスタによ
り順次転送し、最終的にはチップ上に設けられた１つ又
は複数の電荷検出アンプにより、低インピーダンスの映
像信号として出力する構成が一般的に用いられている。
ＣＣＤシフトレジスタの電荷伝送効率が高いＣＣＤイメ
ージセンサでは、フォトダイオードの開口率ばらつきや
暗電流ばらつきを除くと、プロセス時に生じるＣＣＤ部
のパターニングばらつきに起因する映像信号のＦＰＮは
存在しないため、低ＦＰＮの画像を得ることができる。
【０００３】しかしながら通常のＣＣＤイメージセンサ
では、電荷検出アンプで読み出した信号電荷をリセット
してしまうので、一度読み出した信号は破壊されてしま
う。したがって、光情報を蓄積している途中で映像をモ
ニターすることによって蓄積状態を確認したり、複数回
の読み出しを行うといったことができない。またＣＣＤ
イメージセンサでは、その構成上、画素へのランダムア
クセスや、画像情報の一部のみを取り出すといった、特
殊な機能を付加することが困難である。更にＣＣＤの問
題としては、ＣＣＤイメージセンサでは全てのＣＣＤの
転送ゲートをパルス駆動しなければならないので、多画
素化したり高速動作をしようとすると、ゲート容量部で
消費される電力が大きくなるということがある。
では、電荷検出アンプで読み出した信号電荷をリセット
してしまうので、一度読み出した信号は破壊されてしま
う。したがって、光情報を蓄積している途中で映像をモ
ニターすることによって蓄積状態を確認したり、複数回
の読み出しを行うといったことができない。またＣＣＤ
イメージセンサでは、その構成上、画素へのランダムア
クセスや、画像情報の一部のみを取り出すといった、特
殊な機能を付加することが困難である。更にＣＣＤの問
題としては、ＣＣＤイメージセンサでは全てのＣＣＤの
転送ゲートをパルス駆動しなければならないので、多画
素化したり高速動作をしようとすると、ゲート容量部で
消費される電力が大きくなるということがある。
【０００４】それらの問題を解決するイメージセンサと
して、例えばＣＭＤ，ＳＩＴ，ＡＭＩ等を用いたＸＹア
ドレス型の増幅型イメージセンサが知られている。これ
らのイメージセンサは、いずれも光電変換機能と信号増
幅機能を各画素毎に有するものであり、更には信号電荷
はリセットされない限り保存されているので、信号電荷
の非破壊読み出しが可能である。
して、例えばＣＭＤ，ＳＩＴ，ＡＭＩ等を用いたＸＹア
ドレス型の増幅型イメージセンサが知られている。これ
らのイメージセンサは、いずれも光電変換機能と信号増
幅機能を各画素毎に有するものであり、更には信号電荷
はリセットされない限り保存されているので、信号電荷
の非破壊読み出しが可能である。
【０００５】上記構成の増幅型固体撮像装置は、ＣＣＤ
イメージセンサによっては得られない種々の動作を行わ
せることができるものであるが、各画素毎に信号の増幅
機能があるために、プロセス時に生じるばらつきによる
各画素の特性ばらつきが、ＦＰＮとして映像信号に混入
し、画質を低下させるという問題がある。したがって、
上記構成の増幅型固体撮像素子を用いた画像入力装置と
しては、何らかの方法によりＦＰＮをキャンセルする方
式がとられている。
イメージセンサによっては得られない種々の動作を行わ
せることができるものであるが、各画素毎に信号の増幅
機能があるために、プロセス時に生じるばらつきによる
各画素の特性ばらつきが、ＦＰＮとして映像信号に混入
し、画質を低下させるという問題がある。したがって、
上記構成の増幅型固体撮像素子を用いた画像入力装置と
しては、何らかの方法によりＦＰＮをキャンセルする方
式がとられている。
【０００６】従来、ＦＰＮをキャンセルする方式として
は、例えば、特開昭６３−８６４７１号公報には、光電
変換素子の読み出し信号を蓄積する第１蓄積手段と、当
該光電変換素子をリセットした後の残存信号を蓄積する
第２蓄積手段と、第１及び第２蓄積手段に蓄積された読
み出し信号と残存信号との差分処理を行う差分処理手段
を設け、読み出し信号から残存信号を差し引くことによ
りＦＰＮを除去するようにしたものについて開示がなさ
れている。また、特開平６−７８２１８号公報には、非
破壊読み出し可能な光電変換素子を画素として用いた画
素アレイの各画素から蓄積時間の異なる複数のビデオ信
号を出力させる手段と、蓄積時間の異なる複数のビデオ
信号の差信号を出力させる手段とを設けて、ＦＰＮを記
憶させるためのフレームメモリ等の記憶手段を必要とせ
ずに、ＦＰＮのキャンセルを行うことができるようにし
たものについて開示がなされている。
は、例えば、特開昭６３−８６４７１号公報には、光電
変換素子の読み出し信号を蓄積する第１蓄積手段と、当
該光電変換素子をリセットした後の残存信号を蓄積する
第２蓄積手段と、第１及び第２蓄積手段に蓄積された読
み出し信号と残存信号との差分処理を行う差分処理手段
を設け、読み出し信号から残存信号を差し引くことによ
りＦＰＮを除去するようにしたものについて開示がなさ
れている。また、特開平６−７８２１８号公報には、非
破壊読み出し可能な光電変換素子を画素として用いた画
素アレイの各画素から蓄積時間の異なる複数のビデオ信
号を出力させる手段と、蓄積時間の異なる複数のビデオ
信号の差信号を出力させる手段とを設けて、ＦＰＮを記
憶させるためのフレームメモリ等の記憶手段を必要とせ
ずに、ＦＰＮのキャンセルを行うことができるようにし
たものについて開示がなされている。
【０００７】
【発明が解決しようとする課題】ところで、増幅型固体
撮像素子における各画素の特性ばらつきによるＦＰＮ
は、大きく分けてオフセットすなわち暗時出力ばらつき
成分と、出力ゲインすなわち感度ばらつきの成分とに分
けられる。上記各公報開示のＦＰＮ除去方式によれば、
オフセット性のＦＰＮの除去は可能であるが、画素毎の
感度ばらつきによるＦＰＮの除去ができず、したがって
均一な光が入力されたときに、その出力にばらつきが生
じるという問題点がある。
撮像素子における各画素の特性ばらつきによるＦＰＮ
は、大きく分けてオフセットすなわち暗時出力ばらつき
成分と、出力ゲインすなわち感度ばらつきの成分とに分
けられる。上記各公報開示のＦＰＮ除去方式によれば、
オフセット性のＦＰＮの除去は可能であるが、画素毎の
感度ばらつきによるＦＰＮの除去ができず、したがって
均一な光が入力されたときに、その出力にばらつきが生
じるという問題点がある。
【０００８】本発明は、従来の固体撮像素子のＦＰＮ除
去方式における上記問題点を解消するためになされたも
ので、画素の感度ばらつきにより生じるＦＰＮを除去で
きるようにした画像入力装置を提供することを目的とす
る。
去方式における上記問題点を解消するためになされたも
ので、画素の感度ばらつきにより生じるＦＰＮを除去で
きるようにした画像入力装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、増幅型画素を有する２次元固体撮像素子
を用いた画像入力装置において、前記２次元固体撮像素
子の各画素の電荷蓄積領域の電位を変調させる画素電位
変調手段と、該画素電位変調手段による電位変調により
変化した画素出力変動量を画素毎に記憶する記憶手段
と、該記憶手段に記憶された画素出力変動量に基づいて
撮像時の光電変換出力を画素単位で規格化して出力する
手段とを備えていることを特徴とするものである。
め、本発明は、増幅型画素を有する２次元固体撮像素子
を用いた画像入力装置において、前記２次元固体撮像素
子の各画素の電荷蓄積領域の電位を変調させる画素電位
変調手段と、該画素電位変調手段による電位変調により
変化した画素出力変動量を画素毎に記憶する記憶手段
と、該記憶手段に記憶された画素出力変動量に基づいて
撮像時の光電変換出力を画素単位で規格化して出力する
手段とを備えていることを特徴とするものである。
【００１０】このように２次元固体撮像素子の各画素の
電荷蓄積領域の電位を変調させる画素電位変調手段を設
け、この画素電位変調手段で電位を変調させたときの画
素出力変動量に基づいて光電変換出力を画素毎に規格化
して出力するようにしているので、感度ばらつきによる
ＦＰＮが抑圧され、明時のＳ／Ｎを向上させた画像入力
装置を実現することができる。
電荷蓄積領域の電位を変調させる画素電位変調手段を設
け、この画素電位変調手段で電位を変調させたときの画
素出力変動量に基づいて光電変換出力を画素毎に規格化
して出力するようにしているので、感度ばらつきによる
ＦＰＮが抑圧され、明時のＳ／Ｎを向上させた画像入力
装置を実現することができる。
【００１１】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る画像入力装置の各実施の形態
に共通の基本構成を示すブロック構成図である。図１に
おいて、１は電荷蓄積領域の電位を強制的に変化させる
ことが可能な増幅型画素で、図１においては単一の画素
のみを示しているが、実際には２次元状に配列され画素
アレイを構成している。そして、水平方向に配列された
行方向の各画素には共通に行選択線２，行リセット線
３，画素電位変調線４がそれぞれ接続されており、垂直
方向に配列されている各画素には共通に垂直信号線５が
接続されている。また、行選択線２，行リセット線３，
画素電位変調線４は垂直走査回路６に接続されていて、
行選択線２には行選択信号φＲＤi ，行リセット線３に
はリセット信号φＲＳi ，画素電位変調線４には画素電
位変調信号φＭＯＤi が出力されるようになっている。
る。図１は、本発明に係る画像入力装置の各実施の形態
に共通の基本構成を示すブロック構成図である。図１に
おいて、１は電荷蓄積領域の電位を強制的に変化させる
ことが可能な増幅型画素で、図１においては単一の画素
のみを示しているが、実際には２次元状に配列され画素
アレイを構成している。そして、水平方向に配列された
行方向の各画素には共通に行選択線２，行リセット線
３，画素電位変調線４がそれぞれ接続されており、垂直
方向に配列されている各画素には共通に垂直信号線５が
接続されている。また、行選択線２，行リセット線３，
画素電位変調線４は垂直走査回路６に接続されていて、
行選択線２には行選択信号φＲＤi ，行リセット線３に
はリセット信号φＲＳi ，画素電位変調線４には画素電
位変調信号φＭＯＤi が出力されるようになっている。
【００１２】７，８，９は各画素列毎に設けられ、垂直
信号線５にそれぞれ接続された第１，第２及び第３ライ
ンメモリで、第１ラインメモリ７にはサンプルホールド
信号ＳＨ−１により光電荷蓄積後の画素出力信号が記憶
され、第２ラインメモリ８にはサンプルホールド信号Ｓ
Ｈ−２により画素をリセットした直後の画素出力信号す
なわち暗信号が記憶され、第３ラインメモリ９にはサン
プルホールド信号ＳＨ−３により画素電位変調信号印加
時の画素出力が記憶されるようになっている。10は第
１，第２及び第３ラインメモリ７，８，９に記憶されて
いる画素出力信号、暗時オフセット信号、画素電位変調
後の信号を、水平走査パルスにより同時に読み出す水平
走査回路であり、11は規格化回路で、第１ラインメモリ
７から読み出した画素出力信号Ａと、第２ラインメモリ
８から読み出した暗時オフセット信号Ｂと、第３ライン
メモリ９から読み出した画素電位変調後の信号Ｃとを入
力し、（Ａ−Ｂ）／（Ｃ−Ｂ）の演算を行って規格し、
画素オフセットばらつき及び感度ばらつきによるＦＰＮ
を除去したビデオ信号を出力させるものである。ここで
（Ａ−Ｂ）は蓄積後の画素出力からオフセット信号を除
去したものすなわち画素毎の光電変換信号成分であり、
（Ｃ−Ｂ）は画素の蓄積電位を強制的に変調したときの
画素出力とオフセット出力との差すなわち画素毎の感度
係数に対応する。したがって（Ａ−Ｂ）の値を（Ｃ−
Ｂ）の値で規格化することにより、オフセットと感度と
の両方のばらつきを補正することが可能となる。
信号線５にそれぞれ接続された第１，第２及び第３ライ
ンメモリで、第１ラインメモリ７にはサンプルホールド
信号ＳＨ−１により光電荷蓄積後の画素出力信号が記憶
され、第２ラインメモリ８にはサンプルホールド信号Ｓ
Ｈ−２により画素をリセットした直後の画素出力信号す
なわち暗信号が記憶され、第３ラインメモリ９にはサン
プルホールド信号ＳＨ−３により画素電位変調信号印加
時の画素出力が記憶されるようになっている。10は第
１，第２及び第３ラインメモリ７，８，９に記憶されて
いる画素出力信号、暗時オフセット信号、画素電位変調
後の信号を、水平走査パルスにより同時に読み出す水平
走査回路であり、11は規格化回路で、第１ラインメモリ
７から読み出した画素出力信号Ａと、第２ラインメモリ
８から読み出した暗時オフセット信号Ｂと、第３ライン
メモリ９から読み出した画素電位変調後の信号Ｃとを入
力し、（Ａ−Ｂ）／（Ｃ−Ｂ）の演算を行って規格し、
画素オフセットばらつき及び感度ばらつきによるＦＰＮ
を除去したビデオ信号を出力させるものである。ここで
（Ａ−Ｂ）は蓄積後の画素出力からオフセット信号を除
去したものすなわち画素毎の光電変換信号成分であり、
（Ｃ−Ｂ）は画素の蓄積電位を強制的に変調したときの
画素出力とオフセット出力との差すなわち画素毎の感度
係数に対応する。したがって（Ａ−Ｂ）の値を（Ｃ−
Ｂ）の値で規格化することにより、オフセットと感度と
の両方のばらつきを補正することが可能となる。
【００１３】次に、具体的な第１の実施の形態を、画素
部の構成を示す図２に基づいて説明する。この実施の形
態は、画素電位変調手段として容量変調方式を用いたも
ので、図２において、21は蓄積型のフォトダイオード、
22は該フォトダイオード21に蓄積された光信号を増幅す
るＭＯＳトランジスタ、23は増幅用トランジスタ22と垂
直信号線５との間に配置され、ゲートを行選択信号線２
に接続した選択用ＭＯＳトランジスタ、24はフォトダイ
オード21と電源間に配置され、ゲートを行リセット線３
に接続したリセット用ＭＯＳトランジスタ、25は画素電
位変調線４とフォトダイオード21と間に接続されたキャ
パシタで、画素電位変調線４に印加された画素電位変調
信号φＭＯＤi をキャパシタ25を介してフォトダイオー
ド21の電荷蓄積領域に印加するようになっている。
部の構成を示す図２に基づいて説明する。この実施の形
態は、画素電位変調手段として容量変調方式を用いたも
ので、図２において、21は蓄積型のフォトダイオード、
22は該フォトダイオード21に蓄積された光信号を増幅す
るＭＯＳトランジスタ、23は増幅用トランジスタ22と垂
直信号線５との間に配置され、ゲートを行選択信号線２
に接続した選択用ＭＯＳトランジスタ、24はフォトダイ
オード21と電源間に配置され、ゲートを行リセット線３
に接続したリセット用ＭＯＳトランジスタ、25は画素電
位変調線４とフォトダイオード21と間に接続されたキャ
パシタで、画素電位変調線４に印加された画素電位変調
信号φＭＯＤi をキャパシタ25を介してフォトダイオー
ド21の電荷蓄積領域に印加するようになっている。
【００１４】次に、このように構成されている第１の実
施の形態の動作を図３に示すタイミングチャートを参照
しながら説明する。水平ブランキング期間において、時
刻ｔ1 で、行選択信号φＲＤi により選択用ＭＯＳトラ
ンジスタ23をＯＮにして画素信号の読み出しを行い、該
画素信号をサンプルホールドパルスＳＨ−１により第１
ラインメモリ７に取り込む。次に時刻ｔ2 において、行
選択信号φＲＤi により選択用ＭＯＳトランジスタ23を
ＯＮにしたまま、リセット信号φＲＳi によりリセット
用ＭＯＳトランジスタ24をＯＮにして、リセット状態の
画素信号すなわち暗信号を読み出し、サンプルホールド
パルスＳＨ−２により第２ラインメモリ８に取り込む。
施の形態の動作を図３に示すタイミングチャートを参照
しながら説明する。水平ブランキング期間において、時
刻ｔ1 で、行選択信号φＲＤi により選択用ＭＯＳトラ
ンジスタ23をＯＮにして画素信号の読み出しを行い、該
画素信号をサンプルホールドパルスＳＨ−１により第１
ラインメモリ７に取り込む。次に時刻ｔ2 において、行
選択信号φＲＤi により選択用ＭＯＳトランジスタ23を
ＯＮにしたまま、リセット信号φＲＳi によりリセット
用ＭＯＳトランジスタ24をＯＮにして、リセット状態の
画素信号すなわち暗信号を読み出し、サンプルホールド
パルスＳＨ−２により第２ラインメモリ８に取り込む。
【００１５】従来のＦＰＮ除去手法では、この時点で得
られた２つの信号の差分を出力させることにより、オフ
セット成分を除去させた信号を得るようにしていたが、
本発明においては、更に時刻ｔ3 において、選択用ＭＯ
Ｓトランジスタ23をＯＮにしたまま、画素電位変調信号
φＭＯＤi をキャパシタ25を介してフォトダイオード21
に印加して、フォトダイオード21の蓄積電荷領域の電位
を強制的に変化させ、それにより変調された画素出力を
サンプルホールドパルスＳＨ−３により第３ラインメモ
リ９に取り込む。
られた２つの信号の差分を出力させることにより、オフ
セット成分を除去させた信号を得るようにしていたが、
本発明においては、更に時刻ｔ3 において、選択用ＭＯ
Ｓトランジスタ23をＯＮにしたまま、画素電位変調信号
φＭＯＤi をキャパシタ25を介してフォトダイオード21
に印加して、フォトダイオード21の蓄積電荷領域の電位
を強制的に変化させ、それにより変調された画素出力を
サンプルホールドパルスＳＨ−３により第３ラインメモ
リ９に取り込む。
【００１６】次いで、水平走査期間の時刻ｔ4 におい
て、前述のように各ラインメモリ７，８，９より各ライ
ンメモリに蓄積されている信号を読み出して、規格化回
路11で演算処理を行うことにより、画素の感度ばらつき
を含むＦＰＮの除去された出力信号が得られる。
て、前述のように各ラインメモリ７，８，９より各ライ
ンメモリに蓄積されている信号を読み出して、規格化回
路11で演算処理を行うことにより、画素の感度ばらつき
を含むＦＰＮの除去された出力信号が得られる。
【００１７】次に、第２の実施の形態を図４に示した画
素部の構成に基づいて説明する。この実施の形態は、画
素電位変調手段として電圧制御方式を用いるもので、図
４に示すようにリセット用ＭＯＳトランジスタ24の一端
を画素電位変調線４に接続し、画素電位変調線４は両端
に電圧Ｖ1 ，Ｖ2 を印加した切換スイッチを構成する直
列接続の２つのＭＯＳトランジスタ31，32の中間接続点
に接続する。そして、２つのＭＯＳトランジスタ31，32
のゲートには、画素電位変調信号φＭＯＤi とその反転
信号をそれぞれに印加し、画素電位変調線４及びリセッ
ト用ＭＯＳトランジスタ24を介して、画素の電荷蓄積領
域に、Ｖ1 とＶ2 に切り換えてバイアス電圧を印加する
ように構成されている。
素部の構成に基づいて説明する。この実施の形態は、画
素電位変調手段として電圧制御方式を用いるもので、図
４に示すようにリセット用ＭＯＳトランジスタ24の一端
を画素電位変調線４に接続し、画素電位変調線４は両端
に電圧Ｖ1 ，Ｖ2 を印加した切換スイッチを構成する直
列接続の２つのＭＯＳトランジスタ31，32の中間接続点
に接続する。そして、２つのＭＯＳトランジスタ31，32
のゲートには、画素電位変調信号φＭＯＤi とその反転
信号をそれぞれに印加し、画素電位変調線４及びリセッ
ト用ＭＯＳトランジスタ24を介して、画素の電荷蓄積領
域に、Ｖ1 とＶ2 に切り換えてバイアス電圧を印加する
ように構成されている。
【００１８】次に、このように構成されている第２の実
施の形態の動作を図５に示すタイミングチャートを参照
しながら説明する。水平ブランキング期間において、時
刻ｔ11で、行選択信号φＲＤi により選択用ＭＯＳトラ
ンジスタ23をＯＮにしてフォトダイオード21の画素信号
の読み出しを行い、該画素信号をサンプルホールドパル
スＳＨ−１により第１ラインメモリ７に取り込む。次
に、時刻ｔ12において、行選択信号φＲＤi により選択
用ＭＯＳトランジスタ23をＯＮにしたまま、リセット信
号φＲＳi によりリセット用ＭＯＳトランジスタ24をＯ
Ｎにして、フォトダイオード21のリセット状態の画素信
号すなわち暗信号を読み出し、サンプルホールドパルス
ＳＨ−２により第２ラインメモリ８に取り込む。なお、
この際画素電位変調信号φＭＯＤi はＬレベルで電圧Ｖ
1 が画素電位変調線４に印加されている。次に、時刻ｔ
13において、選択用ＭＯＳトランジスタ23及びリセット
用ＭＯＳトランジスタ24をＯＮにしたまま、画素電位変
調信号φＭＯＤi をＨレベルにして画素電位変調線４に
電圧Ｖ2 を印加し、この電圧Ｖ2 をリセット用ＭＯＳト
ランジスタ24を介してフォトダイオード21に印加し、フ
ォトダイオード21の電荷蓄積領域の電位を強制的に変化
させ、それにより変調された画素出力をサンプルホール
ドパルスＳＨ−３により第３ラインメモリ９に取り込
む。
施の形態の動作を図５に示すタイミングチャートを参照
しながら説明する。水平ブランキング期間において、時
刻ｔ11で、行選択信号φＲＤi により選択用ＭＯＳトラ
ンジスタ23をＯＮにしてフォトダイオード21の画素信号
の読み出しを行い、該画素信号をサンプルホールドパル
スＳＨ−１により第１ラインメモリ７に取り込む。次
に、時刻ｔ12において、行選択信号φＲＤi により選択
用ＭＯＳトランジスタ23をＯＮにしたまま、リセット信
号φＲＳi によりリセット用ＭＯＳトランジスタ24をＯ
Ｎにして、フォトダイオード21のリセット状態の画素信
号すなわち暗信号を読み出し、サンプルホールドパルス
ＳＨ−２により第２ラインメモリ８に取り込む。なお、
この際画素電位変調信号φＭＯＤi はＬレベルで電圧Ｖ
1 が画素電位変調線４に印加されている。次に、時刻ｔ
13において、選択用ＭＯＳトランジスタ23及びリセット
用ＭＯＳトランジスタ24をＯＮにしたまま、画素電位変
調信号φＭＯＤi をＨレベルにして画素電位変調線４に
電圧Ｖ2 を印加し、この電圧Ｖ2 をリセット用ＭＯＳト
ランジスタ24を介してフォトダイオード21に印加し、フ
ォトダイオード21の電荷蓄積領域の電位を強制的に変化
させ、それにより変調された画素出力をサンプルホール
ドパルスＳＨ−３により第３ラインメモリ９に取り込
む。
【００１９】次いで、水平走査期間の時刻ｔ14におい
て、前述のように各ラインメモリ７，８，９より各ライ
ンメモリに蓄積されている信号を読み出して、規格化回
路11で演算処理を行うことにより、画素の感度ばらつき
を含むＦＰＮの除去された出力信号が得られる。
て、前述のように各ラインメモリ７，８，９より各ライ
ンメモリに蓄積されている信号を読み出して、規格化回
路11で演算処理を行うことにより、画素の感度ばらつき
を含むＦＰＮの除去された出力信号が得られる。
【００２０】第１の実施の形態においては、画素電位変
調線をフォトダイオードに接続しているキャパシタが、
各画素毎にばらつきがある場合には、そのばらつきによ
るＦＰＮは残ってしまうが、この第２の実施の形態で
は、かかるキャパシタを用いていないので、キャパシタ
のばらつきによる影響は解消される。
調線をフォトダイオードに接続しているキャパシタが、
各画素毎にばらつきがある場合には、そのばらつきによ
るＦＰＮは残ってしまうが、この第２の実施の形態で
は、かかるキャパシタを用いていないので、キャパシタ
のばらつきによる影響は解消される。
【００２１】次に、第３の実施の形態を図６に示した画
素部の構成に基づいて説明する。この実施の形態は、画
素電位変調手段として電荷注入方式を用いるものであ
る。すなわち、図６に示すように、直列接続した２つの
転送用ＭＯＳトランジスタ41，42を備え、一端は電源に
他端はフォトダイオードに接続されており、２つの転送
用ＭＯＳトランジスタ41，42の中間接続点には電荷転送
用キャパシタ43が接続されている。そして、第１及び第
２の画素電位変調線４−１，４−２を備え、第１の画素
電位変調線４−１は第１の転送用ＭＯＳトランジスタ41
のゲートに、第２の画素電位変調線４−２は第２の転送
用ＭＯＳトランジスタ42のゲートに接続されていて、各
転送用ＭＯＳトランジスタ41，42に第１及び第２の画素
電位変調信号φＭＯＤ１-i，φＭＯＤ２-iが、それぞれ
印加されるように構成されている。
素部の構成に基づいて説明する。この実施の形態は、画
素電位変調手段として電荷注入方式を用いるものであ
る。すなわち、図６に示すように、直列接続した２つの
転送用ＭＯＳトランジスタ41，42を備え、一端は電源に
他端はフォトダイオードに接続されており、２つの転送
用ＭＯＳトランジスタ41，42の中間接続点には電荷転送
用キャパシタ43が接続されている。そして、第１及び第
２の画素電位変調線４−１，４−２を備え、第１の画素
電位変調線４−１は第１の転送用ＭＯＳトランジスタ41
のゲートに、第２の画素電位変調線４−２は第２の転送
用ＭＯＳトランジスタ42のゲートに接続されていて、各
転送用ＭＯＳトランジスタ41，42に第１及び第２の画素
電位変調信号φＭＯＤ１-i，φＭＯＤ２-iが、それぞれ
印加されるように構成されている。
【００２２】次に、このように構成されている第３の実
施の形態の動作について説明する。水平ブランキング期
間において時刻ｔ21で、行選択信号φＲＤi により選択
用ＭＯＳトランジスタ23をＯＮにしてフォトダイオード
21の画素信号の読み出しを行い、該画素信号をサンプル
ホールドパルスＳＨ−１により第１ラインメモリ７に取
り込む。次に、時刻ｔ22において、行選択信号φＲＤi
により選択用ＭＯＳトランジスタ23をＯＮにしたまま、
リセット信号φＲＳi によりリセット用ＭＯＳトランジ
スタ24をＯＮにして、フォトダイオード21のリセット状
態の画素信号すなわち暗信号を読み出し、サンプルホー
ルドパルスＳＨ−２により第２ラインメモリ８に取り込
む。
施の形態の動作について説明する。水平ブランキング期
間において時刻ｔ21で、行選択信号φＲＤi により選択
用ＭＯＳトランジスタ23をＯＮにしてフォトダイオード
21の画素信号の読み出しを行い、該画素信号をサンプル
ホールドパルスＳＨ−１により第１ラインメモリ７に取
り込む。次に、時刻ｔ22において、行選択信号φＲＤi
により選択用ＭＯＳトランジスタ23をＯＮにしたまま、
リセット信号φＲＳi によりリセット用ＭＯＳトランジ
スタ24をＯＮにして、フォトダイオード21のリセット状
態の画素信号すなわち暗信号を読み出し、サンプルホー
ルドパルスＳＨ−２により第２ラインメモリ８に取り込
む。
【００２３】次いで、時刻ｔ23において選択用ＭＯＳト
ランジスタ23をＯＮにしたまま、第１の画素電位変調信
号φＭＯＤ１-iを第１の画素電位変調線４−１を介して
第１の転送用ＭＯＳトランジスタ41へ印加し、該転送用
ＭＯＳトランジスタ41をＯＮにして電荷転送用キャパシ
タ43へ電荷を注入して蓄積し、次いで、時刻ｔ24におい
て選択用ＭＯＳトランジスタ23をＯＮにしたまま、第２
の画素電位変調信号φＭＯＤ２-iを第２の画素電位変調
線４−２を介して第２の転送用ＭＯＳトランジスタ42へ
印加し、該転送用ＭＯＳトランジスタ42をＯＮにして電
荷転送用キャパシタ43に蓄積されている電荷をフォトダ
イオード21の電荷蓄積領域へ転送して注入し、フォトダ
イオードの蓄積電位を強制的に変化させる。次いで、時
刻ｔ25において、選択用ＭＯＳトランジスタ23をＯＮに
したまま、該電荷の注入により変調された画素出力をサ
ンプルホールドパルスＳＨ−３により第３ラインメモリ
９に取り込む。次いで時刻ｔ26において、選択用ＭＯＳ
トランジスタ23をＯＦＦにすると共に、リセット信号φ
ＲＳi によりリセット用ＭＯＳトランジスタ24を再びＯ
Ｎにして、注入された余分な画素信号を除去するため再
びフォトダイオード21のリセットを行う。
ランジスタ23をＯＮにしたまま、第１の画素電位変調信
号φＭＯＤ１-iを第１の画素電位変調線４−１を介して
第１の転送用ＭＯＳトランジスタ41へ印加し、該転送用
ＭＯＳトランジスタ41をＯＮにして電荷転送用キャパシ
タ43へ電荷を注入して蓄積し、次いで、時刻ｔ24におい
て選択用ＭＯＳトランジスタ23をＯＮにしたまま、第２
の画素電位変調信号φＭＯＤ２-iを第２の画素電位変調
線４−２を介して第２の転送用ＭＯＳトランジスタ42へ
印加し、該転送用ＭＯＳトランジスタ42をＯＮにして電
荷転送用キャパシタ43に蓄積されている電荷をフォトダ
イオード21の電荷蓄積領域へ転送して注入し、フォトダ
イオードの蓄積電位を強制的に変化させる。次いで、時
刻ｔ25において、選択用ＭＯＳトランジスタ23をＯＮに
したまま、該電荷の注入により変調された画素出力をサ
ンプルホールドパルスＳＨ−３により第３ラインメモリ
９に取り込む。次いで時刻ｔ26において、選択用ＭＯＳ
トランジスタ23をＯＦＦにすると共に、リセット信号φ
ＲＳi によりリセット用ＭＯＳトランジスタ24を再びＯ
Ｎにして、注入された余分な画素信号を除去するため再
びフォトダイオード21のリセットを行う。
【００２４】次いで、水平走査期間の時刻ｔ27におい
て、前記各実施の形態と同様に、各ラインメモリ７，
８，９より蓄積信号を読み出して、規格化回路で演算処
理を行うことにより、画素の感度ばらつきを含むＦＰＮ
を除去された出力信号が得られる。
て、前記各実施の形態と同様に、各ラインメモリ７，
８，９より蓄積信号を読み出して、規格化回路で演算処
理を行うことにより、画素の感度ばらつきを含むＦＰＮ
を除去された出力信号が得られる。
【００２５】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、２次元固体撮像素子の各画素の電
荷蓄積領域の電位を強制的に変化させる画素電位変調手
段を設け、該画素電位変調手段で電位を変調させたとき
の画素出力変動量に基づいて光電変換出力を画素毎に規
格化して出力するようにしているので、感度ばらつきに
よるＦＰＮが低減され、明時のＳ／Ｎを向上させた増幅
型固体撮像素子を用いた画像入力装置を提供することが
できる。
に、本発明によれば、２次元固体撮像素子の各画素の電
荷蓄積領域の電位を強制的に変化させる画素電位変調手
段を設け、該画素電位変調手段で電位を変調させたとき
の画素出力変動量に基づいて光電変換出力を画素毎に規
格化して出力するようにしているので、感度ばらつきに
よるＦＰＮが低減され、明時のＳ／Ｎを向上させた増幅
型固体撮像素子を用いた画像入力装置を提供することが
できる。
【図１】本発明に係る画像入力装置の各実施の形態に共
通の基本構成を示すブロック構成図である。
通の基本構成を示すブロック構成図である。
【図２】本発明の第１の実施の形態の画素部の構成を示
す回路構成図である。
す回路構成図である。
【図３】図２に示した第１の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図４】本発明の第２の実施の形態の画素部の構成を示
す回路構成図である。
す回路構成図である。
【図５】図４に示した第２の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図６】本発明の第３の実施の形態の画素部の構成を示
す回路構成図である。
す回路構成図である。
【図７】図６に示した第３の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１ 画素 ２ 行選択線 ３ 行リセット線 ４ 画素電位変調線 ４−１ 第１の画素電位変調線 ４−２ 第２の画素電位変調線 ５ 垂直信号線 ６ 垂直走査回路 ７ 第１ラインメモリ ８ 第２ラインメモリ ９ 第３ラインメモリ 10 水平走査回路 11 規格化回路 21 フォトダイオード 22 増幅用トランジスタ 23 選択用ＭＯＳトランジスタ 24 リセット用ＭＯＳトランジスタ 25 キャパシタ 31，32 ＭＯＳトランジスタ 41 第１の転送用ＭＯＳトランジスタ 42 第１の転送用ＭＯＳトランジスタ 43 電荷転送用キャパシタ
Claims (5)
- 【請求項１】 増幅型画素を有する２次元固体撮像素子
を用いた画像入力装置において、前記２次元固体撮像素
子の各画素の電荷蓄積領域の電位を変調させる画素電位
変調手段と、該画素電位変調手段による電位変調により
変化した画素出力変動量を画素毎に記憶する記憶手段
と、該記憶手段に記憶された画素出力変動量に基づいて
撮像時の光電変換出力を画素単位で規格化して出力する
手段とを備えていることを特徴とする画像入力装置。 - 【請求項２】 前記画素電位変調手段は、画素の電荷蓄
積領域に容量結合された配線を備え、該配線を介して外
部からパルス信号を与えるように構成されていることを
特徴とする請求項１に係る画像入力装置。 - 【請求項３】 前記画素電位変調手段は、画素の電荷蓄
積領域を初期化するスイッチ手段に接続された可変バイ
アス電源を備え、該可変バイアス電源の電圧を変化させ
て画素電位を変調するように構成されていることを特徴
とする請求項１に係る画像入力装置。 - 【請求項４】 前記画素電位変調手段は、電荷転送素子
を備え、該電荷転送素子を介して画素の電荷蓄積領域へ
電荷注入を行うように構成されていることを特徴とする
請求項１に係る画像入力装置。 - 【請求項５】 前記記憶手段は、前記２次元固体撮像素
子の各画素列毎に設けたメモリセルを備え、水平ブラン
キング期間中に１行分の前記画素電位変調手段による各
画素の画素出力変動量を同時に並列に記憶するように構
成されていることを特徴とする請求項１〜４のいずれか
１項に係る画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20855498A JP4129080B2 (ja) | 1998-07-09 | 1998-07-09 | 画像入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20855498A JP4129080B2 (ja) | 1998-07-09 | 1998-07-09 | 画像入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000032349A true JP2000032349A (ja) | 2000-01-28 |
| JP4129080B2 JP4129080B2 (ja) | 2008-07-30 |
Family
ID=16558113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20855498A Expired - Fee Related JP4129080B2 (ja) | 1998-07-09 | 1998-07-09 | 画像入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4129080B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148461A (ja) * | 2004-11-18 | 2006-06-08 | Konica Minolta Holdings Inc | 固体撮像装置 |
| US7463299B2 (en) | 2003-12-30 | 2008-12-09 | Samsung Electronics Co., Ltd. | CCD imaging device and driving method for processing image data without frame memory buffer |
| JP2011199351A (ja) * | 2010-03-17 | 2011-10-06 | Mitsubishi Electric Corp | 撮像装置 |
| JP2016123087A (ja) * | 2014-12-10 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437177A (en) * | 1987-08-03 | 1989-02-07 | Canon Kk | Image pickup device |
| JPH022792A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | 赤外線撮像素子とその駆動方法 |
| JPH0486167A (ja) * | 1990-07-30 | 1992-03-18 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPH05142044A (ja) * | 1991-11-25 | 1993-06-08 | Nippon Sheet Glass Co Ltd | イメージセンサ |
| JPH05167848A (ja) * | 1991-12-11 | 1993-07-02 | Minolta Camera Co Ltd | 固体撮像装置 |
| JPH09326480A (ja) * | 1996-06-05 | 1997-12-16 | Sony Corp | 固体撮像素子及びその駆動方法 |
-
1998
- 1998-07-09 JP JP20855498A patent/JP4129080B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437177A (en) * | 1987-08-03 | 1989-02-07 | Canon Kk | Image pickup device |
| JPH022792A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | 赤外線撮像素子とその駆動方法 |
| JPH0486167A (ja) * | 1990-07-30 | 1992-03-18 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPH05142044A (ja) * | 1991-11-25 | 1993-06-08 | Nippon Sheet Glass Co Ltd | イメージセンサ |
| JPH05167848A (ja) * | 1991-12-11 | 1993-07-02 | Minolta Camera Co Ltd | 固体撮像装置 |
| JPH09326480A (ja) * | 1996-06-05 | 1997-12-16 | Sony Corp | 固体撮像素子及びその駆動方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7463299B2 (en) | 2003-12-30 | 2008-12-09 | Samsung Electronics Co., Ltd. | CCD imaging device and driving method for processing image data without frame memory buffer |
| JP2006148461A (ja) * | 2004-11-18 | 2006-06-08 | Konica Minolta Holdings Inc | 固体撮像装置 |
| JP4561330B2 (ja) * | 2004-11-18 | 2010-10-13 | コニカミノルタホールディングス株式会社 | 固体撮像装置 |
| JP2011199351A (ja) * | 2010-03-17 | 2011-10-06 | Mitsubishi Electric Corp | 撮像装置 |
| JP2016123087A (ja) * | 2014-12-10 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| US10600839B2 (en) | 2014-12-10 | 2020-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor |
| US10964743B2 (en) | 2014-12-10 | 2021-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Imaging device comprising current mirror circuit |
| US11676986B2 (en) | 2014-12-10 | 2023-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4129080B2 (ja) | 2008-07-30 |
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