JPH0248874A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像素子に関し、フォトダイオードの
光電変換信号を増幅する増幅素子とその選択動作とプリ
チャージ動作を行うスイッチ素子をＭＯＳＦＥＴ　（絶
縁ゲート型電界効果トランジスタ）を用いた画素増幅型
固体撮像素子に利用して有効な技術に関するものである
。

〔従来の技術〕

固体撮像素子の高感度及び高ＳＮ比の要求に答えるもの
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより形成した光電変換信号をソースフォ
ロワアンプにより直接外部に読み出すものがある。

〔発明が解決しようとする課題〕

上記構成の画素セルでは、フォトダイオードに対してプ
リチャージを行うＭＯＳＦＥＴと、フォトダイオードの
信号を読み出しＭＯＳ　Ｆ　ＥＴとが異なるものである
。半導体集積回路に形成されるＭＯＳＦＥＴのコンダク
タンスやしきい値電圧といった素子特性は比較的大きな
プロセスバラツキを持つ。それ故、各画素からの読み出
し信号が上記素子特性のバラツキの影響を受けるものと
なり、画像劣化として映像信号に現れてしまうという問
題を有する。

この発明の目的は、プロセスバラツキの影響を受けると
なく、高感度及び高品質の画像信号を得ることができる
固体撮像素子を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミングにおいてキャパシタの両端
に所定の電位を与えておき、第２のタイミングにおいて
上記キャパシタの一方の電極に選択された画素セルから
の実質的な光電変換信号に対応した電圧を与えるととも
に他方の電極をフローティング状態にしてそこから出力
信号を得る。

〔作　用〕

上記した手段によれば、キャパシタを介して光電変換信
号を取り出すものであるため、フォトダイオードの容量
値と読み出し用のキャパシタとの容量比に従って出力さ
れる画素信号の増幅が行われるとともに、選択経路にお
ける素子の特性のバラツキによる画像への悪影響を防止
することができる。

〔実施例〕

（実施例１） 第１図には、この発明が適用された画素増幅型固体撮像
素子の一実施例の要部回路図が示されている。同図では
、代表として例示的に示された３行、３列分の画素アレ
イとその選択回路及び信号読み出し回路が示されている
。上記固体撮像素子を構成する各回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリンコンのような１個の半導体基板上におい
て形成される。

上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、アノード側電極が回路の接地電位に結合
されたフォトダイオードＤＩと、そのフォトダイオード
ＤＩのカソード側電極にゲートが結合された増幅ＭＯ３
ＦＥＴＱ２と、上記フォトダイオードＤＩのカソード側
電極にプリチャージ（リセット）電圧を供給するスイッ
チＭＯ３ＦＥＴＱＩ及び上記増幅ＭＯ３ＦＢＴＱ２のソ
ース側に設けられた選択用のスイッチＭＯ３ＦＥＴＱ３
とから構成される。

増幅ＭＯ３ＦＥＴＱ２のドレインとスイッチＭＯ３ＦＥ
ＴＱ３のゲートは、横方向に延長して配置される第２の
行選択線（垂直走査線）ＨＬ１２に結合される。同じ行
に配置された他の画素セルの同様な増幅ＭＯ３ＦＥＴＱ
５．Ｑ８のドレイン及びスイッチＭＯ３ＦＥＴＱ６．Ｑ
９のゲートも上記第２の行選択ｖＡＨＬ１２に結合され
る。プリチャージ用のスイッチＭＯ３ＦＥＴＱＩのゲー
トは、横方向に延長して配置されせる第１の行選択線（
垂直走査′１ｌＩＡ）ＨＬＩＩに結合される。同様に同
じ行に配置された他の画素セルのプリチャージ用のスイ
ッチＭＯ３ＦＥＴＱ４及びＱ７も上記第１の行選択線Ｈ
ＬＩＩに結合される。

上記読み出し用のスイッチＭＯ３ＦＥＴＱ３のソースは
、縦方向に延長して配置される列信号線（垂直信号線）
Ｖｌに結合される。同じ列に配置される他の画素セルの
同様なスイッチＭＯ３ＦＥＴのソースも上記列信号線■
１に結合される。このことは、他の列の画素セルにおい
ても、上記読み出し用のスイッチＭＯ３ＦＥＴＱ６、Ｑ
９等のソースは、それぞれ同様な列信号線Ｖ２．Ｖ３に
結合される。

特に制限されないが、プリチャージ用のＭＯ３ＦＥＴＱ
Ｉのドレイン側は、縦方向に延長されるプリチャージ線
ＶＰＩに結合される。同じ列に配置される他の画素セル
の同様なスイッチＭＯ３ＦＥＴのドレインも上記プリチ
ャージ線ＶＰＩに結合される。このことは、他の列の画
素セルにおいても、上記プリチャージ用のスイッチＭＯ
３ＦＥＴＱ４、Ｑ７等のドレインは、それぞれ同様なプ
リチャージ線ＶＰ２．ＶＰ３に結合される。上記各プリ
チャージ線ＶＰＩ〜ＶＰ３は、その上端で横方向に延長
される配線により共通化されて端子ＰＤＲＶに結合され
る。この端子ＰＤＲＶからは上記フォトダイオードＤ１
等をリセット（プリチャージ）させる電圧が供給される
。

上記各列信号線ｖ１〜Ｖ３と端子ＶＲＶとの間には、リ
セット用のスイッチＭＯＳＦＥＴＱＩ　６〜Ｑ１８がそ
れぞれ設けられる。端子ＶＲＶには、リセット電圧が供
給される。これらのリセット用のスイッチＭＯ３ＦＥＴ
ＱＩ　６〜Ｑ１８のゲー・トは、共通接続されて端子Ｖ
ＲＰに結合される。この端子ＶＲＰには、後述する読み
出し用のキャパシタＣＶＩ〜ＣＶ３をリセットさせるリ
セット信号が供給される。

上記代表として例示的に示されている第１の行選択線Ｈ
ＬＩＩ、ＨＬ２１及びＨＬ３１は、それぞれスイッチＭ
Ｏ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２及びＱ１４を介して縦方
向に延長されるタイミング信号線に結合される。このタ
イミング信号線は端子ＰＤＲに結合される。この端子Ｐ
ＲＤには、画素セルをリセットさせるリセットタイミン
グ信号が供給される。

上記代表として例示的に示されている第２の行選択線Ｈ
Ｌ１２．ＨＬ２２及びＨＬ３２は、それぞれスイッチＭ
ＯＳＦＥＴＱＩ　１．Ｑｌ　３及びＱ１５を介して縦方
向に延長されるタイミング信号線に結合される。このタ
イミング信号線は端子ＶＤに結合される。この端子ＶＤ
には、画素セルの読み出しを行うタイミング信号が供給
される。

上記同じ行ノスイッチＭＯ３ＦＥＴＱＩＯ，Ｑ１１、Ｑ
１２．Ｑ１３及びＱ１４．Ｑ１５のゲートは、それぞれ
共通化されて、垂直シフトレジスタＶＳＲにより形成さ
れる垂直選択信号ＶＳ　１゜ＶＳ２及びＶＳ３が供給さ
れる。

なお、第１図において、上記第２行目及び第３行目に配
置される画素セルを構成する各素子には、図面が複雑に
なってしまうのを防止するため、回路記号を付加するの
を省略するものである。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯ３ＦＥＴＱ２
、スイッチＭＯ３ＦＥＴＱ３及びプリチャージＭＯ３Ｆ
ＥＴＱＩにおける素子特性のプロセスバラツキの影響を
受けることなく取り出すために、次の読み出し回路が付
加される。

上記各列信号線Ｖｌ〜■３は、キャパシタＣＶ１〜ＣＶ
３の一方の電極に結合される。これらのキャパシタＣＶ
Ｉ〜ＣＶ’３の他方の電極は、一方におイテスイッチＭ
Ｏ３ＦＥＴＱ２０〜Ｑ２２を介して横方向に延長される
制御線に結合される。

この制御線は端子ＣＲＶに結合される。この端子ＣＲＶ
には、キャパシタＣＶＩ〜ＣＶ３をリセットするためと
、画素セルからの読み出しをキャバシタＣＶ１〜ＣＶ３
にそれぞれ取り込むための電圧が供給される。上記スイ
ッチＭＯ３ＦＥＴＱ２０〜Ｑ２２のゲートは、共通に結
合されて端子ＣＲＰから供給される制御信号によりスイ
ッチ制御される。端子ＣＲＰには、上記キャパシタＣＶ
１〜ＣＶ３をリセットさせるためのタイミング信号が供
給される。

上記のキャパシタＣＶＩ〜ＣＶ３の他方の電極は、他方
においてスイッチＭＯ３ＦＥＴＱ２３〜Ｑ２５を介して
横方向に延長される出力信号線に結合される。この出力
信号線は端子Ｓｌに結合される。この端子Ｓ１から画素
信号が出力される。

上記スイッチＭＯ３ＦＥＴＱ２３〜Ｑ２５のゲートには
、水平シフトレジスタＨ３Ｒにより形成される垂直選択
信号Ｈ３Ｉ、Ｈ３２及びＨ３３が供給される。

上記第１図の固体盪像素子の読み出し動作の一例を第２
図に示した等価回路図と第３図及び第４図に示したタイ
ミング図を参照して説明する。

第２図には、フォトダイオードＤ１とＭＯ３ＦＥＴＱＩ
ないしＱ３からなる画素セルに着目した読み出し等価回
路図が示されている。この等価回路図では０、端子ＶＲ
ＶとＣＲＶには、回路の接地電位が与えられいる。

画素セルの読み出しの前に、タイミング信号ＣＲＰとＶ
ＲＰがハイレベルにされ、スイッチＭＯ３ＦＥＴＱ２０
とＱ１６がオン状態にされる。それ故、キャパシタＣＶ
Ｉの両端には回路の接地電位が与えられリセットされる
。これにより、キャパシタＶＣＩの出力側電極の電位Ｖ
ａは回路の接地電位にされる。このことは、他の全ての
キャパシタＣＶ２．ＣＶ３等においても同様である。

上記タイミング信号ＶＲＰがロウレベルにされてスイッ
チＭＯ３ＦＥＴＱＩ　６がオフ状態にされた後に、タイ
ミング信号ＶＤがハイレベルにされる。このとき、垂直
シフトレジスタＶＳＲは、第１行目の垂直選択信号ＶＳ
Ｉをハイレベルにしているものとする。上記タイミング
信号ＶＤのハイレベルに同期して、増幅ＭＯＳ　Ｆ　Ｅ
ＴＱ　２のドレインには動作電圧が与えられるとともに
、読み出し用のスイッチＭＯＳＦＥＴＱ３がオン状態に
なる。したがって、フォトダイオードＤＩに蓄積された
光電変換電圧は、ソースフォロワ増幅ＭＯ３ＦＥＴＱ２
のゲート　ソースとスイッチＭＯ３ＦＥＴＱ３を介して
キャ゛パシタＣＶＩに伝えられる。

なお、同様に他のキャパシタＣＶ２．ＣＶ３等において
も対応する画素セルの光電変換電圧が伝えられる。

上記キャパシタＣＶＩに取り込まれた光電変換電圧は、
フォトダイオードＤ１に対して行われたプリチャージ動
作によるプリチャージ電圧がフォトダイオードＤ１〜Ｄ
３で発生した光電流により放電された残り電圧に対応し
たものである。このとき、上記プリチャージ電圧にはＭ
Ｏ３ＦＥＴＱ１等のコンダクタンス特性のバラツキに対
応したバラツキが発生するとともに、上記残り電圧を読
み出させる増幅ＭＯ３ＦＥＴＱ２等のゲート、ソース間
のしきい値電圧及びスイッチＭＯＳ　Ｆ　ＥＴＱ３等の
コンダクタンス特性にバラツキが発生する。それ故、上
記キャパシタＣＶＩに取り込まれた電圧には、上記のよ
うな各素子のプロセスバラツキの影響を受けたものとな
る。

この実、施例では、上記キャパシタＣＶＩに取り込まれ
た電圧をそのまま出力させるのではなく、端子ＣＲＰに
供給されるタイミング信号をロウレベルにしてスイッチ
ＭＯ３ＦＥＴＱ２０をオフ状態になる。これにより、キ
ャパシタＣＶＩの出力側はフローティング状態になる。

この後に、端子ＰＤＲＶにプリチャージ電圧を供給して
、端子ＰＤＲにハイレベルのタイミング信号を供給する
。

これによって、上記のように垂直選択信号ＶＳＩのハイ
レベルであることからスイッチＭＯ３ＦＥＴＱＩがオン
状態になり、フォトダイオードＤＩにはプリチャージ電
圧が供給される。

したがって、キャパシタＣＶＩの信号線側■１にはプリ
チャージ電圧に従°った電圧となり、これに応じてキャ
パシタＣＶＩの出力側もレベルシフトされる。言い換え
るならば、キャパシタＣＶＩの出力側電極にはフォトダ
イオードＤｉにより形成された光電変換電圧のみが現れ
るものとなる。

なぜなら、上記のプリチャージ電圧を基準にしているた
め、プリチャージＭＯ５ＦＥＴＱＩのプロセスバラツキ
分が相殺されて零にできる。また、回路の接地電位では
なく上記のようなプリチャージ電圧を基準電圧として出
力信号を形成するため、増幅ＭＯ３ＦＥＴＱ２やスイッ
チＭＯ３ＦＥＴＱ３のプロセスバラツキが相殺される。

したがって、水平走査信号Ｈ３ＩによりスイッチＭＯ３
ＦＥＴＱ２３をオン状態にしたとき、スイッチＭＯ３Ｆ
ＥＴＱ２３を介して端子Ｓ１には、フォトダイオードＤ
１により形成された光電変換電圧のみが得られるものと
なる。この構成におていは、実質的に出力される光電変
換信号量は、キャパシタＣｖに蓄積された電荷量であり
、実質的にフォトダイオードの持つ接合容量と上記キャ
パシタＣＶの容量との容量比に従った増幅作用を行わせ
ることができる。

上記のように他のキャパシタＣＶ２、ＣＶ３にも、上記
同様にパラレルに光電変換電圧の読み出しが行われてい
るから、水平走査信号Ｈ３２、Ｈ８３に同期して、それ
ぞれがシリアルに出力されるものとなる。

上記のようにキャパシタを介した電圧信号を読み出すも
のであるため、端子Ｓ１の信号を受けるプリアンプは、
その入力インピーダンスが高くされたジャンクションＦ
ＥＴ等のような電圧駆動型の増幅素子が用いられる。ま
た、端子Ｓ１と回路の接地電位点との間の寄生容量の容
量値が、上記キャパシタＣＶ１等の容量値に対して無視
できない場合、上記のような水平走査信号Ｈ３Ｉ〜ＨＳ
３の到来毎に、逐一リセットさせるものとすればよい。

また、負帰還形のプリアンプで電流として信号を読み出
してもよい。

上記のように画素セルからのキャパシタへの読み出し動
作は、第４図のタイミング図に示すように、水平帰線期
間において行われ、映像期間に入ると水平シフトレジス
タＨ３Ｒが動作状態になって水平走査信号Ｈ３Ｉ、Ｈ３
２等を形成して、各列のキャパシタＣＶＩ、ＣＶＩ等に
上記水平帰線期間に読み出された信号の時系列的な出力
が行われるものである。

（実施例２） 第５図には、この発明が適用された画素増幅型固体撮像
素子の他の一実施例の要部回路図が示されている。

この実施例回路においては、フォトダイオードに対する
プリチャージ電圧と増幅ＭＯ３ＦＥＴＱ２等のドレイン
電圧を端子ＰＤＲＶから供給する構成とするものである
。この構成においては、端子ＰＤＲＶのハイレベルへの
立ち上がりを第３図に示したタイミング図より早く、信
号ＶＤとはソ゛同じタイミングで所定の電位にするすれ
ばよい。

他の構成は前記第１図の実施例回路と同様であるので、
その説明を省略する。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１フオトダイオードにより光電変換された電圧を受
けるソースフォロワ増幅素子、この増幅素子のソース側
に設けらる読み出し用のスイッチ素子及び上記フォトダ
イオードをプリチャージさせるプリチャージ用スイッチ
素子とを含む画素セルからの読み出しを、第１のタイミ
ングにおいて一方の電極に所定の電位が与えられた状態
で他方の電極に上記選択された画素セルからの信号が一
方の電極に供給されるキャパシタを設け、第２のタイミ
ングで上記画素セルに対してプリチャージを行うものと
してこれを基準電圧として、上記一方の電極から読み出
し信号を得ることにより、読み出し信号にはプリチャー
ジＭＯ３ＦＥＴや増幅ＭＯ３ＦＥＴの素子特性のバラツ
キによる画質劣化を伴うことがないから高感度化と高画
質化を実現できるという効果が得られる。

（２）上記のように増幅トランジスタの出力信号を外部
に送出する構成においては、従来のように信号電荷の転
送に伴う雑音の発生やスメアやブルーミングといった偽
信号の混入を防止できるから、低ノイズ化が可能となり
、上記増幅作用と相俟って低ノイズで高感度化を実現で
きるという効果が得られる。

（３）１行分の画素セルからの画素信号を水平帰線期間
にパラレルに同時に読み出し用のキャパシタに転送させ
るものであるため、水平選択回路の負荷が１つのスイッ
チＭＯＳ　Ｆ　ＥＴだけと軽くなり、水平シフトレジス
タの簡素化が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、端子ＶＲＶとＣＲＶは共通化して外部端
子数を減らすものとしてもよい。また、プリチャージＭ
Ｏ３ＦＥＴＱ１のドレインは、第２の行選択線に接続し
て、増幅ＭＯＳ　Ｆ　ＥＴの動作電圧をプリチャージ電
圧として利用するものとしてもよい。この構成ではプリ
チャージ％１ＶＰ１〜ＶＰ３等やそれを共通接続する配
線及び端子ＰＤＲＶを省略できるものである。このよう
に、タイミング信号や端子の共通化により回路の簡素化
が可能となる。また、ＭＯＳＦＥＴはＪＦＥＴやＢＪＴ
を用いるものであってもよい。このように、増幅トラン
ジスタやスイッチ素子としては高入力インピーダンスの
ものであればよい。

読み出し方式としては、第１のタイミングでフォトダイ
オード及び読み出し用のキャパシタの一方の電極に予め
対応された電位に設定しておき、第２のタイミングでキ
ャパシタの一方の電極を画素セルに接続させて、フロー
ティング状態にされた他方の電極から光電変換信号に対
応した信号を取り出すものであってもよい。

画素セルとしては、前記実施例のような個々の画素セル
に増幅素子を設けた画素増幅型のものの他、スイッチＭ
ＯＳ　Ｆ　ＥＴとフォトダイオードとが直列形態にされ
てプリチャージ経路と読み出し経路が構成される従来の
ＭＯ３型固体撮像素子に対しても、その読み出し出力部
に上記のようなキャパシタを設ける構成としてもよい。

この構成においては、上記画素セルの信号電圧を読み出
し用の比較的大きな容量値を持つキャパシタを介して取
り出すことにより、個々の画素セルに増幅素子を設ける
ことなく、フォトダイオードの接合容量と読み出し用の
キャパシタとの容量比に対応した増幅作用を実現するこ
とができる。

画素アレイの垂直方向の選択動作は、インクレースゲー
ト回路を設けて奇数フィールドと偶数フィールドとで１
本分づらせて一対づつ選択状態にするようにしてもよい
。これにより、インクレースに対応した空間的重心が上
下に移動させた画像信号を得ることができる。

感度設定用の垂直シフトレジスタを設けて、第１の行選
択線を前記垂直シフトレジスタＶＳＲの選択動作に先行
させて選択状態にしてフォトダイオードのプリチャージ
動作を行うものとしてもよい。これにより、上記両垂直
シフトレジスタの垂直走査時間差がフォトダイオードの
蓄積時間となり、上記感度設定用の垂直シフトレジスタ
の走査タイミングを変更することにより、フォトダイオ
ードの蓄積時間を可変にすることができる。

また、画素セルを実質的に１行に配置してラインセンサ
を構成するものであってもよい。

この発明は、増幅機能を持つ固体過像素子として広く利
用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フォトダイオードにより光電変換された電
圧を受けるソースフォロワ増幅素子、この増幅素子のソ
ース側に設けらる読み出し用のスイッチ素子及び上記フ
ォトダイオードをプリチャージさせるプリチャージ用ス
イッチ素子とを含む画素セルからの読み出しを、第１の
タイミングにおいて一方の電極に所定の電位が与えられ
た状態で他方の電極に上記選択された画素セルからの信
号が一方の電極に供給されるキャパシタを設け、第２の
タイミングで上記画素セルに対してプリチャージを行う
ものとしてこれを基準電圧として、一方の電極から読み
出し信号を得ることにより、キャパシタを介した読み出
し信号にはプリチャージＭＯＳ　Ｆ　ＥＴや増幅ＭＯ３
ＦＥＴの素子特性のバラツキによる固定パターンのノイ
ズを発生させることないから高感度化と高画質化を実現
できる。

【図面の簡単な説明】

第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するための等価回路図、 第３図は、その読み出し動作の一例を説明するためのタ
イミング図、 第４図は、上記読み出し動作の一例を説明するためのタ
イミング図、 第５図は、この発明が適用された画素増幅型固体を静像
素子の他の一実施例を示す要部回路図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスタ

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミングにおいて両端に所定の電位が与え
   られ、第２のタイミングにおいて一方の電極に選択され
   た画素セルからの実質的な光電変換信号に対応した電圧
   が与えらるとともに他方の電極がフローティング状態に
   される読み出し用のキャパシタを含み、上記読み出し用
   のキャパシタの他方の電極の電圧に基づいて出力信号を
   得ることを特徴とする固体撮像素子。 ２、上記画素セルは、光電変換用のフォトダイオード、
   このフォトダイオードにより光電変換された電圧を受け
   るソースフォロワ増幅素子、この増幅素子のソース側に
   設けらる読み出し用のスイッチ素子及びフォトダイオー
   ドをプリチャージさせるプリチャージ用スイッチ素子と
   を含み、第１のタイミングにおいて上記キャパシタの他
   方の電極に所定の電位を与えた状態で上記一方の電極に
   選択された画素セルからの信号を供給するものであり、
   第２のタイミングにおいて上記画素セルに対してプリチ
   ャージを行わせるとともに上記キャパシタの他方の電極
   における電位に基づいて出力信号を形成するものである
   ことを特徴とする特許請求の範囲第１項記載の固体撮像
   素子。 ３、上記画素セルは複数個がマトリックス状に配置され
   、同一の横の行に配置される画素セルの読み出し用スイ
   ッチ素子とプリチャージ用のスイッチ素子とは垂直シフ
   トレジスタの出力信号に基づいて形成される選択信号に
   よりそれぞれスイッチ制御され、同一の縦の列に配置さ
   れる画素セルの読み出し用スイッチを介した読み出し端
   子は、縦方向に走る信号線に共通に接続され、各列の信
   号線に対応してそれぞれ上記キャパシタが設けられると
   ともに、各列に対応したキャパシタには水平シフトレジ
   スタの出力信号に基づいて形成される選択信号によりス
   イッチ制御されるスイッチ素子を介して読み出し信号の
   出力がなされるものであることを特徴とする特許請求の
   範囲第２項記載の固体撮像素子。 ４、上記スイッチ素子と増幅素子とは、ＭＯＳＦＥＴに
   より構成されるものであることを特徴とする特許請求の
   範囲第２又は第３項記載の固体撮像素子。