JPH0248873A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像素子に関し、フォトダイオードの
光電変換信号を増幅する増幅素子とその選択動作とプリ
チャージ動作を行うスイッチ素子をＭＯＳＦＥＴ　（絶
縁ゲート型電界効果トランジスタ）を用いた画素増幅型
固体撮像素子に利用して有効な技術に関するものである
。

〔従来の技術〕

固体撮像素子の高感度及び高ＳＮ比の要求に答えるもの
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより形成した光電変換信号をソースフォ
ロワアンプにより直接外部に読み出すものがある。

〔発明が解決しようとする課題〕

上記構成の画素セルでは、フォトダイオードに対してプ
リチャージを行うＭＯＳ　Ｆ　ＥＴと、フォトダイオー
ドの信号を読み出しＭＯＳ　Ｆ　ＥＴとが異なるもので
ある。半導体集積回路に形成されるＭＯＳＦＥＴのコン
ダクタンスやしきい値電圧といった素子特性は比較的大
きなプロセスバラツキを持つ。それ故、各画素からの読
み出し信号が上記素子特性のバラツキの影響を受けるも
のとなり、それが画質低下として映像信号に現れてしま
うという問題を有する。

この発明の目的は、プロセスバラツキの影響を受けるこ
となく、高感度及び高品質の画像信号を得ることができ
る固体撮像素子を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミングにおいて第１のキャパシタ
の両端に所定の電位を与えておき、第２のタイミングに
おいて上記第１のキャパシタの一方の電極に選択された
画素セルからの実質的な光電変換信号に対応した電圧を
与えるとともに、他方の電極側に第２のキャパシタを直
接接続してこの第２のキャパシタからから出力信号を得
る。

〔作　用〕

上記した手段によれば、キャパシタを介して光電変換信
号を取り出すものであるため、フォトダイオードの容量
値と読み出し用の第２のキャパシタとの容量比に従って
出力される画素信号の増幅が行われるとともとに、スメ
アかたまり易い信号経路から第２のキャパシタを分離で
きること及び選択経路における素子の特性のバラツキに
よる画素信号への悪影響を防止することができる。

〔実施例〕

（実施例１） 第１図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の一実施例の要部回路図が示されている
。同図では、代表として例示的に示された３行、３列分
の画素アレイとその選択回路及び信号読み出し回路が示
されている。上記固体撮像素子を構成する各回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリンコンのような１個の半導体基
板上において形成される。

上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、アノード側電極が回路の接地電位に結合
されたフォトダイオードＤ１と、そのフォトダイオード
Ｄ１のカソード側電極にゲートが結合された増幅ＭＯ３
ＦＥＴＱ２と、上記フォトダイオードＤＩのカソード側
電極にプリチャージ（リセット）電圧を供給するスイッ
チＭＯ５ＦＥＴＱＩ及び上記増幅ＭＯ３ＦＥＴＱ２のソ
ース側に設けられた選択用のスイッチＭＯ３ＦＥＴＱ３
とから構成される。

増幅ＭＯ３ＦＢＴＱ２のドレインとスイッチＭＯ３ＦＥ
ＴＱ３のゲートは、横方向に延長して配置される第２の
行選択線（垂直走査線）ＨＬ１２に結合される。同じ行
に配置された他の画素セルの同様な増幅ＭＯ３ＦＥＴＱ
５．Ｑ８のドレイン及びスイッチＭＯ３ＦＥＴＱ６．Ｑ
９のゲートも上記第２の行選択線ＨＬ１２に結合される
。プリチャージ用のスイッチＭＯ３ＦＥＴＱＩのゲート
は、横方向に延長して配置される第１の行選択線（垂直
走査線）ＨＬＩＩに結合される。同様に同じ行に配置さ
れた他の画素セルのプリチャージ用のスイッチＭＯ３Ｆ
ＥＴＱ４及びＱ７も上記第１の行選択線ＨＬＩＩに結合
される。

上記読み出し用のスイッチＭＯ３ＦＥＴＱ３のソースは
、縦方向に延長して配置される列信号線（垂直信号線）
Ｖｌに結合される。同じ列に配置される他の画素セルの
同様なスイッチＭＯ３ＦＥＴのソースも上記列信号線■
１に結合される。このことは、他の列の画素セルにおい
ても、上記読み出し用のスイッチＭＯ３ＦＥＴＱ６、Ｑ
９等のソースは、それぞれ同様な列信号線Ｖ２．Ｖ３に
結合される。

特に制限されないが、プリチャージ用のＭＯ３ＦＥＴＱ
ｌのドレイン側は、縦方向に延長されるプリチャージ線
ＶＰＩに結合される。同じ列に配置される他の画素セル
の同様なスイッチＭＯ３ＦＥＴのドレインも上記プリチ
ャージ線ＶＰＩに結合される。このことは、他の列の画
素セルにおいても、上記プリチャージ用のスイッチＭＯ
３ＦＥＴＱ４、Ｑ７等のドレインは、それぞれ同様なプ
リチャージ線ＶＰ２．ＶＰ３に結合される。上記各プリ
チャージ線ＶＰＩ〜ＶＰ３は、その上端で横方向に延長
される配線により共通化されて端子ＰＤＲＶに結合され
る。この端子ＰＤＲＶからは上記フォトダイオードＤ１
等をリセット（プリチャージ）させる電圧が供給される
。

上記各列信号線ｖ１〜■３と端子ＶＲＶとの間には、リ
セット用のスイッチＭＯ３ＦＥＴＱ１６〜Ｑ１８がそれ
ぞれ設けられる。端子ＶＲＶには、リセット電圧が供給
される。これらのリセット用のスイッチＭＯ３ＦＥＴＱ
Ｉ　６〜Ｑ１８のゲートは、共通接続されて端子ＶＲＰ
に結合される。この端子ＶＲＰには、後述する読み出し
用のキャパシタＣ■１〜ＣＶ３をリセットさせるリセッ
ト信号が供給される。

この実施例の画素セルには、カラー撮影を行うために、
第１行目の第１列目の画素セルにはイエローＹｅのカラ
ーフィルタが形成され、第１行目の第２列目の画素セル
にはシアンＣｙのカラーフィフィルタが形成され、第２
行目の第１列目の画素セルにはグリーンＧのカラーフィ
ルタが形成され、第２行目の第２列目の画素セルにはホ
ワイト（透明）Ｗのフィルタが形成される。上記構成を
基本パターンとして同様なパターンの繰り返してにより
、各カラーフィルタが形成される。

この実施例では、上記のようなカラーフィルタに対応し
た各カラー画素信号の独立読み出しを行うため、上記代
表として例示的に示されている奇数行の第１の行選択線
ＨＬＩＩ、ＨＬ３１は、それぞれスイッチＭＯ３ＦＥＴ
ＱＩ　０１Ｑ１４を介して縦方向に延長されるタイミン
グ信号線に結合される。このタイミング信号線は端子Ｐ
ＤＲＩに結合される。この端子ＰＤＲ１には、奇数行の
画素セルをリセットさせるリセットタイミング信号が供
給される。上記代表として例示的に示されている偶数行
の第１の行選択線ＨＬ２１は、スイッチＭＯ３ＦＥＴＱ
１２を介して縦方向に延長されるタイミング信号線に結
合される。このタイミング信号線は端子ＰＤＲ２に結合
される。この端子ＰＲＤ２には、偶数行の画素セルをリ
セットさせるリセットタイミング信号が供給される。

上記代表として例示的に示されている奇数行の第２の行
選択線ＨＬ１２及びＨＬ３２は、それぞれスイッチＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　５を介して縦方向に延長され
るタイミング信号線に結合される。このタイミング信号
線は端子ＶＤＩに結合される。この端子ＶＤＩには、奇
数行の画素セルの読み出しを行うタイミング信号が供給
される。上記代表として例示的に示されている偶数行の
第２の行選択線ＨＬ２２は、スイッチＭＯＳ　Ｆ　ＥＴ
Ｑ１３を介して縦方向に延長されるタイミング信号線に
結合される。このタイミング信号線は端子■Ｄ２に結合
される。この端子ＶＤ２には、偶数行の画素セルの読み
出しを行うタイミング信号が供給される。

上記同じ行のスイッチＭＯ３ＦＥＴＱＩＯ，Ｑ１１、Ｃ
１２，Ｃ１３及びＣ１４，Ｃ１５のゲートは、それぞれ
共通化されて、垂直シフトレジスタＶＳＲにより形成さ
れる垂直選択信号ＶＳ　１゜ＶＳ２及びＶＳ３が供給さ
れる。

なお、第１図において、上記第２行目及び第３行目に配
置される画素セルを構成する各素子には、図面が複雑に
なってしまうのを防止するため、回路記号を付加するの
を省略するものである。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯＳＦＥＴＱ２
、スイッチＭＯ３ＦＥＴＱ３及びプリチャージＭＯ３Ｆ
ＥＴＱＩにおける素子特性のプロセスバラツキの影響を
受けるごとく取り出すために１次の読み出し回路が付加
される。

上記各列信号線■１〜■３は、キャパシタｃＶ１〜ＣＶ
３の一方の電極に結合される。これらのキャパシタＣＶ
Ｉ〜ＣＶ３の他方の電極は、一方においてスイッチＭＯ
３ＦＥＴＱ２０−Ｑ２２を介して横方向に延長される制
御線に結合される。

この制御線は端子ＣＲＶに結合される。この端子ＣＲＶ
には、キャパシタＣＶＩ〜ＣＶ３をリセットするためと
、画素セルからの読み出しをキャパシタＣＶＩ〜ＣＶ３
にそれぞれ取り込むための電圧が供給される。上記スイ
ッチＭＯ３ＦＥＴＱ２０−Ｑ２２のゲートは、共通に結
合されて端子ＣＲＰから供給される制御信号によりスイ
ッチ制御される。端子ＣＲＰには、上記キャパシタＣＶ
Ｉ〜ＣＶ３をリセットさせるためのタイミング信号が供
給される。

上記のキャパシタＣＶＩの他方の電極は、他方において
スイッチＭＯ８ＦＥＴＱ２３とＣ２４をそれぞれ介して
キャパシタＣ３ＩとＣ３２の一方の電極に接続される。

これらのキャパシタＣ３ＩとＣ３２の他方の電極は、上
記端子ＣＲＶに結合された制御線に結合される。上記キ
ャパシタｃｓｌとＣ３２の一方の電極は、スイッチＭＯ
３ＦＥＴＱ２９及びＣ３０を介して横方向に延長される
出力信号線にそれぞれ結合される。上記スイッチＭＯ３
ＦＥＴＱ２９に対応された出力信号線は、端子Ｓ１に結
合される。端子Ｓ１はイエローＹｅのカラー画素信号を
出力する。上記スイッチＭＯ３ＦＥＴＱ３０に対応され
た出力信号線は、端子Ｓ２に結合される。端子Ｓ２はグ
リーンＧのカラー画素信号を出力する。上記スイッチＭ
Ｏ３ＦＥＴＱ２９及びＣ３０のゲートには、水平シフト
レジスタＨ３Ｒにより形成される垂直選択信号Ｈ３１が
供給される。

上記のキャパシタＣＶ２の他方の電極は、他方において
スイッチＭＯ３ＦＥＴＱ２５とＣ２６をそれぞれ介して
キャパシタＣ３３とＣ３４の一方の電極に接続される。

これらのキャパシタＣ３３とＣ３４の他方の電極は、上
記端子ＣＲＶに結合された制御線に結合される。上記キ
ャパシタｃｓ３とＣ３４の一方の電極は、スイッチＭＯ
３ＦＥＴＱ３１及びＣ３２を介して横方向に延長される
出力信号線にそれぞれ結合される。上記スイッチＭＯ３
ＦＥＴＱ３１に対応された出力信号線は、端子Ｓ３に結
合される。端子Ｓ３はシアンｃｙのカラー画素信号を出
力する。上記スイッチＭＯ３ＦＥＴＱ３２に対応された
出力信号線は、端子Ｓ４に結合される。端子Ｓ４はホワ
イトｗのカラー画素信号を出力する。上記スイッチＭＯ
３ＦＥＴＱ３１及びＣ３２のゲートには、水平シフトレ
ジスタＨ５Ｒにより形成される垂直選択信号１（Ｓ２が
供給される。

上記キャパシタＣＶ３の他方の電極は、上記キャパシタ
ＣＶＩと同様な回路からなるスイッチＭＯ３ＦＥＴ及び
キャパシタが設けられる。これは、信号線Ｖ３が信号線
■１と同様にイエローＹｅとグリーンＧの画素セルが接
続されることに対応している。ただし、出力用のキャパ
シタＣ３５とＣＳ６に対応した出力スイッチＭＯＳＦＥ
ＴＱ３３とＱ３４のゲートには、水平シフトレジスタＨ
３Ｒにより形成される垂直選択信号Ｈ３３が供給される
。

上記第１図の固体撮像素子の読み出し動作の一例を第２
図に示した等価回路図と第３図に示したタイミング図を
参照して説明する。

第２図には、フォトダイオードＤ１とＭＯ３ＦＥＴＱ１
ないしＱ３からなる画素セルに着目した読み出し等価回
路図が示されている。この等価回路図では、端子ＶＲＶ
とＣＲＶには、回路の接地電位が与えられいる。

画素セルの読み出しの前に、タイミング信号ＣＲＰとＶ
ＲＰがハイレベルにされ、スイッチＭＯ３ＦＥＴＱ２０
とＱ１６がオン状態にされる。それ故、キャパシタＣＶ
ｌの両端には回路の接地電位が与えられることによって
リセットされる。これにより、キャパシタＣＶＩの出力
側電極の電位Ｖａは回路の接地電位にされる。このこと
は、図示しない他の全てのキャパシタＣＶ２．ＣＶ３等
においても同様である。

上記タイミング信号ＶＲＰがロウレベルにされてスイッ
チＭＯ３ＦＥＴＱＩ　６がオフ状態にされた後に、タイ
ミング信号ＶＤＩがハイレベルにされる。このとき、垂
直シフトレジスタＶＳＲは、第１行目の垂直選択信号■
Ｓ１をハイレベルにしているものとする。上記タイミン
グ信号ＶＤＩのハイレベルに同期して、増幅ＭＯ３ＦＥ
ＴＱ２（７）ドレインには動作電圧が与えられるととも
に、読み出し用のスイッチＭＯ３ＦＥＴＱ３がオン状態
になる。したがって、フォトダイオードＤ１に蓄積され
た光電変換電圧は、ソースフォロワ増幅ＭＯ３ＦＥＴＱ
２のゲート　ソースとスイッチＭＯ３ＦＥＴＱ３を介し
てキャパシタＣＶＩに伝えられる。なお、同様に他のキ
ャパシタＣＶ２．ＣＶ３等においても対応する画素セル
の光電変換電圧が伝えられる。

上記キャパシタＣＶＩに取り込まれた光電変換電圧は、
フォトダイオードＤ１に対して行われたプリチャージ動
作によるプリチャージ電圧がフォトダイオードＤ１〜Ｄ
３で発生した光電流により放電された残り電圧に対応し
たものである。このとき、上記プリチャージ電圧にはＭ
ＯＳ　Ｆ　ＥＴＱｌ等のコンダクタンス特性のバラツキ
に対応したバラツキが発生するとともに、上記残り電圧
を読み出させる増幅ＭＯ３ＦＥＴＱ２等のゲート、ソー
ス間のしきい値電圧及びスイッチＭＯＳ　Ｆ　ＥＴＱ３
°等のコンダクタンス特性にバラツキが発生する。それ
故、上記キャパシタＣＶＩに取り込まれた電圧には、上
記のような各素子のプロセスバラツキの影響を受けたも
のとなる。

この実施例では、上記キャパシタＣＶＩに取り込まれた
電圧をそのまま出力させるのではなく、端子ＣＲＰに供
給されるタイミング信号をロウレベルにしてスイッチＭ
Ｏ３ＦＥＴＱ２０をオフ状態にする。これにより、キャ
パシタＣＶＩの出力側はフローティング状態になる。こ
の後に、端子ＰＤＲＶにプリチャージ電圧を供給して、
端子ＰＤＲＩにハイレベルのタイミング信号を供給する
。

これによって、上記のように垂直選択信号ＶＳＩのハイ
レベルであることからスイッチＭＯ３ＦＥＴＱＩがオン
状態になり、フォトダイオードＤ１にはブリ、チャージ
電圧が供給される。

したがって、キャパシタＣＶＩの信号線側Ｖ１にはプリ
チャージ電圧に従った電圧となり、これに応じてキャパ
シタＣＶＩの出力側もレベルシフトされる。言い換える
ならば、キャパシタＣＶＩの出力側電極にはフォトダイ
オードＤ１により形成された光電変換電圧のみが現れる
ものとなる。

なぜなら、上記のプリチャージ電圧を基準にしているた
め、プリチャージＭＯＳＦＥＴＱＩのプロセスバラツキ
分が相殺されて零にできる。また、回路の接地電位では
なく上記のようなプリチャージ電圧を基準電圧として出
力信号を形成するため、増幅ＭＯ３ＦＥＴＱ２やスイッ
チＭＯ３ＦＥＴＱ３のプロセスバラツキが相殺される。

このような光電変換電圧は、上記キャパシタＣＶＩと直
列形成に接続されるキャパシタＣ３Ｉに取り込まれるも
のとなる。

したがって、水平走査信号Ｈ３ＩによりスイッチＭＯ３
ＦＥＴＱ２９をオン状態にしたとき、スイッチＭＯ３Ｆ
ＥＴＱ２９を介して端子Ｓ１には、上記キャパシタＣ８
１に保持されている上記フォトダイオードＤ１により形
成された光電変換電圧のみが得られるものとなる。

キャパシタＣ８１等は、スイッチＭＯ３ＦＥＴＱ３等の
ソース側に結合される。ＭＯＳＦＥＴのソースは、寄生
フォトダイオードを構成するためスメアといったような
偽信号がたまり易い。この実施例では、読み出し用のキ
ャパシタＣ８１等を選択的に接続するスイッチＭＯ３Ｆ
ＥＴＱ２３を上記信号電荷を取り込んだ後にオフ状態に
させることによって、上記偽信号の影響を受けなくする
ことができる。

第２図の等価回路図では、１つの画素セルの読み出しの
説明を行うものであるため、キャパシタＣ３Ｉとキャパ
シタＶＣＩとの間に設けられるスイッチＭＯ３ＦＥＴＱ
２３を省略して示している。

図示しない他のキャパシタＣＶ２、ＣＶ３にも、上記同
様にパラレルに光電変換電圧の読み出しが行われている
から、それと直列に接続さるキャパシタに保持された信
号電圧が水平走査信号Ｈ３２、Ｈ３３に同期して、それ
ぞれがシリアルに出力されるものとなる。

図示しないが、上記画素セルからキャパシタへの信号読
み出しを行う各タイミング信号は、水平帰線期間におい
て発生される。

第４図には、第１図の実施例回路におけるカラー画素の
独立読み出し動作の一例を示すタイミング図が示されて
いる。

上記の４つのカラー画素により１つの画素を構成するた
め、垂直シフトレジスタＶＳＲは、２つの行ＬｌとＬ２
を同時選択状態にする。また、垂直シフトレジスタＶＳ
Ｒの出力部にインクレースゲート回路を設けて、奇数フ
ィールドでは上記１行Ｌ１と２行を同時選択し、偶数フ
ィールドでは第２行Ｌ２と第３行Ｌ３を同時選択するも
のとしてもよい。このように奇数フィールドと偶数フィ
ールドとで１本分づらせて一対づつ選択状態にするよう
にし、インタレースに対応した空間的重心が上下に移動
させた画像信号を得ることができるものとなる。

したがって、水平帰線期間の前半において上記同様にタ
イミング信号ＣＤＰＩ、ＶＤＩ及びＰＤＲｌを前記同様
な順序で発生させて第１行目Ｌ１の画素セルの信号をキ
ャパシタＣ３Ｉ、Ｃ３３、Ｃ３５等に保持させる。この
後、タイミング信号ＶＲＰ、ＣＲＰを一端ロウレベルに
した後に再びハイレベルにして前記同様なプリチャージ
動作を行った後に、タイミング信号ＣＤＰ２、ＶＤ２及
びＰＤＲ２を上記同様な順序で発生させる。これにより
、第２行目Ｌ２の信号がキャパシタＣ３２、Ｃ３４及び
Ｃ３６等に保持される。

そして、上記のような水平帰線期間が終了して映像期間
に入ると、水平シフトレジスタＨ３Ｒのシフト動作に対
応して水平走査信号Ｈ３Ｉ〜Ｈ３３等が時系列的に形成
される。したがって、水平走査信号Ｈ３Ｉに同期して端
子Ｓ１と８２からキャパシタＣ８１とＣ３２に保持され
ていたイエローＹｅとグリーンＧの信号が、水平走査信
号ＨＳ２に同期して端子Ｓ３と８４からキャパシタｃｓ
３とＣ３４に保持されていたシアンｃｙとホワイトＷの
信号が出力される。以下、上記水平走査動作に同期して
同様な順序で各カラー画素信号がそれぞれ独立して出力
される。

（実施例２） 第５図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の他の一実施例の要部回路図が示されて
いる。

この実施例では、フォトダイオードに対するプリチャー
ジ電圧として第２の行選択線ＨＬ１２の選択電圧を用い
る。すなわち、第１行目Ｌ１について説明すると、プリ
チャージＭＯ３ＦＥＴＱＩ、Ｑ４及びＱ７のドレインは
、第２の行選択線ＨＬ１２に結合される。この構成では
、前記第１図の実施例に画素アレイにおいて縦方向に延
長されるプリチャージ線ＶＰＩ等とこれらのプリチャー
ジ線を短絡する横方向に延長される配線及びプリチャー
ジ電圧を供給する端子ＰＤＲＶを省略できる。

これによって、回路の簡素化が可能になる。この実施例
では、プリチャージ電圧が画素セルの読み出しと同時に
行われるが、プリチャージ動作はタイミング信号ＰＤＲ
１、ＰＤＲ２によって行われるため同等問題になるもの
ではない。

（実施例３） 第６図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の他の一実施例の要部回路図が示されて
いる。この実施例では、フォトダイオードに対するプリ
チャージ電圧と増幅ＭＯ３ＦＥＴＱ２等のドレイン電圧
とを端子ＰＤＲＶから共通に供給する構成としている。

他の構成は、前記第１図の実施例と同様であるので、そ
の説明を省略する。

（実施例４） 第７図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の更に他の一実施例の要部回路図が示さ
れている。

この実施例では、感度可変機能を付加するために、感度
制御用の垂直シフトレジスタＶＳＲＥが設けられる。こ
の垂直シフトレジスタＶＳＲＥの出力信号は、前記同様
なスイッチＭＯ３ＦＥＴＱ３５ないしＱ３７を介して、
各行におけるプリチャージ動作を制御する第１の行選択
線に伝えられる。タイミング信号ＰＤＲ１とＰＤＲ２は
、読み出し用のものと共通できる。なお、上記のように
読み出し用の垂直シフトレジスタに対してインクレース
ゲート回路が設けられるのなら、それに対応して上記垂
直シフトレジスタＶＳＲＥにも同様な、インクレースゲ
ート回路が設けられる。これらの感度制御用の各回路は
、特に制限されないが、上記画素アレイに対して左側に
配置される。この垂直シフトレジスタＶＳＲＥは、上記
読み出し用の垂直シフトレジスタＶＳＲと同様な回路に
より構成される。この場合、上記読み出し用の垂直シフ
トレジスタＶＳＲと上記感度可変用の垂直シフトレジス
タＶＳＲＥとを同期したタイミングでのシフト動作を行
わせるため、図示しないが同じクロック信号が供給され
る。

次に、この実施例の固体撮像装置における感度制御動作
を説明する。

説明を簡単にするために、上記ノンインクレースモード
による垂直走査動作を例にして、以下説明する。例えば
、感度制御用の垂直シフトレジスタＶＳＲＥによって、
読み出し用の垂直シフトレジスタＶＳＲによる第１行目
Ｌ１の読み出しに並行して、第３行目Ｌ３の選択動作を
行わせる。これによって、上記水平帰線期間では第１行
目Ｌ１から°の読み出しと並行して第３行目Ｌ３の画素
セルがリセット　（プリチャージ）される。

したがって、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタＶＳＲによる第３行目Ｌ３の読み出
し動作は、上記第１行と第２行の読み出し動作の後に行
われるから、第３行目に配置される画素セルのフォトダ
イオードの蓄積時間は２行分の画素セルの読み出し時間
となる。

上記に代えて、感度制御用の垂直シフトレジスタＶＳＲ
Ｅによって、読み出し用の垂直シフトレジスタＶＳＲに
よる第１行目Ｌ１の読み出しに並行して、第２行目Ｌ２
の選択動作を行わせる。これによって、上記水平帰線期
間では第１行目し１からの読み出しと並行して第２行目
Ｌ２の画素セルがリセット　（プリチャージ）される。

したが、て、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタＶＳＲによる第２行目Ｌ２の読み出
し動作は、上記第１行の読み出し動作の後に行われるか
ら、第２行目に配置される画素セルのフォトダイオード
の蓄積時間は１行分の画素セルの読み出し時間となり、
上記の場合の１／２になり、感度を１／２に低くできる
。

上述のように、感度制御用の垂直シフトレジスタＶＳＲ
Ｅ等の走査回路によって行われる先行する垂直走査動作
によってその行の画素セルがリセットされるから、その
リセット動作から上記読み出し用の走査回路による実際
な読み出しが行われるまでの時間が、フォトダイオード
に対する蓄積時間とされる。したがって、ノンインクレ
ースモードでいうならば、５２５行からなる画素アレイ
にあっては、上記両垂直走査回路による異なるアドレス
指定と共通の水平走査回路による画素セルの選択動作に
よって、１行分の読み出し時間を単位（最小）として最
大５２５までの多段階にわたる蓄積時間、言い換えるな
らば、５２５段階にわたる感度の設定を行うことができ
る。ただし、受光面照度の変化が、上記１画面を構成す
る走査時間に対して無視でき実質的に一定の光がフォト
ダイオードに入射しているものとする。なお、最大感度
（５２５）は、上記感度制御用の走査回路は非動作状態
のときに得られる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）フォトダイオードにより光電変換された電圧を受
けるソースフォロワ増幅素子、この増幅素子のソース側
に設けらる読み出し用のスイッチ素子及び上記フォトダ
イオードをプリチャージさせるプリチャージ用スイッチ
素子とを含む画素セルからの読み出しを、第１のタイミ
ングにおいて第１のキャパシタに伝え、第２のタイミン
グで上記画素セルに対してプリチャージを行うと共に第
１のキャパシタに予めリセットされた第２のキャパシタ
を直接接続して第２のキャパシタから画素信号を得る。

この構成においては、プリチャージ電圧を基準電圧とし
た光電変換信号が取り出されるであるため、続み出し信
号にはプリチャージＭＯ３ＦＥＴや増幅ＭＯ３ＦＥＴの
素子特性のバラツキによる画質低下が生じないから高感
度化と高画質化を実現できるという効果が得られる。

（２）上記のように第２のキャパシタを直列に接続して
画像信号を保持する構成を採ることによって、同じ信号
線から時分割的に２つの信号を取り込むことができる。

これにより、カラー画像信号を独立した端子から出力さ
せることができるという効果が得られる。

（３）上記のように第２のキャパシタを直列に接続して
画像信号を保持する構成を採ることによって、キャパシ
タＣＶＩ等に接続されるスインチＭＯ３ＦＥＴＱ３等の
ソース側において発生するスメアといったような偽信号
の影響を受けなくすることができるという効果が得られ
る。

（４）１行分の画素セルからの画素信号を水平帰線期間
にパラレルに同時に読み出し用のキャパシタに転送させ
るものであるため、水平選択回路の負荷が１つのスイッ
チＭＯＳ　Ｆ　ＥＴだけと軽くなり、水平シフトレジス
タの簡素化が可能になるとともに水平シフトレジスタ動
作に伴うスイッチノイズの混入を最小にできるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、端子ＶＲＶとＣＲＶは共通化して外部端
子数を減らすものとしてもよい。このように、タイミン
グ信号や端子の共通化により回路の簡素化が可能となる
。

また、ＭＯＳ　Ｆ　ＥＴはＪＦＥＴやＢＪＴを用いるも
のであってもよい。このように、増幅トランジスタやス
イッチ素子としては高入力インピーダンスのものであれ
ばよい。

読み出し方式としては、第１のタイミングでフォトダイ
オード及び読み出し用の第１のキャパシタの一方の電極
に予め対応された電位に設定しておき、第２のタイミン
グでキャパシタの一方の電極を画素セルに接続させると
ともに上記第２のキャパシタと直列形態にして、第２の
キャパシタから画素信号を取り出すものとしてもよい。

画素セルとしては、前記実施例のように個々の画素セル
に増幅素子を設けた画素増幅型のものの他、スイッチＭ
ＯＳ　Ｆ　ＥＴとフォトダイオードとが直列形態にされ
てプリチャージ経路と読み出し経路とが構成される従来
のＭＯ３型固体撮像素子に用いられるものであってもよ
い。このような固体撮像素子に対して、も、その読み出
し出力部に上記のようなキャパシタ回路を設ける構成と
してもよい。この構成においては、上記画素セルの信号
電圧を読み出し用の比較的大きな容量値を持つキャパシ
タを介して取り出すものであるため、個々の画素セルに
増幅素子を設けるとなく、フォトダイオードの接合容量
と読み出し用の第２のキャパシタとの容量との容量比に
対応した増幅作用を実現することができる。

前記実施例ではカラー撮像素子を例にして説明したが、
モノクロ撮像素子として利用するものであってもよい。

また、画素セルを実質的に１行に配置してラインセンサ
を構成するものであってもよい。

この発明は、固体撮像素子として広く利用できるもので
ある。

〔発明の効果〕

本則において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フォトダイオードにより光電変換された電
圧を受けるソースフォロワ増幅素子、この増幅素子のソ
ース側に設けらる読み出し用のスイッチ素子及び上記フ
ォトダイオードをプリチャージさせるプリチャージ用ス
イッチ素子とを含む画素セルからの読み出しを、第１の
タイミングにおいて第１のキャパシタに伝え、第２のタ
イミングで上記画素セルに対してプリチャージを行うと
共に第１のキャパシタに予めリセットされた第２のキャ
パシタを直接接続して第２のキャパシタから画素信号を
得る。この構成においては、プリチャージ電圧を基準電
圧とした光電変換信号が取り出されるであるため、読み
出し信号にはプリチャージＭＯ３ＦＥＴや増幅ＭＯ３Ｆ
ＥＴの素子特性のバラツキによる影響を排除できるため
高感度化と高画質化を実現できる。

【図面の簡単な説明】

第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するための等価回路図、 第３図は、その読み出し動作の一例を説明するためのタ
イミング図、 第４図は、カラー画像信号の読み出し動作の一例を説明
するためのタイミング図、 第５図は、この発明が適用された画素増幅型固体撮像素
子の他の一実施例を示す要部回路図、第６図は、この発
明が適用された画素増幅型固体撮像素子の他の一実施例
を示す回路図、第７図は、この発明が適用された画素増
幅型固体撮像素子の更に他の一実施例を示す回路図であ
る。 ＶＳＲ・・垂直シフトレジスタ、ＶＳＲＥ・・感度設定
用の垂直シフトレジスタ、Ｈ３Ｐ・・水平シフトレジス
タ 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミングにおいて両端に所定の電位が与え
   られ、第２のタイミングにおいて一方の電極に選択され
   た画素セルからの実質的な光電変換信号に対応した電圧
   が与えられる第１のキャパシタと、上記第２のタイミン
   グにおいて上記第１のキャパシタの他方の電極側に直列
   形態に接続される第２のキャパシタとを含み、上記第２
   のタイミングで上記第２のキャパシタに伝えられた保持
   電圧に基づいて出力信号を形成することを特徴とする固
   体撮像素子。 ２、上記画素セルは、光電変換用のフォトダイオードと
   、このフォトダイオードにより光電変換された電圧を受
   けるソースフォロワ増幅素子、この増幅素子のソース側
   に設けらる読み出し用のスイッチ素子及びフォトダイオ
   ードをプリチャージさせるプリチャージ用スイッチ素子
   とを含むものであり、第１のタイミングにおいて上記第
   １のキャパシタの他方の電極に所定の電位が与えられた
   状態で一方の電極に上記選択された画素セルからの信号
   が伝えられ、上記第２のタイミングにおいて上記画素セ
   ルのフォトダイオードに対してプリチャージが行われる
   ともに、上記第２のキャパシタを上記第１のキャパシタ
   の他方の電極側にに直列形態にさせて出力すべき画素信
   号を保持させることを特徴とする特許請求の範囲第１項
   記載の固体撮像素子。 ３、上記画素セルは複数個がマトリックス状に配置され
   、同一の横の行に配置される画素セルの読み出し用スイ
   ッチ素子とプリチャージ用のスイッチ素子とは垂直シフ
   トレジスタの出力信号に基づいて形成される選択信号に
   よりそれぞれスイッチ制御され、同一の縦の列に配置さ
   れる画素セルの読み出し用スイッチを介した読み出し端
   子は、縦方向に走る信号線に共通に接続され、各列の信
   号線に対応してそれぞれ上記第１及び第２のキャパシタ
   が設けられるとともに第２のキャパシタの保持電圧は、
   水平シフトレジスタの出力信号に基づいて形成される選
   択信号によりスイッチ制御されるスイッチ素子を介して
   読み出し信号の出力がなされるものであることを特徴と
   する特許請求の範囲第２項記載の固体撮像素子。 ４、上記スイッチ素子と増幅素子とは、ＭＯＳＦＥＴに
   より構成されるものであることを特徴とする特許請求の
   範囲第２又は第３項記載の固体撮像素子。