JPH03119873A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像素子に関し、例えば光ダイオード
の信号蓄積時間を制御する機能を有する固体撮像素子に
利用して有効な技術に関するものである。

〔従来の技術〕

固体撮像素子の感度を変える手段として、選択行の不要
電荷をまず水平ブランキング期間に一行同時に掃き出し
、信号蓄積時間を均一にするため映像期間に信号読み出
しと同期して上記選択行の不要電荷を再び掃き出す方式
がある。

〔発明が解決しようとする課題〕

上記の構成の悪魔制御方式では、−時に不要電荷を掃き
出すものであるため、個々の光ダイオードの不要電荷は
小さくとも、それがいっせいに掃き出されることにより
過大な電流が流れることになる。この結果、寄生効果に
より特に光ダイオードアレイが形成されるウェル電圧の
変動をもたらし、読み出される映像信号を劣化させると
いう問題がある。

この発明の目的は、感度可変動作に伴う映像信号の劣化
を防止した固体撮像素子を提供することるある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、−次元又は二次元状に配置された光ダイオー
ドのリセットして蓄積信号を外部に取り出すためのスイ
ッチＭＯ３ＦＥＴをオン状態に維持して所定の電位に保
持しつづける。そして、有効蓄積期間に入ると上記リセ
ット用のスイッチＭＯ３ＦＥＴをオフ状態にして光ダイ
オードの信号蓄積を開始させる。

〔作　用〕

上記した手段によれば、不要電荷の蓄積が行われないか
ら不要電荷掃き出しに伴う映像信号の劣化を防止できる
。

〔実施例〕 第１図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の一実施例の要部回路図が示されている
。同図では、代表として例示的に示された２行、２列分
の画素アレイとその選択回路及び信号読み出し回路が示
されている。上記固体撮像素子を構成する各回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリンコンのような１個の半導体基
板上において形成される。

上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、アノード側電極が回路の接地電位に結合
された光ダイオード（以下、フォトダイオードと称する
）Ｄｌと、そのフォトダイオードＤ１のカソード側電極
にゲートが結合された増幅ＭＯ３ＦＥＴＱ２と、上記フ
ォトダイオードＤ１のカソード側電極にプリチャージ（
リセット）電圧を供給するスイッチＭＯ３ＦＥＴＱＩ及
び上記増幅ＭＯＳ　Ｆ　ＥＴＱ　２のソース側に設けら
れた選択用のスイッチＭＯ５ＦＥＴＱ３とから構成され
る。

増幅ＭＯ３ＦＥＴＱ２のドレインとスイッチＭＯ３ＦＥ
ＴＱＩのドレインは、横方向に延長して配置される電源
ラインＶＰＤに結合される。同じ行に配置された他の画
素セルの同様な増幅ＭＯ３ＦＥＴＱ５とスイッチＭＯ３
ＦＥＴＱ４のドレインも上記電源ラインＶＰＤにに結合
される。プリチャージ用のスイッチＭＯＳ　Ｆ　ＥＴＱ
　１のゲートは、横方向に延長して配置される第１の行
選択線（垂直走査線）ＨＧＩＩに結合される。同様に同
じ行に配置された他の画素セルのプリチャージ用のスイ
ッチＭＯＳ　Ｆ　ＥＴＱ　４も上記第１の行選択１％９
１ＨＧ１１に結合される。

上記読み出し用のスイッチＭＯＳＦＥＴＱ３のソースは
、縦方向に延長して配置される列信号線（垂直信号線）
Ｖｌに結合される。同じ列に配置される他の画素セルの
同様なスイッチＭＯ３ＦＥＴのソースも上記列信号線ｖ
１に結合される。このことは、他の列の画素セルにおい
ても、上記読み出し用のスイッチＭＯ３ＦＥＴＱ６等の
ソースは、それぞれ同様な列信号線ｖ２に結合される。

上記各列信号線ｖ１〜ｖ２と電源ラインＶＲＶとの間に
は、リセット用のスイッチＭＯＳ　Ｆ　ＥＴＱ２３〜Ｑ
２４がそれぞれ設けられる。上記電源ライン（端子）Ｖ
ＲＶには、外部端子からリセット電圧が供給される。こ
れらのリセット用のスイッチＭＯ３ＦＥＴＱ２３〜Ｑ２
４のゲートは、共通接続されて端子ＶＲＰに結合される
。この端子ＶＲＰには、読み出し用のキャパシタＣＶＩ
〜Ｃｖ２をリセットさせるリセット信号が供給される。

この実施例の画素セルには、カラー撮影を行うために、
第１行目の第１列目の画素セルにはイエローＹｅのカラ
ーフィルタが形成され、第１行目の第２列目の画素セル
にはシアンＣｙのカラーフィフィルタが形成され、第２
行目の第１列目の画素セルにはグリーンＧのカラーフィ
ルタが形成され、第２行目の第２列目の画素セルにはホ
ワイト（透明）Ｗのフィルタが形成される。上記構成を
基本パターンとして同様なパターンの繰り返してにより
、各カラーフィルタが形成される。

この実施例では、上記のようなカラーフィルタに対応し
た各カラー画素信号の独立読み出しを行うため、上記代
表として例示的に示されている奇数行の第１の行選択線
ＨＧ１１．ＨＧ２１は、それぞれスイッチＭＯ３ＦＥＴ
ＱＩ　１、Ｑｌ２を介して縦方向に延長されるタイミン
グ信号線に結合される。このタイミング信号線は端子Ｒ
３に結合される。この端子Ｒ５には、画素セルをリセッ
トさせるリセットタイミング信号が供給される。上記代
表として例示的に示されている行選択線ＨＧ１１、ＨＧ
２１は、スイッチＭＯ３ＦＥＴＱＩ　１゜Ｑｌ２を介し
て縦方向に延長されるタイミング信号線に結合される。

このタイミング信号線は端子Ｒ３に結合される。この端
子Ｒ３には、上記のような奇数行及び偶数行の画素セル
をリセットさせるリセットタイミング信号が供給される
。

なお、第１図において、上記第２行目に配置される画素
セルを構成する各素子には、図面が複雑になってしまう
のを防止するため、回路記号を付加するのを省略するも
のである。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯ３ＦＥＴＱ２
、スイッチＭＯ３ＦＥＴＱ３及びプリチャージＭＯ３Ｆ
ＥＴＱＩにおける素子特性のプロセスバラツキの影響を
受けることなく取り出すために次の読み出し回路が付加
される。

上記各列信号線ｖ１〜■２は、キャパシタＣ■１〜ＣＶ
２の一方の電極に結合される。これらのキャパシタＣＶ
１〜ＣＶ２の他方の電極は、一方においてスイッチＭＯ
３ＦＥＴＱＩ　５．Ｑｌ　８を介して横方向に延長され
る制御線に結合される。

この制御線は端子ＣＲＶに結合される。この端子ＣＲＶ
には、キャパシタＣＶＩ−ＣＶ２をリセットするためと
、画素セルからの読み出しをキャパシタＣＶＩ〜ＣＶ２
にそれぞれ取り込むための電圧が供給される。上記スイ
ッチＭＯ３ＦＥＴＱＩ５、Ｑｌ８のゲートは、共通に結
合されて端子ＣＲＰから供給される制御信号によりスイ
ッチ制御される。端子ＣＲＰには、上記キャパシタＣ■
１〜ＣＶ２をリセットさせるためのタイミング信号が供
給される。

上記のキャパシタＣＶｌの他方の電極は、他方においで
スイッチＭＯ３ＦＥＴＱＩ　３とＱｌ４をそれぞれ介し
てキャパシタＣ８ｌとＣ３２の一方の電極に接続される
。これらのキャパシタＣ３１とＣ３２の他方の電極は、
上記端子ＣＲＶに結合された制御線に結合される。上記
キャパシタＣ８１とＣ５２の一方の電極は、スイッチＭ
Ｏ３ＦＥＴＱ１９及びＣ２０を介して横方向に延長され
る出力信号線にそれぞれ結合される。上記スイッチＭＯ
３ＦＥＴＱ１９に対応された出力信号線は、端子Ｓ１に
結合される。端子Ｓ１はイエローＹｅのカラー画素信号
を出力する。上記スイッチＭＯ３ＦＥＴＱ２０に対応さ
れた出力信号線は、端子Ｓ２に結合される。端子Ｓ２は
グリーンＧのカラー画素信号を出力する。上記スイッチ
ＭＯ５ＦＥＴＱ１９及びＣ２０のゲートには、水平シフ
トレジスタにより形成される垂直選択信号Ｈ３Ｉが供給
される。

上記のキャパシタＣＶ２の他方の電極は、他方において
スイッチＭＯ３ＦＥＴＱＩ　６とＱｌ７をそれぞれ介し
てキャパシタＣ５３とＣ５４の一方の電極に接続される
。これらのキャパシタＣ３３とＣ３４の他方の電極は、
上記端子ＣＲＶに結合された制御線に結合される。上記
キャパシタＣ８３とＣ３４の一方の電極は、スイッチＭ
Ｏ３ＦＥＴＱ２１及びＧ２２を介して横方向に延長され
る出力信号線にそれぞれ結合される。上記スイッチＭＯ
３ＦＥＴＱ２１に対応された出力信号線は、端子Ｓ３に
結合される。端子Ｓ３はシアンｃｙのカラー画素信号を
出力する。上記スイッチＭＯ３ＦＥＴＱ２２に対応され
た出力信号線は、端子Ｓ４に結合される。端子Ｓ４はホ
ワイトＷのカラー画素信号を出力する。上記スイッチＭ
Ｏ３ＦＥＴＱ２１及びＧ２２のゲートには、水平シフト
レジスタにより形成される垂直選択信号Ｈ３２が供給さ
れる。

上記第１図の固体撮像素子の読み出し動作の一例を第２
図に示した等価回路図と第３図に示したタイミング図を
参照して説明する。

第２図には、フォトダイオードＤｉとＭＯ３ＦＥＴＱＩ
ないしＱ３からなる画素セルに着目した読み出し等価回
路図が示されている。この等価回路図では、端子ＶＲＶ
とＣＲＶには、回路の接地電位が与えられいる。

画素セルの読み出しの前に、タイミング信号ＣＲＰとＶ
ＲＰがハイレベルにされ、スイッチＭＯ３ＦＥＴＱ１５
とＱ２３がオン状態にされる。それ故、キャパシタＣＶ
Ｉの両端には回路の接地電位が与えられることによって
リセットされる。これにより、キャパシタＣＶｌの出力
側電極の電位Ｖａは回路の接地電位にされる。このこと
は、図示しない他の全てのキャパシタＣＶ２等において
も同様である。

上記タイミング信号ＶＲＰがロウレベルにされてスイッ
チＭＯ３ＦＥＴＱ２３がオフ状態にされた後に、垂直シ
フトレジスタがらのタイミング信号でＨＣｌ２がハイレ
ベルにされる。上記タイミング信号ＨＧ１２のハイレベ
ルに同期して、読み出し用のスイッチＭＯＳＦＥＴＱ３
がオン状態になる。したがって、フォトダイオードＤ１
に蓄積された光電変換電圧は、ソースフォロワ増幅Ｍ０
ＳＦＥＴＱ２のゲート、ソースとスイッチＭＯ３ＦＢＴ
Ｑ３を介してキャパシタＣＶＩに伝えられる。なお、同
様に他のキャパシタＣＶ２等においても対応する画素セ
ルの光電変換電圧が伝えられる。

上記キャパシタＣＶＩに取り込まれた光電変換電圧は、
フォトダイオードＤＩに対して行われたプリチャージ動
作によるプリチャージ電圧がフォトダイオードＤＩ、Ｄ
２で発生した光電流により放電された残り電圧に対応し
たものである。このとき、上記プリチャージ電圧にはＭ
Ｏ３ＦＥＴＱ１等のコンダクタンス特性のバラツキに対
応したバラツキが発生するとともに、上記残り電圧を読
み出させる増幅ＭＯ３ＦＥＴＱ２等のゲート、ソース間
のしきい値電圧及びスイッチＭＯ３ＦＥＴＱ３等のコン
ダクタンス特性にバラツキが発生する。それ故、上記キ
ャパシタＣＶｌに取り込まれた電圧には、上記のような
各素子のプロセスバラツキの影響を受けたものとなる。

この実施例では、上記キャパシタＣＶＩに取り込まれた
電圧をそのまま出力させるのではなく、端子ＣＲＰに供
給されるタイミング信号をロウレベルにしてスイッチＭ
Ｏ３ＦＥＴＱ１５をオフ状態にする。これにより、キャ
パシタＣｖ１の出力側はフローティング状態になる。こ
の後に、端子ＲＰにハイレベルのタイミング信号を供給
する。

これによって、垂直選択信号ＶＬＩがハイレベルである
ことからスイッチＭＯ５ＦＥＴＱＩ　１及びＱｌがオン
状態になり、フォトダイオードＤＩにはプリチャージ電
圧ＶＰＤが供給される。

したがって、キャパシタＣｖ１の信号線側Ｖｌにはプリ
チャージ電圧に従った電圧となり、これに応じてキャパ
シタＣｖｌの出力側もレベルシフトされる。言い換える
ならば、キャパシタＣＶＩの出力側電極にはフォトダイ
オードＤＩにより形成された光電変換電圧のみが現れる
ものとなる。

なぜなら、上記のプリチャージ電圧を基準にしているた
め、プリチャージＭＯ３ＦＢＴＱＩのプロセスバラツキ
分が相殺されて零にできる。また、回路の接地電位では
なく上記のようなプリチャージ電圧を基準電圧として出
力信号を形成するため、増幅ＭＯ３ＦＥＴＱ２やスイッ
チＭＯ３ＦＥＴＱ３のプロセスバラツキが相殺される。

このような光電変換電圧は、上記キャパシタＣＶＩと直
列形成に接続されるキャパシタＣ３Ｉに取り込まれるも
のとなる。

したがって、水平走査信号Ｈ３ＩによりスイッチＭＯ３
ＦＥＴＱＩ　９をオン状態にしたとき、スイッチＭＯ３
ＦＥＴＱ１９を介して端子ｓ１には、上記キャパシタＣ
３Ｉに保持されている上記フォトダイオードＤＩにより
形成された光電変換電圧のみが得られるものとなる。

キャパシタＣＶＩ等は、スイッチＭＯ３ＦＥＴＱ３等の
ソース側に結合される。ＭＯＳ　Ｆ　ＥＴのソースは、
寄生フォトダイオードを構成するためスメアといったよ
うな偽信号がたまり易い。この実施例では、読み出し用
のキャパシタｃｓ１等を選択的に接続するスイッチＭＯ
３ＦＥＴＱＩ　３を上記信号電荷を取り込んだ後にオフ
状態にさせることによって、上記偽信号の影響を受けな
くすることができる。

第２図の等価回路図では、１つの画素セルの読み出しの
説明を行うものであるため、キャパシタＣ５Ｉとキャパ
シタ■Ｃ１との間に設けられるスイッチＭＯ３ＦＥＴＱ
Ｉ　３を省略して示している。

図示しない他のキャパシタＣＶ２にも、上記同様にパラ
レルに光電変換電圧の読み出しが行われているから、そ
れと直列に接続さるキャパシタに保持された信号電圧が
水平走査信号Ｈ３２に同期して、それぞれがシリアルに
出力されるものとなる。

図示しないが、上記画素セルからキャパシタへの信号読
み出しを行う各タイミング信号は、水平帰線期間におい
て発生される。

第４図には、第１図の実施例回路におけるカラー画素の
独立読み出し動作の一例を示すタイミング図が示されて
いる。

上記の４つのカラー画素により１つの画素を構成するた
め、垂直シフトレジスタＶＳＲは、２つの行Ｌ１とＲ２
を同時選択状態にする。また、第１図では、垂直シフト
レジスタの出力部にインクレース回路を設けて、奇数フ
ィールドでは上記１行Ｌｌと２行を同時選択し、偶数フ
ィールドでは第２行Ｒ２と第３行Ｒ３を同時選択するも
のとしている。このように奇数フィールドと偶数フィー
ルドとで１本分づらせて一対づつ選択状態にするように
し、インクレースに対応した空間的重心が上下に移動さ
せた画像信号を得ることができるものとなる。

したがって、水平帰線期間の前半において上記同様にタ
イミング信号ＣＤＰ　１、ＶＬＩ及びＲ３を前記同様な
順序で発生させて第１行目Ｒ１の画素セルの信号をキャ
パシタＣ８１、Ｃ３３、Ｃ８５等に保持させる。この後
、タイミング信号ＶＲＰ、ＣＲＰを一端ロウレベルにし
た後に再びハイレベルにして前記同様なプリチャージ動
作を行った後に、タイミング信号ＣＤＰ２、ＶＬ２及び
Ｒ８を上記同様な順序で発生させる。これにより、第２
行目Ｒ２の信号がキャパシタＣ３２、Ｃ３４及びＣ３６
等に保持される。

そして、上記のような水平帰線期間が終了して映像期間
に入ると、水平シフトレジスタＨ３Ｒのシフト動作に対
応して水平走査信号Ｈ８１〜Ｈ５３等が時系列的に形成
される。したがって、水平走査信号ＨＳ　１に同期して
端子Ｓ１と８２からキャパシタＣ３ＩとＣ３２に保持さ
れていたイエローＹｅとグリーンＧの信号が、水平走査
信号Ｈ３２に同期して端子Ｓ３と８４からキャパシタＣ
８３とＣ３４に保持されていたシアンｃｙとホワイトＷ
の信号が出力される。以下、上記水平走査動作に同期し
て同様な順序で各カラー画素信号がそれぞれ独立して出
力される。

ここで、端子Ｒ３から供給されるタイミングパルスによ
りリセットＭＯ３ＦＥＴＱＩ、Ｑ４がオン状態にされた
後に、第４図のタイミング図に示すように、垂直シフト
レジスタからのパルスＶＬ１を端子Ｒ３から供給される
タイミングパルスに先立ちロウレベルに変化させる。こ
れにより水平ゲート線ＨＧＩＩはハイレベルを保持する
ことになる。このように水平ゲート線ＨＧＩＩをハイレ
ベルに保持させることにより、リセットＭＯ３ＦＥＴＱ
１．Ｑ４はオン状態を維持するものとなる。

言い換えるならば、水平ゲート線ＨＧＩＩがロウレベル
になり、リセットＭＯ３ＦＥＴＱ１．Ｑ４がオン状態か
らオフ状態に切り換えられるまでは、それに対応したフ
ォトダイオードＤ１．Ｄ２の電圧はにはプリチャージ電
圧ＶＰＤにより固定され、信号蓄積が行われないことな
る。

フォトダイオードの蓄積時間の開始は、Ｅ／Ｅ（感度制
御用）垂直シフトレジスタがらのパルスＶＥＬＩによっ
て決められる。つまり、Ｅ／Ｅ垂直レジスタの動作によ
り、水平ゲート線ＨＧ１１に対応したパルスＶＥＬＩが
ハイレベルにされると、ＭＯＳ　Ｆ　ＥＴＱ　９がオン
状態になり、タイミングパルスｖＤｌがＭＯ３ＦＥＴＱ
７のゲートに供給される。ＭＯ３ＦＥＴＱ７のソース電
位を回路の接地電位のようなロウレベルに固定して置く
ことによす、水平ゲート線ＨＧＩＩのハイレベルに保持
されていた電位が接地電位のようなロウレベルに落とさ
れる。この水平ゲート線ＨＧＩＩのロウレベルへの変化
に応じて、リセットＭＯ３ＦＥＴＱＩ、Ｑ４がオフ状態
となり、フォトダイオードＤ１．Ｄ２が信号蓄積動作を
開始することになる。

上記Ｅ／Ｅ垂直シフトレジスタからの出力パルスＶＥＬ
Ｉ、ＶＥＬ２等のタイミングを制御することにより、任
意の信号蓄積時間を設定することが可能になる。すなわ
ち、上記垂直シフトレジスタによる読み出し走査動作に
先行して、上記Ｅ／Ｅ垂直シフトレジスタの走査動作を
行わせる。すなわち、上記Ｅ／Ｅ垂直シフトレジスタが
垂直シフトレジスタに対してＮ行分先行して走査動作（
シフト動作）を行うときには、上記Ｎ行分のシフト動作
に対応した時間がフォトダイオードの信号蓄積時間にな
るものである。

上記のような感度制御動作、言い換えるならば、実質的
な信号蓄積時間制御動作のための不要電荷の掃き出しに
おいて、フォトダイオードがプリチャージ電位に固定さ
れることにより行われるものである。このため、この実
施例による信号蓄積時間制御動作においては、従来のよ
うに全フォトダイオードの不要電荷をいっせいに掃き出
すことに伴う過大電流によるノイズの発生を防止するこ
とができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）−次元又は二次元状に配置された光ダイオードの
リセットして蓄積信号を外部に取り出すためのスイッチ
ＭＯ３ＦＥＴをオン状態に維持して所定の電位に保持し
つづけ、有効蓄積期間に入ると感度制御用の選択回路に
より上記リセット用のスイッチＭＯ３ＦＥＴをオフ状態
にして光ダイオードの信号蓄積を開始させる。この構成
により、不要電荷の蓄積が行われないから不要電荷掃き
出しに伴う映像信号の劣化を防止できるという効果が得
られる。

（２）フォトダイオードにより光電変換された電圧を受
けるソースフォロワ増幅素子、この増幅素子のソース側
に設けらる読み出し用のスイッチ素子及び上記フォトダ
イオードをプリチャージさせるプリチャージ用スイッチ
素子とを含む画素セルからの読み出しを、第１のタイミ
ングにおいて第１のキャパシタに伝え、第２のタイミン
グで上記画素セルに対してプリチャージを行うと共に第
１のキャパシタに予めリセットされた第２のキャパシタ
を直接接続して第２のキャパシタから画素信号を得るこ
とにより、読み出し信号にはプリチャージＭＯＳ　Ｆ　
ＥＴや増幅ＭＯ５ＦＥＴの素子特性のバラツキによる画
質低下が生じないから上記（１１の感度可変機能を付加
しつつ、高感度化と高画質化を実現できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、スイッチＭＯ３ＦＥＴＱ９〜Ｑ１２に容
量ＣＢＩ〜ＣＢ４を付加したが、これは各ＭＯＳ　Ｆ　
ＥＴのゲート電圧を昇圧するためのブートストラップ容
量である。そのため、この容量を省略することものであ
ってもよい。また、ＭＯＳ　Ｆ　ＥＴはＪＦＥＴやＢＪ
Ｔを用いるものであってもよい。このように、増幅トラ
ンジスタやスイッチ素子としては高入力インピーダンス
のものであればよい。

画素セルとしては、前記実施例のように個々の画素セル
に増幅素子を設けた画素増幅型のものの他、スイッチＭ
Ｏ３ＦＥＴとフォトダイオードとが直列形態にされてプ
リチャージ経路と読み出し経路とが構成されるＭＯ３型
固体撮像素子に用いられるものであってもよい。前記実
施例ではカラー撮像素子を例にして説明したが、モノク
ロ撮像素子として利用するものであってもよい。また、
画素セルを実質的に１行に配置してラインセンサを構成
するものであってもよい。

この発明は、固体撮像素子として広く利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、−次元又は二次元状に配置された光ダイオ
ードのりセントして蓄積信号を外部に取り出すためのス
イッチＭＯ３ＦＥＴをオン状態に維持し一ζ所定の電位
に保持しつづけ、有効蓄積期間に入ると感度制御用の選
択回路により上記リセット用のスイッチＭＯＳ　Ｆ　Ｅ
Ｔをオフ状態にして光ダイオードの信号蓄積を開始させ
る。

この構成により、不要電荷の蓄積が行われないから不要
電荷掃き出しに伴う映像信号の劣化を防止できる。

【図面の簡単な説明】

第１図は、この発明が適用された固体撮像素子の一実施
例を示す要部回路図、 第２図は、その読み出し動作を説明するための等価回路
図、 第３図は、その読み出し動作の一例を説明するためのタ
イミング図、 第４図は、カラー画像信号の読み出し動作の一例を説明
するためのタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １、一次元又は二次元状に配置された光ダイオードアレ
   イからなる受光部と、上記光ダイオードの蓄積信号を外
   部に取り出すための走査回路と、上記光ダイオードの実
   質的な信号蓄積時間を制御する感度制御回路と、上記感
   度制御回路により決定される光ダイオードの不要電荷蓄
   積期間中光ダイオード電位を所定の電位に固定するバイ
   アス回路とを備えてなることを特徴とする固体撮像素子
   。 ２、上記光ダイオードの蓄積信号を外部に取り出す信号
   経路は、スイッチＭＯＳＦＥＴを含むものであることを
   特徴とする特許請求の範囲第１項記載の固体撮像素子。