JPH06350929A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH06350929A JPH06350929A JP5158133A JP15813393A JPH06350929A JP H06350929 A JPH06350929 A JP H06350929A JP 5158133 A JP5158133 A JP 5158133A JP 15813393 A JP15813393 A JP 15813393A JP H06350929 A JPH06350929 A JP H06350929A
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Abstract
(57)【要約】
【目的】 各画素毎のオフセット電流ばらつきによる固
定パターン雑音を、簡単な回路構成で除去できるように
した固体撮像装置を提供する。 【構成】 マトリックス構成の画素の各行は垂直走査回
路19からの信号が印加される行ライン２-1，・・・ に、各
列は列ライン３-1，・・・ に接続し、各列ラインは、ソー
ス電位固定用トランジスタ37-1，・・・ 及び明時信号記憶
用トランジスタ５-1，・・・ を介して明時用電流記憶回路
６-1，・・・ に接続する。ソース電位固定用トランジスタ
と明時信号記憶用トランジスタの接続点に一端を接続し
た信号線８-1，・・・ の他端を、水平走査回路20からの信
号で駆動される選択用トランジスタ13-1，・・・ 及び非選
択用トランジスタ14-1，・・・ を介して、ビデオライン30
及び非選択用ライン29に接続し、ビデオラインから、
（暗時オフセット電流）−（明時映像信号電流）を出力
させる。
定パターン雑音を、簡単な回路構成で除去できるように
した固体撮像装置を提供する。 【構成】 マトリックス構成の画素の各行は垂直走査回
路19からの信号が印加される行ライン２-1，・・・ に、各
列は列ライン３-1，・・・ に接続し、各列ラインは、ソー
ス電位固定用トランジスタ37-1，・・・ 及び明時信号記憶
用トランジスタ５-1，・・・ を介して明時用電流記憶回路
６-1，・・・ に接続する。ソース電位固定用トランジスタ
と明時信号記憶用トランジスタの接続点に一端を接続し
た信号線８-1，・・・ の他端を、水平走査回路20からの信
号で駆動される選択用トランジスタ13-1，・・・ 及び非選
択用トランジスタ14-1，・・・ を介して、ビデオライン30
及び非選択用ライン29に接続し、ビデオラインから、
（暗時オフセット電流）−（明時映像信号電流）を出力
させる。
Description
【０００１】
【産業上の利用分野】この発明は、固体撮像装置に係わ
り、特に受光素子から固定パターン雑音が除去された映
像信号が得られるようにした固体撮像装置に関するもの
である。
り、特に受光素子から固定パターン雑音が除去された映
像信号が得られるようにした固体撮像装置に関するもの
である。
【０００２】
【従来の技術】最近、増幅型受光素子を画素として用い
た固体撮像装置が提案されている。増幅型受光素子とし
ては、例えば電荷変調素子（Charge Modulation Devic
e：以下ＣＭＤと略称する）と呼ばれるものがある。こ
のＣＭＤ受光素子は例えば、1986年に開催されたIntern
ational Electron Device Meeting （ＩＥＤＭ）の予稿
集のＰ353 〜356 の“A NEW MOS IMAGE SENSOR OPERATI
NG IN A NON-DESTRUCTIVEREADOUT MODE”と題する論文
に詳細に説明されている。
た固体撮像装置が提案されている。増幅型受光素子とし
ては、例えば電荷変調素子（Charge Modulation Devic
e：以下ＣＭＤと略称する）と呼ばれるものがある。こ
のＣＭＤ受光素子は例えば、1986年に開催されたIntern
ational Electron Device Meeting （ＩＥＤＭ）の予稿
集のＰ353 〜356 の“A NEW MOS IMAGE SENSOR OPERATI
NG IN A NON-DESTRUCTIVEREADOUT MODE”と題する論文
に詳細に説明されている。
【０００３】しかしながら、上記ＣＭＤ受光素子を画素
として用いた固体撮像装置においては、主に各画素毎の
オフセット電流のばらつきに起因する固定パターン雑音
（ＦＰＮ）が発生するという問題点がある。この問題点
を解決するものとして、特開平４−８６１６７号公報に
開示されている固体撮像装置がある。
として用いた固体撮像装置においては、主に各画素毎の
オフセット電流のばらつきに起因する固定パターン雑音
（ＦＰＮ）が発生するという問題点がある。この問題点
を解決するものとして、特開平４−８６１６７号公報に
開示されている固体撮像装置がある。
【０００４】次に、上記公報開示のＣＭＤ受光素子を用
いた固体撮像装置について説明する。図６は、その回路
構成を示す図で、この構成例では、説明を簡単にするた
め、３行３列のマトリックス構成のものを示している。
各画素を構成するＣＭＤ１-11 ，１-12 ，・・・ １-33 を
マトリックス状に配列し、その各ドレイン端子には共通
にビデオ電圧ＶDD（＞０）を印加している。Ｘ方向に配
列された各行のＣＭＤ群のゲート端子は、行ライン２-
1，２-2，２-3にそれぞれ接続され、Ｙ方向に配列され
た各列のＣＭＤ群のソース端子は、列ライン３-1，３-
2，３-3にそれぞれ接続されている。
いた固体撮像装置について説明する。図６は、その回路
構成を示す図で、この構成例では、説明を簡単にするた
め、３行３列のマトリックス構成のものを示している。
各画素を構成するＣＭＤ１-11 ，１-12 ，・・・ １-33 を
マトリックス状に配列し、その各ドレイン端子には共通
にビデオ電圧ＶDD（＞０）を印加している。Ｘ方向に配
列された各行のＣＭＤ群のゲート端子は、行ライン２-
1，２-2，２-3にそれぞれ接続され、Ｙ方向に配列され
た各列のＣＭＤ群のソース端子は、列ライン３-1，３-
2，３-3にそれぞれ接続されている。
【０００５】列ライン３-1，３-2，３-3は、それぞれリ
セット用スイッチトランジスタ（Ｎ−ＭＯＳトランジス
タ）４-1，４-2，４-3、明時用及び暗時用スイッチトラ
ンジスタ（Ｐ−ＭＯＳトランジスタ）５-1，５-2，５-3
及び９-1，９-2，９-3を介して、ＧＮＤに接地されたリ
セットライン27、明時用電流記憶回路６-1，６-2，６-3
の各入力端子７-1，７-2，７-3及び暗時用電流記憶回路
10-1，10-2，10-3の各入力端子11-1，11-2，11-3に接続
されている。スイッチトランジスタ４-1，４-2，４-3、
５-1，５-2，５-3及び９-1，９-2，９-3のゲート端子
は、それぞれ制御信号線21, 22及び23に接続されてい
て、制御信号φCNT4，φCNT1，φCNT2が印加されるよう
になっている。また明時用電流記憶回路６-1，６-2，６
-3の各制御入力端子には制御信号線25が接続され、暗時
用電流記憶回路10-1，10-2，10-3の各制御入力端子には
制御信号線24が接続されていて、それぞれ制御信号φ
MEM1，φMEM2が印加されるようになっている。
セット用スイッチトランジスタ（Ｎ−ＭＯＳトランジス
タ）４-1，４-2，４-3、明時用及び暗時用スイッチトラ
ンジスタ（Ｐ−ＭＯＳトランジスタ）５-1，５-2，５-3
及び９-1，９-2，９-3を介して、ＧＮＤに接地されたリ
セットライン27、明時用電流記憶回路６-1，６-2，６-3
の各入力端子７-1，７-2，７-3及び暗時用電流記憶回路
10-1，10-2，10-3の各入力端子11-1，11-2，11-3に接続
されている。スイッチトランジスタ４-1，４-2，４-3、
５-1，５-2，５-3及び９-1，９-2，９-3のゲート端子
は、それぞれ制御信号線21, 22及び23に接続されてい
て、制御信号φCNT4，φCNT1，φCNT2が印加されるよう
になっている。また明時用電流記憶回路６-1，６-2，６
-3の各制御入力端子には制御信号線25が接続され、暗時
用電流記憶回路10-1，10-2，10-3の各制御入力端子には
制御信号線24が接続されていて、それぞれ制御信号φ
MEM1，φMEM2が印加されるようになっている。
【０００６】明時用電流記憶回路６-1，６-2，６-3の各
出力端子８-1，８-2，８-3は、それぞれ明時選択用トラ
ンジスタ（Ｎ−ＭＯＳトランジスタ）13-1，13-2，13-3
及び明時非選択用トランジスタ（Ｎ−ＭＯＳトランジス
タ）14-1，14-2，14-3を介して、明時用ビデオライン30
及び電圧ＶA に固定された非選択用ライン29にそれぞれ
共通に接続されている。暗時用電流記憶回路10-1，10-
2，10-3の各出力端子12-1，12-2，12-3は、それぞれ暗
時選択用トランジスタ（Ｎ−ＭＯＳトランジスタ）15-
1，15-2，15-3及び暗時非選択用トランジスタ（Ｎ−Ｍ
ＯＳトランジスタ）16-1，16-2，16-3を介して、暗時用
ビデオライン28及び前記非選択用ライン29にそれぞれ共
通に接続されている。ビデオライン28及び30は、入力端
がＶA に仮想接続された電流−電圧変換型のプリアンプ
31及び33に接続され、それらのそれぞれの出力端32及び
34が差動アンプ35に入力接続され、その出力端36より映
像信号が時系列で読み出されるようになっている。
出力端子８-1，８-2，８-3は、それぞれ明時選択用トラ
ンジスタ（Ｎ−ＭＯＳトランジスタ）13-1，13-2，13-3
及び明時非選択用トランジスタ（Ｎ−ＭＯＳトランジス
タ）14-1，14-2，14-3を介して、明時用ビデオライン30
及び電圧ＶA に固定された非選択用ライン29にそれぞれ
共通に接続されている。暗時用電流記憶回路10-1，10-
2，10-3の各出力端子12-1，12-2，12-3は、それぞれ暗
時選択用トランジスタ（Ｎ−ＭＯＳトランジスタ）15-
1，15-2，15-3及び暗時非選択用トランジスタ（Ｎ−Ｍ
ＯＳトランジスタ）16-1，16-2，16-3を介して、暗時用
ビデオライン28及び前記非選択用ライン29にそれぞれ共
通に接続されている。ビデオライン28及び30は、入力端
がＶA に仮想接続された電流−電圧変換型のプリアンプ
31及び33に接続され、それらのそれぞれの出力端32及び
34が差動アンプ35に入力接続され、その出力端36より映
像信号が時系列で読み出されるようになっている。
【０００７】明時用電流記憶回路６-1，６-2，６-3及び
暗時用電流記憶回路10-1，10-2，10-3は、それぞれ制御
信号線25及び24に印加される制御信号φMEM1，φMEM2の
電位により、電流記憶・保持動作を行うように構成され
ている。また、行ライン２-1，２-2，２-3は垂直走査回
路19に接続することにより、それぞれ信号φG1, φG2，
φG3を印加し、選択用トランジスタ13-1，13-2，13-3、
15-1，15-2，15-3及び非選択用トランジスタ14-1，14-
2，14-3、16-1，16-2，16-3の各ゲート端子は信号線17-
1，17-2，17-3を介して水平走査回路20に接続して、そ
れぞれ走査信号φS1, φS2，φS3及び各々の反転信号と
制御信号線26の制御信号φCNT3とのＡＮＤ出力18-1，18
-2，18-3を印加するように構成されている。なお、各Ｃ
ＭＤは同一基板上に形成され、その基板には電圧ＶSUB
（＜０）を印加するようになっている。
暗時用電流記憶回路10-1，10-2，10-3は、それぞれ制御
信号線25及び24に印加される制御信号φMEM1，φMEM2の
電位により、電流記憶・保持動作を行うように構成され
ている。また、行ライン２-1，２-2，２-3は垂直走査回
路19に接続することにより、それぞれ信号φG1, φG2，
φG3を印加し、選択用トランジスタ13-1，13-2，13-3、
15-1，15-2，15-3及び非選択用トランジスタ14-1，14-
2，14-3、16-1，16-2，16-3の各ゲート端子は信号線17-
1，17-2，17-3を介して水平走査回路20に接続して、そ
れぞれ走査信号φS1, φS2，φS3及び各々の反転信号と
制御信号線26の制御信号φCNT3とのＡＮＤ出力18-1，18
-2，18-3を印加するように構成されている。なお、各Ｃ
ＭＤは同一基板上に形成され、その基板には電圧ＶSUB
（＜０）を印加するようになっている。
【０００８】図７は、図６に示した構成の固体撮像装置
の動作を説明するためのタイミングチャートで、／ＨＢ
ＬＡＮＫは水平ブランキング信号である。行ライン２-
1，２-2，２-3に印加する信号φG1，φG2，φG3は、読
み出し電圧ＶRD，リセット電圧ＶRS，オーバーフロー電
圧ＶOF（なおオーバーフロー電圧ＶOFについては、特開
昭６１−１３６３８８号公報を参照のこと）及び蓄積電
圧ＶINT とで構成されている。そして、非選択行におい
ては、水平帰線期間中はＶINT 、水平映像期間中はＶOF
となる。一方、選択行においては、水平帰線期間中はＶ
RD→ＶRS→ＶRDの順で電位が与えられ、水平映像期間中
はＶOFとなるように設定されている。
の動作を説明するためのタイミングチャートで、／ＨＢ
ＬＡＮＫは水平ブランキング信号である。行ライン２-
1，２-2，２-3に印加する信号φG1，φG2，φG3は、読
み出し電圧ＶRD，リセット電圧ＶRS，オーバーフロー電
圧ＶOF（なおオーバーフロー電圧ＶOFについては、特開
昭６１−１３６３８８号公報を参照のこと）及び蓄積電
圧ＶINT とで構成されている。そして、非選択行におい
ては、水平帰線期間中はＶINT 、水平映像期間中はＶOF
となる。一方、選択行においては、水平帰線期間中はＶ
RD→ＶRS→ＶRDの順で電位が与えられ、水平映像期間中
はＶOFとなるように設定されている。
【０００９】次に動作について説明する。水平帰線期間
の読み出し期間に入ると制御信号線23（φCNT2）が高レ
ベル、21（φCNT4）及び22（φCNT1）が低レベルにな
り、ＣＭＤのソース端子と明時用電流記憶回路６-1，６
-2，６-3の各入力端子７-1，７-2，７-3が接続される。
行ラインには、選択行はＶRD、非選択行はＶINT が印加
され、選択された行のＣＭＤのソース電流が各明時用電
流記憶回路６-1，６-2，６-3に入力される。そして、制
御信号線25（φMEM1）が一旦高レベルになってから低レ
ベルになることにより、各明時用電流記憶回路６-1，６
-2，６-3にソース電流が記憶される。
の読み出し期間に入ると制御信号線23（φCNT2）が高レ
ベル、21（φCNT4）及び22（φCNT1）が低レベルにな
り、ＣＭＤのソース端子と明時用電流記憶回路６-1，６
-2，６-3の各入力端子７-1，７-2，７-3が接続される。
行ラインには、選択行はＶRD、非選択行はＶINT が印加
され、選択された行のＣＭＤのソース電流が各明時用電
流記憶回路６-1，６-2，６-3に入力される。そして、制
御信号線25（φMEM1）が一旦高レベルになってから低レ
ベルになることにより、各明時用電流記憶回路６-1，６
-2，６-3にソース電流が記憶される。
【００１０】次に、制御信号線21（φCNT4）及び22（φ
CNT1）を高レベルとし、各列ライン３-1，３-2，３-3を
ＧＮＤに接続する。そして選択行の行ラインをＶRSとし
て選択行の各画素をリセットする。その後、選択行の行
ラインがＶRDとなり、制御信号線21（φCNT4）及び23
（φCNT2）を低レベルとし、ＣＭＤのソース端子と暗時
用電流記憶回路10-1，10-2，10-3の各入力端子11-1，11
-2，11-3を接続する。そして、制御信号線24（φMEM2）
が一旦高レベルになってから低レベルになることによ
り、各暗時用電流記憶回路10-1，10-2，10-3に暗時オフ
セット分に相当するソース電流が記憶される。各列ライ
ン毎に記憶された映像信号電流及び暗時オフセット電流
は、引き続く水平映像期間中に、水平走査回路20からの
制御信号φS1, φS2，φS3により、ビデオライン30及び
28に順次読み出される。このとき、各行ラインにはＶOF
が印加される。また制御信号線26（φCNT3）は、水平帰
線期間中は低レベル、水平映像期間中は高レベルとなっ
ている。
CNT1）を高レベルとし、各列ライン３-1，３-2，３-3を
ＧＮＤに接続する。そして選択行の行ラインをＶRSとし
て選択行の各画素をリセットする。その後、選択行の行
ラインがＶRDとなり、制御信号線21（φCNT4）及び23
（φCNT2）を低レベルとし、ＣＭＤのソース端子と暗時
用電流記憶回路10-1，10-2，10-3の各入力端子11-1，11
-2，11-3を接続する。そして、制御信号線24（φMEM2）
が一旦高レベルになってから低レベルになることによ
り、各暗時用電流記憶回路10-1，10-2，10-3に暗時オフ
セット分に相当するソース電流が記憶される。各列ライ
ン毎に記憶された映像信号電流及び暗時オフセット電流
は、引き続く水平映像期間中に、水平走査回路20からの
制御信号φS1, φS2，φS3により、ビデオライン30及び
28に順次読み出される。このとき、各行ラインにはＶOF
が印加される。また制御信号線26（φCNT3）は、水平帰
線期間中は低レベル、水平映像期間中は高レベルとなっ
ている。
【００１１】そしてビデオライン30及び28に読み出され
た映像信号電流及び暗時オフセット電流は、プリアンプ
33及び31により電流−電圧変換を受け、差動アンプ35で
差動出力され、出力端36から固定パターン雑音が除去さ
れた映像信号が得られる。
た映像信号電流及び暗時オフセット電流は、プリアンプ
33及び31により電流−電圧変換を受け、差動アンプ35で
差動出力され、出力端36から固定パターン雑音が除去さ
れた映像信号が得られる。
【００１２】次に、上記従来の固体撮像装置で用いた各
電流記憶回路の構成例を図８に示す。この回路は、S.
J. DAUBERT 等によりELECTRONICS LETTERS 8th Decembe
r 1988 Vol 24 No. 25 p1560 〜p1562 に“CURRENT COP
IER CELLS”と題する論文で発表されているものであ
る。図８において、破線内の回路が図６の電流記憶回路
６-1，６-2，６-3又は10-1，10-2，10-3に、スイッチト
ランジスタ100 が図６のスイッチトランジスタ５-1，５
-2，５-3又は９-1，９-2，９-3に、スイッチトランジス
タ101 は図６のスイッチトランジスタ13-1，13-2，13-3
又は15-1，15-2，15-3にそれぞれ対応する。また、スイ
ッチトランジスタ104 のゲート入力信号線107 は、図６
の制御信号線24又は25に対応する。
電流記憶回路の構成例を図８に示す。この回路は、S.
J. DAUBERT 等によりELECTRONICS LETTERS 8th Decembe
r 1988 Vol 24 No. 25 p1560 〜p1562 に“CURRENT COP
IER CELLS”と題する論文で発表されているものであ
る。図８において、破線内の回路が図６の電流記憶回路
６-1，６-2，６-3又は10-1，10-2，10-3に、スイッチト
ランジスタ100 が図６のスイッチトランジスタ５-1，５
-2，５-3又は９-1，９-2，９-3に、スイッチトランジス
タ101 は図６のスイッチトランジスタ13-1，13-2，13-3
又は15-1，15-2，15-3にそれぞれ対応する。また、スイ
ッチトランジスタ104 のゲート入力信号線107 は、図６
の制御信号線24又は25に対応する。
【００１３】次に、このような構成の電流記憶回路の動
作について説明する。まず、スイッチトランジスタ100
及び104 をオン、 101をオフの状態にして、記憶させる
電流Ｉref を入力端105 より流す。このとき、ＭＯＳト
ランジスタ102 のゲート端子には、Ｉref に応じた電位
が現れ、キャパシタ103 を充電する。この状態でスイッ
チトランジスタ104 をオフすれば、ＭＯＳトランジスタ
102 のゲート電位はＩref を流し込むだけの電位に固定
される。したがって、その後スイッチトランジスタ100
をオフ、 101をオンとすれば、トランジスタ101 を介し
て出力端109 からＩref と等しい電流Ｉcopyを吸い込む
ことができる。
作について説明する。まず、スイッチトランジスタ100
及び104 をオン、 101をオフの状態にして、記憶させる
電流Ｉref を入力端105 より流す。このとき、ＭＯＳト
ランジスタ102 のゲート端子には、Ｉref に応じた電位
が現れ、キャパシタ103 を充電する。この状態でスイッ
チトランジスタ104 をオフすれば、ＭＯＳトランジスタ
102 のゲート電位はＩref を流し込むだけの電位に固定
される。したがって、その後スイッチトランジスタ100
をオフ、 101をオンとすれば、トランジスタ101 を介し
て出力端109 からＩref と等しい電流Ｉcopyを吸い込む
ことができる。
【００１４】
【発明が解決しようとする課題】ところで、上記構成の
従来の固体撮像装置においては、水平画素配列の１画素
ピッチに、16個のＭＯＳトランジスタと２個のコンデン
サを作り込まなければならず、水平走査回路の占有面積
が非常に大きくなるという欠点がある。
従来の固体撮像装置においては、水平画素配列の１画素
ピッチに、16個のＭＯＳトランジスタと２個のコンデン
サを作り込まなければならず、水平走査回路の占有面積
が非常に大きくなるという欠点がある。
【００１５】本発明は、従来の増幅型受光素子を用いた
固体撮像装置における上記問題点を解決するためになさ
れたものであり、各画素毎のオフセット電流ばらつきに
よる固定パターン雑音を簡単な回路構成で除去できるよ
うにした固体撮像装置を提供することを目的とする。
固体撮像装置における上記問題点を解決するためになさ
れたものであり、各画素毎のオフセット電流ばらつきに
よる固定パターン雑音を簡単な回路構成で除去できるよ
うにした固体撮像装置を提供することを目的とする。
【００１６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、増幅型受光素子を画素として用
い該画素をマトリックス状に配置して、水平及び垂直走
査回路により映像信号電流を出力するようにした固体撮
像装置において、列方向に配列された各画素の出力端子
を共通に接続した各列ライン毎に、映像信号電流を記憶
し、また記憶した映像信号電流と同方向，同値の電流を
出力する記憶手段と、前記画素のリセット直後に各列ラ
イン及び前記記憶手段の出力ラインを順次ビデオライン
に接続し、リセット直後の画素の暗時電流と前記記憶手
段に記憶された映像信号電流の差電流をビデオラインに
出力させる手段とを設けるものである。
決するため、本発明は、増幅型受光素子を画素として用
い該画素をマトリックス状に配置して、水平及び垂直走
査回路により映像信号電流を出力するようにした固体撮
像装置において、列方向に配列された各画素の出力端子
を共通に接続した各列ライン毎に、映像信号電流を記憶
し、また記憶した映像信号電流と同方向，同値の電流を
出力する記憶手段と、前記画素のリセット直後に各列ラ
イン及び前記記憶手段の出力ラインを順次ビデオライン
に接続し、リセット直後の画素の暗時電流と前記記憶手
段に記憶された映像信号電流の差電流をビデオラインに
出力させる手段とを設けるものである。
【００１７】このように構成した固体撮像装置において
は、各画素の映像信号電流を列ラインを介して記憶手段
に記憶させたのち、各画素のリセット直後の暗時電流を
列ラインを介してビデオラインに出力させると共に、前
記記憶手段に記憶させた映像信号電流を出力ラインを介
してビデオラインに出力させ、暗時電流と映像信号電流
の差電流をビデオラインより出力させる。これにより、
記憶手段は各列ライン毎に１つだけでよく、且つ１本の
ビデオラインより固定パターン雑音が除去された信号が
得られるので、水平走査回路を小規模化でき、ビデオラ
インに繋がる映像信号処理回路を簡素化することができ
る。
は、各画素の映像信号電流を列ラインを介して記憶手段
に記憶させたのち、各画素のリセット直後の暗時電流を
列ラインを介してビデオラインに出力させると共に、前
記記憶手段に記憶させた映像信号電流を出力ラインを介
してビデオラインに出力させ、暗時電流と映像信号電流
の差電流をビデオラインより出力させる。これにより、
記憶手段は各列ライン毎に１つだけでよく、且つ１本の
ビデオラインより固定パターン雑音が除去された信号が
得られるので、水平走査回路を小規模化でき、ビデオラ
インに繋がる映像信号処理回路を簡素化することができ
る。
【００１８】
【実施例】次に、本発明の実施例を図面に基づいて説明
する。図１は、本発明による固体撮像装置の実施例の回
路構成図である。この実施例では、説明を簡単にするた
め、３行３列のマトリックス構成のものを示しており、
図６に示した従来の固体撮像装置と同一又は同様の機能
をもつ部材には同一符号を付して示している。各画素を
構成するＣＭＤ１-11 ，１-12 ，・・・ １-33 をマトリッ
クス状に配列し、その各ドレイン端子には共通にビデオ
電圧ＶDD（＞０）を印加している。Ｘ方向に配列された
各行のＣＭＤ群のゲート端子は、行ライン２-1，２-2，
２-3にそれぞれ接続され、Ｙ方向に配列された各列のＣ
ＭＤ群のソース端子は、列ライン３-1，３-2，３-3にそ
れぞれ接続されている。各列ライン３-1，３-2，３-3の
一端は、リセット用スイッチトランジスタ（Ｎ−ＭＯＳ
トランジスタ）４-1，４-2，４-3を介してＧＮＤに接地
されたリセットライン27に接続され、他端は、制御信号
線38に印加されるゲートバイアスＶB で制御されるソー
ス電位固定用トランジスタ（Ｐ−ＭＯＳトランジスタ）
37-1，37-2，37-3及び明時信号記憶用トランジスタ５-
1，５-2，５-3を介して、明時用電流記憶回路６-1，６-
2，６-3の各入力端子７-1，７-2，７-3に接続されてい
る。
する。図１は、本発明による固体撮像装置の実施例の回
路構成図である。この実施例では、説明を簡単にするた
め、３行３列のマトリックス構成のものを示しており、
図６に示した従来の固体撮像装置と同一又は同様の機能
をもつ部材には同一符号を付して示している。各画素を
構成するＣＭＤ１-11 ，１-12 ，・・・ １-33 をマトリッ
クス状に配列し、その各ドレイン端子には共通にビデオ
電圧ＶDD（＞０）を印加している。Ｘ方向に配列された
各行のＣＭＤ群のゲート端子は、行ライン２-1，２-2，
２-3にそれぞれ接続され、Ｙ方向に配列された各列のＣ
ＭＤ群のソース端子は、列ライン３-1，３-2，３-3にそ
れぞれ接続されている。各列ライン３-1，３-2，３-3の
一端は、リセット用スイッチトランジスタ（Ｎ−ＭＯＳ
トランジスタ）４-1，４-2，４-3を介してＧＮＤに接地
されたリセットライン27に接続され、他端は、制御信号
線38に印加されるゲートバイアスＶB で制御されるソー
ス電位固定用トランジスタ（Ｐ−ＭＯＳトランジスタ）
37-1，37-2，37-3及び明時信号記憶用トランジスタ５-
1，５-2，５-3を介して、明時用電流記憶回路６-1，６-
2，６-3の各入力端子７-1，７-2，７-3に接続されてい
る。
【００１９】リセット用トランジスタ４-1，４-2，４-
3、及び明時信号記憶用トランジスタ５-1，５-2，５-3
の各ゲート端子は、それぞれ制御信号線21及び22に接続
されていて、制御信号φCNT4，φCNT1が印加されるよう
になっている。また明時用電流記憶回路６-1，６-2，６
-3の各制御入力端子には制御信号線25が接続されてい
て、制御信号φMEM1が印加されるようになっている。ま
た、前記ソース電位固定用トランジスタ37-1，37-2，37
-3と明時信号記憶用トランジスタ５-1，５-2，５-3の接
続点に一端が接続された信号線８-1，８-2，８-3の他端
は、それぞれ選択用トランジスタ（Ｎ−ＭＯＳトランジ
スタ）13-1，13-2，13-3及び非選択用トランジスタ（Ｎ
−ＭＯＳトランジスタ）14-1，14-2，14-3を介して、ビ
デオライン30、及び電圧ＶA に固定された非選択用ライ
ン29に、それぞれ共通に接続されている。ビデオライン
30は、入力端がＶA に仮想接続された電流−電圧変換型
のプリアンプ33に接続され、その出力端34より映像信号
が時系列で読み出されるようになっている。
3、及び明時信号記憶用トランジスタ５-1，５-2，５-3
の各ゲート端子は、それぞれ制御信号線21及び22に接続
されていて、制御信号φCNT4，φCNT1が印加されるよう
になっている。また明時用電流記憶回路６-1，６-2，６
-3の各制御入力端子には制御信号線25が接続されてい
て、制御信号φMEM1が印加されるようになっている。ま
た、前記ソース電位固定用トランジスタ37-1，37-2，37
-3と明時信号記憶用トランジスタ５-1，５-2，５-3の接
続点に一端が接続された信号線８-1，８-2，８-3の他端
は、それぞれ選択用トランジスタ（Ｎ−ＭＯＳトランジ
スタ）13-1，13-2，13-3及び非選択用トランジスタ（Ｎ
−ＭＯＳトランジスタ）14-1，14-2，14-3を介して、ビ
デオライン30、及び電圧ＶA に固定された非選択用ライ
ン29に、それぞれ共通に接続されている。ビデオライン
30は、入力端がＶA に仮想接続された電流−電圧変換型
のプリアンプ33に接続され、その出力端34より映像信号
が時系列で読み出されるようになっている。
【００２０】明時用電流記憶回路６-1，６-2，６-3は、
制御信号線25に印加される制御信号φMEM1の電位によ
り、電流記憶・保持動作を行うように構成されている。
また、行ライン２-1，２-2，２-3は垂直走査回路19に接
続することにより、それぞれ信号φG1, φG2，φG3を印
加し、選択用トランジスタ13-1，13-2，13-3の各ゲート
端子は信号線17-1，17-2，17-3を介して水平走査回路20
に接続して、それぞれ走査信号φS1, φS2，φS3が印加
されるようになっており、一方、非選択用トランジスタ
14-1，14-2，14-3の各ゲート端子は、走査信号φS1, φ
S2，φS3の反転信号と制御信号線26の制御信号φCNT3と
のＡＮＤ出力18-1，18-2，18-3を印加するように構成さ
れている。なお、各ＣＭＤは同一基板上に形成され、そ
の基板には電圧ＶSUB （＜０）を印加するようになって
いる。
制御信号線25に印加される制御信号φMEM1の電位によ
り、電流記憶・保持動作を行うように構成されている。
また、行ライン２-1，２-2，２-3は垂直走査回路19に接
続することにより、それぞれ信号φG1, φG2，φG3を印
加し、選択用トランジスタ13-1，13-2，13-3の各ゲート
端子は信号線17-1，17-2，17-3を介して水平走査回路20
に接続して、それぞれ走査信号φS1, φS2，φS3が印加
されるようになっており、一方、非選択用トランジスタ
14-1，14-2，14-3の各ゲート端子は、走査信号φS1, φ
S2，φS3の反転信号と制御信号線26の制御信号φCNT3と
のＡＮＤ出力18-1，18-2，18-3を印加するように構成さ
れている。なお、各ＣＭＤは同一基板上に形成され、そ
の基板には電圧ＶSUB （＜０）を印加するようになって
いる。
【００２１】図２は、図１に示した構成の固体撮像装置
の動作を説明するためのタイミングチャートで、／ＨＢ
ＬＡＮＫは水平ブランキング信号であり、行ライン２-
1，２-2，２-3に印加する信号φG1，φG2，φG3は、読
み出し電圧ＶRD，リセット電圧ＶRS，オーバーフロー電
圧ＶOF及び蓄積電圧ＶINT とで構成されている。そし
て、非選択行においては、水平帰線期間中はＶINT →Ｖ
OF、水平映像期間中はＶINT となる。一方、選択行にお
いては、水平帰線期間中はＶRD→ＶRS→ＶOFの順で電位
が与えられ、水平映像期間中はＶRDとなるように設定さ
れている。
の動作を説明するためのタイミングチャートで、／ＨＢ
ＬＡＮＫは水平ブランキング信号であり、行ライン２-
1，２-2，２-3に印加する信号φG1，φG2，φG3は、読
み出し電圧ＶRD，リセット電圧ＶRS，オーバーフロー電
圧ＶOF及び蓄積電圧ＶINT とで構成されている。そし
て、非選択行においては、水平帰線期間中はＶINT →Ｖ
OF、水平映像期間中はＶINT となる。一方、選択行にお
いては、水平帰線期間中はＶRD→ＶRS→ＶOFの順で電位
が与えられ、水平映像期間中はＶRDとなるように設定さ
れている。
【００２２】次に動作について説明する。水平帰線期間
の読み出し期間に入ると制御信号線21（φCNT4）及び22
（φCNT1）が低レベルになり、ＣＭＤのソース端子と明
時用電流記憶回路６-1，６-2，６-3の各入出力端子７-
1，７-2，７-3が、ソース電位固定用トランジスタ37-
1，37-2，37-3を介して接続される。このとき、ＣＭＤ
のソース端子は、前記ソース電位固定用トランジスタ37
-1，37-2，37-3により、そのゲートバイアスＶB で決ま
る値に固定される。行ラインには、選択行はＶRD、非選
択行はＶINT が印加され、選択された行のＣＭＤのソー
ス電流が各明時用電流記憶回路６-1，６-2，６-3に入力
される。そして、制御信号線25（φMEM1）が一旦高レベ
ルになってから低レベルになることにより、各明時用電
流記憶回路６-1，６-2，６-3にソース電流が記憶され
る。
の読み出し期間に入ると制御信号線21（φCNT4）及び22
（φCNT1）が低レベルになり、ＣＭＤのソース端子と明
時用電流記憶回路６-1，６-2，６-3の各入出力端子７-
1，７-2，７-3が、ソース電位固定用トランジスタ37-
1，37-2，37-3を介して接続される。このとき、ＣＭＤ
のソース端子は、前記ソース電位固定用トランジスタ37
-1，37-2，37-3により、そのゲートバイアスＶB で決ま
る値に固定される。行ラインには、選択行はＶRD、非選
択行はＶINT が印加され、選択された行のＣＭＤのソー
ス電流が各明時用電流記憶回路６-1，６-2，６-3に入力
される。そして、制御信号線25（φMEM1）が一旦高レベ
ルになってから低レベルになることにより、各明時用電
流記憶回路６-1，６-2，６-3にソース電流が記憶され
る。
【００２３】次に、制御信号線21（φCNT4）及び22（φ
CNT1）を高レベルとし、各列ライン３-1，３-2，３-3を
ＧＮＤに接続する。そして選択行の行ラインをＶRSとし
て選択行の各画素をリセットする。その後、選択行の行
ラインがＶOFとなった後、ＶINT レベルにする。次に、
水平映像期間に入ると、制御信号線21（φCNT4）及び22
（φCNT1）を低レベルとし、行ラインには、選択行はＶ
RD、非選択行はＶINTを印加し、水平走査回路20からの
制御信号φS1, φS2，φS3により、選択用トランジスタ
13-1，13-2，13-3が順次ＯＮし、信号線８-1，８-2，８
-3が順次ビデオライン30に接続される。
CNT1）を高レベルとし、各列ライン３-1，３-2，３-3を
ＧＮＤに接続する。そして選択行の行ラインをＶRSとし
て選択行の各画素をリセットする。その後、選択行の行
ラインがＶOFとなった後、ＶINT レベルにする。次に、
水平映像期間に入ると、制御信号線21（φCNT4）及び22
（φCNT1）を低レベルとし、行ラインには、選択行はＶ
RD、非選択行はＶINTを印加し、水平走査回路20からの
制御信号φS1, φS2，φS3により、選択用トランジスタ
13-1，13-2，13-3が順次ＯＮし、信号線８-1，８-2，８
-3が順次ビデオライン30に接続される。
【００２４】このとき、ビデオライン30には、明時用電
流記憶回路６-1，６-2，６-3に明時信号記憶用トランジ
スタ５-1，５-2，５-3を介して流れ込む電流と、リセッ
ト直後のＣＭＤのソース端子から流れ出る電流の和、す
なわちＣＭＤから流れ出る電流の方向を（＋）とした場
合、（暗時オフセット電流）−（明時映像信号電流）の
電流が流れる。したがって、ビデオライン30に読み出さ
れた信号を、プリアンプ33で電流−電圧変換することに
より、その出力端34からは、暗時オフセット電流のばら
つきに起因する固定パターン雑音が除去された映像信号
が得られる。
流記憶回路６-1，６-2，６-3に明時信号記憶用トランジ
スタ５-1，５-2，５-3を介して流れ込む電流と、リセッ
ト直後のＣＭＤのソース端子から流れ出る電流の和、す
なわちＣＭＤから流れ出る電流の方向を（＋）とした場
合、（暗時オフセット電流）−（明時映像信号電流）の
電流が流れる。したがって、ビデオライン30に読み出さ
れた信号を、プリアンプ33で電流−電圧変換することに
より、その出力端34からは、暗時オフセット電流のばら
つきに起因する固定パターン雑音が除去された映像信号
が得られる。
【００２５】一方、水平映像期間中、非選択行の行ライ
ンにはＶINT が印加されており、また制御信号線26（φ
CNT3）は、水平帰線期間中は低レベル、水平映像期間中
は高レベルとし、水平映像期間中の非選択列は、非選択
用ライン29を介してプリアンプ33の基準電位ＶA にリセ
ットするようになっている。
ンにはＶINT が印加されており、また制御信号線26（φ
CNT3）は、水平帰線期間中は低レベル、水平映像期間中
は高レベルとし、水平映像期間中の非選択列は、非選択
用ライン29を介してプリアンプ33の基準電位ＶA にリセ
ットするようになっている。
【００２６】次に、上記実施例で用いている、各電流記
憶回路６-1，６-2，６-3の構成例を図３に示す。この電
流記憶回路は図８に示した従来の電流記憶回路の構成と
基本的には同じものであり、対応する構成要素には同一
符号を付して示している。この構成例と図８に示した電
流記憶回路と異なる点は、図８に示した電流記憶回路に
おけるスイッチトランジスタ101 が設けられておらず、
スイッチトランジスタ100 が前記スイッチトランジスタ
101 の機能も兼ねている点だけである。図３において、
破線内の回路が、図１に示した実施例の各電流記憶回路
６-1，６-2，６-3に対応し、スイッチトランジスタ100
が図１の明時信号記憶用トランジスタ５-1，５-2，５-3
に対応する。また、スイッチトランジスタ104 のゲート
入力信号線107 は、図１の制御信号線25に対応する。こ
の電流記憶回路の動作は、図８に示した従来の電流記憶
回路と同様であるので、その説明を省略する。
憶回路６-1，６-2，６-3の構成例を図３に示す。この電
流記憶回路は図８に示した従来の電流記憶回路の構成と
基本的には同じものであり、対応する構成要素には同一
符号を付して示している。この構成例と図８に示した電
流記憶回路と異なる点は、図８に示した電流記憶回路に
おけるスイッチトランジスタ101 が設けられておらず、
スイッチトランジスタ100 が前記スイッチトランジスタ
101 の機能も兼ねている点だけである。図３において、
破線内の回路が、図１に示した実施例の各電流記憶回路
６-1，６-2，６-3に対応し、スイッチトランジスタ100
が図１の明時信号記憶用トランジスタ５-1，５-2，５-3
に対応する。また、スイッチトランジスタ104 のゲート
入力信号線107 は、図１の制御信号線25に対応する。こ
の電流記憶回路の動作は、図８に示した従来の電流記憶
回路と同様であるので、その説明を省略する。
【００２７】図４は、電流記憶回路の他の構成例を示す
図で、この回路は図３に示した電流記憶回路でのチャネ
ル長変調による誤差を抑圧するようにしたものである。
図４において、破線内の回路が、図１の電流記憶回路６
-1，６-2，６-3に、スイッチトランジスタ200 が図１の
明時信号記憶用トランジスタ５-1，５-2，５-3にそれぞ
れ対応する。また、スイッチトランジスタ207 のゲート
入力信号線210 は、図１の制御信号線25に対応する。ト
ランジスタ202 は、記憶させる電流Ｉref の変化による
トランジスタ203 のドレイン電位の変化を抑圧する効果
をもつものである。また、トランジスタ204 及び205
は、トランジスタ203 のゲート電位をシフトさせるため
のもので、これによりトランジスタ202 及び203 を飽和
領域で動作させることができる。なおゲート入力端子21
1 及び212 には、それぞれ適当なＤＣバイアスが与えら
れている。
図で、この回路は図３に示した電流記憶回路でのチャネ
ル長変調による誤差を抑圧するようにしたものである。
図４において、破線内の回路が、図１の電流記憶回路６
-1，６-2，６-3に、スイッチトランジスタ200 が図１の
明時信号記憶用トランジスタ５-1，５-2，５-3にそれぞ
れ対応する。また、スイッチトランジスタ207 のゲート
入力信号線210 は、図１の制御信号線25に対応する。ト
ランジスタ202 は、記憶させる電流Ｉref の変化による
トランジスタ203 のドレイン電位の変化を抑圧する効果
をもつものである。また、トランジスタ204 及び205
は、トランジスタ203 のゲート電位をシフトさせるため
のもので、これによりトランジスタ202 及び203 を飽和
領域で動作させることができる。なおゲート入力端子21
1 及び212 には、それぞれ適当なＤＣバイアスが与えら
れている。
【００２８】図５は、図４に示した電流記憶回路での消
費電力を抑えるようにした他の構成例を示す図で、図４
に示した電流記憶回路と対応する構成要素には同一符号
を付して示している。この構成例は、図４に示した回路
におけるトランジスタ203 及び205 のソースを共通に接
続し、スイッチトランジスタ（Ｎ−ＭＯＳトランジス
タ）214 を介して接地するように構成したものである。
そして、スイッチトランジスタ214 のゲート入力端子21
5 には、図２に示した制御信号φCNT1の反転信号と、水
平各列に印加する制御信号φsn（ｎ＝１or２or３）の論
理和に相当する信号（図示せず）を印加し、回路に不必
要な電流を流さないようにするものである。
費電力を抑えるようにした他の構成例を示す図で、図４
に示した電流記憶回路と対応する構成要素には同一符号
を付して示している。この構成例は、図４に示した回路
におけるトランジスタ203 及び205 のソースを共通に接
続し、スイッチトランジスタ（Ｎ−ＭＯＳトランジス
タ）214 を介して接地するように構成したものである。
そして、スイッチトランジスタ214 のゲート入力端子21
5 には、図２に示した制御信号φCNT1の反転信号と、水
平各列に印加する制御信号φsn（ｎ＝１or２or３）の論
理和に相当する信号（図示せず）を印加し、回路に不必
要な電流を流さないようにするものである。
【００２９】図１に示した実施例においては、画素とし
てＣＭＤを用いたものを示したが、本発明は、電流を信
号出力とする画素、例えば、静電誘導トランジスタ (St
aticInduction Transistor : ＳＩＴと略称されてい
る）やバイポーラトランジスタを画素として構成する固
体撮像装置にも適用することが可能である。
てＣＭＤを用いたものを示したが、本発明は、電流を信
号出力とする画素、例えば、静電誘導トランジスタ (St
aticInduction Transistor : ＳＩＴと略称されてい
る）やバイポーラトランジスタを画素として構成する固
体撮像装置にも適用することが可能である。
【００３０】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、画素配列の各列ライン毎に１つだけの
映像信号電流記憶手段を設けるだけで、固定パターン雑
音が除去された映像信号を直接固体撮像装置から得るこ
とができる。したがって、固体撮像装置の水平走査回路
の小規模化、更には小チップ化に有効であると共に、そ
の周辺回路の小規模化にも大きな効果がある。
本発明によれば、画素配列の各列ライン毎に１つだけの
映像信号電流記憶手段を設けるだけで、固定パターン雑
音が除去された映像信号を直接固体撮像装置から得るこ
とができる。したがって、固体撮像装置の水平走査回路
の小規模化、更には小チップ化に有効であると共に、そ
の周辺回路の小規模化にも大きな効果がある。
【図１】本発明に係る固体撮像装置の実施例を示す回路
構成図である。
構成図である。
【図２】図１に示した実施例の動作を説明するためのイ
ミングチャートである。
ミングチャートである。
【図３】図１に示した実施例における電流記憶回路の構
成例を示す図である。
成例を示す図である。
【図４】電流記憶回路の他の構成例を示す図である。
【図５】電流記憶回路の更に他の構成例を示す図であ
る。
る。
【図６】ＣＭＤを用いた従来の固体撮像装置の構成例を
示す回路構成図である。
示す回路構成図である。
【図７】図６に示した固体撮像装置の動作を説明するた
めのイミングチャートである。
めのイミングチャートである。
【図８】図６に示した固体撮像装置に用いる電流記憶回
路の構成例を示す図である。
路の構成例を示す図である。
１-11 〜１-33 ＣＭＤ画素 ２-1，２-2，２-3 行ライン ３-1，３-2，３-3 列ライン ４-1，４-2，４-3 リセット用トランジスタ ５-1，５-2，５-3 明時信号記憶用トランジスタ ６-1，６-2，６-3 明時用電流記憶回路 13-1，13-2，13-3 選択用トランジスタ 14-1，14-2，14-3 非選択用トランジスタ 19 垂直走査回路 20 水平走査回路 21, 22, 25, 26 制御信号線 27 リセットライン 29 非選択用ライン 30 ビデオライン 33 電流−電圧変換プリアンプ 37-1，37-2，37-3 ソース電位固定用トランジスタ
Claims (2)
- 【請求項１】 増幅型受光素子を画素として用い該画素
をマトリックス状に配置して、水平及び垂直走査回路に
より映像信号電流を出力するようにした固体撮像装置に
おいて、列方向に配列された各画素の出力端子を共通に
接続した各列ライン毎に、映像信号電流を記憶し、また
記憶した映像信号電流と同方向，同値の電流を出力する
記憶手段と、前記画素のリセット直後に各列ライン及び
前記記憶手段の出力ラインを順次ビデオラインに接続
し、リセット直後の画素の暗時電流と前記記憶手段に記
憶された映像信号電流の差電流をビデオラインに出力さ
せる手段とを備えていることを特徴とする固体撮像装
置。 - 【請求項２】 上記増幅型受光素子は、電荷変調素子で
あることを特徴とする請求項１記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813393A JP3469610B2 (ja) | 1993-06-04 | 1993-06-04 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813393A JP3469610B2 (ja) | 1993-06-04 | 1993-06-04 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350929A true JPH06350929A (ja) | 1994-12-22 |
| JP3469610B2 JP3469610B2 (ja) | 2003-11-25 |
Family
ID=15665002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15813393A Expired - Fee Related JP3469610B2 (ja) | 1993-06-04 | 1993-06-04 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469610B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358995B2 (en) | 2002-05-30 | 2008-04-15 | Sony Corporation | Captured-image-signal processing method and apparatus and imaging apparatus |
| US7397507B2 (en) | 2002-04-04 | 2008-07-08 | Sony Corporation | Method and apparatus for processing a pixel signal |
-
1993
- 1993-06-04 JP JP15813393A patent/JP3469610B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397507B2 (en) | 2002-04-04 | 2008-07-08 | Sony Corporation | Method and apparatus for processing a pixel signal |
| US7920188B2 (en) | 2002-04-04 | 2011-04-05 | Sony Corporation | Method and apparatus for processing a pixel signal |
| US8416326B2 (en) | 2002-04-04 | 2013-04-09 | Sony Corporation | Method and apparatus for processing a pixel signal |
| US7358995B2 (en) | 2002-05-30 | 2008-04-15 | Sony Corporation | Captured-image-signal processing method and apparatus and imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3469610B2 (ja) | 2003-11-25 |
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